特許 7562365 電源装置、電源制御方法、及び記録装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-27

(45)【発行日】2024-10-07

(54)【発明の名称】電源装置、電源制御方法、及び記録装置

(51)【国際特許分類】

   B41J 2/14 20060101AFI20240930BHJP

   B41J 2/01 20060101ALI20240930BHJP

【ＦＩ】

B41J2/14 611

B41J2/01 451

B41J2/01 401

【請求項の数】 15

(21)【出願番号】P 2020173609

(22)【出願日】2020-10-14

(65)【公開番号】P2022064777

(43)【公開日】2022-04-26

【審査請求日】2023-10-11

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110001243

【氏名又は名称】弁理士法人谷・阿部特許事務所

(72)【発明者】

【氏名】木元 鴻太郎

(72)【発明者】

【氏名】石川 真也

(72)【発明者】

【氏名】仲 寛徳

(72)【発明者】

【氏名】▲高▼橋 裕幸

(72)【発明者】

【氏名】新澤津 祐太

(72)【発明者】

【氏名】植木 秀行

【審査官】長田 守夫

(56)【参考文献】

【文献】米国特許出願公開第２００８／０２０５９５７（ＵＳ，Ａ１）

【文献】特開２０１７－１４９０９８（ＪＰ，Ａ）

【文献】特開２０１２－２４０２８０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｂ４１Ｊ ２／０１－２／２１５

(57)【特許請求の範囲】

【請求項1】

記録装置に搭載される記録ヘッドを駆動するための電力を供給する電源装置であって、
前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、
前記ＦＥＴのＯＮ／ＯＦＦを制御するためのゲート制御手段と、
前記ＦＥＴがＯＦＦの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴがＯＮの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定しない判定手段と、
前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、
を備えることを特徴とする電源装置。

【請求項2】

記録装置に搭載される記録ヘッドを駆動するための電力を供給する電源装置であって、
前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、
前記ＦＥＴのＯＮ／ＯＦＦを制御するためのゲート制御手段と、
前記ＦＥＴのソース・ドレイン間に電圧差が所定の値以下の場合、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴのソース・ドレイン間に電圧差が前記所定の値より大きい場合、前記ゲート電圧が異常であるか否かの判定を行わない判定手段と、
前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、
を備えることを特徴とする電源装置。

【請求項3】

前記判定手段は、前記ＦＥＴのソース・ドレイン間に電圧差がない場合、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴのソース・ドレイン間に電圧差がある場合、前記ゲート電圧が異常であるか否かの判定を行わないことを特徴とする請求項１に記載の電源装置。

【請求項4】

前記判定手段は、前記ＦＥＴのゲートに接続されるべき抵抗素子がオープン状態にあるときに発生するゲート電圧を異常として判定することを特徴とする請求項１ないし３のいずれか１項に記載の電源装置。

【請求項5】

前記判定手段は、前記ゲート電圧と閾値とを比較し、前記ゲート電圧が前記閾値以下となった場合に、前記ゲート電圧が異常であると判定することを特徴とする請求項４に記載の電源装置。

【請求項6】

前記閾値は、前記ＦＥＴのゲートに接続されるべき抵抗素子が正常な接続状態にある場合に得られるゲート電圧と、前記抵抗素子がオープン状態にあるときに生じるゲート電圧との間に定めた電圧値であることを特徴とする請求項５に記載の電源装置。

【請求項7】

前記判定手段は、前記ＦＥＴのゲートに接続されるべき抵抗素子がオープン状態にあるときに発生するゲート電圧を異常として判定し、
前記判定手段は、前記ゲート電圧と閾値とを比較し、前記ゲート電圧が前記閾値以下となった場合に、前記ゲート電圧が異常であると判定し、
前記判定手段は、前記閾値として、第１閾値と当該第１閾値より小さい第２閾値とを少なくとも有し、
前記ＦＥＴがＯＦＦのときには前記ゲート電圧と前記第１閾値とを比較し、前記ゲート電圧が前記第１閾値以下となった場合に前記ゲート電圧が異常であると判定し、
前記ＦＥＴがＯＮのときには前記ゲート電圧と前記第２閾値とを比較し、前記ゲート電圧が前記第２閾値以下となった場合に前記ゲート電圧が異常であると判定することを特徴とする請求項２に記載の電源装置。

【請求項8】

前記エラー処理は、前記記録ヘッドへの電力供給を遮断する処理を含むことを特徴とする請求項１ないし７のいずれか１項に記載の電源装置。

【請求項9】

前記エラー処理は、電源の異常を通知する通知手段を駆動させる処理を含むことを特徴とする請求項８に記載の電源装置。

【請求項10】

前記ＦＥＴのドレインと記録ヘッドとの間の電源供給線に接続され、前記記録ヘッドを駆動するための電力を供給するコンデンサと、
前記コンデンサに電荷を充電するための充電回路と、
前記充電回路に充電された電荷を放電するための放電回路と、をさらに備えることを特徴とする請求項１ないし９のいずれか１項に記載の電源装置。

【請求項11】

前記エラー処理は、前記放電回路によって前記コンデンサに蓄積された電荷を放電する処理を含むことを特徴とする請求項１０に記載の電源装置。

【請求項12】

記録装置に搭載される記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴを備えた電源装置の制御方法であって、
前記ＦＥＴのＯＮ／ＯＦＦを制御する制御工程と、
前記ＦＥＴがＯＦＦの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴがＯＮの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定しない判定工程と、
前記判定工程によってゲート電圧が異常であると判定された場合にエラー処理を行う工程と、
を備えることを特徴とする制御方法。

【請求項13】

記録装置に搭載される記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴを備えた電源装置の制御方法であって、
前記ＦＥＴのＯＮ／ＯＦＦを制御する制御工程と、
前記ＦＥＴのソース・ドレイン間に電圧差が所定の値以下の場合、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴのソース・ドレイン間に電圧差が前記所定の値より大きい場合、前記ゲート電圧が異常であるか否かの判定を行わない判定工程と、
前記判定工程によってゲート電圧が異常であると判定された場合にエラー処理を行う制御工程と、
を備えることを特徴とする制御方法。

【請求項14】

記録ヘッドと、
前記記録ヘッドに電力を供給する電源装置と、
を備える記録装置であって、
前記電源装置は、
前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、
前記ＦＥＴのＯＮ／ＯＦＦを制御するゲート制御手段と、
前記ＦＥＴがＯＦＦの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴがＯＮの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定しない判定手段と、
前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、
を備えることを特徴とする記録装置。

【請求項15】

記録ヘッドと、
前記記録ヘッドに電力を供給する電源装置と、
を備える記録装置であって、
前記電源装置は、
前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、
前記ＦＥＴのＯＮ／ＯＦＦを制御するためのゲート制御手段と、
前記ＦＥＴのソース・ドレイン間に電圧差が所定の値以下の場合、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴのソース・ドレイン間に電圧差が前記所定の値より大きい場合、前記ゲート電圧が異常であるか否かの判定を行わない判定手段と、
前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、
を備えることを特徴とする記録装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、記録装置に搭載される記録ヘッドに電力を供給する電源装置、電源制御方法、及び記録装置に関する。

【背景技術】

【0002】

記録ヘッドを用いて記録を行う記録装置では、電源回路から記録ヘッドとの間の電源供給線に接続されたＦＥＴ（電界効果トランジスタ／Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＯＮ／ＯＦＦすることによって、記録ヘッドに供給する電力の供給を制御することが行われている。

【0003】

特許文献１には、電源部から記録ヘッドへの電源供給線に設けられたＦＥＴのＯＮ／ＯＦＦを制御することによって、記録装置の記録ヘッドに供給する電力を充電する電解コンデンサに対し、電力の供給、遮断を制御する構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１６－２２１７１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、ＦＥＴを有する装置が普及するにつれ、ＦＥＴのゲートに印加されるゲート電圧の異常を適切に検知することが求められている。そこで本発明では、ＦＥＴのゲートに印加されるゲート電圧の異常を適切に検知することを目的とする。

【課題を解決するための手段】

【0006】

本発明は、記録装置に搭載される記録ヘッドを駆動するための電力を供給する電源装置であって、前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、前記ＦＥＴのＯＮ／ＯＦＦを制御するためのゲート制御手段と、前記ＦＥＴがＯＦＦの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴがＯＮの場合に、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定しない判定手段と、前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、を備えることを特徴とする。

【0007】

また本発明は、記録装置に搭載される記録ヘッドを駆動するための電力を供給する電源装置であって、前記記録ヘッドを駆動するための電力の供給、遮断を制御するＦＥＴと、前記ＦＥＴのＯＮ／ＯＦＦを制御するためのゲート制御手段と、前記ＦＥＴのソース・ドレイン間に電圧差が所定の値以下の場合、前記ＦＥＴのゲートに印加されるゲート電圧が異常であるか否かを判定し、前記ＦＥＴのソース・ドレイン間に電圧差が前記所定の値より大きい場合、前記ゲート電圧が異常であるか否かの判定を行わない判定手段と、前記判定手段によってゲート電圧が異常であると判定された場合にエラー処理を行う制御手段と、を備えることを特徴とする。

【発明の効果】

【0008】

本発明によれば、ＦＥＴのゲートに印加されるゲート電圧の異常を適切に検知することが可能になる。

【図面の簡単な説明】

【0009】

【図1】実施形態に係る記録装置の概略構成を示す斜視図。

【図2】図１に示す記録装置に適用可能な記録ヘッドの説明図。

【図3】第１実施形態における電源装置の回路図。

【図4】第１実施形態における電源制御を示すフローチャート。

【図5】第１実施形態における電源制御時の各部の電圧を示すタイミングチャート。

【図6】第２実施形態における電源装置の回路図。

【図7】第２実施形態における電源制御を示すフローチャート。

【図8】第２実施形態における電源制御時のタイミングチャート。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態を、図面を参照しつつ説明する。なお、本実施形態では、本発明を適用可能な代表的な記録装置として、記録ヘッドよりインクを吐出して記録（印刷）を行うインクジェット記録方式の記録装置を例に採り説明する。

【0011】

（第１実施形態）
図１は、第１実施形態に係る記録装置１００の概略構成を示す斜視図である。図１において、記録装置１００は、自動給送部１０１、搬送部１０３、及び回復部１０８等を含む。自動給送部１０１は、紙等のシート状の記録媒体を装置本体内へと自動的に給送する。搬送部１０３は、自動給送部１０１から１枚ずつ送出される記録媒体を所定の記録位置へと導くと共に、記録媒体を記録位置から排出部１０２へと間欠的に搬送する。回復部１０８は、記録位置に搬送された記録媒体にインクを吐出して記録を行う記録部（図１では図示せず）に対し、インクの吐出性能を回復させるための回復処理を行う。記録部は、キャリッジ軸１０４によって矢印Ｘの主走査方向に移動可能に支持されたキャリッジ１０５と、キャリッジ１０５に着脱可能に搭載される記録ヘッド２０１とを備える。記録ヘッド２０１は、主走査方向に移動しつつ記録媒体にインクを吐出して記録を行う。その後、搬送部１０３が記録媒体を所定量搬送し、再び記録ヘッド２０１が主走査を行いつつ記録媒体への記録を行う。このように、図１に示す記録装置１００は、記録ヘッドによる主走査と記録媒体の搬送動作とを繰り返すことにより記録媒体全体に対して記録を行う、所謂シリアル型の記録装置となっている。

【0012】

図２は、図１に示す記録装置１００に適用可能な記録ヘッドの説明図である。ここで、図２（ａ）は、キャリッジ１０５に搭載される記録ヘッド２０１及びインクカートリッジ２０２を示す説明図である。また、図２（ｂ）は記録ヘッド２０１に設けられた吐出口列２０４Ａを示す説明図、図２（ｃ）は図２（ｂ）に示した吐出口列２０４Ａの一部を拡大して示す説明図である。図２（ａ）に示すように、キャリッジ１０５には、インクを吐出する記録ヘッド２０１と、記録ヘッド２０１に供給するインクを貯留したインクカートリッジ２０２とが着脱可能に搭載される。

【0013】

図２（ｂ）、（ｃ）に示すように、記録ヘッド２０１には、インクを吐出する複数の吐出口２０４からなる吐出口列２０４Ａが形成されている。吐出口列２０４Ａは、キャリッジ１０５に搭載された状態で、Ｘ方向と交差するＹ方向に延在している。なお、図２（ｂ）には、単一の吐出口列２０４Ａのみを示しているが、本実施形態に使用する記録ヘッド２０１には、インクカートリッジ２０２に貯留される複数種のインクに対応した複数の吐出口列２０４Ａが設けられている。インクカートリッジ２０２に貯留されているインクの種類としては、例えば、ブラック（Ｂｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）などがあり、これらがインクカートリッジ２０２内に画成された貯留室に貯留されている。

【0014】

キャリッジ１０５に搭載された記録ヘッド２０１は、キャリッジ１０５と共に走査方向（矢印Ｘに示す方向）に沿って走査しつつ、記録データに従って各吐出口２０４からインクを吐出し、記録媒体への記録を行う。吐出口２０４からのインクの吐出は、吐出口に連通する圧力室に設けられた吐出素子によって行われる。本実施形態では、吐出素子として、電気エネルギーを熱エネルギーに変換する電気熱変換素子（ヒータ）によって構成されている。圧力室に供給されたインクは、ヒータによって加熱されて発泡し、その発泡時の圧力によって吐出口から吐出される。ヒータに供給される電気エネルギー（電力）は、後述の電源装置によって供給される。

【0015】

図３は、記録ヘッド２０１に電力を供給する電源装置３００の主要な回路構成を示すブロック図である。図３において、電源装置３００は、電源回路３０１、制御部３０２、ヘッド電源制御ブロック３０６、ＦＥＴ（電界効果トランジスタ／Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３１５、電解コンデンサ３１４等を備える。さらに、電源装置３００は、ＦＥＴ３１５にゲート電圧を供給するための抵抗Ｒ１、Ｒ２と、電解コンデンサ３１４の充電電圧を検出するための抵抗Ｒ３、Ｒ４を備える。

【0016】

電源回路３０１は、電源部として動作し、電源装置３００外部のＡＣ電源から電源装置３００が受給する電力を、記録ヘッド２０１を駆動するためのＤＣ電力（ヘッド電源）として記録ヘッド２０１に供給する。以下、この電源回路３０１から記録ヘッド２０１側に出力される電圧、すなわちヘッド電源に用いられるＤＣ電圧を電源電圧ＶＭと表記する。

【0017】

制御部３０２は、ＣＰＵ３０３、ＲＯＭ３０４及びＲＡＭ３０５を備える。ＣＰＵ３０３は、記録装置１００の全体を統括的に制御する制御手段としての機能を果す。ＲＯＭ３０４は、不揮発性の記憶領域であり、記録装置１００を統括的に制御するプログラムや設定パラメータ等が格納される。ＲＡＭ３０５は、揮発性の記憶領域であり、印刷ジョブの印刷用データへの変換やプログラムの展開等を行う際のワークエリアとしても使用される。

【0018】

ヘッド電源制御ブロック３０６は、記録ヘッドに供給されるヘッド電源を制御する部分である。このヘッド電源制御ブロック３０６は、ゲート電圧異常検出回路３０７、ゲート電圧異常判定部３０８、ゲート電圧制御部３０９、電圧検出回路３１０、充放電回路３１１、ヘッド電源制御シーケンサ３１２及びトランジスタ３１３等を備える。また、ヘッド電源制御ブロック３０６は、出力端子ＰＯ１、ＰＯ２、ＰＯ３と、入力端子ＰＩ１、ＰＩ２を有する。

【0019】

充放電回路３１１は、電源回路３０１から記録ヘッド２０１に至る電源供給線に接続される電解コンデンサ３１４を、充電及び放電する際に用いられる回路である。電解コンデンサ３１４は、記録ヘッド２０１への電力の供給を行う素子である。充放電回路３１１によって行われる電解コンデンサ３１４の充電及び放電は、ヘッド電源制御シーケンサ３１２によって制御される。なお、電解コンデンサ３１４の充電電圧をＶｃｈｇと表記する。

【0020】

電圧検出回路３１０は記録ヘッド２０１に供給される電圧、すなわち電解コンデンサ３１４の充電電圧Ｖｃｈｇを検出する回路である。電解コンデンサ３１４の充電電圧Ｖｃｈｇは、抵抗Ｒ３と抵抗Ｒ４とによって分圧されて電圧検出回路３１０に入力される。電圧検出回路３１０は、入力された充電電圧Ｖｃｈｇを検出し、その充電電圧Ｖｃｈｇをヘッド電源制御シーケンサ３１２に送信する。ヘッド電源制御シーケンサ３１２は、入力された充電電圧Ｖｃｈｇと所定の閾値電圧とを比較することによって充電電圧Ｖｃｈｇが記録ヘッド２０１を駆動するために必要な電圧に達しているか否かを判定する。例えば、記録ヘッド２０１を駆動するために必要な電圧を閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒとすると、閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下の充電電圧Ｖｃｈｇが入力された場合に、ヘッド電源制御シーケンサ３１２は、充電電圧Ｖｃｈｇが不十分であることを示す通知をＣＰＵ３０３に送信する。なお、電圧検出回路３１０はＡＤ変換器でもよいし、複数のコンパレータを並べて複数の閾値を持たせた回路でもよい。

【0021】

ゲート電圧異常検出回路３０７は、ＦＥＴ３１５のゲート電圧の異常を検出するための回路であり、抵抗Ｒ５、スイッチ３１６、定電流源３１７、コンパレータ３１８を備える。ゲート電圧異常検出回路３０７は、ＦＥＴ３１５のゲート電圧の異常を検出した場合、異常検出信号をゲート電圧異常判定部３０８に出力する。ゲート電圧異常判定部３０８は、異常検出信号を受けて、ヘッド電源制御シーケンサ３１２に対し異常の発生を示す通知を行う。本実施形態では、ゲート電圧異常検出回路３０７とゲート電圧異常判定部３０８とによって、ＦＥＴ３１５のゲートに印加されるゲート電圧が異常であるか否かを定めるための異常判定を行う判定手段が構成されている。ゲート電圧が異常であることを示す通知を受けたヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判定する。そして、ヘッド電源制御シーケンサ３１２は、ゲート電圧制御部３０９に対し、ＦＥＴ３１５をＯＮさせないような制御、すなわち記録ヘッド２０１への電源電力の供給を遮断する制御を行う。さらに、ヘッド電源制御シーケンサ３１２は、ＣＰＵ３０３に対してゲート電圧の異常を示す通知を行う。なお、ゲート電圧異常検出回路３０７の動作の詳細については後述する。

【0022】

ＦＥＴ３１５は、記録ヘッド２０１を駆動するために必要とされる電源電力の供給／遮断を制御する素子であり、電源回路３０１から記録ヘッド２０１に至る電源供給線に接続されている。ＦＥＴ３１５には、抵抗Ｒ１と抵抗Ｒ２が接続されている。抵抗Ｒ１は、ＦＥＴ３１５の抵抗のソースとゲートとの間に接続されている。また、抵抗Ｒ２は、ＦＥＴ３１５のゲートに接続されると共に、ヘッド電源制御ブロック３０６の出力端子ＰＯ２を介してトランジスタ３１３のコレクタに接続されている。

【0023】

ゲート電圧制御部３０９によって、トランジスタ３１３がＯＦＦのとき、ＦＥＴ３１５のゲートには電源電圧ＶＭが印加され、ＦＥＴ３１５はＯＦＦとなる。これにより、電源回路３０１から記録ヘッド２０１への電源電力の供給は遮断される。また、ゲート電圧制御部３０９によって、トランジスタ３１３がＯＮのとき、ＦＥＴ３１５のゲートには、抵抗Ｒ１と抵抗Ｒ２とにより電源電圧ＶＭを分圧した電圧が印加され、ＦＥＴ３１５のゲート・ソース間電圧は大きくなる。その結果、ＦＥＴ３１５はＯＮとなり、これによって電源回路３０１から記録ヘッド２０１への電源電力の供給が行われる。このように、トランジスタ３１３は、ＦＥＴ３１５のＯＮ／ＯＦＦを制御するゲート制御手段としての機能を果す。

【0024】

＜ゲート電圧異常検出回路３０７の動作＞
ゲート電圧異常検出回路３０７の詳細な動作を説明する。ヘッド電源制御シーケンサ３１２が、スイッチ３１６をＯＮ（閉状態）にすると、定電流源３１７により電流Ｉ１がＧＮＤに流れる。このとき、ＦＥＴ３１５のゲート電圧ＶＧは、電源電圧ＶＭより低くなる。このときのゲート電圧ＶＧの電圧値をＶＧ１とすると、
ＶＧ１＝ＶＭ－（Ｉ１×Ｒ１×Ｒ５／（Ｒ１＋Ｒ５））
となる。なお、抵抗Ｒ５は、抵抗Ｒ１と並列に接続された抵抗であり、電源供給線とコンパレータ入力端子ＰＩ１とに接続されている。ゲート電圧値は、ヘッド電源制御ブロック３０６の入力端子ＰＩ１を介してコンパレータ３１８に入力される。

【0025】

一方、抵抗Ｒ１が何らかの原因によりオープン（開放状態）となり、その状態でスイッチ３１６がＯＮされたとする。このときのゲート電圧ＶＧの電圧値をＶＧ２とすると、
ＶＧ２＝ＶＭ－（Ｉ１×Ｒ５）
となる。

【0026】

ここで、電圧ＶＧ１と電圧ＶＧ２とは、
ＶＧ１―ＶＧ２＝Ｉ１×（Ｒ５）²／（Ｒ１＋Ｒ５）＞０
の関係にある。このため、両電圧値の大小関係は、ＶＧ１＞ＶＧ２となる。つまり、抵抗Ｒ１がオープン状態となっている場合には、抵抗Ｒ１が適正に接続されている場合より、ゲート電圧の値が小さくなる。ゲート電圧異常検出回路３０７は、このようなゲート電圧の大きさの違いを利用して、抵抗Ｒ１がオープン状態であるか否かの判定を行う。なお、抵抗Ｒ１のオープン状態とは、ＦＥＴ３１５に接続されるべき抵抗素子（抵抗Ｒ１）が断線あるいは故障した状態を指す。抵抗Ｒ１がオープン状態となることによってＦＥＴ３１５のゲート電圧は不定状態となる。

【0027】

抵抗Ｒ１がオープン状態であるか否かの判定は、コンパレータ３１８が、当該コンパレータ３１８に予め設定した閾値ＶＧｔｈと入力されたゲート電圧ＶＧとを比較することにより行う。具体的には、閾値ＶＧｔｈを、抵抗Ｒ１が適正に接続されている正常時のゲート電圧ＶＧ１と、抵抗Ｒ１にオープン異常が発生している時のゲート電圧ＶＧ２の間に設定する（ＶＧ２≦ＶＧｔｈ＜ＶＧ１）。そして、コンパレータ３１８に入力されるゲート電圧ＶＧが、閾値以下（ＶＧｔｈ以下）である場合には、抵抗Ｒ１がオープン状態にあると判定し、閾値ＶＧｔｈを超える場合には抵抗Ｒ１が適正に接続されていると判定する。

【0028】

また、抵抗Ｒ５を抵抗Ｒ１に対して十分に大きい値にすれば、
ＶＧ１―ＶＧ２≒Ｉ１×Ｒ５
となる。従って、抵抗Ｒ１の値によらず、ＶＧ１とＶＧ２の電圧差がほぼ一定となるため、コンパレータ３１８における閾値ＶＧｔｈの設定が容易になる。また、抵抗Ｒ５は、抵抗Ｒ１がオープン状態の場合にゲート電圧をＶＭに固定する役割も果たしている。

【0029】

ゲート電圧異常検出回路の駆動タイミングについて、ＦＥＴ３１５がＯＮの状態で、ゲート電圧異常検出回路３０７によるゲート電圧の検出を行うと、ゲート電圧ＶＧが抵抗Ｒ１と抵抗Ｒ２とに分圧された電圧となるため、
ＶＧ≦ＶＧ２≦ＶＧｔｈ
となる。その結果、抵抗Ｒ１がオープンでなくとも、ゲート電圧ＶＧがコンパレータ３１８の閾値ＶＧｔｈを下回ってしまい、抵抗Ｒ１がオープンであると判定されてしまうこととなる。つまり、誤判定が生じることとなる。

【0030】

従って、本実施形態においては、ＦＥＴ３１５がＯＮの状態では、ゲート電圧検出を行わないように制御する。すなわち、スイッチ３１６をＯＮさせないようにする。これにより、抵抗Ｒ１のオープン故障を確実に判定することが可能になる。なお、スイッチ３１６のＯＮ、ＯＦＦ制御は、ヘッド電源制御シーケンサ３１２によって行われる。

【0031】

また、スイッチ３１６をＯＮさせることによりゲート電圧異常検出回路３０７によるゲート電圧の検出を行うと、ＦＥＴ３１５が不完全にＯＮする可能性がある。このとき、さらに、ＦＥＴ３１５のソース・ドレイン間に電圧差がある状態である場合、ＦＥＴ３１５の内部や記録ヘッド２０１に突入電流が生じ、発熱等が引き起こされることがある。従って、本実施形態では、ＦＥＴ３１５のソース・ドレイン間に電圧差がある状態では、ゲート電圧の検出を行わないように制御している。具体的には、ＦＥＴ３１５のドレイン側に接続された電解コンデンサ３１４の充電電圧が十分に高い状態で、ゲート電圧の検出を行うようにしている。

【0032】

＜第１実施形態における制御シーケンス＞
次に、図３ないし図５を用いて、本実施形態における制御シーケンスを説明する。図４は、記録装置１００が印刷指令を受け取り、記録ヘッド２０１に電源電圧ＶＭが印加されていない状態から記録ヘッド２０１に電源を投入して印刷動作を行う際の処理の流れを示している。また、図５は、図４の制御シーケンスに伴うタイミングチャートを示している。図５（ａ）の縦軸は電解コンデンサ３１４の電圧Ｖｃｈｇ［Ｖ］を示し、横軸は時間の経過を示す。図５（ｂ）の縦軸はＦＥＴ３１５のゲート電圧ＶＧ［Ｖ］を示し、横軸は時間の経過を示す。図５（ｃ）の縦軸はヘッド電源制御ブロック３０６の出力端子ＰＯ２の電圧レベルを示し、横軸は時間の経過を示す。なお、図５（ａ）～図５（ｃ）の時間経過のタイミングは互いに対応しているものとする。

【0033】

図４に示す制御シーケンスは、大きく分けると、電解コンデンサ３１４の充電動作に関する工程Ｓ４０２～Ｓ４０６、印刷動作に関する工程Ｓ４０７～Ｓ４１３、電解コンデンサ３１４の放電動作に関する工程Ｓ４１４～Ｓ４１７に分かれる。なお、図４に示す各工程番号に付した「Ｓ」はステップを意味する。

【0034】

図４において、ＣＰＵ３０３からヘッド電源制御シーケンサ３１２に対して通知が実行されると、Ｓ４０２において、ヘッド電源制御ブロック３０６は、充放電回路３１１の充電回路を駆動し、電解コンデンサ３１４に対して充電を開始する。これは図５のタイミング５０１に相当する。なお、電解コンデンサ３１４の充電電圧は、電圧検出回路３１０によって検出され、検出された電圧値はヘッド電源制御シーケンサ３１２に送信される。

【0035】

電解コンデンサ３１４が十分に充電され、充電電圧Ｖｃｈｇと電源電圧ＶＭとの電位差が小さくなった状態、例えば電源電圧ＶＭの９５％以上となる電圧をＶｃｈｇ＿ｆｕｌｌと表記する。なお、電圧Ｖｃｈｇ＿ｆｕｌｌは、ＦＥＴ３１５をＯＮさせてもソース・ドレイン間に流れる突入電流が、ＦＥＴ３１５の定格内に十分に収まる程度の電圧であればよく、必ずしも電源電圧ＶＭの９５％の電圧に限定されない。

【0036】

Ｓ４０３において、ヘッド電源制御ブロック３０６は、電解コンデンサ３１４の電圧ＶｃｈｇがＶｃｈｇ＿ｆｕｌｌを超えるか否かを判定する。Ｖｃｈｇ＿ｆｕｌｌを超えるまでは、ヘッド電源制御ブロック３０６は、スイッチ３１６をＯＮさせず、ゲート電圧の判定は行わない。

【0037】

Ｓ４０３において、ヘッド電源制御シーケンサ３１２は、充電電圧が電圧Ｖｃｈｇ＿ｆｕｌｌを超えたことを確認すると、Ｓ４０４において、スイッチ３１６をＯＮとし、ゲート電圧異常判定を開始する。これは図５のタイミング５０２に相当する。

【0038】

この後、Ｓ４０５において、ヘッド電源制御シーケンサ３１２は、ゲート電圧異常判定部３０８からの通知に基づきゲート電圧ＶＧが、図５（ｂ）に示す閾値ＶＧｔｈ以下であるか否かを判定する。そして、ゲート電圧値が閾値ＶＧｔｈ以下となっておりゲート電圧に異常が発生していると判定した場合、ヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判定し、ＣＰＵ３０３に対してエラー通知を行う。このエラー通知を受けたＣＰＵ３０３は、Ｓ４１８においてエラー処理を実行した後、制御シーケンスを終了する。

【0039】

ＣＰＵ３０３により実行されるエラー処理としては、例えば、次のような処理がある。すなわち、ＦＥＴ３１５をＯＦＦとして記録ヘッド２０１への電源の供給を遮断する電源遮断処理、電解コンデンサ３１４に蓄積されている電荷を放電する放電処理、記録装置１００に設けられた通知手段によってユーザへの通知を行う通知処理等がある。本実施形態では、エラー処理として、少なくとも電源を遮断する処理を実行し、さらに放電処理、及び通知処理などを適宜実行する。

【0040】

また、Ｓ４０５において、ゲート電圧ＶＧが閾値ＶＧｔｈを超える正常な値であることを確認した場合、ヘッド電源制御シーケンサ３１２は、スイッチ３１６をＯＦＦとし、ゲート電圧異常判定を終了させる（Ｓ４０６）。これは図５のタイミング５０３に相当する。

【0041】

この後、Ｓ４０７において、ヘッド電源制御シーケンサ３１２は、電圧検出回路３１０によって検出された電圧値に基づき、電解コンデンサ３１４の充電電圧Ｖｃｈｇの電圧値が、閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下であるか否かを判定する。電圧検出回路３１０により検出された電圧値がＶｃｈｇ＿ｅｒｒｏｒ以下であると判定した場合（Ｓ４０７にてＹＥＳ）、ヘッド電源制御シーケンサ３１２は、充電処理が実行できない状態にあると判定し、ＣＰＵ３０３へのエラー通知を行う。エラー通知を受けたＣＰＵ３０３は、前述のエラー処理を実行し（Ｓ４１８）、制御シーケンスを終了する。

【0042】

また、Ｓ４０７において、電解コンデンサ３１４の充電電圧ＶｃｈｇがＶｃｈｇ＿ｅｒｒｏｒを超える場合（Ｓ４０７においてＮＯ）、ヘッド電源制御シーケンサ３１２は、は、印刷動作を開始するか否かを判定する（Ｓ４０８）。具体的には、記録装置１００において印刷データの準備が完了し、ＣＰＵ３０３から印刷動作の開始指示を受けた場合に、ヘッド電源制御シーケンサ３１２は、印刷動作を開始する判定を下す。また、ＣＰＵ３０３から印刷動作の開始指示がない場合、ヘッド電源制御シーケンサ３１２は印刷動作を開始しないと判定し（Ｓ４０８においてＮＯ）、Ｓ４０７へ戻り、印刷動作の開始指示を受けるまで待機する。

【0043】

ＣＰＵ３０３から印刷動作を開始する指示を受けた場合（Ｓ４０８においてＹＥＳ）、ヘッド電源制御シーケンサ３１２は、トランジスタ３１３をＯＮにする（Ｓ４０９）。これにより、ヘッド電源制御ブロック３０６の出力ＰＯ端子２はグランドに接続され、出力電圧は０Ｖとなる。トランジスタ３１３をＯＮすることは、図３に示すＦＥＴ３１５をＯＮにすることに相当し、図５（ｃ）のタイミング５０４に相当する。なお、ＦＥＴ３１５をＯＮにすることで、電源回路３０１から記録ヘッド２０１に対して印刷動作に必要な電力が供給される。

【0044】

次いで、ＣＰＵ３０３は、記録データに従い、記録ヘッド２０１を駆動して印刷動作を開始させる。印刷動作が開始されると、ＣＰＵ３０３は、ヘッド電源制御ブロック３０６からの通知に基づいて、電解コンデンサ３１４の充電電圧Ｖｃｈｇが閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下であるか否かを監視する（Ｓ４１１）。ここでの監視は、印刷動作が完了するまで継続される。充電電圧Ｖｃｈｇの監視中、電解コンデンサ３１４の充電電圧ＶｃｈｇがＶｃｈｇ＿ｅｒｒｏｒ以下であると判定した場合（Ｓ４１２においてＹＥＳ）、ＣＰＵ３０３は、印刷動作を継続できないと判定する。そして、ＣＰＵ３０３は、Ｓ４１８において前述のエラー処理を行い、制御シーケンスを終了する。

【0045】

印刷動作が完了すると（Ｓ４１２にてＹＥＳ）、ＣＰＵ３０３からの印刷動作完了を示す指令を受けて、ヘッド電源制御シーケンサ３１２は、トランジスタ３１３をＯＦＦにする（Ｓ４１３）。これにより、ＰＯ２の出力電圧が電源電圧ＶＭとなる。これはＦＥＴ３１５をＯＦＦにすることに相当し、図５（ｃ）のタイミング５０５に相当する。なお、一連の印刷動作が終了したとき、さらに、後続の印刷動作を実行するか否かを判定し、後続の印刷動作が必要であれば、Ｓ４０９に戻って前述の処理を繰り返すようにしてもよい。

【0046】

Ｓ４１３においてＦＥＴ３１５がＯＦＦになった後、ヘッド電源制御シーケンサ３１２は、Ｓ４１４において、前述のＳ４０４と同様にスイッチ３１６をＯＮとし、ゲート電圧の異常判定を開始する。これは図５のタイミング５０６に相当する。ゲート電圧の異常判定において、ゲート電圧が図５（ｂ）に示す閾値ＶＧｔｈ以下である場合、ヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判定し（Ｓ４１５）、ＣＰＵ３０３に対してエラーを通知する。この場合、ＣＰＵ３０３はＳ４１８へと進み、エラー処理を実行した後、制御シーケンスを終了する。

【0047】

また、Ｓ４１５において、ＦＥＴ３１５のゲート電圧が正常であることを確認した場合、ヘッド電源制御シーケンサ３１２は、スイッチ３１６をＯＦＦとし、ゲート電圧異常判定を終了させる。これは図５のタイミング５０７に相当する。

【0048】

その後、Ｓ４１７において、ＣＰＵ３０３は、ヘッド電源制御シーケンサ３１２に対して、電解コンデンサ３１４の放電を指示する指令を送る。この指令を受けたヘッド電源制御シーケンサ３１２は、充放電回路３１１の放電回路を駆動し、電解コンデンサ３１４に対して放電を開始させ、放電が完了すると制御シーケンスを終了する。なお、本実施形態では、印刷動作を実施する前のＳ４１４～Ｓ４１６において、ＦＥＴ３１５をＯＮする前に少なくとも１回のゲート電圧異常を判定している。従って、印刷動作が終了した後のＳ４１４～Ｓ４１６における電圧異常判定処理は省略することも可能である。

【0049】

上記実施形態では、ＦＥＴ３１５がＯＦＦとなっている印刷動作前の状態において、ＦＥＴ３１５のゲート電圧を検出し、その検出結果に基づいてゲート電圧が異常であるか否かの判定処理を行う。従って、例えば、ＦＥＴ３１５にゲート電圧を供給するための抵抗Ｒ１の実装不良や故障などにより、ゲート電圧が不定な状態になる虞がある場合には、これを判定することが可能になる。そして、ゲート電圧に異常が発生している場合には、電源回路３０１から記録ヘッド２０１への電力供給の遮断を行うと共に、電解コンデンサ３１４の放電やユーザへのエラー通知などを行う。このため、ＦＥＴ３１５のゲート電圧が不定な状態において記録ヘッドに予期しない大電流が流れるのを抑制することが可能になる。

【0050】

なお、ゲートに対して電源電圧を分圧して供給する分圧抵抗（本実施形態の抵抗Ｒ１、Ｒ２に相当）のオープン故障による影響を低減する他の方法として、各々の分圧抵抗を、２つの並列接続した抵抗素子によって構成することも考えられる。これによれば並列接続された各抵抗素子のうち、一方にオープン故障が発生したとしても、他方によって補うことが可能であり、オープン故障による影響を低減することができる。しかし、並列接続された２つの分圧抵抗が共にオープンになる可能性もあり、その場合には、それぞれの分圧抵抗を単一の抵抗素子によって構成した場合と同様に、ＦＥＴのゲート電圧が不定状態になることを回避できない。また、抵抗の実装数が増える分、実装面積や実装コストが増大すること、ゲート電圧値を適正な値に調整するのが難しくなること、などの課題もある。

【0051】

これに対し、本実施形態では、各分圧用の抵抗Ｒ１、Ｒ２を単一の抵抗素子によって構成した場合にも、オープン故障による影響を抑制することが可能である。このため、抵抗素子の実装数を増大させる必要がなく、抵抗素子の実装コストが増大したり、ゲート電圧値の調整が困難になったりすることもない。但し、実装コストの増大、ゲート電圧値の調整などの点を解消できる場合には、本実施形態においても、各分圧用の抵抗Ｒ１、Ｒ２を、並列接続された複数の抵抗素子によって構成してもよい。これによれば、オープン故障の発生時に記録ヘッド２０１に大電流が流れるのを抑制することが可能になるという、上記実施形態の特有の効果に加え、オープン故障の発生自体を抑制することも可能になり、装置としての信頼性はさらに高まる。

【0052】

以上のように、本実施形態に係る電源装置３００によれば、ＦＥＴのゲート電圧が不定状態となることに起因してＦＥＴを通じて記録ヘッドに大電流が流れるという事態の発生を抑制することが可能になる。このため、ＦＥＴ３１５や記録ヘッド２０１及び周辺部品等の性能・寿命の維持向上を図ることが可能になり、記録装置１００の信頼性を高めることができる。

【0053】

さらに、本実施形態では、ＦＥＴがＯＦＦの状態でゲート電圧の検出を行うことにより、ゲート電圧が異常であるか否かの判定を正確に行うことが可能になる。

【0054】

また、本実施形態では、ＦＥＴ３１５のソース・ドレイン間に電位差が生じていない状態でゲート電圧の検出を行うため、ゲート電圧の検出時において、電源回路３０１からＦＥＴ３１５及び記録ヘッド２０１への突入電流を抑制することが可能になる。
（第２実施形態）
次に、本発明の第２実施形態を、図６ないし図８を参照しつつ説明する。

【0055】

第１実施形態においては、「ゲート電圧異常検出回路３０７の動作」において説明したように、ＦＥＴ３１５がＯＮの状態でゲート電圧の検出を行うと、ゲート電圧ＶＧが閾値ＶＧｔｈを下回り、ゲート電圧の異常判定において誤判定が生じる可能性がある。このため、ゲート電圧の検出及び異常判定は、ＦＥＴ３１５がＯＦＦの状態で行うようにしている。

【0056】

これに対し、第２実施形態では、ＦＥＴ３１５がＯＮとなっている場合にも、ゲート電圧の検出を可能にする。すなわち、ＦＥＴ３１５がＯＮとなって印刷動作が行われている間に抵抗Ｒ１のオープン故障が発生し、ゲート電圧が不定状態となった場合にも、ゲート電圧の異常判定を正確に行うことができる。

【0057】

以下、第２実施形態における電源装置６００の構成を説明する。なお、上記第１実施形態同一部分には同一符号を付し、重複説明は省略する。

【0058】

図６に示すように、第２実施形態における電源装置６００のヘッド電源制御ブロック６０６には、第１実施形態におけるゲート電圧異常検出回路３０７とは異なる構成のゲート電圧異常検出回路６０７が設けられている。本実施形態におけるゲート電圧異常検出回路３０７は、抵抗Ｒ１０、スイッチ６２０、スイッチ６１６、定電流源６１７、コンパレータＡ６１８、及びコンパレータＢ６１９を備える。コンパレータＡ６１８（第１コンパレータ）は、ＦＥＴ３１５がＯＦＦのときにゲート電圧を検出するためのコンパレータである。また、コンパレータＢ６１９（第２コンパレータ）は、ＦＥＴ３１５がＯＮのときにゲート電圧を検出するためのコンパレータである。

【0059】

スイッチ６２０は、ＦＥＴ３１５のゲートに接続されている入力端子ＰＩ１に対して、コンパレータＡ６１８とコンパレータＢ６１９とを選択的に接続させることが可能である。すなわち、スイッチ６２０を接点ａに接続させた場合には、コンパレータＡ６１８が入力端子ＰＩ１に接続され、スイッチ６２０を接点ｂに接続した場合には、コンパレータＢ６１９が入力端子ＰＩ１に接続される。また、定電流源６１７は、スイッチ６１６に接続されており、スイッチ６１６がＯＮ（閉状態）となることにより、接点ａに接続される。また、抵抗Ｒ１０は、第１実施形態に示したＲ５と同様に、ＦＥＴ３１５のゲートに、抵抗Ｒ１及びＲ２に対して十分大きい抵抗値を有している。なお、その他の構成は、上記第１実施形態と同様である。

【0060】

＜ゲート電圧異常検出回路６０７の動作＞
ここで、図６に示す本実施形態のゲート電圧異常検出回路６０７の動作を説明する。なお、以下の説明において、スイッチ６２０が接点ａ、接点ｂのいずれにも接続されていない状態をＯＦＦ状態と定義する。また、スイッチ６２０が接点ａを介してコンパレータＡ６１８に接続されている状態をＯＮ＿Ａと定義し、接点ｂを介してコンパレータＢ６１９に接続されている状態をＯＮ＿Ｂと定義する。

【0061】

（１） ＦＥＴ３１５がＯＦＦ時のゲート電圧の異常検出
まず、ＦＥＴ３１５がＯＦＦの状態で行うゲート電圧の異常検出について説明する。この場合、スイッチ６２０は、ヘッド電源制御シーケンサ３１２によってＯＦＦからＯＮ＿Ａとなり、コンパレータＡ６１８側に接続される。この状態でスイッチ６１６が、ヘッド電源制御シーケンサ３１２によってＯＦＦからＯＮになると、第１実施形態と同様の原理により、抵抗Ｒ１が正常に接続されている状態（正常状態）にあるか、オープン故障の状態（オープン状態）にあるかの判定が可能になる。

【0062】

すなわち、抵抗Ｒ１が正常状態にあるときのゲート電圧をＶＧ３、抵抗Ｒ１がオープン状態にあるときのゲート電圧をＶＧ４としたとき、コンパレータＡ６１８の閾値ＶＧｔｈ＿Ａ（第１閾値）は、
ＶＧ４＜ＶＧｔｈ＿Ａ≦ＶＧ３
となるように設定されている。そして、入力端子ＰＩ１に入力されるゲート電圧ＶＧが閾値ＶＧｔｈ＿Ａを下回った場合に、コンパレータＡ６１８は、ゲート電圧の異常を示す異常検出信号をゲート電圧異常判定部６０８に出力する。ゲート電圧異常判定部３０８は、異常検出信号を受けて、ヘッド電源制御シーケンサ３１２に対し異常の発生を示す通知を行う。この通知を受けたヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判定し、ゲート電圧制御部３０９に対し、ＦＥＴ３１５をＯＮさせないような制御を行う一方、ＣＰＵ３０３に対してゲート電圧の異常を示す通知を行う。また、ＦＥＴ３１５がＯＦＦ時のゲート電圧異常検出が終了すると、スイッチ６２０及びスイッチ６１６はＯＦＦに戻る。

【0063】

（２） ＦＥＴ３１５がＯＮ時のゲート電圧の異常検出
次に、ＦＥＴ３１５がＯＮの状態で行うゲート電圧の異常検出について説明する。この場合、スイッチ６２０は、ヘッド電源制御シーケンサ３１２によってＯＦＦからＯＮ＿Ｂとなり、コンパレータＢ６１９側に接続される。

【0064】

ＦＥＴ３１５がＯＮの状態において、抵抗Ｒ１が正常状態にあるときのゲート電圧をＶＧ５とすると、
ＶＧ５＝ＶＭ×Ｒ２／（Ｒ１＋Ｒ２）
となる。

【0065】

一方、抵抗Ｒ１がオープン状態にあるときのゲート電圧をＶＧ６とすると、抵抗Ｒ１０が抵抗Ｒ２より十分に大きな抵抗値を有しているため、
ＶＧ６≒０
となる。

【0066】

従って、コンパレータＢ６１９に設定する閾値ＶＧｔｈ＿Ｂ（第２閾値）を、
０＜ＶＧｔｈ＿Ｂ≦ＶＧ５
とすることで、ゲート電圧の異常時の検出を行うことができる。すなわち、入力端子ＰＩ１に入力されるゲート電圧ＶＧが閾値ＶＧｔｈ＿Ｂ以下となった場合に、コンパレータＢ６１９は、ゲート電圧の異常を示す異常検出信号をゲート電圧異常判定部６０８に出力する。そして、ＦＥＴ３１５がＯＮ時のゲート電圧異常検出が終了すると、スイッチ６２０はＯＦＦに戻る。

【0067】

以上説明した（１）と（２）の動作を繰り返すことによって、記録ヘッド２０１に電圧が印加されている間、ゲート電圧の異常を判定することができる。但し、本実施形態においても、上記の第１実施形態と同様に、ＦＥＴ３１５のソース・ドレイン間に大きな電圧差がある状態では、突入電流の影響を避けるためゲート電圧の異常判定は行わない。

【0068】

＜第２実施形態における制御シーケンス＞
図６～図８を用いて、ＦＥＴ３１５の制御シーケンスを説明する。図７は、記録装置１００が印刷指令を受け取り、記録ヘッド６０２に電源電圧ＶＭが印加されていない状態から記録ヘッド２０１に電源を投入して印刷動作を行う際の処理の流れを示している。また、図７は、図６の制御シーケンスに伴うタイミングチャートを示している。図７（ａ）の縦軸は電解コンデンサ６１４の電圧Ｖｃｈｇ［Ｖ］を示し、横軸は時間の経過を示す。図７（ｂ）の縦軸はＦＥＴ３１５のゲート電圧ＶＧ［Ｖ］を示し、横軸は時間の経過を示す。図７（ｃ）の縦軸はヘッド電源制御ブロック６０６の出力端子ＰＯ２の電圧レベルを示し、横軸は時間の経過を示す。なお、図８（ａ）～図８（ｃ）の時間経過のタイミングは互いに対応しているものとする。

【0069】

図７に示す制御シーケンスは、大きくは、次のように分けることができる。すなわち、電解コンデンサ３１４の充電期間（充電動作時）に関する工程Ｓ７０２～Ｓ７０６、印刷動作期間（記録動作時）に関する工程Ｓ７０７～Ｓ７１９、電解コンデンサ６１４の放電期間（放電動作時）に関する工程Ｓ７２０～Ｓ７２１に分けることができる。なお、図７に示す各工程番号に付した「Ｓ」はステップを意味する。

【0070】

図７において、ＣＰＵ６０３からヘッド電源制御シーケンサ３１２に対して通知が実行されると、Ｓ７０２において、ヘッド電源制御ブロック６０６は、充放電回路６１１の充電回路を駆動し、電解コンデンサ６１４に対して充電を開始する。これは図８のタイミング８０１に相当する。

【0071】

本実施形態においても、電解コンデンサ６１４が十分充電され、充電電圧ＶｃｈｇとＶＭ電圧との電位差が小さくなった電圧をＶｃｈｇ＿ｆｕｌｌと表記する。この電圧Ｖｃｈｇ＿ｆｕｌｌは、ＦＥＴ３１５をＯＮさせてもソース・ドレイン間に流れる突入電流が十分にＦＥＴ３１５の定格内に収まる程度の電圧を指す。

【0072】

Ｓ７０３において、ヘッド電源制御シーケンサ３１２は、電解コンデンサ３１４の電圧ＶｃｈｇがＶｃｈｇ＿ｆｕｌｌを超えるか否かを判定する。Ｖｃｈｇ＿ｆｕｌｌを超えるまでは、ヘッド電源制御ブロック３０６は、スイッチ６１６、６２０をＯＦＦとし、ゲート電圧の検出は行わない。

【0073】

ヘッド電源制御シーケンサ３１２は、Ｓ７０３において、充電電圧が電圧Ｖｃｈｇ＿ｆｕｌｌを超えたことを確認すると、Ｓ７０４に進む。Ｓ７０４において、ヘッド電源制御シーケンサ３１２は、スイッチ６１６をＯＮ、スイッチ６２０をＯＮ＿Ａとして、ＦＥＴ３１５のＯＦＦ時におけるゲート電圧の異常判定を開始する。これは図８のタイミング８０２に相当する。

【0074】

Ｓ７０５において、ヘッド電源制御シーケンサ３１２は、ゲート電圧ＶＧが図８（ｂ）に示す閾値ＶＧｔｈ＿Ａ以下であるか否かを確認する。ここで、ゲート電圧値が閾値ＶＧｔｈ＿Ａ以下であることを確認した場合、ヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判断し、ＣＰＵ６０３に対してエラー通知を行う。エラー通知を受けたＣＰＵ３０３は、第１実施形態と同様のエラー処理を実行し（Ｓ７２４）、制御シーケンスを終了する。

【0075】

また、ヘッド電源制御シーケンサ３１２は、ゲート電圧ＶＧが閾値ＶＧｔｈ＿Ａを超える正常な値であることを確認すると、Ｓ７０６において、ＦＥＴ３１５のＯＦＦ時のゲート電圧異常判定を終了する。これは図８のタイミング８０３に相当する。なお、このとき、ヘッド電源制御シーケンサ３１２は、ＣＰＵ３０３へのエラー通知を行う。

【0076】

Ｓ７０７において、ヘッド電源制御シーケンサ３１２は、電圧検出回路３１０によって検出された電解コンデンサ６１４の充電電圧Ｖｃｈｇが、閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下であるか否かを判定する。ここで、充電電圧Ｖｃｈｇが閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下であると判定した場合（Ｓ７０７にてＹＥＳ）、ヘッド電源制御シーケンサ３１２は、処理が実行できない状態にあると判定し、ＣＰＵ３０３へのエラー通知を行う。エラー通知を受けたＣＰＵ３０３は、エラー処理を実行し（Ｓ７２４）、制御シーケンスを終了する。

【0077】

Ｓ７０７において、電解コンデンサ６１４の充電電圧ＶｃｈｇがＶｃｈｇ＿ｅｒｒｏｒを超える場合（Ｓ７０７においてＮＯ）、ヘッド電源制御シーケンサ３１２は、印刷動作を開始するか否かを判定する（Ｓ７０８）。具体的には、印刷データの準備が完了し、ＣＰＵ３０３から印刷動作の開始指示を受け付けた場合に、ヘッド電源制御シーケンサ３１２は、印刷動作を開始すると判定する。また、ＣＰＵ３０３から印刷動作を開始する指示がない場合、ヘッド電源制御シーケンサ３１２は印刷動作を開始しないと判定し（Ｓ７０８においてＮＯ）、Ｓ７０７へ戻り、印刷動作の開始指示を受けるまで待機する。

【0078】

ＣＰＵ３０３から印刷動作を開始する指示を受けた場合（Ｓ７０８においてＹＥＳ）、ヘッド電源制御シーケンサ３１２は、トランジスタ３１３をＯＮにする（Ｓ７０９）。これにより、ヘッド電源制御ブロック３０６の出力ＰＯ端子２はグランドに接続され、出力電圧は０Ｖとなる。トランジスタ３１３をＯＮすることは、図６に示すＦＥＴ３１５をＯＮにすることに相当し、図８（ｃ）のタイミング８０４に相当する。なお、ＦＥＴ３１５をＯＮにすることで、電源回路３０１から記録ヘッド６０２に対して印刷動作に必要な電力が供給される。

【0079】

ＦＥＴ３１５がＯＮになった後、ヘッド電源制御シーケンサ３１２は、Ｓ７１０において、スイッチ６２０をＯＮ＿ＢとしてＦＥＴ３１５のＯＮ時におけるゲート電圧の異常判定を開始する。これは図８のタイミング８０５に相当する。

【0080】

Ｓ７１１において、ヘッド電源制御シーケンサ３１２は、ゲート電圧値が図８（ｂ）に示す閾値ＶＧｔｈ＿Ｂ以下であるか否かを確認する。ここで、ゲート電圧ＶＧが図８（ｂ）に示す閾値ＶＧｔｈ＿Ｂ以下であることを確認した場合、ヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判定し、ＣＰＵ６０３に対してエラー通知を行う。エラー通知を受けたＣＰＵ３０３は、Ｓ７２４においてエラー処理を行った後、制御シーケンスを終了する。

【0081】

また、ヘッド電源制御シーケンサ３１２は、Ｓ７１１において、ゲート電圧が正常であることを確認した後、スイッチ６２０をＯＦＦとし、ＦＥＴ３１５のＯＮ時におけるゲート電圧の異常判定を終了する（Ｓ７１２）。これは図８のタイミング８０６に相当する。

【0082】

この後、ＣＰＵ３０３は、記録データに従い、記録ヘッド２０１を駆動して印刷動作を開始させる。印刷動作が開始されると、ＣＰＵ３０３は、ヘッド電源制御ブロック３０６からの通知に基づいて、電解コンデンサ３１４の充電電圧Ｖｃｈｇが閾値電圧Ｖｃｈｇ＿ｅｒｒｏｒ以下であるか否かを監視する（Ｓ７１４）。ここでの監視は、印刷動作が完了するまで継続される。充電電圧Ｖｃｈｇの監視中、電解コンデンサ３１４の充電電圧ＶｃｈｇがＶｃｈｇ＿ｅｒｒｏｒ以下であると判定した場合（Ｓ７１４においてＹＥＳ）、ＣＰＵ３０３は、印刷動作を継続できないと判定する。そして、ＣＰＵ３０３は、Ｓ７２４において前述のエラー処理を行い、制御シーケンスを終了する。

【0083】

印刷動作が完了すると（Ｓ７１５にてＹＥＳ）、ヘッド電源制御シーケンサ３１２は、Ｓ７１６において、スイッチ６２０をＯＮ＿Ｂとして、ＦＥＴ３１５のＯＮ時におけるゲート電圧の異常判定を開始する。これは図８のタイミング８０７に相当する。

【0084】

Ｓ７１７において、ヘッド電源制御シーケンサ３１２は、ゲート電圧ＶＧが図８（ｂ）に示す閾値ＶＧｔｈ＿Ｂ以下であるか否かを確認する。ゲート電圧値が図８（ｂ）に示す閾値ＶＧｔｈ＿Ｂ以下で場合、ＦＥＴ３１５のゲート部に不具合が生じていると判定し、ヘッド電源制御シーケンサ３１２は、ＣＰＵ６０３に対してエラー通知を行う。このエラー通知を受けたＣＰＵ３０３は、エラー処理を実行し（Ｓ７２４）、制御シーケンスを終了する。

【0085】

またＳ７１７において、ゲート電圧ＶＧが閾値ＶＧｔｈ＿Ｂを超える正常な電圧であることを確認した場合、ヘッド電源制御シーケンサ３１２は、スイッチ６２０をＯＦＦとし、ＦＥＴ３１５のＯＮ時におけるゲート電圧の異常判定を終了する（Ｓ７１８）。これは図８のタイミング８０８に相当する。

【0086】

Ｓ７１９において、ヘッド電源制御シーケンサ３１２は、トランジスタ３１３をＯＦＦにする。これにより、出力端子ＰＯ２の出力電圧はＶＭとなる。これは図６のＦＥＴ３１５をＯＦＦにすることに相当し、図８（ｃ）のタイミング８０９に相当する。このとき、後続の印刷動作をさらに行うか否かを判定し、印刷動作をさらに実行する必要があれば、Ｓ７０６に戻って処理を繰り返すようにしてもよい。

【0087】

Ｓ７１９において、ＦＥＴ３１５がＯＦＦになった後、ヘッド電源制御シーケンサ３１２は、Ｓ７２０において、ＦＥＴ３１５のＯＦＦ時におけるゲート電圧の異常判定を開始する。これは図８のタイミング８１０に相当する。

【0088】

次に、ヘッド電源制御シーケンサ３１２は、Ｓ７２１において、ゲート電圧ＶＧが、図８（ｂ）に示す閾値ＶＧｔｈ＿Ａ以下であるか否かを判定する。そして、ゲート電圧ＶＧが、図８（ｂ）に示す閾値ＶＧｔｈ＿Ａ以下である場合には、ヘッド電源制御シーケンサ３１２は、ＦＥＴ３１５のゲート部に不具合が生じていると判断し、ＣＰＵ３０３に対してエラー通知を行う。エラー通知を受けたＣＰＵ３０３は、Ｓ７２４においてエラー処理を行い、制御シーケンスを終了する。

【0089】

Ｓ７２１において、ゲート電圧ＶＧが正常であることを確認した後、ヘッド電源制御シーケンサ３１２は、Ｓ７２２において、ＦＥＴ３１５のＯＦＦ時におけるゲート電圧の異常判定を終了する。これは図８のタイミング８１１に相当する。なお、前述のように、ＦＥＴ３１５がＯＮの前には、少なくとも１回のゲート電圧の異常判定（Ｓ７０４～Ｓ７０６）が実行されることから、Ｓ７２０～Ｓ７２２のゲート電圧の異常判定は省略してもよい。

【0090】

この後、ＣＰＵ３０３からの指令を受けて、ヘッド電源制御シーケンサ３１２は、Ｓ７２３において、充放電回路６１１の放電回路を駆動し、電解コンデンサ３１４に蓄積されている電荷の放電を開始する。そして、放電が完了すると、ヘッド電源制御シーケンサ３１２からの通知を受けてＣＰＵ３０３は、制御シーケンスを終了する。

【0091】

以上のように、第２実施形態では、ＦＥＴ３１５がＯＦＦとなっている場合だけでなく、ＦＥＴ３１５がＯＮとなっている場合にも、ゲート電圧の検出を可能にする。従って、印刷動作前だけでなく、印刷動作中にあっても、抵抗Ｒ１のオープン故障等によりゲート電圧が不定状態になった場合には、その状態を確実に判定することが可能になる。そして、ゲート電圧の異常が発生した場合には、記録ヘッド２０１への電力の供給を遮断する。従って、予期しない大電流が記録ヘッド２０１に流れる虞をさらに抑制することができ、ＦＥＴ３１５や記録ヘッド２０１及び周辺部品等の性能・寿命をさらに向上させることが可能になり、延いては記録装置の信頼性をさらに高めることが可能になる。

【0092】

（他の実施形態）
上記実施形態において、ヘッド電源制御シーケンサ３１２によって実行される処理の一部または全ては、ＣＰＵ３０３によって実行させるようにすることも可能である。また、ＣＰＵ３０３によって実行される処理の一部または全てをヘッド電源制御シーケンサ３１２により実行させることも可能である。

【0093】

また、上記実施形態では、記録ヘッドの主走査と、記録媒体の搬送動作とを繰り返すシリアル型の記録装置を例に採り説明したが、本発明は、これに限定されない。本発明は、記録媒体を連続的に搬送しつつ、記録媒体の幅に対応する領域に吐出口を配列した記録ヘッドによって記録を行う、所謂フルライン型の記録装置にも適用可能である。

【0094】

さらに、インクを吐出する記録ヘッドを用いるインクジェット方式の記録装置に限らず、熱転写方式の記録装置等、記録ヘッドに電力を供給して記録を行う、他の記録装置にも本発明は適用可能である。

【符号の説明】

【0095】

１００ 記録装置
２０１ 記録ヘッド
３００、６００ 電源装置
３０３ 制御手段
３０７、６０７ ゲート電圧異常検出回路
３０８ ゲート電圧異常判定部
３１３ トランジスタ（ゲート制御手段）
３１５ ＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】