特許 7562495 半導体記憶装置及びそのテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-27

(45)【発行日】2024-10-07

(54)【発明の名称】半導体記憶装置及びそのテスト方法

(51)【国際特許分類】

   G11C 29/06 20060101AFI20240930BHJP

【ＦＩ】

G11C29/06

【請求項の数】 17

(21)【出願番号】P 2021165848

(22)【出願日】2021-10-08

(65)【公開番号】P2023056571

(43)【公開日】2023-04-20

【審査請求日】2024-03-04

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】奥田 治之

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００１－２５０３９９（ＪＰ，Ａ）

【文献】特開平９－６３２７３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／０６

(57)【特許請求の範囲】

【請求項1】

行列状に配置された複数のメモリセルと、
前記複数のメモリセルの行毎に配線された複数のワード線と、
前記複数のメモリセルの列毎に配線された複数のビット線と、
通常動作モード及びテストモードを含む動作モードのうち、前記テストモードでは、前記複数のワード線のそれぞれに対応する複数のデコード信号のうち、纏めてバーンインテストが行われる複数の行のメモリセルに対応するデコード信号の全てを活性化させる、ロウアドレスデコーダと、
前記複数のデコード信号のそれぞれに応じて前記複数のワード線を駆動する複数のワード線ドライバと、
前記複数のワード線ドライバのうち、前記テストモードにおいて纏めてバーンインテストが行われる複数の行のメモリセルに対応する複数の行のワード線ドライバである複数の制御対象ドライバと、電源電位が供給される電源電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御されるＰチャネルＭＯＳトランジスタである第１スイッチトランジスタと、
前記複数の制御対象ドライバのそれぞれの出力端子と、基準電位が供給される基準電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御される複数のＮチャネルＭＯＳトランジスタである複数の第２スイッチトランジスタと、
を少なくとも備え、
各前記ワード線ドライバは、少なくとも一組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されたインバータを有し、
前記第１スイッチトランジスタは、前記複数の制御対象ドライバのうち２つ以上の制御対象ドライバのそれぞれに設けられた２つ以上のＰチャネルＭＯＳトランジスタの総駆動能力よりも低い駆動能力となるように構成され、
各前記第２スイッチトランジスタは、当該第２スイッチトランジスタに対応する前記制御対象ドライバに設けられたＮチャネルＭＯＳトランジスタの駆動能力よりも低い駆動能力となるように構成されている、
半導体記憶装置。

【請求項2】

前記第１スイッチトランジスタは、前記制御対象ドライバに設けられたＰチャネルＭＯＳトランジスタと略同一の駆動能力となるように構成されている、
請求項１に記載の半導体記憶装置。

【請求項3】

前記通常動作モードでは、前記第１スイッチトランジスタがオンに制御され、且つ、前記複数の第２スイッチトランジスタがオフに制御される、
請求項１に記載の半導体記憶装置。

【請求項4】

前記テストモードは、第１期間、第２期間、及び、第３期間を含み、
前記テストモードのうち、前記第１期間では、前記第１スイッチトランジスタがオフに制御され、且つ、前記複数の第２スイッチトランジスタがオンに制御され、前記第２期間では、前記第１スイッチトランジスタがオンに制御され、且つ、前記複数の第２スイッチトランジスタがオフに制御され、前記第３期間では、前記第１スイッチトランジスタがオフに制御され、且つ、前記複数の第２スイッチトランジスタがオンに制御される、
請求項１に記載の半導体記憶装置。

【請求項5】

一方の端部に前記複数の制御対象ドライバがそれぞれ接続された複数の前記ワード線の他方の端部に接続され、前記他方の端部の電位が基準電位から上昇して第１閾値電位に達した場合に、当該他方の端部の電位を電源電位まで引き上げる、複数の第１補助回路をさらに備える、
請求項１に記載の半導体記憶装置。

【請求項6】

各前記第１補助回路は、
前記第１補助回路に対応する前記ワード線の他方の端部に入力端子が接続された補助インバータと、
前記電源電位端子と、前記第１補助回路に対応する前記ワード線の他方の端部と、の間に設けられ、ゲートに前記補助インバータの出力端子が接続された、ＰチャネルＭＯＳトランジスタである第１補助トランジスタと、
を有する、
請求項５に記載の半導体記憶装置。

【請求項7】

各前記第１補助回路は、さらに、前記他方の端部の電位が電源電位から降下して第２閾値電位に達した場合に、当該他方の端部の電位を基準電位まで引き下げるように構成されている、
請求項５に記載の半導体記憶装置。

【請求項8】

各前記第１補助回路は、
前記第１補助回路に対応する前記ワード線の他方の端部に入力端子が接続された補助インバータと、
前記電源電位端子と、前記第１補助回路に対応する前記ワード線の他方の端部と、の間に設けられ、ゲートに前記補助インバータの出力端子が接続された、ＰチャネルＭＯＳトランジスタである第１補助トランジスタと、
前記基準電位端子と、前記第１補助回路に対応する前記ワード線の他方の端部と、の間に設けられ、ゲートに前記補助インバータの出力端子が接続された、ＮチャネルＭＯＳトランジスタである第２補助トランジスタと、
を有する、
請求項７に記載の半導体記憶装置。

【請求項9】

一方の端部に前記複数の制御対象ドライバがそれぞれ接続された複数の前記ワード線の中央部に接続され、前記中央部の電位が基準電位から上昇して第１閾値電位に達した場合に、当該中央部の電位を電源電位まで引き上げる、複数の第１補助回路をさらに備える、
請求項１に記載の半導体記憶装置。

【請求項10】

各前記第１補助回路は、さらに、前記中央部の電位が電源電位から降下して第２閾値電位に達した場合に、当該中央部の電位を基準電位まで引き下げるように構成されている、
請求項９に記載の半導体記憶装置。

【請求項11】

一方の端部に前記複数の制御対象ドライバがそれぞれ接続された複数の前記ワード線の他方の端部に接続され、前記テストモードにおいて、前記第１スイッチトランジスタのオフからオンへの切り替わりに同期して、前記他方の端部の電位を基準電位から電源電位まで引き上げる、複数の第１補助回路をさらに備える、
請求項１に記載の半導体記憶装置。

【請求項12】

各前記第１補助回路は、前記通常動作モードにおいて、当該第１補助回路に対応する前記制御対象ドライバに入力される前記デコード信号が活性化されたことに同期して、前記制御対象ドライバに接続された前記ワード線の他方の端部の電位を基準電位から電源電位まで引き上げ、当該第１補助回路に対応する前記制御対象ドライバに入力される前記デコード信号が非活性化されたことに同期して、前記制御対象ドライバに接続された前記ワード線の他方の端部の電位を電源電位から基準電位まで引き下げるように構成されている、
請求項１１に記載の半導体記憶装置。

【請求項13】

各前記第１補助回路は、
前記第１補助回路に対応する前記ワード線の他方の端部におけるワード線信号と、前記テストモードにおいて基準電位を示し、且つ、前記通常動作モードにおいて、前記複数のデコード信号の何れかの活性化及び非活性化の切り替わりに同期して論理値が変化する第１設定信号と、の論理積演算を行った結果を示す信号と、前記通常動作モードにおいて基準電位を示し、且つ、前記テストモードにおいて、前記第１スイッチトランジスタのオフからオンへの切り替わりに同期して論理値が変化する第２設定信号と、の否定論理和演算を行った結果を示す信号を出力する補助論理回路と、
前記補助論理回路の出力信号の反転信号を、前記第１補助回路に対応する前記ワード線の他方の端部に出力する補助インバータと、
を備える、
請求項１２に記載の半導体記憶装置。

【請求項14】

前記半導体記憶装置はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である、
請求項１に記載の半導体記憶装置。

【請求項15】

行列状に配置された複数のメモリセルと、
前記複数のメモリセルの行毎に配線された複数のワード線と、
前記複数のメモリセルの列毎に配線された複数のビット線と、
通常動作モード及びテストモードを含む動作モードのうち、前記テストモードでは、前記複数のワード線のそれぞれに対応する複数のデコード信号のうち、纏めてバーンインテストが行われる複数の行のメモリセルに対応するデコード信号の全てを活性化させる、ロウアドレスデコーダと、
前記複数のデコード信号のそれぞれに応じて前記複数のワード線を駆動する複数のワード線ドライバと、
前記複数のワード線ドライバのうち、前記テストモードにおいて纏めてバーンインテストが行われる複数の行のメモリセルに対応する複数の行のワード線ドライバである複数の制御対象ドライバと、電源電位が供給される電源電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御されるＰチャネルＭＯＳトランジスタである第１スイッチトランジスタと、
前記複数の制御対象ドライバのそれぞれの出力端子と、基準電位が供給される基準電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御される複数のＮチャネルＭＯＳトランジスタである複数の第２スイッチトランジスタと、
を少なくとも備え、
各前記ワード線ドライバは、少なくとも一組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されたインバータを有し、
前記第１スイッチトランジスタは、前記複数の制御対象ドライバのうち２つ以上の制御対象ドライバのそれぞれに設けられた２つ以上のＰチャネルＭＯＳトランジスタの総駆動能力よりも低い駆動能力となるように構成され、
各前記第２スイッチトランジスタは、当該第２スイッチトランジスタに対応する前記制御対象ドライバに設けられたＮチャネルＭＯＳトランジスタの駆動能力よりも低い駆動能力となるように構成されている、半導体記憶装置のテスト方法であって、
前記第１スイッチトランジスタをオフし、且つ、前記複数の第２スイッチトランジスタをオンし、
前記複数のワード線に対応する複数のデコード信号のそれぞれをロウアドレスデコーダによって活性化させ、
前記第１スイッチトランジスタをオフからオンに切り替え、且つ、前記複数の第２スイッチトランジスタをオンからオフに切り替えることによって、前記複数の制御対象ドライバに接続された複数の前記ワード線を活性化させる、
半導体記憶装置のテスト方法。

【請求項16】

前記第１スイッチトランジスタをオフし、且つ、前記複数の第２スイッチトランジスタをオンする前に、前記テストモードにおいて纏めてバーンインテストが行われる前記複数の行のメモリセルの全てに、同じ値のデータを書き込む、
請求項１５に記載の半導体記憶装置のテスト方法。

【請求項17】

さらに、前記第１スイッチトランジスタをオンからオフに切り替え、且つ、前記複数の第２スイッチトランジスタをオフからオンに切り替えることによって、前記複数の制御対象ドライバに接続された複数の前記ワード線を非活性化させる、
請求項１５に記載の半導体記憶装置のテスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及びそのテスト方法に関し、例えば信頼性の高いテストを実施するのに適した半導体記憶装置及びそのテスト方法に関する。

【背景技術】

【0002】

半導体記憶装置では、製品として出荷される前に、例えばウエハの段階で、内部回路に高温や高電位のストレスを印加することによって、バーンインテストが行われている。なお、ウエハの段階で行われるバーンインテストのことを、ウエハレベルバーンインテストとも呼ぶ。半導体記憶装置のバーンインテストに関する文献は、例えば、特許文献１に開示されている。

【0003】

特許文献１に開示された半導体記憶装置は、メモリセルアレイと、バーンインテストモードへの移行要求に応じて、メモリセルアレイに複数のストレスを連続して印加するテスト回路と、を備える。ここで、この半導体記憶装置は、バーンインテスト時、複数の行のワード線を同時に活性化させて、複数の行のメモリセルに対して同時にストレスを印加することにより、テスト時間の短縮を実現している。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００３－２４９０９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、特許文献１に示すようなＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成では、貫通電流が流れることを防ぐため、バーンインテスト時に同時にアクセスされる複数のメモリセルには、予め同じ値のデータが書き込まれている必要がある。

【0006】

しかしながら、特許文献１の構成では、バーンインテスト時における複数のメモリセルへの同時アクセスにより、電源電位ラインの電圧降下や、基準電位ラインの電圧上昇（浮き）が発生してしまい、その結果、一部のメモリセルに記憶されているデータの値が意図せず反転してしまう可能性がある。その場合、互いに異なる値のデータが書き込まれた複数のメモリセル間に貫通電流が流れてしまうため、テスト対象の複数のメモリセルに所望のストレスが印加されない可能性がある。即ち、特許文献１の構成では、信頼性の高いテストを実施することができない、という課題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体記憶装置は、行列状に配置された複数のメモリセルと、前記複数のメモリセルの行毎に配線された複数のワード線と、前記複数のメモリセルの列毎に配線された複数のビット線と、通常動作モード及びテストモードを含む動作モードのうち、前記テストモードでは、前記複数のワード線のそれぞれに対応する複数のデコード信号のうち、纏めてバーンインテストが行われる複数の行のメモリセルに対応するデコード信号の全てを活性化させる、ロウアドレスデコーダと、前記複数のデコード信号のそれぞれに応じて前記複数のワード線を駆動する複数のワード線ドライバと、前記複数のワード線ドライバのうち、前記テストモードにおいて纏めてバーンインテストが行われる複数の行のメモリセルに対応する複数の行のワード線ドライバである複数の制御対象ドライバと、電源電位が供給される電源電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御されるＰチャネルＭＯＳトランジスタである第１スイッチトランジスタと、前記複数の制御対象ドライバのそれぞれの出力端子と、基準電位が供給される基準電位端子と、の間に設けられ、前記動作モードに応じて導通状態が制御される複数のＮチャネルＭＯＳトランジスタである複数の第２スイッチトランジスタと、を少なくとも備える。各前記ワード線ドライバは、少なくとも一組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されたインバータを有する。前記第１スイッチトランジスタは、前記複数の制御対象ドライバのうち２つ以上の制御対象ドライバのそれぞれに設けられた２つ以上のＰチャネルＭＯＳトランジスタの総駆動能力よりも低い駆動能力となるように構成される。各前記第２スイッチトランジスタは、当該第２スイッチトランジスタに対応する前記制御対象ドライバに設けられたＮチャネルＭＯＳトランジスタの駆動能力よりも低い駆動能力となるように構成される。

【発明の効果】

【0008】

本開示は、信頼性の高いテストを実施するのに適した半導体記憶装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施の形態１にかかる半導体記憶装置の構成例を示すブロック図である。

【図2】図２は、図１に示す半導体記憶装置の奇数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。

【図3】図３は、図１に示す半導体記憶装置の偶数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。

【図4】図４は、図２に示す半導体記憶装置の通常動作モードにおける動作を示すタイミングチャートである。

【図5】図５は、図２に示す半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。

【図6】図６は、実施の形態２にかかる半導体記憶装置の一部の具体的な構成例を示す回路図である。

【図7】図７は、図６に示す半導体記憶装置の通常動作モードにおける動作を示すタイミングチャートである。

【図8】図８は、図６に示す半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。

【図9】図９は、図６に示す半導体記憶装置の変形例を示す回路図である。

【図10】図１０は、実施の形態３にかかる半導体記憶装置の一部の具体的な構成例を示す回路図である。

【図11】図１１は、図８に示す半導体記憶装置の通常動作モードにおける動作を示すタイミングチャートである。

【図12】図１２は、図１０に示す半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。

【図13】図１３は、実施の形態４にかかる半導体記憶装置の一部の具体的な構成例を示す回路図である。

【図14】図１４は、図１３に示す半導体記憶装置の通常動作モードにおける動作を示すタイミングチャートである。

【図15】図１５は、図１３に示す半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。

【発明を実施するための形態】

【0010】

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

【0011】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0012】

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

【0013】

＜実施の形態１＞
図１は、実施の形態１に係る半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、ＳＲＡＭであって、バーンインテスト時において、複数の行のワード線を同時に活性化させて、複数の行のメモリセルに所望のストレスを同時に印加することにより、テスト時間の短縮を実現することができる。また、半導体記憶装置１は、通常動作時よりも遅いスルーレートで複数の行のワード線を同時に活性化させたり非活性化させたりすることにより、電源電位ラインの電圧降下や基準電位ラインの電圧上昇（浮き）を抑制して、信頼性の高いバーンインテストを実施することができる。以下、具体的に説明する。

【0014】

図１に示すように、半導体記憶装置１は、メモリセルアレイ１０と、ロウアドレスデコーダ１１と、ワード線ドライバ群１２と、選択回路１３と、センスアンプ１４と、モード切替回路１５と、スイッチ回路１６と、スイッチ回路群１７と、を少なくとも備える。メモリセルアレイ１０は、ｍ（ｍは２以上の整数）行×ｎ（ｎは２以上の整数）列の行列状に配置された複数のメモリセルＭＣ１１～ＭＣｍｎによって構成されている。

【0015】

モード切替回路１５は、半導体記憶装置１の動作モードを切り替える。具体的には、モード切替回路１５は、スイッチ回路１６、及び、スイッチ回路群１７を構成するｍ個のスイッチ回路、のそれぞれのオンオフを制御することによって、半導体記憶装置１の動作モードを、半導体記憶装置１において通常動作が行われる通常動作モードと、半導体記憶装置１においてバーンインテストが行われるテストモードと、の何れかのモードに切り替える。

【0016】

図１の例では、半導体記憶装置１の動作モードが通常動作モードに設定されている場合について説明する。なお、詳しくは後述するが、通常動作モードでは、スイッチ回路１６がオンに制御され、スイッチ回路群１７を構成するｍ個のスイッチ回路が何れもオフに制御されている。

【0017】

ロウアドレスデコーダ１１は、アドレス信号ＡＤＤをデコードしてｍ本のデコード信号Ｄ１～Ｄｍを出力する。ワード線ドライバ群１２は、ｍ個のワード線ドライバ（ワード線ドライバ１２＿１～１２＿ｍとも称す）によって構成され、デコード信号Ｄ１～Ｄｍをドライブしてワード線ＷＬ１～ＷＬｍに対して出力する。以下、ワード線ＷＬ１～ＷＬｍのそれぞれに伝搬する信号を、ワード線信号ＷＬ１～ＷＬｍとも称す。

【0018】

通常動作モードでは、ロウアドレスデコーダ１１は、クロック信号ＣＬＫの立ち上がりに同期して、アドレス信号ＡＤＤによって指定されたｉ行目のデコード信号Ｄｉ（ｉは１～ｍの何れかの整数）を活性化させる。ここで、ロウアドレスデコーダ１１によるデコード信号Ｄｉの活性化とは、デコード信号ＤｉをＬレベルにすることを意味し、ロウアドレスデコーダ１１によるデコード信号Ｄｉの非活性化とは、デコード信号ＤｉをＨレベルにすることを意味する。それに伴い、アドレス信号ＡＤＤによって指定されたｉ行目のワード線ＷＬｉが活性化される（即ち、Ｈレベルを示す）。それにより、活性化されたワード線ＷＬｉに対応して設けられたｉ行目のｎ個のメモリセルＭＣｉ１～ＭＣｉｎは、それぞれ、ｍ組のビット線ＢＴ１，ＢＢ１～ＢＴｎ，ＢＢｎに接続される。選択回路１３は、ｍ組のビット線ＢＴ１，ＢＢ１～ＢＴｎ，ＢＢｎのうち、アドレス信号ＡＤＤによって指定されたｊ列目のビット線ＢＴｊ，ＢＢｊ（ｊは１～ｎの何れかの整数）を選択する。

【0019】

データ読み出し時、活性化されたワード線ＷＬｉに対応して設けられたｉ行目のｎ個のメモリセルＭＣｉ１～ＭＣｉｎに記憶されたデータは、それぞれ、ｍ組のビット線ＢＴ１，ＢＢ１～ＢＴｎ，ＢＢｎに伝搬する。選択回路１３は、ｍ組のビット線ＢＴ１，ＢＢ１～ＢＴｎ，ＢＢｎのデータのうち、アドレス信号ＡＤＤによって指定されたｊ列目のビット線ＢＴｊ，ＢＢｊのデータを選択する。そして、センスアンプ１４は、選択回路１３によって選択されたビット線ＢＴｊ，ＢＢｊのデータを増幅して、読み出しデータＤｏｕｔとして外部に出力する。

【0020】

一方、データ書き込み時、外部からの書き込みデータＤｉｎが選択回路１３に入力される。このとき、書き込みデータＤｉｎは、ｍ組のビット線ＢＴ１，ＢＢ１～ＢＴｎ，ＢＢｎのうち、アドレス信号ＡＤＤによって指定されたｊ列目のビット線ＢＴｊ，ＢＢｊに伝搬した後、アドレス信号ＡＤＤによって指定されたｉ行目のメモリセルＭＣｉｊに書き込まれる。

【0021】

続いて、図２及び図３を用いて、半導体記憶装置１のさらに具体的な構成を説明する。ここで、半導体記憶装置１は、バーンインテスト時において、複数の行のワード線を同時に活性化させて、複数の行のメモリセルに所望のストレスを同時に印加することにより、テストの短縮を実現している。本実施の形態では、半導体記憶装置１は、まず、奇数行の複数のワード線を同時に活性化させて当該奇数行の複数のメモリセルに同時にストレスを印加することにより、当該奇数行の複数のメモリセルに対するバーンインテストを纏めて行っている。その後、半導体記憶装置１は、偶数行の複数のワード線を同時に活性化させて当該偶数行の複数のメモリセルに同時にストレスを印加することにより、当該偶数行の複数のメモリセルに対するバーンインテストを纏めて行っている。したがって、以下では、奇数行の複数のメモリセル及びその周辺回路と、偶数行の複数のメモリセル及びその周辺回路と、をそれぞれ別にして説明する。

【0022】

図２は、半導体記憶装置１の奇数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。なお、図２には、メモリセルアレイ１０の複数のメモリセルのうち、奇数行のメモリセルの一部である１，３，５行目のメモリセルＭＣ１１，ＭＣ３１，ＭＣ５１のみが示されている。

【0023】

図２に示すように、半導体記憶装置１では、モード切替回路１５が、インバータ１５１と、ＡＮＤ回路１５２と、を少なくとも備える。

【0024】

モード切替回路１５において、インバータ１５１は、端子Ｗ１Ｓを介して外部から供給された設定信号（以下、設定信号Ｗ１Ｓと称す）の反転信号を出力する。ＡＮＤ回路１５２は、端子ＷＢＩを介して外部から供給された設定信号（以下、設定信号ＷＢＩと称す）と、インバータ１５１の出力信号と、の論理積を、制御信号Ｓ１として、ノードＮ１１に出力する。

【0025】

なお、設定信号ＷＢＩは、半導体記憶装置１の動作モードを設定するための信号である。例えば、半導体記憶装置１の動作モードは、外部からＬレベルの設定信号ＷＢＩが供給されることによって通常動作モードに設定され、外部からＨレベルの設定信号ＷＢＩが供給されることによってテストモードに設定される。

【0026】

また、設定信号Ｗ１Ｓは、動作モードがテストモードの場合において、奇数行の複数のワード線（図２の例では、ワード線ＷＬ１，ＷＬ３，ＷＬ５）を制御するための信号である。なお、詳しくは後述するが、設定信号Ｗ１Ｓによって奇数行の複数のワード線を制御しているときには、設定信号Ｗ０ＳはＬレベルに固定される。

【0027】

例えば、半導体記憶装置１の動作モードが通常動作モードに設定される場合、外部からＬレベルの設定信号ＷＢＩが供給されるため、モード切替回路１５は、Ｌレベルの制御信号Ｓ１を出力する。それに対し、半導体記憶装置１の動作モードがテストモードに設定される場合、外部からＨレベルの設定信号ＷＢＩが供給されるため、モード切替回路１５は、設定信号Ｗ１Ｓに応じた制御信号Ｓ１を出力する。

【0028】

スイッチ回路１６は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１１を少なくとも備える。

【0029】

スイッチ回路１６において、トランジスタＭＰ１１は、電源電位ＶＤＤが供給される電源電位端子（以下、電源電位端子ＶＤＤと称す）と、ノードＮ１２と、の間に設けられ、モード切替回路１５から出力された制御信号Ｓ１（ノードＮ１１の電位）に基づいて導通状態が制御される。例えば、トランジスタＭＰ１１は、制御信号Ｓ１がＬレベルの場合にオンに制御され、制御信号Ｓ１がＨレベルの場合にオフに制御される。

【0030】

なお、トランジスタＭＰ１１は、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の任意の２つ以上のワード線ドライバのそれぞれに設けられた２つ以上のＰチャネルＭＯＳトランジスタ（トランジスタＭＰ２＿１，ＭＰ２＿３等）の総駆動能力よりも、低い駆動能力となるように構成されている。例えば、トランジスタＭＰ１１は、各ワード線ドライバ１２＿１～１２＿ｍに設けられたＰチャネルＭＯＳトランジスタと実質的に同じ駆動能力となるように構成されている。換言すると、トランジスタＭＰ１１は、各ワード線ドライバ１２＿１～１２＿ｍに設けられたＰチャネルＭＯＳトランジスタと略同一の駆動能力となるように構成されている。

【0031】

スイッチ回路群１７は、ｍ個のスイッチ回路として、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１＿１～ＭＮ１＿ｍを備える。

【0032】

スイッチ回路群１７において、トランジスタＭＮ１＿１～ＭＮ１＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍと、基準電位ＧＮＤが供給される基準電位端子（以下、基準電位端子ＧＮＤと称す）と、の間に設けられている。

【0033】

ここで、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタは、制御信号Ｓ１（ノードＮ１１の電位）に基づいてオン及びオフの何れかに制御される。例えば、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタは、何れも、制御信号Ｓ１がＬレベルの場合にオフし、制御信号Ｓ１がＨレベルの場合にオンする。

【0034】

図２の例では、トランジスタＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５が、それぞれ、ワード線ＷＬ１，ＷＬ３，ＷＬ５と基準電位端子ＧＮＤとの間に設けられ、何れも、制御信号Ｓ１に基づいてオン及びオフの何れかに制御される。

【0035】

なお、トランジスタＭＮ１＿１～ＭＮ１＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍに設けられたトランジスタＭＮ２＿１～ＭＮ２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。

【0036】

ワード線ドライバ１２＿１～１２＿ｍの各々は、インバータを構成する一組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備える。具体的には、ワード線ドライバ１２＿１～１２＿ｍのうち任意のワード線ドライバ１２＿ｉは、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ２＿ｉと、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ２＿ｉと、を備える。

【0037】

ここで、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の任意のワード線ドライバ１２＿ｐ（ｐは１～ｍのうち任意の奇数の値）では、トランジスタＭＰ２＿ｐが、ノードＮ１２とワード線ＷＬｐとの間に設けられ、且つ、トランジスタＭＮ２＿ｐが、ワード線ＷＬｐと基準電位端子ＧＮＤとの間に設けられている。そして、トランジスタＭＰ２＿ｐ，ＭＮ２＿ｐは、何れもデコード信号Ｄｐに基づいてオン及びオフの何れかに制御される。

【0038】

図２の例では、ワード線ドライバ１２＿１が、インバータを構成するトランジスタＭＰ２＿１，ＭＮ２＿１を備え、ワード線ドライバ１２＿３が、インバータを構成するトランジスタＭＰ２＿３，ＭＮ２＿３を備え、ワード線ドライバ１２＿５が、インバータを構成するトランジスタＭＰ２＿５，ＭＮ２＿５を備える。

【0039】

ワード線ドライバ１２＿１では、トランジスタＭＰ２＿１が、ノードＮ１２とワード線ＷＬ１との間に設けられ、デコード信号Ｄ１に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿１では、トランジスタＭＮ２＿１が、ワード線ＷＬ１と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ１に基づいてトランジスタＭＰ２＿１と相補的にオン及びオフの何れかに制御される。

【0040】

ワード線ドライバ１２＿３では、トランジスタＭＰ２＿３が、ノードＮ１２とワード線ＷＬ３との間に設けられ、デコード信号Ｄ３に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿３では、トランジスタＭＮ２＿３が、ワード線ＷＬ３と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ３に基づいてトランジスタＭＰ２＿３と相補的にオン及びオフの何れかに制御される。

【0041】

ワード線ドライバ１２＿５では、トランジスタＭＰ２＿５が、ノードＮ１２とワード線ＷＬ５との間に設けられ、デコード信号Ｄ５に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿５では、トランジスタＭＮ２＿５が、ワード線ＷＬ５と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ５に基づいてトランジスタＭＰ２＿５と相補的にオン及びオフの何れかに制御される。

【0042】

ｍ行×ｎ列のメモリセルＭＣ１１～ＭＣｍｎメモリセルのうち、ｉ行目かつｊ列目のメモリセルＭＣｉｊは、インバータＩＮＶａｉｊ，ＩＮＶａｉｊと、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＳＴｉｊ，ＳＢｉｊと、を備える。メモリセルＭＣｉｊにおいて、トランジスタＳＴｉｊは、ビット線ＢＴｊと、ノードＮＴｉｊと、の間に設けられ、ワード線信号ＷＬｉに基づいてオン及びオフの何れかに制御される。トランジスタＳＢｉｊは、ビット線ＢＢｊと、ノードＮＢｉｊと、の間に設けられ、ワード線信号ＷＬｉに基づいてオン及びオフの何れかに制御される。インバータＩＮＶａｉｊは、ノードＮＴｉｊ，ＮＢｉｊ間に設けられ、ノードＮＴｉｊに記憶されたデータの論理値を反転させてノードＮＢｉｊに出力する。インバータＩＮＶｂｉｊは、ノードＮＴｉｊ，ＮＢｉｊ間に設けられ、ノードＮＢｉｊに記憶されたデータの論理値を反転させてノードＮＴｉｊに出力する。

【0043】

図２の例では、１行目かつ１列目のメモリセルＭＣ１１が、インバータＩＮＶａ１１，ＩＮＶｂ１１と、トランジスタＳＴ１１，ＳＢ１１と、を備える。また、３行目かつ１列目のメモリセルＭＣ３１が、インバータＩＮＶａ３１，ＩＮＶｂ３１と、トランジスタＳＴ３１，ＳＢ３１と、を備える。また、５行目かつ１列目のメモリセルＭＣ５１が、インバータＩＮＶａ５１，ＩＮＶｂ５１と、トランジスタＳＴ５１，ＳＢ５１と、を備える。

【0044】

メモリセルＭＣ１１において、トランジスタＳＴ１１は、ビット線ＢＴ１と、ノードＮＴ１１と、の間に設けられ、ワード線信号ＷＬ１に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ１１は、ビット線ＢＢ１と、ノードＮＢ１１と、の間に設けられ、ワード線信号ＷＬ１に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ１１は、ノードＮＴ１１，ＮＢ１１間に設けられ、ノードＮＴ１１に記憶されたデータの論理値を反転させてノードＮＢ１１に出力する。インバータＩＮＶｂ１１は、ノードＮＴ１１，ＮＢ１１間に設けられ、ノードＮＢ１１に記憶されたデータの論理値を反転させてノードＮＴ１１に出力する。

【0045】

メモリセルＭＣ３１において、トランジスタＳＴ３１は、ビット線ＢＴ１と、ノードＮＴ３１と、の間に設けられ、ワード線信号ＷＬ３に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ３１は、ビット線ＢＢ１と、ノードＮＢ３１と、の間に設けられ、ワード線信号ＷＬ３に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ３１は、ノードＮＴ３１，ＮＢ３１間に設けられ、ノードＮＴ３１に記憶されたデータの論理値を反転させてノードＮＢ３１に出力する。インバータＩＮＶｂ３１は、ノードＮＴ３１，ＮＢ３１間に設けられ、ノードＮＢ３１に記憶されたデータの論理値を反転させてノードＮＴ３１に出力する。

【0046】

メモリセルＭＣ５１において、トランジスタＳＴ５１は、ビット線ＢＴ１と、ノードＮＴ５１と、の間に設けられ、ワード線信号ＷＬ５に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ５１は、ビット線ＢＢ１と、ノードＮＢ５１と、の間に設けられ、ワード線信号ＷＬ５に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ５１は、ノードＮＴ５１，ＮＢ５１間に設けられ、ノードＮＴ５１に記憶されたデータの論理値を反転させてノードＮＢ５１に出力する。インバータＩＮＶｂ５１は、ノードＮＴ５１，ＮＢ５１間に設けられ、ノードＮＢ５１に記憶されたデータの論理値を反転させてノードＮＴ５１に出力する。

【0047】

図３は、半導体記憶装置１の偶数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。なお、図３には、メモリセルアレイ１０の複数のメモリセルのうち、偶数行のメモリセルの一部である２，４，６行目のメモリセルＭＣ２１，ＭＣ４１，ＭＣ６１のみが示されている。

【0048】

図３に示すように、モード切替回路１５は、奇数行の複数のメモリセルに対してバーンインテストを行うか否かを制御するためのインバータ１５１及びＡＮＤ回路１５２に加えて、偶数行の複数のメモリセルに対してバーンインテストを行うか否かを制御するためのインバータ１５３及びＡＮＤ回路１５４をさらに備える。なお、図３には、モード切替回路１５の構成要素のうちインバータ１５３及びＡＮＤ回路１５４のみが示されている。

【0049】

インバータ１５３は、端子Ｗ０Ｓを介して外部から供給された設定信号（以下、設定信号Ｗ０Ｓと称す）の反転信号を出力する。ＡＮＤ回路１５４は、端子ＷＢＩを介して外部から供給された設定信号（以下、設定信号ＷＢＩと称す）と、インバータ１５３の出力信号と、の論理積を、制御信号Ｓ２として、ノードＮ２１に出力する。

【0050】

なお、設定信号Ｗ０Ｓは、動作モードがテストモードの場合において、偶数行の複数のワード線（図３の例では、ワード線ＷＬ２，ＷＬ４，ＷＬ６）を制御するための信号である。なお、設定信号Ｗ０Ｓによって偶数行の複数のワード線を制御しているときには、設定信号Ｗ１ＳはＬレベルに固定される。

【0051】

例えば、半導体記憶装置１の動作モードが通常動作モードに設定される場合、外部からＬレベルの設定信号ＷＢＩが供給されるため、モード切替回路１５は、Ｌレベルの制御信号Ｓ２を出力する。それに対し、半導体記憶装置１の動作モードがテストモードに設定される場合、外部からＨレベルの設定信号ＷＢＩが供給されるため、モード切替回路１５は、設定信号Ｗ０Ｓに応じた制御信号Ｓ２を出力する。

【0052】

スイッチ回路１６は、奇数行の複数のワード線に対応して設けられたトランジスタＭＰ１１に加えて、偶数行の複数のワード線に対応して設けられたトランジスタＭＰ１２をさらに備える。なお、図３には、スイッチ回路１６の構成要素のうちトランジスタＭＰ１２のみが示されている。

【0053】

スイッチ回路１６において、トランジスタＭＰ１２は、電源電位端子ＶＤＤと、ノードＮ２２と、の間に設けられ、モード切替回路１５から出力された制御信号Ｓ２（ノードＮ２２の電位）に基づいて導通状態が制御される。例えば、トランジスタＭＰ１２は、制御信号Ｓ２がＬレベルの場合にオンに制御され、制御信号Ｓ２がＨレベルの場合にオフに制御される。

【0054】

なお、トランジスタＭＰ１２は、ワード線ドライバ１２＿１～１２＿ｍのうち偶数行の任意の２つ以上のワード線ドライバのそれぞれに設けられた２つ以上のＰチャネルＭＯＳトランジスタ（トランジスタＭＰ２＿２，ＭＰ２＿４等）の総駆動能力よりも、低い駆動能力となるように構成されている。例えば、トランジスタＭＰ１２は、各ワード線ドライバ１２＿１～１２＿ｍに設けられたＰチャネルＭＯＳトランジスタと実質的に同じ駆動能力となるように構成されている。換言すると、トランジスタＭＰ１２は、各ワード線ドライバ１２＿１～１２＿ｍに設けられたＰチャネルＭＯＳトランジスタと略同一の駆動能力となるように構成されている。

【0055】

スイッチ回路群１７において、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち偶数行の複数のトランジスタは、制御信号Ｓ２（ノードＮ２１の電位）に基づいてオン及びオフの何れかに制御される。例えば、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち偶数行の複数のトランジスタは、何れも、制御信号Ｓ２がＬレベルの場合にオフし、制御信号Ｓ２がＨレベルの場合にオンする。

【0056】

図３の例では、トランジスタＭＮ１＿２，ＭＮ１＿４，ＭＮ１＿６が、それぞれ、ワード線ＷＬ２，ＷＬ４，ＷＬ６と基準電位端子ＧＮＤとの間に設けられ、何れも、制御信号Ｓ２に基づいてオン及びオフの何れかに制御される。

【0057】

なお、既に説明したように、トランジスタＭＮ１＿１～ＭＮ１＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍに設けられたトランジスタＭＮ２＿１～ＭＮ２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。

【0058】

ワード線ドライバ１２＿１～１２＿ｍのうち偶数行の任意のワード線ドライバ１２＿ｑ（ｑは１～ｍのうち任意の偶数の値）では、トランジスタＭＰ２＿ｑが、ノードＮ２２とワード線ＷＬｑとの間に設けられ、且つ、トランジスタＭＮ２＿ｑが、ワード線ＷＬｑと基準電位端子ＧＮＤとの間に設けられている。そして、トランジスタＭＰ２＿ｑ，ＭＮ２＿ｑは、何れもデコード信号Ｄｑに基づいてオン及びオフの何れかに制御される。

【0059】

図３の例では、ワード線ドライバ１２＿２が、インバータを構成するトランジスタＭＰ２＿２，ＭＮ２＿２を備え、ワード線ドライバ１２＿４が、インバータを構成するトランジスタＭＰ２＿４，ＭＮ２＿４を備え、ワード線ドライバ１２＿６が、インバータを構成するトランジスタＭＰ２＿６，ＭＮ２＿６を備える。

【0060】

ワード線ドライバ１２＿２では、トランジスタＭＰ２＿２が、ノードＮ２２とワード線ＷＬ２との間に設けられ、デコード信号Ｄ２に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿２では、トランジスタＭＮ２＿２が、ワード線ＷＬ２と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ２に基づいてトランジスタＭＰ２＿２と相補的にオン及びオフの何れかに制御される。

【0061】

ワード線ドライバ１２＿４では、トランジスタＭＰ２＿４が、ノードＮ２２とワード線ＷＬ４との間に設けられ、デコード信号Ｄ４に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿４では、トランジスタＭＮ２＿４が、ワード線ＷＬ４と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ４に基づいてトランジスタＭＰ２＿４と相補的にオン及びオフの何れかに制御される。

【0062】

ワード線ドライバ１２＿６では、トランジスタＭＰ２＿６が、ノードＮ２２とワード線ＷＬ６との間に設けられ、デコード信号Ｄ６に基づいてオン及びオフの何れかに制御される。また、ワード線ドライバ１２＿６では、トランジスタＭＮ２＿６が、ワード線ＷＬ６と基準電位端子ＧＮＤとの間に設けられ、デコード信号Ｄ６に基づいてトランジスタＭＰ２＿６と相補的にオン及びオフの何れかに制御される。

【0063】

また、図３の例では、２行目且つ１列目のメモリセルＭＣ２１が、インバータＩＮＶａ２１，ＩＮＶｂ２１と、トランジスタＳＴ２１，ＳＢ２１と、を備える。また、４行目かつ１列目のメモリセルＭＣ４１が、インバータＩＮＶａ４１，ＩＮＶｂ４１と、トランジスタＳＴ４１，ＳＢ４１と、を備える。また、６行目かつ１列目のメモリセルＭＣ６１が、インバータＩＮＶａ６１，ＩＮＶｂ６１と、トランジスタＳＴ６１，ＳＢ６１と、を備える。

【0064】

メモリセルＭＣ２１において、トランジスタＳＴ２１は、ビット線ＢＴ１と、ノードＮＴ２１と、の間に設けられ、ワード線信号ＷＬ２に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ２１は、ビット線ＢＢ１と、ノードＮＢ２１と、の間に設けられ、ワード線信号ＷＬ２に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ２１は、ノードＮＴ２１，ＮＢ２１間に設けられ、ノードＮＴ２１に記憶されたデータの論理値を反転させてノードＮＢ２１に出力する。インバータＩＮＶｂ２１は、ノードＮＴ２１，ＮＢ２１間に設けられ、ノードＮＢ２１に記憶されたデータの論理値を反転させてノードＮＴ２１に出力する。

【0065】

メモリセルＭＣ４１において、トランジスタＳＴ４１は、ビット線ＢＴ１と、ノードＮＴ４１と、の間に設けられ、ワード線信号ＷＬ４に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ４１は、ビット線ＢＢ１と、ノードＮＢ４１と、の間に設けられ、ワード線信号ＷＬ４に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ４１は、ノードＮＴ４１，ＮＢ４１間に設けられ、ノードＮＴ４１に記憶されたデータの論理値を反転させてノードＮＢ４１に出力する。インバータＩＮＶｂ４１は、ノードＮＴ４１，ＮＢ４１間に設けられ、ノードＮＢ４１に記憶されたデータの論理値を反転させてノードＮＴ４１に出力する。

【0066】

メモリセルＭＣ６１において、トランジスタＳＴ６１は、ビット線ＢＴ１と、ノードＮＴ６１と、の間に設けられ、ワード線信号ＷＬ６に基づいてオン及びオフの何れかに制御される。トランジスタＳＢ６１は、ビット線ＢＢ１と、ノードＮＢ６１と、の間に設けられ、ワード線信号ＷＬ６に基づいてオン及びオフの何れかに制御される。インバータＩＮＶａ６１は、ノードＮＴ６１，ＮＢ６１間に設けられ、ノードＮＴ６１に記憶されたデータの論理値を反転させてノードＮＢ６１に出力する。インバータＩＮＶｂ６１は、ノードＮＴ６１，ＮＢ６１間に設けられ、ノードＮＢ６１に記憶されたデータの論理値を反転させてノードＮＴ６１に出力する。

【0067】

（半導体記憶装置１の動作）
続いて、図１～図３に加えて図４及び図５を用いて、半導体記憶装置１の動作について説明する。図４は、半導体記憶装置１の通常動作モードでの動作を示すタイミングチャートである。図５は、半導体記憶装置１のテストモードでの動作を示すタイミングチャートである。

【0068】

（半導体記憶装置１の通常動作モードにおける動作）
まず、主に図４を参照しながら、半導体記憶装置１の通常動作モードにおける動作について説明する。

【0069】

通常動作モードでは、設定信号ＷＢＩがＬレベルに固定される。そのため、モード切替回路１５は、Ｌレベルの制御信号Ｓ１、及び、Ｌレベルの制御信号Ｓ２を出力し続ける。トランジスタＭＰ１１，ＭＰ１２は常にオンし、トランジスタＭＮ１＿１～ＭＮ１＿ｍは常にオフする。したがって、ノードＮ１２，Ｎ２２の電位ＬＣＶＤＤは、常に電源電位ＶＤＤレベルを示している。

【0070】

ロウアドレスデコーダ１１は、クロック信号ＣＬＫの立ち上がり（時刻ｔ５１）に同期して、ｍ本のデコード信号Ｄ１～Ｄｍのうち、アドレス信号ＡＤＤによって指定されたアドレスに対応するデコード信号Ｄｉ（ｉは１～ｍの何れかの整数）を立ち下げて一時的にＬレベルにする（時刻ｔ５２～時刻ｔ５４）。それに伴い、ワード線ドライバ１２＿ｉは、ワード線信号ＷＬｉを立ち上げて一時的にＨレベルにする（時刻ｔ５３～ｔ５５）。それにより、ワード線ＷＬｉに接続されたメモリセルＭＣｉ１～ＭＣｉｎへのアクセスが行われる。メモリセルＭＣｉ１～ＭＣｉｎへのアクセス、即ち、メモリセルＭＣｉ１～ＭＣｉｎの何れかに対するデータの読み出し又は書き込み動作については、既に説明した通りである。

【0071】

（半導体記憶装置１のテストモードにおける動作）
次に、主に図２及び図５を参照しながら、半導体記憶装置１のテストモードにおける動作について説明する。

【0072】

なお、奇数行の複数のメモリセルに対して行われるバーンインテストと、偶数行の複数のメモリセルに対して行われるバーンインテストとでは、設定信号Ｗ０Ｓ，Ｗ１Ｓの制御が逆になる以外、基本的な処理の流れは同じである。したがって、以下では、メモリセルアレイ１０に設けられた複数のメモリセルに対して行われるバーンインテストのうち、奇数行の複数のメモリセルに対して行われるバーンインテストについてのみ説明する。

【0073】

また、貫通電流が流れることを防ぐため、バーンインテスト時に同時にアクセスされる複数のメモリセルには、予め同じ値のデータが書き込まれているものとする。本例では、各メモリセルＭＣ１１～ＭＣｍｎのＴｒｕｅ側（ノードＮＴ１１～ＮＴｍｎ）がＨレベルを示し、Ｂａｒ側（ノードＮＢ１１～ＮＢｍｎ）がＬレベルを示している。

【0074】

テストモードは、設定信号ＷＢＩがＨレベルに固定された状態で、設定信号Ｗ１ＳがＬレベルを示す第１期間（時刻ｔ１１～ｔ１２）と、設定信号Ｗ１ＳがＨレベルを示す第２期間（時刻ｔ１２～ｔ１５）と、設定信号Ｗ１ＳがＬレベルを示す第３期間（時刻ｔ１５～ｔ１８）と、を含む。

【0075】

まず、設定信号Ｗ１ＳがＬレベルを示している状態で、設定信号ＷＢＩがＬレベルからＨレベルに遷移する（時刻ｔ１１）。それにより、制御信号Ｓ１がＬレベルからＨレベルに遷移するため、トランジスタＭＰ１１はオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタ（図２の例では、ＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５）はオンする。それにより、ノードＮ１２がＨｉＺ状態になるため、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバによるワード線の駆動は行われない。また、このとき、ワード線信号ＷＬ１～ＷＬｍのうち奇数行の複数のワード線信号は何れもＬレベルを示す。

【0076】

なお、設定信号Ｗ０ＳはＬレベルに固定されている。したがって、設定信号ＷＢＩがＬレベルからＨレベルに遷移するのに伴って、制御信号Ｓ２がＬレベルからＨレベルに遷移するため、トランジスタＭＰ１２はオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち偶数行の複数のトランジスタはオンする。即ち、トランジスタＭＰ１１，ＭＰ１２は何れもオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍは何れもオンする。それにより、ノードＮ１２，Ｎ２２が何れもＨｉＺ状態になるため、ワード線ドライバ１２＿１～１２＿ｍのそれぞれによるワード線の駆動は行われない。また、このとき、ワード線信号ＷＬ１～ＷＬｍは何れもＬレベルを示す。

【0077】

また、設定信号ＷＢＩがＬレベルからＨレベルに遷移するのに伴って、ロウアドレスデコーダ１１は、デコード信号Ｄ１～Ｄｍを何れもＨレベルからＬレベルに遷移させる。

【0078】

その後、設定信号Ｗ１ＳがＬレベルからＨレベルに遷移する（時刻ｔ１２）。それにより、制御信号Ｓ１がＨレベルからＬレベルに遷移するため、トランジスタＭＰ１１はオフからオンに切り替わり、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタ（図２の例では、ＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５）はオンからオフに切り替わる。それにより、ノードＮ１２の電位ＬＣＶＤＤが電源電位ＶＤＤレベルを示すため、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバは、ワード線信号ＷＬ１～ＷＬｍのうち奇数行の複数のワード線信号をＬレベルからＨレベルに遷移させる（時刻ｔ１３～ｔ１４）。

【0079】

ここで、トランジスタＭＰ１１は、奇数行の複数（少なくとも２つ）のワード線ドライバのそれぞれに設けられた複数（少なくとも２つ）のＰチャネルＭＯＳトランジスタの総駆動能力よりも、低い駆動能力となるように構成されている。例えば、トランジスタＭＰ１１は、各ワード線ドライバに設けられたＰチャネルＭＯＳトランジスタと実質的に同じ駆動能力となるように構成されている。なお、トランジスタの駆動能力とは、例えば、トランジスタのオン抵抗（オン時の電流の流れやすさ）であって、オン抵抗が小さいほど駆動能力が高いということができる。

【0080】

そのため、テストモードにおける、奇数行の複数のワード線信号のＬレベルからＨレベルへの遷移（実線）に要する時間は、通常動作モードにおける任意のワード線信号のＬレベルからＨレベルへの遷移（破線）に要する時間よりも長くなる（時刻ｔ１３～ｔ１４）。換言すると、テストモードにおける、奇数行の複数のワード線信号の立ち上がりのスルーレートは、通常動作モードにおける任意のワード線信号の立ち上がりのスルーレートよりも遅くなる。それにより、半導体記憶装置１に流れる電流のピークであるピーク電流ＩＤＤが抑制されて、電源電位ラインの電圧降下が抑制されるため、セルデータの破壊を防ぐことができる。その結果、半導体記憶装置１は、テストモードにおいて、テスト対象の複数のメモリセルに対して所望のストレスを印加することが可能になるため、信頼性の高いテストを実施することができる。

【0081】

その後、設定信号Ｗ１ＳがＨレベルからＬレベルに遷移する（時刻ｔ１５）。それにより、制御信号Ｓ１がＬレベルからＨレベルに遷移するため、トランジスタＭＰ１１はオンからオフに切り替わり、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタ（図２の例では、ＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５）はオフからオンに切り替わる。それにより、ノードＮ１２がＨｉＺ状態になるため、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバによるワード線の駆動は行われなくなる。また、このとき、ワード線信号ＷＬ１～ＷＬｍのうち奇数行の複数のワード線信号は、何れもＨレベルからＬレベルに遷移する（時刻ｔ１６～ｔ１７）。

【0082】

ここで、トランジスタＭＮ１＿１～ＭＮ１＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍに設けられたトランジスタＭＮ２＿１～ＭＮ２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。

【0083】

そのため、テストモードにおける、奇数行の複数のワード線信号のＨレベルからＬレベルへの遷移（実線）に要する時間は、通常動作モードにおける任意のワード線信号のＨレベルからＬレベルへの遷移（破線）に要する時間よりも長くなる（時刻ｔ１６～ｔ１７）。換言すると、奇数行の複数のワード線信号の立ち下がりのスルーレートは、通常動作モードにおける任意のワード線信号の立ち下がりのスルーレートよりも遅くなる。それにより、ピーク電流ＩＤＤが抑制されて、基準電位ラインの電圧上昇（浮き）が抑制されるため、セルデータの破壊を防ぐことができる。その結果、半導体記憶装置１は、テストモードにおいて、テスト対象の複数のメモリセルに対して所望のストレスを印加することが可能になるため、信頼性の高いテストを実施することができる。

【0084】

このように、本実施の形態にかかる半導体記憶装置１は、バーンインテスト時において、複数の行のワード線を同時に活性化させて、複数の行のメモリセルに所望のストレスを同時に印加することにより、テスト時間の短縮を実現することができる。また、本実施の形態にかかる半導体記憶装置１は、通常動作時よりも遅いスルーレートで複数の行のワード線を同時に活性化させたり非活性化させたりすることにより、電源電位ラインの電圧降下や基準電位ラインの電圧上昇（浮き）を抑制して、信頼性の高いバーンインテストを実施することができる。

【0085】

本実施の形態では、奇数行の複数のメモリセルに対するバーンインテストと、偶数行の複数のメモリセルに対するバーンインテストと、が別々に行われた場合を例に説明したが、これに限られない。例えば、メモリセルアレイ１０に設けられた全てのメモリセルに対するバーンインテストが同時に行われてもよい。

【0086】

＜実施の形態２＞
図６は、実施の形態２にかかる半導体記憶装置２の奇数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。半導体記憶装置２は、半導体記憶装置１と比較して、補助回路群１８をさらに備える。半導体記憶装置２のその他の構成については、半導体記憶装置１の構成と同様である。

【0087】

補助回路群１８は、ｍ行のワード線ＷＬ１～ＷＬｍに対応するｍ個の補助回路１８＿１～１８＿ｍを備える。補助回路１８＿１～１８＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの、ワード線ドライバ１２＿１～１２＿ｍに接続される一方の端部（以下、近端とも称す）とは別の他方の端部（以下、遠端とも称す）、に接続されている。

【0088】

補助回路１８＿１～１８＿ｍの各々は、一組のインバータ及びＰチャネルＭＯＳトランジスタを備える。

【0089】

具体的には、補助回路１８＿１～１８＿ｍのうち任意の補助回路１８＿ｉは、インバータＩＮＶ３＿ｉと、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ３＿ｉと、を備える。インバータＩＮＶ３＿ｉの入力端子は、ワード線ＷＬｉの他方の端部（遠端）に接続され、インバータＩＮＶ３＿ｉの出力端子は、トランジスタＭＰ３＿ｉのゲートに接続される。トランジスタＭＰ３＿ｉは、電源電位端子ＶＤＤとワード線ＷＬｉの他方の端部（遠端）との間に設けられ、インバータＩＮＶ３＿ｉの出力信号に基づいてオン及びオフの何れかに制御される。

【0090】

図６の例では、補助回路１８＿１が、インバータＩＮＶ３＿１とトランジスタＭＰ３＿１とを備える。また、補助回路１８＿３が、インバータＩＮＶ３＿３とトランジスタＭＰ３＿３とを備える。また、補助回路１８＿５が、インバータＩＮＶ３＿５とトランジスタＭＰ３＿５とを備える。

【0091】

補助回路１８＿１において、インバータＩＮＶ３＿１の出力端子は、トランジスタＭＰ３＿１のゲートに接続される。トランジスタＭＰ３＿１は、電源電位端子ＶＤＤとワード線ＷＬ１の他方の端部との間に設けられ、インバータＩＮＶ３＿１の出力信号に基づいてオン及びオフの何れかに制御される。補助回路１８＿３において、インバータＩＮＶ３＿３の出力端子は、トランジスタＭＰ３＿３のゲートに接続される。トランジスタＭＰ３＿３は、電源電位端子ＶＤＤとワード線ＷＬ３の他方の端部との間に設けられ、インバータＩＮＶ３＿３の出力信号に基づいてオン及びオフの何れかに制御される。補助回路１８＿５において、インバータＩＮＶ３＿５の出力端子は、トランジスタＭＰ３＿５のゲートに接続される。トランジスタＭＰ３＿５は、電源電位端子ＶＤＤとワード線ＷＬ５の他方の端部との間に設けられ、インバータＩＮＶ３＿５の出力信号に基づいてオン及びオフの何れかに制御される。

【0092】

（半導体記憶装置２の動作）
続いて、図６に加えて図７及び図８を用いて、半導体記憶装置２の動作について説明する。図７は、半導体記憶装置２の通常動作モードでの動作を示すタイミングチャートである。図８は、半導体記憶装置２のテストモードでの動作を示すタイミングチャートである。

【0093】

（半導体記憶装置２の通常動作モードにおける動作）
まず、主に図７を参照しながら、半導体記憶装置２の通常動作モードにおける動作について説明する。

【0094】

通常動作モードでは、設定信号ＷＢＩがＬレベルに固定される。そのため、モード切替回路１５は、Ｌレベルの制御信号Ｓ１、及び、Ｌレベルの制御信号Ｓ２を出力し続ける。そのため、トランジスタＭＰ１１，ＭＰ１２は常にオンし、トランジスタＭＮ１＿１～ＭＮ１＿ｍは常にオフする。したがって、ノードＮ１２，Ｎ２２の電位ＬＣＶＤＤは、常に電源電位ＶＤＤレベルを示している。

【0095】

ロウアドレスデコーダ１１は、クロック信号ＣＬＫの立ち上がり（時刻ｔ５１）に同期して、ｍ本のデコード信号Ｄ１～Ｄｍのうち、アドレス信号ＡＤＤによって指定されたアドレスに対応するデコード信号Ｄｉ（ｉは１～ｍの何れかの整数）を立ち下げて一時的にＬレベルにする（時刻ｔ５２～時刻ｔ５４）。それに伴い、ワード線ドライバ１２＿ｉは、ワード線信号ＷＬｉを立ち上げて一時的にＨレベルにする（時刻ｔ５３～ｔ５５）。それにより、ワード線ＷＬｉに接続されたメモリセルＭＣｉ１～ＭＣｉｎへのアクセスが行われる。メモリセルＭＣｉ１～ＭＣｉｎへのアクセス、即ち、メモリセルＭＣｉ１～ＭＣｉｎの何れかに対するデータの読み出し又は書き込み動作については、既に説明した通りである。

【0096】

ここで、補助回路１８＿１～１８＿ｍが設けられていない構成では、例えば、ワード線ドライバ１２＿ｉによってワード線ＷＬｉが活性化された場合、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）と、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの遷移（一点鎖線）に要する時間（時刻ｔ５３ａ～ｔ５３ｄ）と、の差分が大きくなってしまう。換言すると、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、の差分が大きくなってしまう。

【0097】

そこで、本実施の形態では、ワード線ＷＬ１～ＷＬｍの遠端側にそれぞれ補助回路１８＿１～１８＿ｍが設けられている。そのため、例えば、ワード線ドライバ１２＿ｉによってワード線ＷＬｉが活性化された場合において、ワード線ＷＬｉの遠端側の電位が基準電位から上昇してインバータＩＮＶ３＿ｉの閾値電位（第１閾値電位）に達すると、インバータＩＮＶ３＿ｉの出力信号がＨレベルからＬレベルに切り替わる。それに伴って、トランジスタＭＰ３＿ｉがオフからオンに切り替わるため、ワード線ＷＬｉの遠端側の電位は速やかにプルアップされる。

【0098】

それにより、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）と、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの遷移（破線）に要する時間（時刻ｔ５３ａ～ｔ５３ｃ）と、の差分が小さくなる。換言すると、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、の差分が小さくなる。それにより、半導体記憶装置２は、通常動作の高速化を実現することができる。

【0099】

なお、補助回路１８＿１～１８＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端部の電位の上昇を補助するためのプルアップ回路を備えるだけでなく、ワード線ＷＬ１～ＷＬｍの遠端部の電位の降下を補助するためのプルダウン回路をさらに備えてもよい。具体的には、例えば、補助回路１８＿ｉは、ワード線ＷＬｉの遠端と、基準電位端子ＧＮＤと、の間に設けられ、インバータＩＮＶ３＿ｉの出力信号に基づいてオン及びオフの何れかに制御されるＮチャネルＭＯＳトランジスタをさらに備えても良い。それにより、例えば、ワード線ドライバ１２＿ｉによってワード線ＷＬｉが非活性化された場合において、ワード線ＷＬｉの遠端側の電位が電源電位から降下してインバータＩＮＶ３＿ｉの閾値電位（第２閾値電位）に達すると、インバータＩＮＶ３＿ｉの出力信号がＬレベルからＨレベルに切り替わる。それに伴って、トランジスタＭＰ３＿ｉがオンからオフに切り替わり、トランジスタＭＮ３＿ｉがオフからオンに切り替わるため、ワード線ＷＬｉの遠端側の電位は速やかにプルダウンされる。

【0100】

それにより、例えば、ワード線ドライバ１２＿ｉによってワード線ＷＬｉが非活性化された場合における、ワード線ＷＬｉの近端側の電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）と、ワード線ＷＬｉの遠端側の電圧レベルのＨレベルからＬレベルへの遷移（破線）に要する時間（時刻ｔ５５ａ～ｔ５５ｃ）と、の差分が、プルダウン回路を設けない場合（時刻ｔ５５ａ～ｔ５５ｄ）よりも小さくなる。それにより、半導体記憶装置２は、通常動作のさらなる高速化を実現することができる。

【0101】

（半導体記憶装置２のテストモードにおける動作）
次に、主に図６及び図８を参照しながら、半導体記憶装置２のテストモードにおける動作について説明する。

【0102】

まず、設定信号Ｗ１ＳがＬレベルを示している状態で、設定信号ＷＢＩがＬレベルからＨレベルに遷移する（時刻ｔ１１）。それにより、制御信号Ｓ１がＬレベルからＨレベルに遷移するため、トランジスタＭＰ１１はオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタ（図６の例では、ＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５）はオンする。それにより、ノードＮ１２がＨｉＺ状態になるため、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバによるワード線の駆動は行われない。また、このとき、ワード線信号ＷＬ１～ＷＬｍのうち奇数行の複数のワード線信号は何れもＬレベルを示す。

【0103】

なお、設定信号Ｗ０ＳはＬレベルに固定されている。したがって、設定信号ＷＢＩがＬレベルからＨレベルに遷移するのに伴って、制御信号Ｓ２がＬレベルからＨレベルに遷移するため、トランジスタＭＰ１２はオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち偶数行の複数のトランジスタはオンする。即ち、トランジスタＭＰ１１，ＭＰ１２は何れもオフし、トランジスタＭＮ１＿１～ＭＮ１＿ｍは何れもオンする。それにより、ノードＮ１２，Ｎ２２が何れもＨｉＺ状態になるため、ワード線ドライバ１２＿１～１２＿ｍのそれぞれによるワード線の駆動は行われない。また、このとき、ワード線信号ＷＬ１～ＷＬｍは何れもＬレベルを示す。

【0104】

また、設定信号ＷＢＩがＬレベルからＨレベルに遷移するのに伴って、ロウアドレスデコーダ１１は、デコード信号Ｄ１～Ｄｍを何れもＨレベルからＬレベルに遷移させる。

【0105】

その後、設定信号Ｗ１ＳがＬレベルからＨレベルに遷移する（時刻ｔ１２）。それにより、制御信号Ｓ１がＨレベルからＬレベルに遷移するため、トランジスタＭＰ１１はオフからオンに切り替わり、トランジスタＭＮ１＿１～ＭＮ１＿ｍのうち奇数行の複数のトランジスタ（図６の例では、ＭＮ１＿１，ＭＮ１＿３，ＭＮ１＿５）はオンからオフに切り替わる。それにより、ノードＮ１２の電位ＬＣＶＤＤが電源電位ＶＤＤレベルを示すため、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバは、ワード線信号ＷＬ１～ＷＬｍのうち奇数行の複数のワード線信号をＬレベルからＨレベルに遷移させる（時刻ｔ１３～ｔ１４）。

【0106】

ここで、トランジスタＭＰ１１は、奇数行の複数（少なくとも２つ）のワード線ドライバのそれぞれに設けられた複数（少なくとも２つ）のＰチャネルＭＯＳトランジスタの総駆動能力よりも、低い駆動能力となるように構成されている。例えば、トランジスタＭＰ１１は、各ワード線ドライバに設けられたＰチャネルＭＯＳトランジスタと実質的に同じ駆動能力となるように構成されている。

【0107】

それにより、テストモードにおける、奇数行の複数のワード線信号のＬレベルからＨレベルへの遷移に要する時間は、通常動作モードにおける任意のワード線信号のＬレベルからＨレベルへの遷移に要する時間よりも長くなる（時刻ｔ１３～ｔ１４）。換言すると、テストモードにおける、奇数行の複数のワード線信号の立ち上がりのスルーレートは、通常動作モードにおける任意のワード線信号の立ち上がりのスルーレートよりも遅くなる。それにより、ピーク電流ＩＤＤが抑制されて、電源電位ラインの電圧降下が抑制されるため、セルデータの破壊を防ぐことができる。その結果、半導体記憶装置２は、テストモードにおいて、テスト対象の複数のメモリセルに対して所望のストレスを印加することが可能になるため、信頼性の高いテストを実施することができる。

【0108】

ここで、補助回路１８＿１～１８＿ｍが設けられていない構成では、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が活性化された場合、奇数行の複数のワード線の近端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ１３～ｔ１４ａ）と、奇数行の複数のワード線の遠端側の電圧レベルのＬレベルからＨレベルへの遷移（一点鎖線）に要する時間（時刻ｔ１３～ｔ１４ｃ）と、の差分が大きくなってしまう。換言すると、奇数行の複数のワード線の近端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、奇数行の複数のワード線の遠端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、の差分が大きくなってしまう。

【0109】

そこで、本実施の形態では、ワード線ＷＬ１～ＷＬｍの遠端側にそれぞれ補助回路１８＿１～１８＿ｍが設けられている。そのため、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が活性化された場合において、奇数行の各ワード線の遠端側の電位が、基準電位から上昇して、補助回路内のインバータの閾値電位（第１閾値電位）に達すると、当該インバータの出力信号がＨレベルからＬレベルに切り替わる。それに伴って、補助回路内のトランジスタがオフからオンに切り替わるため、奇数行の複数のワード線の遠端側の電位は速やかにプルアップされる。

【0110】

それにより、奇数行の複数のワード線の近端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ１３～ｔ１４ａ）と、奇数行の複数のワード線の遠端側の電圧レベルのＬレベルからＨレベルへの遷移（破線）に要する時間（時刻ｔ１３～ｔ１４ｂ）と、の差分が小さくなる。換言すると、奇数行の複数のワード線の近端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、奇数行の複数のワード線の遠端側の電圧レベルのＬレベルからＨレベルへの切り替わりタイミングと、の差分が小さくなる。それにより、半導体記憶装置２は、テストモードにおいて、複数のメモリセルに対するストレスの印加時間の差分を小さくすることができるため、当該複数のメモリセルに対して適切なストレスを印加することができる。

【0111】

半導体記憶装置２のテストモードにおけるその後の動作については、半導体記憶装置１の場合と同様であるため、その説明を省略する。

【0112】

なお、補助回路１８＿１～１８＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端部の電位の上昇を補助するためのプルアップ回路を備えるだけでなく、ワード線ＷＬ１～ＷＬｍの遠端部の電位の降下を補助するためのプルダウン回路をさらに備えてもよい。具体的には、例えば、補助回路１８＿ｉは、ワード線ＷＬｉの遠端と、基準電位端子ＧＮＤと、の間に設けられ、インバータＩＮＶ３＿ｉの出力信号に基づいてオン及びオフの何れかに制御されるＮチャネルＭＯＳトランジスタをさらに備えても良い。それにより、例えば、奇数行の複数のワード線が非活性化された場合において、当該奇数行の複数のワード線の遠端側の電位が電源電位から降下して、補助回路内のインバータの閾値電位（第２閾値電位）に達すると、当該インバータの出力信号がＬレベルからＨレベルに切り替わる。それに伴って、補助回路内のＰチャネルＭＯＳトランジスタがオンからオフに切り替わり、且つ、ＮチャネルＭＯＳトランジスタがオフからオンに切り替わるため、奇数行の複数のワード線の遠端側の電位は速やかにプルダウンされる。

【0113】

それにより、奇数行の複数のワード線が活性化された場合における、奇数行の複数のワード線の近端側の電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ１６～ｔ１７ａ）と、奇数行の複数のワード線の遠端側の電圧レベルのＨレベルからＬレベルへの遷移（破線）に要する時間（時刻ｔ１６～ｔ１７ｂ）と、の差分が、プルダウン回路を設けない場合（時刻ｔ１６～ｔ１７ｃ）よりも小さくなる。それにより、半導体記憶装置２は、複数のメモリセルに対するストレスの印加時間の差分をさらに小さくすることができるため、当該複数のメモリセルに対してより適切なストレスを印加することができる。以下、図９を用いて、各補助回路１８＿１～１８＿ｍがプルアップ回路だけでなくプルダウン回路も備えた構成について、簡単に説明する。

【0114】

図９は、図６に示す半導体記憶装置２の変形例を半導体記憶装置２ａとして示す回路図である。なお、図９には、図６の場合と同様に、奇数行の複数のメモリセル及びその周辺回路の一部が示されている。半導体記憶装置２ａは、半導体記憶装置２と比較して、補助回路群１８の代わりに、補助回路群１８ａを備える。

【0115】

補助回路群１８ａは、ｍ行のワード線ＷＬ１～ＷＬｍに対応するｍ個の補助回路１８ａ＿１～１８ａ＿ｍを備える。補助回路１８ａ＿１～１８ａ＿ｍの各々は、インバータ、ＰチャネルＭＯＳトランジスタ、及び、ＮチャネルＭＯＳトランジスタ、を備える。

【0116】

具体的には、補助回路１８ａ＿１～１８ａ＿ｍのうち任意の補助回路１８ａ＿ｉは、インバータＩＮＶ３＿ｉと、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ３＿ｉと、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ３＿ｉと、を備える。インバータＩＮＶ３＿ｉの入力端子は、ワード線ＷＬｉの他方の端部（遠端）に接続され、インバータＩＮＶ３＿ｉの出力端子は、トランジスタＭＰ３＿ｉ，ＭＮ３＿ｉのそれぞれのゲートに接続される。トランジスタＭＰ３＿ｉは、電源電位端子ＶＤＤとワード線ＷＬｉの他方の端部（遠端）との間に設けられ、インバータＩＮＶ３＿ｉの出力信号に基づいてオン及びオフの何れかに制御される。トランジスタＭＮ３＿ｉは、基準電位端子ＧＮＤとワード線ＷＬｉの他方の端部（遠端）との間に設けられ、インバータＩＮＶ３＿ｉの出力信号に基づいてオン及びオフの何れかに制御される。

【0117】

図９の例では、補助回路１８ａ＿１が、インバータＩＮＶ３＿１、トランジスタＭＰ３＿１及びトランジスタＭＮ３＿１を備える。また、補助回路１８ａ＿３が、インバータＩＮＶ３＿３、トランジスタＭＰ３＿３及びトランジスタＭＮ３＿３を備える。また、補助回路１８＿５が、インバータＩＮＶ３＿５、トランジスタＭＰ３＿５及びトランジスタＭＮ３＿５を備える。

【0118】

補助回路１８ａ＿１において、インバータＩＮＶ３＿１の出力端子は、トランジスタＭＰ３＿１，ＭＮ３＿１のそれぞれのゲートに接続される。トランジスタＭＰ３＿１は、電源電位端子ＶＤＤとワード線ＷＬ１の他方の端部との間に設けられ、インバータＩＮＶ３＿１の出力信号に基づいてオン及びオフの何れかに制御される。トランジスタＭＮ３＿１は、基準電位端子ＧＮＤとワード線ＷＬ１の他方の端部との間に設けられ、インバータＩＮＶ３＿１の出力信号に基づいてオン及びオフの何れかに制御される。補助回路１８ａ＿３において、インバータＩＮＶ３＿３の出力端子は、トランジスタＭＰ３＿３，ＭＮ３＿３のそれぞれのゲートに接続される。トランジスタＭＰ３＿３は、電源電位端子ＶＤＤとワード線ＷＬ３の他方の端部との間に設けられ、インバータＩＮＶ３＿３の出力信号に基づいてオン及びオフの何れかに制御される。トランジスタＭＮ３＿３は、基準電位端子ＧＮＤとワード線ＷＬ３の他方の端部との間に設けられ、インバータＩＮＶ３＿３の出力信号に基づいてオン及びオフの何れかに制御される。補助回路１８ａ＿５において、インバータＩＮＶ３＿５の出力端子は、トランジスタＭＰ３＿５，ＭＮ３＿５のそれぞれのゲートに接続される。トランジスタＭＰ３＿５は、電源電位端子ＶＤＤとワード線ＷＬ５の他方の端部との間に設けられ、インバータＩＮＶ３＿５の出力信号に基づいてオン及びオフの何れかに制御される。トランジスタＭＮ３＿５は、基準電位端子ＧＮＤとワード線ＷＬ５の他方の端部との間に設けられ、インバータＩＮＶ３＿５の出力信号に基づいてオン及びオフの何れかに制御される。

【0119】

半導体記憶装置２ａのその他の構成については、半導体記憶装置２の構成と同様であるため、その説明を省略する。

【0120】

このように、本実施の形態にかかる半導体記憶装置２は、半導体記憶装置１と同等程度の効果を奏することができる。また、本実施の形態にかかる半導体記憶装置２は、補助回路１８＿１～１８＿ｍを用いて、各ワード線の近端側及び遠端側のそれぞれの電圧レベルの遷移時間の差分を小さくすることにより、通常動作の高速化を実現したり、バーンインテスト時に、複数のメモリセルに対して適切なストレスを印加したりすることができる。

【0121】

本実施の形態では、補助回路１８＿１～１８＿ｍが、それぞれワード線ＷＬ１～ＷＬｍの遠端部に接続された場合を例に説明したが、これに限られない。例えば、補助回路１８＿１～１８＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの中央部付近（端部以外）に設けられてもよい。また、補助回路１８＿１～１８＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端部に加えて、中央部付近（端部以外）にさらに設けられてもよい。

【0122】

＜実施の形態３＞
図１０は、実施の形態３にかかる半導体記憶装置３の奇数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。半導体記憶装置３は、半導体記憶装置２と比較して、補助回路群１８の代わりに補助回路群１９を備える。半導体記憶装置３のその他の構成については、半導体記憶装置２の構成と同様である。

【0123】

補助回路群１９は、ｍ行のワード線ＷＬ１～ＷＬｍに対応するｍ個の補助回路１９＿１～１９＿ｍを備える。補助回路１９＿１～１９＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端に接続されている。

【0124】

補助回路１９＿１～１９＿ｍのうち任意の補助回路１９＿ｉは、論理回路ＡＮ４＿ｉと、インバータ４＿ｉと、を備える。なお、インバータ４＿ｉは、対応するワード線ドライバ１２＿ｉの駆動能力よりも低い駆動能力となるように構成されている。論理回路ＡＮ４＿ｉは、ワード線ＷＬｉの遠端の信号及び設定信号ＷＬＰＵＥの論理積と、設定信号Ｗ１Ｓと、の否定論理和を出力する。インバータＩＮＶ４＿ｉは、論理回路ＡＮ４＿ｉの出力信号の反転信号をワード線ＷＬｉの遠端に出力する。

【0125】

図１０の例では、補助回路１９＿１が、論理回路ＡＮ４＿１とインバータＩＮＶ４＿１とを備える。また、補助回路１９＿３が、論理回路ＡＮ４＿３とインバータＩＮＶ４＿３とを備える。また、補助回路１９＿５が、論理回路ＡＮ４＿５とインバータＩＮＶ４＿５とを備える。

【0126】

補助回路１９＿１において、論理回路ＡＮ４＿１は、ワード線ＷＬ１の遠端の信号及び設定信号ＷＬＰＵＥの論理積と、設定信号Ｗ１Ｓと、の否定論理和を出力する。インバータＩＮＶ４＿１は、論理回路ＡＮ４＿１の出力信号の反転信号をワード線ＷＬ１の遠端に出力する。補助回路１９＿３において、論理回路ＡＮ４＿３は、ワード線ＷＬ３の遠端の信号及び設定信号（第１設定信号）ＷＬＰＵＥの論理積と、設定信号（第２設定信号）Ｗ１Ｓと、の否定論理和を出力する。インバータＩＮＶ４＿３は、論理回路ＡＮ４＿３の出力信号の反転信号をワード線ＷＬ３の遠端に出力する。補助回路１９＿５において、論理回路ＡＮ４＿５は、ワード線ＷＬ５の遠端の信号及び設定信号ＷＬＰＵＥの論理積と、設定信号Ｗ１Ｓと、の否定論理和を出力する。インバータＩＮＶ４＿５は、論理回路ＡＮ４＿５の出力信号の反転信号をワード線ＷＬ５の遠端に出力する。

【0127】

（半導体記憶装置３の動作）
続いて、図１０に加えて図１１及び図１２を用いて、半導体記憶装置３の動作について説明する。図１１は、半導体記憶装置３の通常動作モードでの動作を示すタイミングチャートである。図１２は、半導体記憶装置３のテストモードでの動作を示すタイミングチャートである。

【0128】

（半導体記憶装置３の通常動作モードにおける動作）
まず、主に図１１を参照しながら、半導体記憶装置３の通常動作モードにおける動作について説明する。なお、以下では、半導体記憶装置３の通常動作モードにおける動作のうち、半導体記憶装置２の動作と異なる内容について説明する。

【0129】

半導体記憶装置３では、クロック信号ＣＬＫの立ち上がりに同期して、アドレス信号ＡＤＤによって指定されたアドレスに対応するデコード信号Ｄｉが立ち下がるとともに、設定信号ＷＬＰＵＥが立ち上がる（時刻ｔ５２）。それにより、ワード線ＷＬｉでは、ワード線ドライバ１２＿ｉによって近端側が活性化されるだけでなく、補助回路１９＿ｉによって遠端側も活性化される。

【0130】

それにより、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）が、補助回路１９＿ｉを設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ５３ａ～ｔ５３ｄ）と比較して、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの遷移に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）に近くなる（実質的に同じになる）。また、このとき、ワード線ＷＬｉの近端側及び遠端側のそれぞれの電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）と、ワード線ＷＬｉの中央部における電圧レベルのＬレベルからＨレベルへの遷移（破線）に要する時間（時刻ｔ５３ａ～ｔ５３ｃ）と、の差分も小さくなる。それにより、半導体記憶装置３は、例えば、メモリセルの数が多くてワード線長が非常に長い場合でも、ワード線の近端側と遠端側のそれぞれの電圧レベルの遷移時間の差分を小さくすることができるため、通常動作の高速化を実現することができる。

【0131】

同様に、半導体記憶装置３では、デコード信号Ｄｉが立ち上がるとともに、設定信号ＷＬＰＵＥが立ち下がる（時刻ｔ５４）。それにより、ワード線ＷＬｉでは、ワード線ドライバ１２＿ｉによって近端側が非活性化されるだけでなく、補助回路１９＿ｉによって遠端側も非活性化される。

【0132】

それにより、ワード線ＷＬｉの遠端側の電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）が、補助回路１９＿ｉを設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ５５ａ～ｔ５５ｄ）と比較して、ワード線ＷＬｉの近端側の電圧レベルのＨレベルからＬレベルへの遷移に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）に近くなる（実質的に同じになる）。また、このとき、ワード線ＷＬｉの近端側及び遠端側のそれぞれの電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）と、ワード線ＷＬｉの中央部における電圧レベルのＨレベルからＬレベルへの遷移（破線）に要する時間（時刻ｔ５５ａ～ｔ５５ｃ）と、の差分も小さくなる。それにより、半導体記憶装置３は、例えば、メモリセルの数が多くてワード線長が非常に長い場合でも、ワード線の近端側と遠端側のそれぞれの電圧レベルの遷移時間の差分を小さくすることができるため、通常動作の高速化を実現することができる。

【0133】

（半導体記憶装置３のテストモードにおける動作）
次に、主に図１０及び図１２を参照しながら、半導体記憶装置３のテストモードにおける動作について説明する。なお、以下では、半導体記憶装置３のテストモードにおける動作のうち、半導体記憶装置２の動作と異なる内容について説明する。

【0134】

テストモードでは、設定信号ＷＬＰＵＥがＬレベルに固定される。そのため、設定信号Ｗ１Ｓの立ち上がり（時刻ｔ１２）に同期して、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が活性化されると、当該奇数行の複数のワード線では、それぞれ、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバによって近端側が活性化されるだけでなく、補助回路１９＿１～１９＿ｍのうち奇数行の複数の補助回路によって遠端側も活性化される。

【0135】

それにより、奇数行の複数のワード線の遠端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ１３～ｔ１４ａ）が、補助回路を設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ１３～ｔ１４ｃ）と比較して、奇数行の複数のワード線の近端側の電圧レベルのＬレベルからＨレベルへの遷移に要する時間（時刻ｔ１３～ｔ１４ａ）に近くなる（実質的に同じになる）。また、このとき、奇数行の複数のワード線の近端側及び遠端側のそれぞれの電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ１３～ｔ１４ａ）と、奇数行の複数のワード線の中央部における電圧レベルのＬレベルからＨレベルへの遷移（破線）に要する時間（時刻ｔ１３～ｔ１４ｂ）と、の差分も小さくなる。それにより、半導体記憶装置３は、例えば、メモリセルの数が多くてワード線長が非常に長い場合でも、複数のメモリセルに対するストレスの印加時間の差分を小さくすることができるため、当該複数のメモリセルに対してより適切なストレスを印加することができる。

【0136】

同様に、テストモードでは、設定信号Ｗ１Ｓの立ち下がり（時刻ｔ１５）に同期して、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が非活性化されると、当該奇数行の複数のワード線では、それぞれ、ワード線ドライバ１２＿１～１２＿ｍのうち奇数行の複数のワード線ドライバによって近端側が非活性化されるだけでなく、補助回路１９＿１～１９＿ｍのうち奇数行の複数の補助回路によって遠端側も非活性化される。

【0137】

それにより、奇数行の複数のワード線の遠端側の電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ１６～ｔ１７ａ）が、補助回路を設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ１６～ｔ１７ｃ）と比較して、奇数行の複数のワード線の近端側の電圧レベルのＨレベルからＬレベルへの遷移に要する時間（時刻ｔ１６～ｔ１７ａ）に近くなる（実質的に同じになる）。また、このとき、奇数行の複数のワード線の近端側及び遠端側のそれぞれの電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ１６～ｔ１７ａ）と、奇数行の複数のワード線の中央部における電圧レベルのＨレベルからＬレベルへの遷移（破線）に要する時間（時刻ｔ１６～ｔ１７ｂ）と、の差分も小さくなる。それにより、半導体記憶装置３は、例えば、メモリセルの数が多くてワード線長が非常に長い場合でも、複数のメモリセルに対するストレスの印加時間の差分を小さくすることができるため、当該複数のメモリセルに対してより適切なストレスを印加することができる。

【0138】

このように、本実施の形態にかかる半導体記憶装置３は、メモリセルの数が多くてワード線長が非常に長い場合でも、半導体記憶装置２と同等程度の効果を奏することができる。

【0139】

本実施の形態では、補助回路１９＿１～１９＿ｍが、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端部に接続された場合を例に説明したが、これに限られない。例えば、補助回路１９＿１～１９＿ｍは、それぞれワード線ＷＬ１～ＷＬｍの中央部付近（端部以外）に設けられてもよい。また、補助回路１９＿１～１９＿ｍは、それぞれ、ワード線ＷＬ１～ＷＬｍの遠端部に加えて、中央部付近（端部以外）にさらに設けられてもよい。

【0140】

＜実施の形態４＞
図１３は、実施の形態４にかかる半導体記憶装置４の奇数行の複数のメモリセル及びその周辺回路の一部の具体的な構成例を示した回路図である。半導体記憶装置４は、半導体記憶装置３と比較して、モード切替回路１５及びスイッチ回路群１７（トランジスタＭＮ１＿１～ＭＮ１＿ｍ）を備えていない。

【0141】

ここで、トランジスタＭＰ１１は、モード切替回路１５から出力される制御信号Ｓ１の代わりに設定信号ＷＢＩに基づいてオン及びオフの何れかに制御される。具体的には、トランジスタＭＰ１１は、通常動作モードでは、Ｌレベルの設定信号ＷＢＩによってオンに固定され、テストモードでは、Ｈレベルの設定信号ＷＢＩによってオフに固定される。それにより、半導体記憶装置４は、通常動作モードでは、ワード線ドライバ群１２及び補助回路群１９のそれぞれを用いてワード線ＷＬ１～ＷＬｍを駆動し、テストモードでは、補助回路群１９のみを用いてワード線ＷＬ１～ＷＬｍを駆動する。複数の補助回路１９＿１～１９＿ｍに設けられたインバータＩＮＶ４＿１～ＩＮＶ４＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。半導体記憶装置４のその他の構成については、半導体記憶装置３の構成と同様である。

【0142】

（半導体記憶装置４の動作）
続いて、図１３に加えて図１４及び図１５を用いて、半導体記憶装置４の動作について説明する。図１４は、半導体記憶装置４の通常動作モードでの動作を示すタイミングチャートである。図１５は、半導体記憶装置４のテストモードでの動作を示すタイミングチャートである。

【0143】

（半導体記憶装置４の通常動作モードにおける動作）
まず、主に図１４を参照しながら、半導体記憶装置４の通常動作モードにおける動作について説明する。半導体記憶装置４の通常動作モードにおける動作は、基本的に、半導体記憶装置３の場合と同様である。

【0144】

通常動作モードでは、設定信号ＷＢＩがＬレベルに固定される。そのため、トランジスタＭＰ１１は常にオンする。

【0145】

半導体記憶装置４では、クロック信号ＣＬＫの立ち上がりに同期して、アドレス信号ＡＤＤによって指定されたアドレスに対応するデコード信号Ｄｉが立ち下がるとともに、設定信号ＷＬＰＵＥが立ち上がる（時刻ｔ５２）。それにより、ワード線ＷＬｉでは、ワード線ドライバ１２＿ｉによって近端側が活性化されるだけでなく、補助回路１９＿ｉによって遠端側も活性化される。

【0146】

それにより、ワード線ＷＬｉの遠端側の電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）が、補助回路１９＿ｉを設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ５３ａ～ｔ５３ｄ）と比較して、ワード線ＷＬｉの近端側の電圧レベルのＬレベルからＨレベルへの遷移に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）に近くなる（実質的に同じになる）。また、このとき、ワード線ＷＬｉの近端側及び遠端側のそれぞれの電圧レベルのＬレベルからＨレベルへの遷移（実線）に要する時間（時刻ｔ５３ａ～ｔ５３ｂ）と、ワード線ＷＬｉの中央部における電圧レベルのＬレベルからＨレベルへの遷移（破線）に要する時間（時刻ｔ５３ａ～ｔ５３ｃ）と、の差分も小さくなる。それにより、半導体記憶装置４は、例えば、メモリセルの数が多くてワード線長が非常に長い場合でも、ワード線の近端側と遠端側のそれぞれの電圧レベルの遷移時間の差分を小さくすることができるため、通常動作の高速化を実現することができる。

【0147】

同様に、半導体記憶装置４では、デコード信号Ｄｉが立ち上がるとともに、設定信号ＷＬＰＵＥが立ち下がる（時刻ｔ５４）。それにより、ワード線ＷＬｉでは、ワード線ドライバ１２＿ｉによって近端側が非活性化されるだけでなく、補助回路１９＿ｉによって遠端側も非活性化される。

【0148】

それにより、ワード線ＷＬｉの遠端側の電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）が、補助回路１９＿ｉを設けない場合の遷移（一点鎖線）に要する時間（時刻ｔ５５ａ～ｔ５５ｄ）と比較して、ワード線ＷＬｉの近端側の電圧レベルのＨレベルからＬレベルへの遷移に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）に近くなる（実質的に同じになる）。また、このとき、ワード線ＷＬｉの近端側及び遠端側のそれぞれの電圧レベルのＨレベルからＬレベルへの遷移（実線）に要する時間（時刻ｔ５５ａ～ｔ５５ｂ）と、ワード線ＷＬｉの中央部における電圧レベルのＨレベルからＬレベルへの遷移（破線）に要する時間（時刻ｔ５５ａ～ｔ５５ｃ）と、の差分も小さくなる。それにより、半導体記憶装置４は、メモリセルの数が多くてワード線長が非常に長い場合でも、ワード線の近端側と遠端側のそれぞれの電圧レベルの遷移時間の差分を小さくすることができるため、通常動作の高速化を実現することができる。

【0149】

（半導体記憶装置４のテストモードにおける動作）
次に、主に図１３及び図１５を参照しながら、半導体記憶装置４のテストモードにおける動作について説明する。なお、以下では、半導体記憶装置４のテストモードにおける動作のうち、半導体記憶装置３の動作と異なる内容について説明する。

【0150】

テストモードでは、設定信号ＷＢＩがＨレベルに固定されるため、トランジスタＭＰ１１は常にオフする。したがって、テストモードでは、ワード線ドライバ群１２は、ワード線ＷＬ１～ＷＬｍの駆動を行わない。ワード線ＷＬ１～ＷＬｍの駆動は、ワード線ドライバ群１２の代わりに、補助回路群１９によって行われる。

【0151】

具体的には、テストモードでは、設定信号ＷＬＰＵＥがＬレベルに固定される。したがって、設定信号Ｗ１Ｓの立ち上がり（時刻ｔ１２）に同期して、補助回路１９＿１～１９＿ｍのうち奇数行の複数の補助回路によって、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が活性化される。

【0152】

ここで、複数の補助回路１９＿１～１９＿ｍに設けられたインバータＩＮＶ４＿１～ＩＮＶ４＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。

【0153】

そのため、テストモードにおける、奇数行の複数のワード線信号のＬレベルからＨレベルへの遷移（実線）に要する時間は、通常動作モードにおける任意のワード線信号のＬレベルからＨレベルへの遷移（破線）に要する時間よりも長くなる（時刻ｔ１３～ｔ１４）。換言すると、テストモードにおける、奇数行の複数のワード線信号の立ち上がりのスルーレートは、通常動作モードにおける任意のワード線信号の立ち上がりのスルーレートよりも遅くなる。それにより、ピーク電流ＩＤＤが抑制されて、電源電位ラインの電圧降下が抑制されるため、セルデータの破壊を防ぐことができる。その結果、半導体記憶装置４は、テストモードにおいて、テスト対象の複数のメモリセルに対して所望のストレスを印加することが可能になるため、信頼性の高いテストを実施することができる。

【0154】

その後、設定信号Ｗ１ＳがＨレベルからＬレベルに遷移する（時刻ｔ１５）。それにより、補助回路１９＿１～１９＿ｍのうち奇数行の複数の補助回路によって、ワード線ＷＬ１～ＷＬｍのうち奇数行の複数のワード線が非活性化される。

【0155】

ここで、複数の補助回路１９＿１～１９＿ｍに設けられたインバータＩＮＶ４＿１～ＩＮＶ４＿ｍは、それぞれ、ワード線ドライバ１２＿１～１２＿ｍの駆動能力よりも低い駆動能力となるように構成されている。

【0156】

そのため、テストモードにおける、奇数行の複数のワード線信号のＨレベルからＬレベルへの遷移（実線）に要する時間は、通常動作モードにおける任意のワード線信号のＨレベルからＬレベルへの遷移（破線）に要する時間よりも長くなる（時刻ｔ１６～ｔ１７）。換言すると、テストモードにおける、奇数行の複数のワード線信号の立ち下がりのスルーレートは、通常動作モードにおける任意のワード線信号の立ち下がりのスルーレートよりも遅くなる。それにより、ピーク電流ＩＤＤが抑制されて、基準電位ラインの電圧上昇（浮き）が抑制されるため、セルデータの破壊を防ぐことができる。その結果、半導体記憶装置４は、テストモードにおいて、テスト対象の複数のメモリセルに対して所望のストレスを印加することが可能になるため、信頼性の高いテストを実施することができる。

【0157】

このように、本実施の形態にかかる半導体記憶装置４は、バーンインテスト時において、複数の行のワード線を同時に活性化させて、複数の行のメモリセルに所望のストレスを同時に印加することにより、テスト時間の短縮を実現することができる。また、本実施の形態にかかる半導体記憶装置４は、通常動作時よりも遅いスルーレートで複数の行のワード線を同時に活性化させたり非活性化させたりすることにより、電源電位ラインの電圧降下や基準電位ラインの電圧上昇（浮き）を抑制して、信頼性の高いバーンインテストを実施することができる。

【0158】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0159】

１～４ 半導体記憶装置
２ａ 半導体記憶装置
１０ メモリセルアレイ
１１ ロウアドレスデコーダ
１２ ワード線ドライバ群
１２＿１～１２＿ｍ ワード線ドライバ
１３ 選択回路
１４ センスアンプ
１５ モード切替回路
１６ スイッチ回路
１７ スイッチ回路群
１８，１８ａ 補助回路群
１８＿１～１８＿ｍ 補助回路
１８ａ＿１～１８ａ＿ｍ 補助回路
１９ 補助回路群
１９＿１～１９＿ｍ 補助回路
１５１ インバータ
ＡＮ４＿１～ＡＮ４＿ｍ 論理回路
ＩＮＶ３＿１～ＩＮＶ３＿ｍ インバータ
ＩＮＶ４＿１～ＩＮＶ４＿ｍ インバータ
ｍ行×ｎ列のＭＣ１１～ＭＣｍｎ メモリセル
ｍ行×ｎ列のＳＴ１１～ＳＴｍｎ ＮチャネルＭＯＳトランジスタ
ｍ行×ｎ列のＳＢ１１～ＳＢｍｎ ＮチャネルＭＯＳトランジスタ
ｍ行×ｎ列のＩＮＶａ１１～ＩＮＶａｍｎ インバータ
ｍ行×ｎ列のＩＮＶｂ１１～ＩＮＶｂｍｎ インバータ
ＭＮ１＿１～ＭＮ１＿ｍ ＮチャネルＭＯＳトランジスタ
ＭＮ２＿１～ＭＮ２＿ｍ ＮチャネルＭＯＳトランジスタ
ＭＮ３＿１～ＭＮ３＿ｍ ＮチャネルＭＯＳトランジスタ
ＭＰ１１ ＰチャネルＭＯＳトランジスタ
ＭＰ１２ ＰチャネルＭＯＳトランジスタ
ＭＰ２＿１～ＭＰ２＿ｍ ＰチャネルＭＯＳトランジスタ
ＭＰ３＿１～ＭＰ３＿ｍ ＰチャネルＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】