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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-27
(45)【発行日】2024-10-07
(54)【発明の名称】撮像装置および電子機器
(51)【国際特許分類】
H04N 25/46 20230101AFI20240930BHJP
H04N 25/77 20230101ALI20240930BHJP
H01L 27/146 20060101ALI20240930BHJP
【ＦＩ】
H04N25/46
H04N25/77
H01L27/146 A
【請求項の数】
9
(21)【出願番号】P 2021534840
(86)(22)【出願日】2020-07-09
(86)【国際出願番号】 IB2020056448
(87)【国際公開番号】W WO2021014258
(87)【国際公開日】2021-01-28
【審査請求日】2023-06-23
(31)【優先権主張番号】P 2019133327
(32)【優先日】2019-07-19
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2019137548
(32)【優先日】2019-07-26
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】米田 誠一
(72)【発明者】
【氏名】根来 雄介
【審査官】藏田 敦之
(56)【参考文献】
【文献】国際公開第２０１８／２１５８８２（ＷＯ，Ａ１）
【文献】国際公開第２０１８／２２４９１０（ＷＯ，Ａ１）
【文献】特開２０１６－１２３０８７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／４６
Ｈ０４Ｎ ２５／７７
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
画素ブロックと、第１の回路と、を有し、前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
前記画素ブロックと前記第１の回路は電気的に接続され、
前記複数の画素のそれぞれは、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
前記光電変換デバイスと前記第１のトランジスタは、第１の層に形成され、
前記キャパシタは、第２の層に形成され、
前記第２の層は、前記第１の層に接合され、
前記第１のトランジスタのソースまたはドレインの一方は前記光電変換デバイスの一方の電極と電気的に接続され、他方は前記キャパシタの一方の電極と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は前記キャパシタの他方の電極と電気的に接続され、
前記複数の画素のそれぞれは、第１のデータを生成する機能と、前記第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、
前記第１の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能と、前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を、容量結合により前記第３のデータに加算して第４のデータを生成する機能と、を有し、
前記第１のデータおよび前記第２のデータはアナログ値である撮像装置。
【請求項2】
請求項１において、前記第１のトランジスタおよび前記第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有する撮像装置。
【請求項3】
請求項１または請求項２において、前記第１の層は、第１のシリコン基板上に形成され、前記光電変換デバイスが有するｎ型領域と、前記第１のトランジスタのソースまたはドレインの一方と、が共有される撮像装置。
【請求項4】
請求項１乃至請求項３のいずれか一において、前記キャパシタはトレンチキャパシタである撮像装置。
【請求項5】
画素ブロックと、第１の回路と、を有し、前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
前記画素ブロックと前記第１の回路とは電気的に接続され、
前記複数の画素のそれぞれは、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、
前記光電変換デバイスと前記第１のトランジスタは、第１の層に形成され、
前記キャパシタと、前記第２のトランジスタは、第２の層に形成され、
前記第２の層は、前記第１の層に接合され、
前記第１のトランジスタのソースまたはドレインの一方は前記光電変換デバイスの一方の電極と電気的に接続され、他方は前記キャパシタの一方の電極と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は前記キャパシタの他方の電極と電気的に接続され、
前記複数の画素のそれぞれは、第１のデータを生成する機能と、前記第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、
前記第１の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能と、前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を、容量結合により前記第３のデータに加算して第４のデータを生成する機能と、を有し、
前記第１のデータおよび前記第２のデータはアナログ値である撮像装置。
【請求項6】
請求項５において、前記第１のトランジスタおよび前記第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有する撮像装置。
【請求項7】
請求項５または請求項６において、前記第１の層は、第１のシリコン基板上に形成され、
前記光電変換デバイスが有するｎ型領域と、前記第１のトランジスタのソースまたはドレインの一方と、が共有される撮像装置。
【請求項8】
請求項５乃至請求項７のいずれか一において、前記キャパシタはトレンチキャパシタである撮像装置。
【請求項9】
請求項１乃至８のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、撮像装置に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【0004】
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
【0005】
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
【0006】
特許文献３は、複数のセンサチップが接合された撮像素子を示している。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２０１１－１１９７１１号公報
【文献】特開２０１６－１２３０８７号公報
【文献】特開２０１８－１１７０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
【0009】
画像データの圧縮や画像認識などは、現状では画像データ（アナログデータ）をデジタルデータに変換し、撮像装置の外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
【0010】
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。
【0011】
または、本発明の一態様では、アナログデータの変動を抑えて、データ処理を行うことができる撮像装置を提供することを目的の一つとする。または、消費電力を抑制して、アナログデータの処理を行うことができる撮像装置を提供することを目的の一つとする。または、回路面積が縮小された撮像装置を提供することを目的の一つとする。または、光電変換デバイスの面積を高めた撮像装置を提供することを目的の一つとする。または、画素の集積度を高めた撮像装置を提供することを目的の一つとする。または、コストの低い撮像装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【0012】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0013】
本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
【0014】
本発明の一態様は、画素ブロックと、第１の回路と、を有し、画素ブロックは、マトリクス状に配置された複数の画素を有し、画素ブロックと第１の回路は電気的に接続され、複数の画素のそれぞれは光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、光電変換デバイスと第１のトランジスタは、第１の層に形成され、キャパシタは、第２の層に形成され、第２の層は、第１の層に接合され、第１のトランジスタおよび第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有し、第１のトランジスタのソースまたはドレインの一方は光電変換デバイスの一方の電極と電気的に接続され、他方はキャパシタの一方の電極と電気的に接続され、第２のトランジスタのソースまたはドレインの一方はキャパシタの他方の電極と電気的に接続され、複数の画素のそれぞれは、第１のデータを生成する機能と、第１のデニタを任意の倍率に乗算して第２のデータを生成する機能と、を有し、第１の回路は、複数の画素のそれぞれが生成する第１のデータの和に相当する第３のデータを生成する機能と、複数の画素のそれぞれが生成する第２のデータの和に相当する電位を、容量結合により第３のデータに加算して第４のデータを生成する機能と、を有し、第１のデータおよび第２のデータはアナログ値である撮像装置である。画素ブロックが有する複数の画素と第１の回路は電気的に接続される。
【0015】
または、本発明の一態様は、画素ブロックと、第１の回路と、を有し、画素ブロックは、マトリクス状に配置された複数の画素を有し、複数の画素と第１の回路とは電気的に接続され、複数の画素のそれぞれは光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、光電変換デバイスと第１のトランジスタは、第１の層に形成され、キャパシタと、第２のトランジスタは、第２の層に形成され、第２の層は、貼り合わせ工程により第１の層に接合され、第１のトランジスタおよび第２のトランジスタはそれぞれ、チャネル形成領域にシリコンを有し、第１のトランジスタのソースまたはドレインの一方は光電変換デバイスの一方の電極と電気的に接続され、他方はキャパシタの一方の電極と電気的に接続され、第２のトランジスタのソースまたはドレインの一方はキャパシタの他方の電極と電気的に接続され、複数の画素のそれぞれは、第１のデータを生成する機能と、第１のデータを任意の倍率に乗算して第２のデータを生成する機能と、を有し、第１の回路は、複数の画素のそれぞれが生成する第１のデータの和に相当する第３のデータを生成する機能と、複数の画素のそれぞれが生成する第２のデータの和に相当する電位を、容量結合により第３のデータに加算して第４のデータを生成する機能と、を有し、第１のデータおよび第２のデータはアナログ値である撮像装置である。
【0016】
また、上記構成において、第１の層は、第１のシリコン基板上に形成され、光電変換デバイスが有するｎ型領域と、第１のトランジスタのソースまたはドレインの一方と、が共有されることが好ましい。
【0017】
また、上記構成において、キャパシタはトレンチキャパシタであることが好ましい。
【0018】
または、本発明の一態様は、上記に記載の撮像装置と、表示装置と、を有する電子機器である。
【発明の効果】
【0019】
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。また、低消費電力の撮像装置を提供することができる。また、信頼性の高い撮像装置を提供することができる。また、新規な撮像装置などを提供することができる。また、上記撮像装置の駆動方法を提供することができる。
【0020】
また、本発明の一態様を用いることで、アナログデータの変動を抑えて、データ処理を行うことができる撮像装置を提供することができる。また、消費電力を抑制して、アナログデータの処理を行うことができる撮像装置を提供することができる。また、回路面積が縮小された撮像装置を提供することができる。また、光電変換デバイスの面積を高めた撮像装置を提供することができる。また、画素の集積度を高めた撮像装置を提供することができる。また、コストの低い撮像装置を提供することができる。また、新規な半導体装置などを提供することができる。
【図面の簡単な説明】
【0021】
図１は、撮像装置を説明するブロック図である。
図２は、画素ブロック２００および回路２０１を説明する図である。
図３Ａ、図３Ｂは、画素１００を説明する図である。
図４Ａ、図４Ｂは、画素ブロック２００および回路２０１の動作を説明するタイミングチャートである。
図５Ａ、図５Ｂは、回路３０１および回路３０２を説明する図である。
図６は、回路３０２が有する画素を説明する図である。
図７Ａ、図７Ｂは、ニューラルネットワークの構成例を示す図である。
図８は、回路３０４を説明する図である。
図９は、回路３０４の動作を説明するタイミングチャートである。
図１０は、回路３０４の動作を説明するタイミングチャートである。
図１１Ａは、ローリングシャッタの動作を説明する図である。図１１Ｂは、グローバルシャッタの動作を説明する図である。図１１Ｃは画素の一例である。
図１２Ａ乃至Ｆは、撮像装置の画素の構成を説明する図である。
図１３Ａは、画素を説明する断面図である。図１３Ｂは、画素を説明する断面図である。
図１４は、画素を説明する断面図である。
図１５は、画素を説明する断面図である。
図１６Ａは、画素を説明する断面図である。図１６Ｂは、画素を説明する断面図である。
図１７Ａは、画素を説明する断面図である。図１７Ｂは、画素を説明する断面図である。
図１８Ａ乃至Ｃは、Ｓｉトランジスタを説明する図である。
図１９Ａ乃至Ｆは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２０Ａ乃至Ｆは、電子機器を説明する図である。
図２は、画素ブロック２００および回路２０１を説明する図である。
図３Ａ、図３Ｂは、画素１００を説明する図である。
図４Ａ、図４Ｂは、画素ブロック２００および回路２０１の動作を説明するタイミングチャートである。
図５Ａ、図５Ｂは、回路３０１および回路３０２を説明する図である。
図６は、回路３０２が有する画素を説明する図である。
図７Ａ、図７Ｂは、ニューラルネットワークの構成例を示す図である。
図８は、回路３０４を説明する図である。
図９は、回路３０４の動作を説明するタイミングチャートである。
図１０は、回路３０４の動作を説明するタイミングチャートである。
図１１Ａは、ローリングシャッタの動作を説明する図である。図１１Ｂは、グローバルシャッタの動作を説明する図である。図１１Ｃは画素の一例である。
図１２Ａ乃至Ｆは、撮像装置の画素の構成を説明する図である。
図１３Ａは、画素を説明する断面図である。図１３Ｂは、画素を説明する断面図である。
図１４は、画素を説明する断面図である。
図１５は、画素を説明する断面図である。
図１６Ａは、画素を説明する断面図である。図１６Ｂは、画素を説明する断面図である。
図１７Ａは、画素を説明する断面図である。図１７Ｂは、画素を説明する断面図である。
図１８Ａ乃至Ｃは、Ｓｉトランジスタを説明する図である。
図１９Ａ乃至Ｆは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２０Ａ乃至Ｆは、電子機器を説明する図である。
【発明を実施するための形態】
【0022】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【0023】
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
【0024】
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
【0025】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
【0026】
本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。
【0027】
当該データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
【0028】
図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、を有する。なお、回路２０１および回路３０１乃至回路３０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。または、上記いずれか複数の回路が統合されていてもよい。画素アレイ３００は、撮像機能および演算機能を有する。回路２０１、３０１は、演算機能を有する。回路３０２は、演算機能またはデータ変換機能を有する。回路３０３、３０４は、選択機能を有する。回路３０５は、画素に電位を供給する機能を有する。
【0029】
画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
【0030】
画素１００では画像データを取得することができる。なお、図２においては、一例として画素数を２×２としているが、これに限らない。
【0031】
画素ブロック２００は、積和演算回路として動作する。また、画素ブロック２００と電気的に接続する回路２０１は、画素１００から画像データと重み係数との積を抽出する機能を有する。また、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能も有する。
【0032】
画素１００は、図３Ａに示すように、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１０４と、トランジスタ１０５と、トランジスタ１０６と、トランジスタ１０８と、キャパシタ１５０と、を有することができる。
【0033】
光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、キャパシタ１０４の一方の電極と電気的に接続される。キャパシタ１０４の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。キャパシタ１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
【0034】
キャパシタ１５０の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。キャパシタ１５０の他方の電極は、接地電位と電気的に接続される。また、キャパシタ１５０の他方の電極は例えば、シリコン基板の基板電位に電気的に接続されてもよい。図３Ａにおいて、トランジスタ１０５のソースまたはドレインの他方はキャパシタ１５０の他方の電極に電気的に接続される例を示すが、それぞれが異なる電位の配線等に接続されてもよい。また、図３Ａにおいて、トランジスタ１０５のソースまたはドレインの他方は接地電位に電気的に接続される例を示すが、トランジスタ１０５のソースまたはドレインの他方に信号線等が電気的に接続されてもよい。
【0035】
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０４の一方の電極と、トランジスタ１０５のゲートとの電気的な接続点をノードＮとする。
【0036】
キャパシタ１０４およびキャパシタ１５０の容量を大きくすることにより、ノードＮにおける電位変動を抑制することができる。なお、画素１００はキャパシタ１０４およびキャパシタ１５０のいずれかを有さない構成としてもよい。
【0037】
キャパシタ１０４およびキャパシタ１５０の一方、あるいは両方の容量を大きくすることにより例えば、ノードＮに蓄積される電荷量を大きくすることができ、リークによる電位変動を抑制することができる。また、容量を大きくすることにより例えば、配線１１１へ与える信号の電圧を低くすることができる。よって、回路３０５の消費電力を低減できる場合がある。
【0038】
光電変換デバイス１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１と電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。トランジスタ１０８のゲートは、配線１２２と電気的に接続される。
【0039】
配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７、１２２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１は、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。
【0040】
回路３０３は、配線１１２に信号を与える機能を有する。回路３０４は、配線１２２に信号を与える機能を有する。回路３０５は、配線１１１に信号を与える機能を有する。
【0041】
なお、配線１１３には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
【0042】
光電変換デバイス１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
【0043】
トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０８は、画素を選択する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
【0044】
なお、トランジスタ１０５およびトランジスタ１０８は、図３Ｂに示すように、トランジスタ１０５のソースまたはドレインの一方とトランジスタ１０８のソースまたはドレインの一方を電気的に接続し、トランジスタ１０５のソースまたはドレインの他方を配線１１３に接続し、トランジスタ１０８のソースまたはドレインの他方をＧＮＤ配線などと電気的に接続する構成としてもよい。
【0045】
本発明の一態様の撮像装置では、キャパシタ１０４の容量値を大きくすることにより、ノードＮで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
【0046】
また例えば、第１の時刻において所望の画素におけるノードＮに画像データを保持し、第１の時刻から所望の時間が経過した第２の時刻において、ノードＮに保持された画像データ（以下、第１のデータ）の読み出しを行い、所望の画素において露光を行い、露光に応じたデータ（以下、第２のデータ）をノードＮに蓄積し、第１のデータと第２のデータの比較を行うことができる。
【0047】
画素１００に用いるトランジスタとして、様々なトランジスタを用いることができる。本発明の一態様のトランジスタは例えば、チャネル形成領域にシリコンを有することが好ましい。また、トランジスタはチャネル形成領域にシリコンに加えてゲルマニウムを有してもよい。
【0048】
画素１００に用いるトランジスタとして例えば、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることができる。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
【0049】
トランジスタ１０５は、増幅特性が優れていることが望まれる。また、トランジスタ１０６、１０８は頻繁にオンオフが繰り返されることがあるため、高速動作が可能な移動度が高いトランジスタであることが好ましい。したがって、特にトランジスタ１０５、１０６、１０８には、Ｓｉトランジスタを適用することが好ましい。
【0050】
なお、本発明の一態様の撮像装置に用いるトランジスタとして、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有するトランジスタ（以下、ＯＳトランジスタ）を用いてもよい。ＯＳトランジスタは例えば、基板上に設けられる絶縁層上に形成されることが好ましい。またＯＳトランジスタは例えば、Ｓｉトランジスタと積層して設けることができる。ＯＳトランジスタのゲート、ソース領域およびドレイン領域は例えば、シリコン基板上に設けられるトランジスタ、キャパシタ、等と絶縁層を隔てて設けられ、該絶縁層内に設けられる導電層を介して電気的に接続される。
【0051】
画素１００におけるノードＮの電位は、配線１１５から供給されるリセット電位および光電変換デバイス１０１による光電変換で生成される電位（画像データ）が加算された電位と、配線１１１から供給される重み係数に相当する電位との容量結合で確定される。すなわち、トランジスタ１０５には、画像データと任意の重み係数との積が含まれたデータに応じた電流が流れる。
【0052】
図２に示すように、各画素１００は、配線１１３で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０５に流れる電流の和を用いて演算を行うことができる。
【0053】
回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗２０７を有する。
【0054】
キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの一方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗２０７の一方の電極は、キャパシタ２０２の他方の電極と電気的に接続される。
【0055】
キャパシタ２０２の他方の電極は、配線１１３と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗２０７の他方の電極は、配線２１７と電気的に接続される。トランジスタ２０３のゲートは、配線２１６と電気的に接続される。トランジスタ２０５のゲートは、配線２１５と電気的に接続される。トランジスタ２０６のゲートは、配線２１３と電気的に接続される。
【0056】
配線２１７、２１８、２１９は、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線２１７、２１９は、高電位電源線として機能させることができる。配線２１３、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１に示す回路３０１と電気的に接続することができる。
【0057】
トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。
【0058】
本発明の一態様では、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外のオフセット成分を除去し、目的のデータであるＷＸを抽出する。ＷＸは、同じ画素に対して、撮像あり、なしのデータと、そのそれぞれに対して、重みを加えたときのデータを利用して算出することができる。
【0059】
撮像ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ－Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ－Ｖｔｈ）２となる。また、撮像なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０－Ｖｔｈ）２、重みを加えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ－Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
【0060】
まず、撮像ありのデータと、当該データに重みを加えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ－Ｖｔｈ）２－（Ｗ＋Ｘ－Ｖｔｈ）２）＝ｋΣ（－Ｗ２－２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
【0061】
次に、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出する。ｋΣ（（０－Ｖｔｈ）２－（Ｗ－Ｖｔｈ）２）＝ｋΣ（－Ｗ２＋２Ｗ・Ｖｔｈ）となる。
【0062】
そして、データＡとデータＢとの差分をとる。ｋΣ（－Ｗ２－２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ－（－Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（－２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
【0063】
回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は回路３０１で行うことができる。
【0064】
図４Ａは、画素ブロック２００および回路２０１において、撮像ありのデータと、当該データに重みを加えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。
【0065】
まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２＿１および１１２＿２（１および２行目の配線１１２）を“Ｈ”とし、重み係数０を書き込む。
【0066】
期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、配線１１７の電位を”Ｌ”とすることで光電変換デバイス１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
【0067】
期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、電位Ｘに応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像ありのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒとして表される。
【0068】
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
【0069】
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像ありのデータに重みを加えたデータの生成に相当する。
【0070】
期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋Ｘに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋Ｘに応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によって配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
【0071】
また、配線２１３、配線２１５を“Ｈ”とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力することができる。
【0072】
図４Ｂは、画素ブロック２００および回路２０１において、撮像なしのデータと、当該データに重みを加えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、ここでは、画素ブロック２００からデータＢを連続して取得する動作を説明するが、データＢの取得は、図４に示したデータＡの取得と交互に行ってもよい。また、データＢを先に取得したのちにデータＡを取得してもよい。
【0073】
まず、期間Ｔ１乃至Ｔ２に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位（０）とする。期間Ｔ２の終わりには、配線１１７の電位を“Ｌ”、配線１１６の電位を“Ｌ”とする。すなわち、当該期間中において、ノードＮの電位は、光電変換デバイス１０１の動作にかかわらずリセット電位である。
【0074】
また、期間Ｔ１では、配線１１１の電位を“Ｌ”、配線１１２＿１、１１２＿２を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮの電位がリセット電位である期間中に行えばよい。
【0075】
期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、リセット電位に応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像なしのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒとして表される。
【0076】
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
【0077】
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像なしのデータに重みを加えたデータの生成に相当する。
【0078】
期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋０に応じた電流が流れる。また、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋０に応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＢが算出されたことになる。
【0079】
また、配線２１３、配線２１５を“Ｈ”とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
【0080】
上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。回路３０１としては、回路２０１のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
【0081】
また、回路３０１がアナログデジタル変換回路を有する構成としてもよい。例えば、回路３０１に与えられるデータ、ここでは例えばデータＡおよびデータＢをデジタル値に変換し、メモリ回路に格納し、演算を行ってもよい。
【0082】
なお、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積の演算を行わない場合には、撮像装置において、図４Ａおよび図４Ｂにおける期間Ｔ４および期間Ｔ５の動作を行わなくてもよい。例えば、配線１１１を“Ｌ”のままとすればよい。
【0083】
図５Ａは、回路２０１と接続する回路３０１および回路３０２を説明する図である。回路２０１から出力される積和演算結果のデータは、回路３０１に順次入力される。回路３０１は、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路３０１は、回路２０１と同等の構成とすることができる。または、回路３０１の機能をソフトウェア処理で代替えしてもよい。
【0084】
また、回路３０１は活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００、回路２０１および回路３０１はニューラルネットワークの一部の要素として作用することができる。
【0085】
また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
【0086】
回路３０１から出力されたデータは、回路３０２に順次入力される。回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
【0087】
また、図５Ｂに示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータはメモリセル３２０にそれぞれ入力され、積和演算を行うことができる。なお、図５Ｂに示すメモリセルの数は一例であり、限定されない。
【0088】
図５Ｂに示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３３０と、回路３５０と、回路３６０と、回路３７０を有する。
【0089】
図６にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
【0090】
トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
【0091】
トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
【0092】
メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
【0093】
参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
【0094】
配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
【0095】
配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から出力された２値のデータが書き込まれる。
【0096】
配線ＷＤおよび配線ＷＤｒｅｆは、回路３５０と電気的に接続される。回路３５０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３５０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３５０は、ノードＮＭに書き込まれる重み係数を出力することができる。
【0097】
配線ＢＬおよび配線ＢＬｒｅｆは、回路３６０および回路３７０と電気的に接続される。回路３６０は電流源回路であり、回路３７０は、回路２０１と同等の構成とすることができる。回路３６０および回路３７０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
【0098】
回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
【0099】
図７Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
【0100】
入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【0101】
図７Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮｅと、ニューロンＮｅに信号を出力する前層の２つのニューロンを示している。ニューロンＮｅには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮｅにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮｅから出力信号ｙ＝ｈ（ａ＋ｂ）が出力される。
【0102】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
【0103】
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
【0104】
図８は、回路３０４に用いることのできる回路の一例である。当該回路はシフトレジスタ回路であり、複数の論理回路（ＳＲ）が電気的に接続されている。それぞれの論理回路（ＳＲ）には、配線ＲＥＳ、配線ＶＳＳ＿ＲＤＲＳ、配線ＲＰＷＣ＿ＳＥ［０：３］、配線ＲＣＬＫ［０：３］、配線ＲＳＰなどの信号線が接続され、それぞれの信号線に適切な信号電位を入力することで、当該論理回路（ＳＲ）から選択信号電位の出力を順次行うことができる。
【0105】
また、論理回路（ＳＲ）には、回路１７０が電気的に接続されている。回路１７０には複数のトランジスタが設けられ、配線ＳＥ＿ＳＷ［０：２］、配線ＳＸ［０：２］などの信号線が接続され、それぞれの信号線に適切な信号電位を入力することでトランジスタの導通が制御される。回路１７０の制御により、選択する画素の行数を切り替えることができる。
【0106】
一つの論理回路（ＳＲ）の出力端子には、一つのトランジスタのソースまたはドレインの一方が電気的に接続され、当該トランジスタのソースまたはドレインの他方には配線ＳＥが接続される。配線ＳＥは、画素１００を選択する配線１２２と電気的に接続される。
【0107】
配線ＳＥ［０］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［０］から供給される信号電位を入力することができる。配線ＳＥ［１］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［１］から供給される信号電位を入力することができる。配線ＳＥ［２］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［２］から供給される信号電位を入力することができる。配線ＳＥ［３］以降に接続されるトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＷ［０：２］のいずれかから供給される信号電位を入力することができる。
【0108】
また、隣接する配線ＳＥ間は、一つのトランジスタを介して電気的に接続され、配線ＳＥ［０］は、一つのトランジスタを介して電源線（ＶＳＳ）と電気的に接続される。
【0109】
電源線（ＶＳＳ）と配線ＳＥ［０］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［０］から供給される信号電位を入力することができる。配線ＳＥ［０］と配線ＳＥ［１］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［１］から供給される信号電位を入力することができる。配線ＳＥ［１］と配線ＳＥ［２］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［２］から供給される信号電位を入力することができる。それ以降の配線ＳＥ間を電気的に接続するトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＸ［０：２］から供給される信号電位のいずれかを入力することができる。
【0110】
【0111】
タイミング（０）において、配線ＳＸ［０］の電位が“Ｌ”、配線ＳＸ［１］の電位が“Ｈ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｈ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
【0112】
したがって、３行を同時選択することでき、例えば３行３列の画素の積和演算を行うことができる。
【0113】
タイミング（１）において、配線ＳＸ［０］の電位が“Ｈ”、配線ＳＸ［１］の電位が“Ｌ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｌ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”、配線ＳＥ［３］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
【0114】
つまり、タイミング（１）では、タイミング（０）から１行分ずらしたストライド１の積和演算が可能となる。
【0115】
【0116】
当該タイミングチャートに従った動作では、配線ＳＥ＿ＳＷ［０：２］の電位が常時“Ｈ”であり、配線ＳＸ［０：２］の電位が常時“Ｌ”である。したがって、論理回路（ＳＲ）の出力がそのまま各配線ＳＥに現れることから、１行毎の選択が可能となる。
【0117】
本発明の一態様の撮像装置に用いることができる撮像方式の一例として、ローリングシャッタ方式と、グローバルシャッタ方式について説明する。
【0118】
図１１Ａはローリングシャッタ方式の動作方法を模式化した図であり、図１１Ｂはグローバルシャッタ方式を模式化した図である。Ｅｎはｎ列目（ｎは自然数）の露光（蓄積動作）、Ｒｎはｎ列目の読み出し動作を表している。図１１Ａ、図１１Ｂでは、１行目からＭ行目（Ｍは自然数）までの動作を示している。
【0119】
ローリングシャッタ方式は、露光とデータの読み出しを順次行う動作方法であり、ある行の読み出し期間と他の行の露光期間を重ねる方式である。露光後すぐに読み出し動作を行うため、データの保持期間が比較的短い回路構成であっても撮像を行うことができる。撮像の同時性がないデータで１フレームの画像が構成されるため、動体の撮像においては画像に歪が生じやすい。
【0120】
グローバルシャッタ方式は、全画素で同時に露光を行って各画素にデータを保持し、行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。
【0121】
本発明の一態様の撮像装置は、図３Ａおよび図３Ｂに示すキャパシタ１０４等のキャパシタの容量値を大きくすることにより、露光により画素に蓄積されるデータ電位の変動を極めて小さくすることができる。データの保持時間を長くすることができるため、容易にグローバルシャッタ方式を実現することができる。なお、本発明の一態様の撮像装置をローリングシャッタ方式で動作させることもできる。
【0122】
また、図１１Ａおよび図１１Ｂにおいて、Ｌｉｎｅ［ｍ］（ｍは１以上Ｍ以下の自然数）が画素１００のｍ行目、Ｅｎが画素１００のｎ列目の露光、Ｒｎが画素１００のｎ列目の読み出し動作をそれぞれ指してもよいし、Ｌｉｎｅ［ｍ］（ｍは１以上Ｍ以下の自然数）が画素ブロック２００のｍ行目、Ｅｎが画素ブロック２００のｎ列目の露光、Ｒｎが画素ブロック２００のｎ列目の読み出し動作をそれぞれ指してもよい。
【0123】
本発明の一態様の撮像装置は、図１１Ｃに示す画素を有してもよい。
【0124】
図１１Ｃに示す画素は、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１７１と、キャパシタ１５０と、トランジスタ１０５と、トランジスタ１０８と、トランジスタ１７２と、を有する。光電変換デバイス１０１からの信号は、トランジスタ１０２のソースまたはドレインの一方に与えられ、トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と、ノードＮ２と、に電気的に接続され、トランジスタ１０３のソースまたはドレインの他方は配線１１５に電気的に接続され、ノードＮ２はキャパシタ１７１の一方の電極に電気的に接続され、キャパシタ１７１の他方の電極は、ノードＮに電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続され、トランジスタ１０３のゲートは、配線１１７と電気的に接続され、トランジスタ１０５のゲートは、ノードＮと電気的に接続され、トランジスタ１０８のゲートは、配線１２２と電気的に接続され、トランジスタ１７２のゲートは、配線１７３と電気的に接続される。
【0125】
図１１Ｃにおいて、ノードＮは、キャパシタ１５０の一方の電極と、トランジスタ１０５のゲートと、トランジスタ１７２のソースまたはドレインの一方に電気的に接続される。
【0126】
第１の時刻において、トランジスタ１０２をオン状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、光電変換デバイス１０１からの信号をノードＮ２に与える。ノードＮ２の電位は、与えられる信号に応じて変化し、電位Ｖ１［Ｖ］になる。また、トランジスタ１７２をオン状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、ノードＮに基準電位を与える。ここでは基準電位として０［Ｖ］を与える。
【0127】
第２の時刻において、トランジスタ１０２をオフ状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、トランジスタ１７２をオフ状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、トランジスタ１０３をオン状態とする信号を配線１１７からトランジスタ１０３のゲートに与え、ノードＮ２に基準電位を与える。ここでは基準電位としてＶＤＤ［Ｖ］を与え、ノードＮ２の電位が電位Ｖ１［Ｖ］からＶＤＤ［Ｖ］に上昇する。ノードＮ２の電位の変化に応じて、容量結合によりノードＮの電位も０［Ｖ］からＶＤＤ－Ｖ１［Ｖ］に上昇する。
【0128】
第３の時刻において、トランジスタ１０３をオフ状態とする信号を配線１１７からトランジスタ１０３のゲートに与え、トランジスタ１７２をオフ状態とする信号を配線１７３からトランジスタ１７２のゲートに与え、トランジスタ１０２をオン状態とする信号を配線１１６からトランジスタ１０２のゲートに与え、光電変換デバイス１０１からの信号をノードＮ２に与える。ノードＮ２の電位は電位Ｖ２［Ｖ］になる。容量結合により、ノードＮの電位は（Ｖ２－Ｖ１）［Ｖ］に下降する。すなわちノードＮには、第１の時刻における光電変換デバイス１０１からの信号と、第３の時刻における光電変換デバイス１０１からの信号の差分が与えられる。
【0129】
よって図１１Ｃに示す画素において、２つの時刻における信号の差分を演算し、出力することができる。第１の時刻において撮像される画像を基準画像とし、第３の時刻において撮像される画像を比較画像とし、２つの画像の比較を行うことによりモーション検出を行うことができる。
【0130】
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
【0131】
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
【0132】
【0133】
層５０２は、画素１００と、光電変換デバイス１０１を有する。また、層５０３は、光学変換層およびマイクロレンズアレイを有する。
【0134】
光電変換デバイス１０１は、図１２Ｃに示すように層５６５ａと、層５６５ｂとの積層とすることができる。
【0135】
図１２Ｃに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体を用いてもよい。
【0136】
また、光電変換デバイス１０１は、図１２Ｄに示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
【0137】
図１２Ｄに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。層５６５ａと層５６５ｂの積層によりｐｎ接合型フォトダイオードを形成することができる。また、層５６５ｃにはｐ型半導体を用いることができる。層５６５ｃにｐ型半導体を用いることにより例えば、表面散乱を抑制できる場合がある。
【0138】
または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｎ型半導体を用いてもよい。
【0139】
または、図１２Ｅに示すように、光電変換デバイスは、層５６５ａと層５６５ｂの間にｉ型半導体である層５６５ｄを設ける構成としたｐｉｎ接合型フォトダイオードであってもよい。
【0140】
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
【0141】
また、層５０２が有する光電変換デバイス１０１は、図１２Ｆに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１２Ｆに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
【0142】
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
【0143】
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
【0144】
図１２Ａに示す層５０２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。具体的には、実施の形態１で説明した回路２０１、３０１、３０２、３０３、３０４および３０５が有する一部または全てのトランジスタを層５０２に設けることができる。
【0145】
また、画素は、図１２Ｂに示すように層５０１、層５０２および層５０３の積層構造を有していてもよい。
【0146】
層５０１は、画素１００が有するキャパシタを有することができる。
【0147】
層５０１に画素１００が有するキャパシタ１０４あるいはキャパシタ１５０を設けることにより、キャパシタ１０４の容量値を大きくする場合においても、層５０２と重ねて設けることにより撮像装置の面積を小さくすることができる。また、キャパシタ１０４の作製工程と画素１００が有するトランジスタの作製工程を分けることができる場合には、より低いコストで撮像装置を作製できる場合がある。
【0148】
また、層５０１は、キャパシタ１０４に加えて、画素１００が有するトランジスタ、キャパシタ等の半導体素子の一部を有することができる。
【0149】
層５０１に、キャパシタ１０４に加えて、画素１００が有するトランジスタの一部を設ける場合には、層５０２において、画素の面積に占める光電変換デバイス１０１の面積の割合を高めることができる。よって、撮像装置の感度をより高めることができる場合がある。また、撮像装置の解像度を高めることができる場合がある。
【0150】
また層５０１は、回路２０１、３０１、３０２、３０３、３０４および３０５が有する一部または全てのトランジスタを有してもよい。
【0151】
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１２Ｂの構成において、層５０１を支持基板とし、層５０２に周辺回路を設けてもよい。
【0152】
［積層構造１］
次に、撮像装置の積層構造について、断面図を用いて説明する。
次に、撮像装置の積層構造について、断面図を用いて説明する。
【0153】
図１３Ａは、層５０２および層５０３を有する積層体の断面図の一例である。
【0154】
＜層５０２＞
層５０２は、シリコン基板に形成された画素１００を有する。ここでは、画素１００の一部として、トランジスタ１０２、トランジスタ１０３、キャパシタ１０４、キャパシタ１５０および光電変換デバイス１０１を示している。
層５０２は、シリコン基板に形成された画素１００を有する。ここでは、画素１００の一部として、トランジスタ１０２、トランジスタ１０３、キャパシタ１０４、キャパシタ１５０および光電変換デバイス１０１を示している。
【0155】
光電変換デバイス１０１は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域２４３およびｎ型領域２４４を有する。光電変換デバイス１０１は埋め込み型フォトダイオードであり、ｎ型領域２４４の表面側に設けられたｐ型領域２４１によって暗電流を抑えノイズを低減させることができる。なお、ｐ型領域２４１としてｐ型領域２４３を用いてもよい。ｐ型領域２４３に比べて、ｐ型領域２４１は抵抗が低いことが好ましい。またｐ型領域２４３に比べて、ｎ型領域２４４は抵抗が低いことが好ましい。また、ｐ型領域２４３、ｐ型領域２４１およびｎ型領域２４４において、ｐ型領域とｎ型領域を入れ替えてもよい。
【0156】
トランジスタ１０２およびトランジスタ１０３は、シリコン基板に形成されたトランジスタである。トランジスタ１０２およびトランジスタ１０３は、ゲートとして機能する導電層と、シリコン基板に形成されるソース、ドレイン、およびソースとドレインの間に位置するチャネル形成領域と、ゲートとして機能する導電層とチャネル形成領域との間に設けられるゲート絶縁層と、を有する。なお、図１３Ａに示す例においては、トランジスタ１０２およびトランジスタ１０３のソース領域およびドレイン領域がｎ型領域により形成されている。
【0157】
層５０２には、絶縁層２４２および絶縁層２４５が設けられる。絶縁層２４２は、素子分離層としての機能を有する。絶縁層２４５は、キャリアの流出を抑制する機能を有する。
【0158】
シリコン基板には画素を分離する溝が設けられ、絶縁層２４５はシリコン基板上面および当該溝に設けられる。絶縁層２４５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層２４５は、迷光の侵入を抑制する機能も有する。例えば、絶縁層２４５が溝を有することにより、隣接する画素からの迷光の侵入が抑制される場合がある。したがって、絶縁層２４５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層２４５との間に反射防止膜が設けられていてもよい。
【0159】
素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。絶縁層２４５としては、例えば、酸化シリコン膜、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁層２４５は多層構成であってもよい。
【0160】
図１３Ａに示す例においては、光電変換デバイス１０１のｎ型領域２４４（カソードに相当）は、トランジスタ１０２のソースまたはドレインの一方としても機能することができる。
【0161】
また、層５０２には、絶縁層２２２、２２３、２２６、２２７、配線１２１が設けられる。絶縁層２２２は保護膜としての機能を有する。絶縁層２２３、２２７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層２２６は、キャパシタ１５０の誘電体層としての機能を有する。配線１２１は電源線としての機能を有する。ｐ型領域２４３（アノード）は配線１２１と電気的に接続される。
【0162】
保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。
【0163】
図１３Ａに示すＳｉトランジスタはシリコン基板にチャネル形成領域を有するプレーナー型である。なお、Ｓｉトランジスタは、図１８Ａに示すようにフィン型であってもよい。図１８Ｂには、図１８Ａに示すＡ１－Ａ２の断面（チャネル幅方向の断面）を示す。
【0164】
または、図１８Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板２１０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。
【0165】
なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
【0166】
キャパシタ１０４は、シリコン基板に設けられたトレンチキャパシタである。図１３Ａに示すキャパシタ１０４は、シリコン基板のｐ型領域２４３に形成されるトレンチと、トレンチ内を埋め込むように形成される導電層１５１と、ｐ型領域２４３と導電層１５１の間に形成される絶縁層１５２と、を有する。ｐ型領域２４３および導電層１５１は、キャパシタ１０４の電極としての機能を有する。
【0167】
シリコン基板に形成されるトレンチのアスペクト比は例えば、１０以上が好ましく、２０以上がより好ましい。アスペクト比を高めることにより、回路面積に対する容量値を高めることができる。トレンチのアスペクト比とはトレンチの深さをトレンチ上部の口径で割った値である。
【0168】
絶縁層１５２の膜厚は例えば２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましく、１０ｎｍ以下がさらに好ましい。絶縁層１５２の膜厚を薄くすることにより、キャパシタ１０４の容量値を高めることができる。一方、絶縁層１５２がある程度の厚さを有することにより、素子間のバラツキが小さくなる場合がある。よって絶縁層１５２の厚さは例えば１ｎｍ以上、あるいは２ｎｍ以上である。
【0169】
導電層１５１として例えば、配線、電極およびプラグとして用いることのできる導電体として上述した材料、および構成等を用いることができる。また、導電層１５１として低抵抗化のためにリン、ボロン等の不純物がドーピングされた多結晶シリコンを用いることができる。
【0170】
絶縁層１５２はキャパシタ１０４の誘電体として機能することができる。絶縁層１５２として例えば、シリコン基板に形成されるトレンチの表面を酸化して得られる熱酸化膜を用いることが好ましい。
【0171】
キャパシタ１０４およびキャパシタ１５０の一方、または両方において、誘電体は、酸化シリコン、酸化アルミニウム、酸化ハフニウムおよび酸化ジルコニウムから選ばれる一以上を有することが好ましい。また、これらの材料の積層構造を有してもよい。
【0172】
キャパシタ１０４およびキャパシタ１５０の一方、または両方において、誘電体は、シリコン、アルミニウム、チタン、鉛、バリウム、ストロンチウム、バリウム、ジルコニウム、ビスマスから選ばれる一以上を有する酸化物を有してもよい。例えば、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム等を有してもよい。また、これらの酸化物の積層構造を有してもよい。
【0173】
なお、図１３Ｂは、図１３Ａとキャパシタ１０４の構成が異なる例を示す。なお、図１３Ｂにおいては簡略化のため、層５０３の詳細は示さない。図１３Ｂにおいては、キャパシタ１０４において、シリコン基板に設けられるトレンチの表面に、ｎ型領域を設ける例を示す。図１３Ｂに示すキャパシタ１０４では、トレンチの表面に設けられるｎ型領域と、導電層１５１と、がキャパシタ１０４の電極としての機能を有する。トレンチの表面に設けられるｎ型領域は、ｐ型領域２４３よりも抵抗が低いことが好ましい。
【0174】
キャパシタ１５０は、絶縁層２２６を挟んで設けられる導電層１２３および導電層１２４を有する。導電層１２３および導電層１２４は、キャパシタ１５０の電極としての機能を有する。
【0175】
また、導電層１２３は絶縁層２２３内に形成される導電層を介して、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。
【0176】
【0177】
＜層５０３＞
層５０３は、層５０２上に形成される。層５０３は、遮光層２５１、光学変換層２５０およびマイクロレンズアレイ２５５を有する。
層５０３は、層５０２上に形成される。層５０３は、遮光層２５１、光学変換層２５０およびマイクロレンズアレイ２５５を有する。
【0178】
遮光層２５１は、隣接する画素への光の流入を抑えることができる。遮光層２５１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
【0179】
光学変換層２５０には、カラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。
【0180】
また、光学変換層２５０に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
【0181】
例えば、光学変換層２５０に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層２５０に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層２５０に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
【0182】
また、光学変換層２５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【0183】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
【0184】
光学変換層２５０上にはマイクロレンズアレイ２５５が設けられる。マイクロレンズアレイ２５５が有する個々のレンズを通る光が直下の光学変換層２５０を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ２５５を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ２５５は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
【0185】
【0186】
図１４に示す積層構造は、層５０１乃至層５０３を有し、層５０１と層５０２の間に貼り合わせ面を有する積層体の断面図の一例である。
【0187】
図１４は、絶縁層２３１および導電層１３２を有する点、層５０１を有する点、およびキャパシタ１０４が図１３Ｂとは異なる層に設けられる点、が図１３Ｂと異なる。図１３においてはキャパシタ１０４が層５０２に設けられる例を示すが、図１４では、キャパシタ１０４が層５０１に設けられる例を示す。
【0188】
図１４に示す層５０２は、絶縁層２３１および導電層１３２を有する。
【0189】
絶縁層２３１および導電層１３２は、貼り合わせ層としての機能を有する。
【0190】
導電層１３２は、導電層１２３と電気的に接続される。
【0191】
＜層５０１＞
図１４に示す層５０１は、シリコン基板１５３と、キャパシタ１０４と、を有する。キャパシタ１０４は、シリコン基板に設けられたトレンチキャパシタである。図１４に示すキャパシタ１０４は、シリコン基板１５３に形成されるトレンチの表層近傍に形成されるｎ型領域１５４と、トレンチ内を埋め込むように形成される導電層１５５と、ｎ型領域と導電層１５５の間に形成される絶縁層１５６と、を有する。ｎ型領域１５４および導電層１５５は、キャパシタ１０４の電極としての機能を有する。絶縁層１５６は、キャパシタ１０４の誘電体層としての機能を有する。なお、図１４に示すキャパシタ１０４において、ｎ型領域１５４を設けない構成としてもよい。導電層１５５および絶縁層１５６に用いることができる材料、構成等について、導電層１５１および絶縁層１５２の記載を参照することができる。
図１４に示す層５０１は、シリコン基板１５３と、キャパシタ１０４と、を有する。キャパシタ１０４は、シリコン基板に設けられたトレンチキャパシタである。図１４に示すキャパシタ１０４は、シリコン基板１５３に形成されるトレンチの表層近傍に形成されるｎ型領域１５４と、トレンチ内を埋め込むように形成される導電層１５５と、ｎ型領域と導電層１５５の間に形成される絶縁層１５６と、を有する。ｎ型領域１５４および導電層１５５は、キャパシタ１０４の電極としての機能を有する。絶縁層１５６は、キャパシタ１０４の誘電体層としての機能を有する。なお、図１４に示すキャパシタ１０４において、ｎ型領域１５４を設けない構成としてもよい。導電層１５５および絶縁層１５６に用いることができる材料、構成等について、導電層１５１および絶縁層１５２の記載を参照することができる。
【0192】
絶縁層１５６は例えば、シリコンの熱酸化により形成することができる。シリコンの熱酸化により得られる絶縁膜を形成することにより、緻密で、均一な厚さの薄膜を得ることができる。シリコンの熱酸化を用いることにより、より薄い絶縁膜を簡便に安定して作製することができ、高い容量値を有するキャパシタ１０４の作製に好適である。
【0193】
また、層５０１は、シリコン基板１５３と導電層１５５上に形成される絶縁層２２２ｂと、絶縁層２２３ｂと、絶縁層２２７ｂと、絶縁層２２９と、導電層１５８と、導電層１３１と、を有する。絶縁層２２２ｂ、２２３ｂ、２２７ｂは、層間絶縁膜および平坦化膜としての機能を有する。
【0194】
絶縁層２２９および導電層１３１は、貼り合わせ層としての機能を有する。導電層１３１は、絶縁層２２７ｂ内に形成される導電層１５８、および絶縁層２２３ｂ内に形成される導電層を介して、導電層１５５と電気的に接続される。
【0195】
［積層構造３］
図１５には、層５０１がトランジスタを有する例を示す。
図１５には、層５０１がトランジスタを有する例を示す。
【0196】
図１５に示す積層構造は、層５０１乃至層５０３を有し、層５０１と層５０２の間に貼り合わせ面を有する。
【0197】
図１５において、層５０１はキャパシタ１０４とトランジスタ１０６を有し、層５０２はトランジスタ１０２、トランジスタ１０３、光電変換デバイス１０１およびキャパシタ１５０を有し、層５０３は光学変換層２５０を有する。また本発明の一態様の撮像装置が有する画素において、層５０２がキャパシタ１５０を有さない構成としてもよい。図１６Ａは、図１５においてキャパシタ１５０を有さない例を示す。
【0198】
図１５に示すトランジスタ１０６は、ゲートとして機能することができる導電層２６３と、一方がソース領域、他方がドレイン領域として機能することができる、ｎ型領域２６４およびｎ型領域２６５と、を有する。
【0199】
図１５に示すキャパシタ１０４は、図１４に示すキャパシタ１０４に加えて、導電層１５５上の導電層２６１を有する。導電層１５５と導電層２６１は電気的に接続される。また導電層２６１と導電層２６３は同じ工程を用いて形成されてもよい。
【0200】
ｎ型領域１５４とｎ型領域２６４の間には電流が流れる。
【0201】
ｎ型領域２６５は、絶縁層２２２ｂおよび絶縁層２２３ｂに埋め込まれるように形成される導電層を介して、絶縁層２２３ｂ上の導電層２６２と電気的に接続される。導電層２６２は例えば、配線１１１として機能する。あるいは例えば、導電層２６２は配線１１１と電気的に接続される。
【0202】
トランジスタ１０６のチャネル形成領域等には例えば、ｐ型領域を用いることができる。該ｐ型領域に比べて、ｎ型領域２６４、２６５および１５４の抵抗は低いことが好ましい。また、トランジスタ１０６のチャネル領域等に用いるｐ型領域をｎ型領域に、ｎ型領域２６４、２６５および１５４をｐ型領域に、それぞれ入れ替えてもよい。
【0203】
図１４に比べて、図１５および図１６Ａの構成とすることで、層５０２に配置されるトランジスタの個数を減らすことができ、画素面積に示す光電変換デバイス１０１の面積の割合を高くすることができる。よって、本発明の一態様の撮像装置の感度を高めることができる。また本発明の一態様の撮像装置の解像度を高めることができる。
【0204】
また、図１５および図１６Ａの構成においてはｎ型領域２６４とｎ型領域１５４が接しており、ひと続きの構成とすることができる。よって、トランジスタ１０６とキャパシタ１０４の素子間の距離を小さくすることができ、回路の集積化が可能となる。
【0205】
また、キャパシタ１０４の構成として、図１６Ｂに示す構成を用いてもよい。図１６Ｂに示すキャパシタ１０４は、キャパシタ１０４が有する導電層１５５が、トレンチの浅い領域において、トランジスタ１０６が有するｎ型領域２６４と接する。また、図１６Ｂに示すキャパシタ１０４においては、ｎ型領域１５４を設けなくてもよい。図１６Ｂにおいて、導電層１５８は、シリコン基板１５３の基板電位と電気的に接続されることが好ましい。
【0206】
図１７Ａは、図１６Ａに示す構造に加えて、層５０１がトランジスタ１０５を有する例を示す。図１７Ａにおいてトランジスタ１０５は、シリコン基板１５３に形成されるトランジスタである。トランジスタ１０５が有する導電層２６６は、トランジスタ１０５のゲートとして機能することができる。導電層２６６は、導電層１５８を介して導電層２６１と電気的に接続される。
【0207】
図１７Ｂは、図１６Ａに示す構造に加えて、層５０２がトランジスタ１０５を有する例を示す。トランジスタ１０５は、シリコン基板に形成されるトランジスタである。トランジスタ１０５が有する導電層２６７は、トランジスタ１０５のゲートとして機能することができる。導電層２６７は、絶縁層２２３内に形成される導電層などを介して、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。
【0208】
【0209】
図１３Ａ、図１３Ｂ、図１４、図１５、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂに示す構成を、図１１Ｃに示す画素が有するトランジスタおよびキャパシタに適用してもよい。例えば、キャパシタ１０４の構成をキャパシタ１７１に適用してもよい。また、トランジスタ１０６の構成をトランジスタ１７２に適用してもよい。
【0210】
［貼り合わせ］
次に、層５０１と層５０２の貼り合わせについて、図１４等を参照して説明する。
次に、層５０１と層５０２の貼り合わせについて、図１４等を参照して説明する。
【0211】
層５０１には、絶縁層２２９および導電層１３１が設けられる。導電層１３１は、絶縁層２２９に埋設された領域を有する。また、絶縁層２２９および導電層１３１の表面は、それぞれ高さが一致するように平坦化されている。
【0212】
層５０２には、絶縁層２３１および導電層１３２が設けられる。導電層１３２は、絶縁層２３１に埋設された領域を有する。また、絶縁層２３１および導電層１３２の表面は、それぞれ高さが一致するように平坦化されている。
【0213】
ここで、導電層１３１および導電層１３２は、主成分が同一の金属元素であることが好ましい。また、絶縁層２２９および絶縁層２３１は、同一の成分で構成されていることが好ましい。
【0214】
例えば、導電層１３１、１３２には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層２２９、２３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
【0215】
つまり、導電層１３１および導電層１３２のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層２２９および絶縁層２３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５０１と層５０２の境を接合位置とする、貼り合わせを、歩留まり高く行うことができる。
【0216】
なお、導電層１３１および導電層１３２は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層２２９および絶縁層２３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。
【0217】
当該貼り合わせによって、導電層１３１および導電層１３２の電気的な接続を良好に得ることができる。また、絶縁層２２９および絶縁層２３１の機械的な強度を充分に有する接続を得ることができる。
【0218】
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
【0219】
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
【0220】
層５０１と、層５０２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
【0221】
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
【0222】
上記の貼り合わせにより、層５０２が有するトランジスタ１０２、トランジスタ１０３、キャパシタ１５０等と、層５０１が有するキャパシタ１０４を電気的に接続することができる。
【0223】
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
【0224】
（実施の形態３）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
【0225】
図１９Ａは、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。
【0226】
図１９Ｂは、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。
【0227】
図１９Ｃは、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。
【0228】
また、図１９Ｄは、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
【0229】
図１９Ｅは、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
【0230】
図１９Ｆは、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ６５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。
【0231】
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
【0232】
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
【0233】
（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０Ａ乃至図２０Ｆに示す。
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０Ａ乃至図２０Ｆに示す。
【0234】
図２０Ａは、携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
【0235】
図２０Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
【0236】
図２０Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【0237】
図２０Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
【0238】
図２０Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
【0239】
図２０Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
【0240】
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
【符号の説明】
【0241】
：１００：画素、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：キャパシタ、１０５：トランジスタ、１０６：トランジスタ、１０８：トランジスタ、１１１：配線、１１２：配線、１１２＿１：配線、１１２＿２：配線、１１３：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１２１：配線、１２２：配線、１２２＿１：配線、１２２＿２：配線、１２３：導電層、１２４：導電層、１３１：導電層、１３２：導電層、１５０：キャパシタ、１５１：導電層、１５２：絶縁層、１５３：シリコン基板、１５４：ｎ型領域、１５５：導電層、１５６：絶縁層、１５８：導電層、１６１：トランジスタ、１６２：トランジスタ、１６３：キャパシタ、１７０：回路、１７１：キャパシタ、１７２：トランジスタ、１７３：配線、２００：画素ブロック、２０１：回路、２０２：キャパシタ、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗、２１０：シリコン基板、２１１：配線、２１２：配線、２１３：配線、２１５：配線、２１６：配線、２１７：配線、２１８：配線、２１９：配線、２２２：絶縁層、２２２ｂ：絶縁層、２２３：絶縁層、２２３ｂ：絶縁層、２２６：絶縁層、２２７：絶縁層、２２７ｂ：絶縁層、２２９：絶縁層、２３１：絶縁層、２４１：ｐ型領域、２４２：絶縁層、２４３：ｐ型領域、２４４：ｎ型領域、２４５：絶縁層、２５０：光学変換層、２５１：遮光層、２５５：マイクロレンズアレイ、２６１：導電層、２６２：導電層、２６３：導電層、２６４：ｎ型領域、２６５：ｎ型領域、２６６：導電層、２６７：導電層、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３１１：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３５０：回路、３６０：回路、３７０：回路、５０１：層、５０２：層、５０３：層、５４５：半導体層、５４６：絶縁層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６５ｄ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー、６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図13A】
【図13B】
【図14】
【図15】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E】
【図19F】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】
【図20F】