特許 7562713 基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-27

(45)【発行日】2024-10-07

(54)【発明の名称】基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法

(51)【国際特許分類】

   H10B 41/42 20230101AFI20240930BHJP

   H10B 41/30 20230101ALI20240930BHJP

   H10B 41/49 20230101ALI20240930BHJP

   H01L 21/336 20060101ALI20240930BHJP

   H01L 29/788 20060101ALI20240930BHJP

   H01L 29/792 20060101ALI20240930BHJP

【ＦＩ】

H10B41/42

H10B41/30

H10B41/49

H01L29/78 371

【請求項の数】 11

(21)【出願番号】P 2022579030

(86)(22)【出願日】2020-12-22

(65)【公表番号】

(43)【公表日】2023-07-27

(86)【国際出願番号】 US2020066727

(87)【国際公開番号】W WO2021262235

(87)【国際公開日】2021-12-30

【審査請求日】2023-02-14

(31)【優先権主張番号】202010581174.7

(32)【優先日】2020-06-23

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/129,865

(32)【優先日】2020-12-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】サン、ジャック

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ヤン、アンディ

(72)【発明者】

【氏名】ソング、グオ シャン

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】ドー、ナン

【審査官】宮本 博司

(56)【参考文献】

【文献】国際公開第２０１９／１１２７５６（ＷＯ，Ａ１）

【文献】特表２０１８－５０３２６３（ＪＰ，Ａ）

【文献】特表２０１８－５０９０００（ＪＰ，Ａ）

【文献】特開２００３－１６８７４８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／４２

Ｈ１０Ｂ ４１／３０

Ｈ１０Ｂ ４１／４９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
第１のエリア、第２のエリア、及び第３のエリアを含む半導体材料の基板を提供するステップと、
前記第３のエリア内の前記基板の上面に対して、前記第１のエリア内の前記基板の上面及び前記第２のエリア内の前記基板の上面を陥凹させるステップと、
前記第１及び第２のエリア内の前記上面の上方に配設され、前記第１及び第２のエリア内の前記上面から絶縁された第１の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第１の導電層の上方に配設され、前記第１及び第２のエリア内の前記第１の導電層から絶縁され、かつ前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁された第２の導電層を形成するステップと、
１つ以上のエッチングを実行して、前記第１のエリア内の前記第１及び第２の導電層の一部を選択的に除去し、前記第２のエリアから前記第１及び第２の導電層を完全に除去する一方で、前記第３のエリア内の前記第２の導電層を維持するステップであって、前記１つ以上のエッチングは、前記第１のエリア内にスタック構造の対をもたらし、前記スタック構造の各々は、前記第１の導電層の浮遊ゲートの上方に配設され、前記第１の導電層の浮遊ゲートから絶縁された前記第２の導電層の制御ゲートを含む、ステップと、
前記スタック構造の対のうちの１つの間に各々配設された第１のソース領域を前記基板内に形成するステップと、
前記第１及び第２のエリア内の前記基板の前記上面の上方に配設され、前記第１及び第２のエリア内の前記基板の前記上面から絶縁された第３の導電層を形成するステップと、
前記第１及び第２のエリア内の前記第３の導電層の上方に保護層を形成するステップと、
前記保護層の前記形成ステップの後に、前記第３のエリアから前記第２の導電層を除去するステップと、
前記第３のエリアからの前記第２の導電層の前記除去ステップ後、前記第３のエリア内の前記上面の上方に配設され、前記第３のエリア内の前記上面から絶縁された導電性材料の複数のブロックを形成するステップと、
前記第３のエリア内における前記導電性材料のブロックの前記形成ステップの後に、前記保護層の部分並びに前記第１及び第２のエリア内の前記第３の導電層の部分をエッチングして、各々が前記スタック構造のうちの１つに隣接して配設された前記第３の導電層の複数の選択ゲートを形成し、かつ各々が前記第２のエリア内の前記上面の上方に配設され、前記第２のエリア内の前記上面から絶縁された前記第３の導電層の複数のＨＶゲートを形成するステップであって、前記スタック構造の対の各々について、前記第３の導電層の消去ゲートが、前記スタック構造の対の間に配設され、前記ソース領域のうちの１つの上方に配設され、前記ソース領域のうちの１つから絶縁される、ステップと、
前記複数の選択ゲート及び前記複数のＨＶゲートの前記形成ステップの後に、
前記第１、第２、及び第３のエリア内に流動性材料の半非共形層を形成するステップと、
前記第１のエリア内の前記保護層から前記流動性材料の前記半非共形層の一部を除去する一方で、前記第２及び第３のエリア内の前記流動性材料の前記半非共形層を維持するステップと、
前記第１のエリア内の前記保護層を薄くするステップと、
前記第１のエリア内の前記流動性材料の前記半非共形層の残りの一部、並びに前記第２及び第３のエリア内の前記流動性材料の前記半非共形層を除去するステップと、
各々が前記複数の選択ゲートのうちの１つに隣接する複数の第１のドレイン領域を前記基板内に形成するステップと、
各々が前記複数のＨＶゲートのうちの１つに隣接する複数の第２のソース領域を前記基板内に形成するステップと、
各々が前記複数のＨＶゲートのうちの１つに隣接する複数の第２のドレイン領域を前記基板内に形成するステップと、
各々が前記導電性材料の複数のブロックのうちの１つに隣接する複数の第３のソース領域を前記基板内に形成するステップと、
各々が前記導電性材料の複数のブロックのうちの１つに隣接する複数の第３のドレイン領域を前記基板内に形成するステップと、
前記選択ゲート及び前記消去ゲートを露出するように、前記第１のエリア内の前記薄くされた保護層を除去するステップと、
前記選択ゲート及び前記消去ゲートにシリサイドを形成するステップと、
前記導電性材料の複数のブロックの各々を金属材料の複数のブロックと置き換えるステップと、を含む、方法。

【請求項2】

前記金属材料の複数のブロックの各々は、高Ｋ絶縁材料の層によって前記第３のエリア内の前記上面から絶縁されている、請求項１に記載の方法。

【請求項3】

前記置き換えステップの前に、前記導電性材料の複数のブロックの各々が、高Ｋ絶縁材料の層によって前記第３のエリア内の前記上面から絶縁され、前記置き換えステップは、前記高Ｋ絶縁材料の層上の前記金属材料のブロックの各々を形成するステップを更に含む、請求項１に記載の方法。

【請求項4】

前記第１、第２、及び第３の導電層の各々は、ポリシリコン又はアモルファスシリコンで形成される、請求項１に記載の方法。

【請求項5】

前記第１の導電層の前記形成ステップは、前記第３のエリア内に前記第１の導電層を形成するステップを更に含み、前記方法は、前記第１の導電層を前記第３のエリアから除去するステップを更に含む、請求項１に記載の方法。

【請求項6】

前記第３の導電層の前記形成ステップは、前記第３のエリア内に前記第３の導電層を形成するステップを更に含み、前記方法は、前記第３の導電層を前記第３のエリアから除去するステップを更に含む、請求項１に記載の方法。

【請求項7】

前記第１、第２、及び第３のドレイン領域、並びに前記第２及び第３のソース領域にシリサイドを形成するステップを更に含む、請求項１に記載の方法。

【請求項8】

前記ＨＶゲートにシリサイドを形成するステップを更に含む、請求項１に記載の方法。

【請求項9】

前記選択ゲート、前記消去ゲート、及び前記ＨＶゲートに前記シリサイドを形成するステップの後、かつ前記導電性材料の複数のブロックの各々と、前記金属材料のブロックとの前記置き換えステップの前に、前記方法は、
前記第１及び第２のエリア内の前記シリサイドに材料の保護層を形成するステップを更に含む、請求項８に記載の方法。

【請求項10】

前記スタック構造の各々について、前記制御ゲートは、ＯＮＯ絶縁層によって前記浮遊ゲートから絶縁される、請求項１に記載の方法。

【請求項11】

前記第３の導電層の前記形成ステップの後に、前記方法は、
前記第２のエリア内の前記第３の導電層に絶縁材料の層を形成するステップと、
前記第１及び第３のエリア内の前記第３の導電層、並びに前記第２のエリア内の前記絶縁材料の層に導電性材料のダミー層を形成するステップと、
化学機械研磨を実行して、前記第１、第２、及び第３のエリア内の前記導電性材料のダミー層を除去するステップと、次いで、
前記第２のエリアから前記絶縁材料の層を除去するステップと、を更に含む、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年６月２３日に出願され、「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ ｏｎ ａ Ｓｕｂｓｔｒａｔｅ」と題する中国特許出願第２０２０１０５８１１７４．７号、及び２０２０年１２月２１日に出願され、「Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ，Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ」と題する米国特許出願第１７／１２９，８６５号の優先権を主張する。

【0002】

（発明の分野）
本発明は、埋め込み型不揮発性メモリセルを備えた半導体デバイスに関する。

【背景技術】

【0003】

シリコン半導体基板に形成された不揮発性メモリ半導体デバイスは、周知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、半導体基板に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示し、これらは、全ての目的に対して参照により本明細書に組み込まれる。ソース及びドレイン領域は、基板への拡散注入領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分の導電率を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分の導電率を制御し、制御ゲートは、浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に、かつ浮遊ゲートに横方向に隣接して配設される。

【0004】

また、不揮発性メモリセルと同じ基板に低電圧論理デバイス及び高電圧論理デバイスを形成することも知られている。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第９，２７６，００５号を参照されたい。高Ｋ誘電体及び金属ゲートなどの新しいゲート材料も、性能を高めるために使用される。しかしながら、メモリセルを形成する際の処理工程は、同時に作製される論理デバイスに悪影響を与える場合があり、逆もまた同様である。

【0005】

同じ基板にメモリセル、低電圧論理デバイス、及び高電圧デバイスを含むデバイスを作製する改善された方法が必要とされている。

【発明の概要】

【0006】

上述した問題及び必要性は、半導体デバイスを形成する方法によって対処され、この方法は、
第１のエリア、第２のエリア、及び第３のエリアを含む半導体材料の基板を提供するステップと、
第３のエリア内の基板の上面に対して、第１のエリア内の基板の上面及び第２のエリア内の基板の上面を陥凹させるステップと、
第１及び第２のエリア内の上面の上方に配設され、第１及び第２のエリア内の上面から絶縁された第１の導電層を形成するステップと、
第１及び第２のエリア内の第１の導電層の上方に配設され、第１及び第２のエリア内の第１の導電層から絶縁され、かつ第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁された第２の導電層を形成するステップと、
１つ以上のエッチングを実行して、第１のエリア内の第１及び第２の導電層の一部を選択的に除去し、第２のエリアから第１及び第２の導電層を完全に除去する一方で、第３のエリア内の第２の導電層を維持するステップであって、１つ以上のエッチングは、第１のエリア内にスタック構造の対をもたらし、スタック構造の各々は、第１の導電層の浮遊ゲートの上方に配設され、それから絶縁された第２の導電層の制御ゲートを含む、ステップと、
スタック構造の対のうちの１つの間に各々配設された基板内に第１のソース領域を形成するステップと、
第１及び第２のエリア内の基板の上面の上方に配設され、そこから絶縁された第３の導電層を形成するステップと、
第１及び第２のエリア内の第３の導電層の上方に保護層を形成するステップと、
保護層の形成ステップの後に、第３のエリアから第２の導電層を除去するステップと、
第３のエリアからの第２の導電層の除去ステップ後、第３のエリア内の上面の上方に配設され、第３のエリア内の上面から絶縁された導電性材料の複数のブロックを形成するステップと、
第３のエリア内における導電性材料のブロックの形成ステップの後に、保護層の部分並びに第１及び第２のエリア内の第３の導電層の部分をエッチングして、各々がスタック構造のうちの１つに隣接して配設された第３の導電層の複数の選択ゲートを形成し、かつ各々が第２のエリア内の上面の上方に配設され、そこから絶縁された第３の導電層の複数のＨＶゲートを形成するステップと、
各々が複数の選択ゲートのうちの１つに隣接する複数の第１のドレイン領域を基板内に形成するステップと、
各々が複数のＨＶゲートのうちの１つに隣接する複数の第２のソース領域を基板内に形成するステップと、
各々が複数のＨＶゲートのうちの１つに隣接する複数の第２のドレイン領域を基板内に形成するステップと、
各々が導電性材料の複数のブロックのうちの１つに隣接する複数の第３のソース領域を基板内に形成するステップと、
各々が導電性材料の複数のブロックのうちの１つに隣接する複数の第３のドレイン領域を基板内に形成するステップと、
導電性材料の複数のブロックの各々を金属材料の複数のブロックと置き換えるステップと、を含む。

【0007】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0008】

【0009】

【0010】

【0011】

【0012】

【0013】

【0014】

【図面の簡単な説明】

【0015】

【図1A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図1B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図1C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図2A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図2B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図2C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図3A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図3B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図3C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図4A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図4B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図4C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図5A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図5B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図5C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図6A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図6B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図6C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図7A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図7B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図7C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図8A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図8B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図8C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図9A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図9B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図9C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図10A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図10B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図10C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図11A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図11B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図11C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図12A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図12B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図12C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図13A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図13B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図13C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図14A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図14B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図14C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図15A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図15B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図15C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図16A】メモリセルを形成する工程を示すメモリセルエリアの断面図である。

【図16B】ＨＶデバイスを形成する工程を示すＨＶエリアの断面図である。

【図16C】論理デバイスを形成する工程を示す論理エリアの断面図である。

【図17】完成したメモリセルを示すメモリセルエリアの断面図である。

【図18】完成したＨＶデバイスを示すＨＶエリアの断面図である。

【図19】完成した論理デバイスを示す論理エリアの断面図である。

【図20】代替の実施形態における完成した論理デバイスを示す論理エリアの断面図である。

【図21】代替の実施形態における完成した論理デバイスを示す論理エリアの断面図である。

【発明を実施するための形態】

【0016】

本発明は、同じ半導体基板にメモリセル、低電圧論理デバイス、及び高電圧論理デバイスを同時に形成することによって半導体デバイスを形成するプロセスである。下で説明されるプロセスは、基板１０の１つ以上のメモリセルエリア（第１のエリア又はＭＣエリアとも称される）２内にメモリセル、基板１０の１つ以上の高電圧論理デバイスエリア（第２のエリア又はＨＶエリアとも称される）４内に高電圧論理デバイス、及び基板１０の１つ以上の低電圧論理デバイスエリア（第３のエリア又は論理エリアとも称される）６内に低電圧論理デバイスを形成することを含む。本プロセスは、ＭＣエリア２内にメモリセルの対、ＨＶエリア４内に高電圧論理デバイス、及び論理エリア６内に低電圧論理デバイスを同時に形成することに関して説明される。しかしながら、各領域の中の多数のそのようなデバイスは、同時に形成される。基板１０は、半導体材料（例えば、シリコン）の基板である。

【0017】

ＭＣエリア２について図１Ａ～図１６Ａを参照し、ＨＶエリア４について図１Ｂ～図１６Ｂを参照し、論理エリア６について図１Ｃ～図１６Ｃを参照すると、半導体メモリデバイスを作製するプロセスにおける工程の断面図が示される。このプロセスは、シリコン基板１０の上面１０ａを、論理エリア６に対して凹部量ＲだけＭＣエリア２及びＨＶエリア４に陥凹させることによって始まる。基板上面１０ａを陥凹させることは、好ましくは、基板上面１０ａに二酸化ケイ素（以下、「酸化物」）層及び酸化物層に窒化ケイ素（以下、「窒化物」）層を形成することによって行われる。フォトリソグラフィマスキング工程を実行して、フォトレジストでＭＣ及びＨＶエリア２／４ではなく論理エリア６を覆う（すなわち、３つのエリア全てにわたってフォトレジストを形成し、フォトレジストの一部を選択的に露出し、フォトレジストの一部を選択的に除去し、下地構造の露出した部分（この場合、ＭＣ及びＨＶエリア２／４内の窒化物層）を残す一方、下地構造の他の部分（この場合、論理エリア６内の窒化物層）をフォトレジストによって覆われたままにする）。窒化物及び酸化物エッチングを行い、これらの層をＭＣ及びＨＶエリア２／４から除去し、これらのエリア内の上面１０ａを露出したままにする。フォトレジストの除去後、次いで、熱酸化を行い、ＭＣ及びＨＶエリア２／４内の上面１０ａの露出部分に酸化物層を形成する。この熱酸化プロセスは、基板のシリコンの一部を消費し、これらのエリア内で上面１０ａを効果的に下げる。次いで、窒化物及び酸化物エッチングを使用して、全ての酸化物及び窒化物層を除去し、図１Ａ、図１Ｂ、及び図１Ｃに示される構造をもたらす。ＭＣ及びＨＶエリア２／４の上面１０ａは、論理エリア６の上面１０ａに対して量Ｒ（例えば、２００～７００Ａ）だけ陥凹される。

【0018】

次に、酸化物層１２が上面１０ａに形成される（例えば、堆積又は熱成長などによって）。その後、ポリシリコン（以下「ポリ」）１４のような導電層が酸化物層１２に形成される。ポリ層１４は、代わりに、その場でドープされるか又はドープされていないかのいずれかであるアモルファスシリコンであってもよい。非ドープのポリシリコン又はアモルファスシリコンが層１４に使用される場合、埋め込み及びアニールが行われる。次いで、フォトリソグラフィマスキング工程を行って、ＭＣ及びＨＶエリア２／４をフォトレジスト１６で覆うが、論理エリア６を露出させたままにする（すなわち、フォトレジスト１６は、マスキング工程の一部として論理エリア６から除去される）。次いで、図２Ａ、図２Ｂ、及び図２Ｃに示されるように、ポリエッチングを使用して、論理エリア６からポリ層１４を除去する。

【0019】

フォトレジスト１６が除去された後、任意選択の酸化物層１８が構造の上方に形成され、続いて酸化物層１８に窒化物層２０が形成される。フォトリソグラフィマスキング工程を使用して、各エリアの部分をフォトレジストで選択的に覆う。窒化物、酸化物、ポリ、及びシリコンのエッチングを使用して、窒化物２０、酸化物１８、ポリ１４、酸化物１２を貫いてシリコン基板１０の中までトレンチを形成する。好ましくは、トレンチは、基板１０の論理エリア６内で２０００Ａ～３５００Ａの深さであり、基板１０のＭＣ及びＨＶエリア２／４内で１６００Ａ～３３００Ａの深さである。次いで、図３Ａ、図３Ｂ、及び図３Ｃに示されるように、トレンチを窒化物層２０の酸化物堆積及び化学機械研磨（ＣＭＰ）停止によって酸化物２２で充填する。酸化物２２はまた、ＳＴＩ（浅いトレンチ分離）と称され得、これは周知の分離技術である。酸化物２２は、酸化物堆積前の熱酸化によって形成されたライナー酸化物を含むことができる。

【0020】

一連の埋め込みを実行して、各エリア２／４／６（各埋め込み中に他のエリアのうちの１つ以上を保護するフォトレジストを用いる）において基板１０内に所望のウェルを作成し、続いて酸化物のエッチバックを行い、ＳＴＩ酸化物２２が窒化物層２０の上端の下方に陥凹させることができる。次に、窒化物エッチングを使用して、窒化物層２０を除去する。次いで、絶縁層２４が構造の上方に形成される。好ましくは、絶縁層２４は、酸化物／窒化物／酸化物副層（酸化物、窒化物、酸化物堆積及びアニールによって形成された）を有するＯＮＯ複合体層である。しかしながら、絶縁層２４は、代わりに、他の誘電体層の複合体、又は副層を有さない単一の誘電体材料で形成されてもよい。次いで、ポリシリコン層２６などの導電層が、ポリシリコン堆積によって構造に形成される。ポリ層２６は、代わりに、その場ドープ又は非ドープのいずれかの、アモルファスシリコンであってもよい。ポリ埋め込み及びアニールは、非ドープのポリシリコン又はアモルファスシリコンが層１４に使用される場合に実行される。次いで、ハードマスク層２８をポリ層２６に形成する。ハードマスク層２８は、窒化物、ＳｉＣＮ、又は酸化物、窒化物及び／若しくはＳｉＣＮ層の複合体であり得る。結果得られた構造を図４Ａ、図４Ｂ及び図４Ｃに示す。

【0021】

フォトリソグラフィマスキング工程は、構造にフォトレジスト３０を形成するために使用され、ここで、ＨＶエリア４から除去され、ＭＣエリア２から選択的に除去されて、ＨＶエリア４内の層２８が露出し、ＭＣエリア２内の層２８の一部分のみが露出する。一連のエッチングを使用して、ハードマスク層２８、ポリ層２６、及びＯＮＯ層２４の露出部分を除去し、ＭＣエリア２内のハードマスク層２８、ポリ層２６、及びＯＮＯ層２４の離間したスタック構造Ｓ１及びＳ２の対を残し、これらの層をＨＶエリア４から完全に除去する。結果得られた構造を図５Ａ、図５Ｂ及び図５Ｃに示す。

【0022】

フォトレジスト３０が除去された後、酸化物堆積又は熱酸化及びエッチングを使用して、ＭＣエリア２内のスタックＳ１及びＳ２の側面に沿ってスペーサ３２を形成する。窒化物の堆積及びエッチングを使用して、酸化物スペーサ３２の側面に沿って窒化物スペーサ３４を形成する。酸化物及び窒化物のエッチングを組み合わせることができる。各離間したスタック構造Ｓ１／Ｓ２が同様にポリ１４のブロックを含むように、ポリエッチングを実行して、ポリ層１４の露出部分を除去する。ポリ層１４をＨＶエリア４から完全に除去する。酸化物スペーサ３６は、図６Ａ、図６Ｂ、及び図６Ｃに示されるように、酸化物堆積及び酸化物異方性エッチングによってポリ層１４のブロックの露出端に沿って含むスタック構造Ｓ１／Ｓ２の側面に形成される。

【0023】

フォトリソグラフィマスキング工程を使用して、ＭＣ及び論理エリア２／６をフォトレジストで覆うが、露出したＨＶエリア４を残す。酸化物エッチングを使用して、ＨＶエリア４から酸化物層１２を除去する。フォトレジストの除去後、次いで、絶縁層３８を、熱成長及び／又は堆積によってＨＶエリア４内の基板上面１０ａ、並びにＭＣ及び論理エリア２／６内の構造に形成する。絶縁層３８は、酸化物及び／又は酸窒化物であり得、ＨＶデバイスのゲート酸化物として機能する。しかしながら、酸化物１２の除去及び絶縁層３８との置き換えは任意選択的であり、酸化物１２は代わりに、ＨＶデバイスのゲート酸化物の一部又は全体として使用されてもよいことに留意されたい。フォトレジストの除去後、フォトレジスト４０を構造に形成し、ＭＣエリア２内のスタックＳ１とＳ２との間のエリア（本明細書では内部スタックエリアと称される）からのみ除去する。埋め込みプロセスを実行して、スタックＳ１とスタックＳ２との間の基板内にソース領域４２を形成する。次いで、酸化物エッチングを使用して、内部スタックエリア内の酸化物層３８、酸化物スペーサ３６、及び酸化物層１２を除去する。結果得られた構造を図７Ａ、図７Ｂ及び図７Ｃに示す。

【0024】

フォトレジスト４０の除去後、構造にトンネル酸化物４４を形成する。トンネル酸化物４４は、堆積及び／又は熱成長によって形成された酸化物及び／又は酸窒化物であり得る。ソース領域４２におけるより高いドーパントレベルの触媒効果のために、トンネル酸化物４４は、ソース領域４２により厚い部分４４ａを有することができる。フォトリソグラフィマスキング工程を使用して、ＨＶ及び論理エリア４／６、並びにＭＣエリア内の内部スタックエリアをフォトレジストで覆う。スタック構造Ｓ１及びＳ２の他方側のエリア（本明細書では外部スタックエリアと称される）は露出したままである。埋め込みは、この時点で、外部スタックエリア内の基板１０の部分（すなわち、後に形成される選択ゲートの下にあるそれらの基板部分）について実行され得る。酸化物エッチングを使用して、外部スタックエリア内の露出した酸化物層１２を除去する。フォトレジストの除去後、構造に酸化物層４６を形成する。酸化物層４６は、堆積及び／又は熱成長によって形成された酸化物及び／若しくは酸窒化物又は任意の他の適切な誘電体材料であり得る。酸化物層４６の形成は、トンネル酸化物４４及び絶縁層３８の一部を厚くするか、又はその一部になる。結果得られた構造を図８Ａ、図８Ｂ及び図８Ｃに示す。

【0025】

構造にポリシリコン層４８などの導電層が形成される。ポリ層４８は、その場ドープ又は非ドープとすることができ、また代わりにアモルファスシリコンであってもよい。次いで、非ドープのポリシリコン又はアモルファスシリコンが層４８に使用される場合、ドーピング及びアニールが実行される。バッファ酸化物層５０は、ポリ層４８に形成される。フォトリソグラフィマスキング工程を使用して、ＨＶエリア４内のバッファ酸化物層５０を覆うが、ＭＣ及び論理エリア２／６内に露出したバッファ酸化物層５０を残す。次いで、バッファ酸化物層５０の露出部分を、ＭＣ及び論理エリア２／６内で酸化物エッチングによって除去する。フォトレジストの除去後、図９Ａ、図９Ｂ、及び図９Ｃに示されるように、ポリシリコン層５２などの導電層を構造に堆積させる（これは代わりにポリ層４８と同じドーピングを用いるアモルファスシリコンであってもよい）。ポリ化学機械研磨（ＣＭＰ）を実行して、構造の上面を平坦化し、ハードマスク層２８で停止する。更なるポリエッチバックプロセスを使用して、スタックＳ１及びＳ２の頂部より下にポリ層４８の上面を陥凹させる。これにより、メモリセル形成の大部分が完成する。酸化物エッチングを使用して、ＨＶエリア４内でバッファ酸化物５０を除去する。保護絶縁層５４をこの構造の上方に形成する。層５４は、酸化物、窒化物、ＳｉＣＮ、又はそれらの組み合わせであり得る。フォトリソグラフィマスキング工程を使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、一方、論理エリア６を露出したままにする。エッチングを使用して、論理エリア６内の保護層５４を除去する。フォトレジストの除去後、図１０Ａ、図１０Ｂ及び図１０Ｃに示すように、一連のエッチングを実行して、論理エリア６内の材料の層の全てを除去し、基材の上面１０ａを露出させたままにする。保護層５４は、この一連のエッチングからＭＣ及びＨＶエリア２／４を保護する。

【0026】

埋め込みをこの時点で実行して、論理エリア６内の基板１０にドープされたＰ及びＮウェルを形成することができる。誘電体層５６は、論理エリア６内の露出した基板上面１０ａに形成される（これは、論理デバイスのゲート誘電体として機能することができる）。誘電体層５６は、酸化ケイ素、酸窒化ケイ素、高Ｋ誘電体層、又はそれらの複合体であり得る。高Ｋ絶縁材料は、二酸化ケイ素の誘電率よりも大きい誘電率Ｋを有する絶縁材料である。高Ｋ絶縁材料の例としては、ＨｆＯ₂、ＺｒＯ₂、ＴｉＯ₂、Ｔａ₂Ｏ₅、及びそれらの組み合わせが挙げられる。次いで、ポリシリコン層５８などのダミー導電層を構造の上方に形成する。次いで、ハードマスク層６０をダミーポリ層５８に形成する。フォトリソグラフィマスキング工程を使用して、論理エリア６の選択部分をフォトレジストで覆い、ハードマスク層６０をＭＣ及びＨＶエリア２／４全体、並びに論理エリア６の一部に露出させたままにする。次いで、エッチングを使用して、ＭＣ、ＨＶ、及び論理エリア２／４／６内のハードマスク層６０の露出エリアを除去する。フォトレジストの除去後、エッチングを使用して、ダミーポリ層５８及び誘電体５６の露出部分（すなわち、論理エリア６内のハードマスク層６０の残りの部分によって保護されていない全ての部分）を除去し、論理エリア６内に論理スタック構造ＬＳ１及びＬＳ２を残す。誘電体スペーサ６２を、堆積及びエッチングによって、論理スタック構造ＬＳ１／ＬＳ２の側面に形成する。この時点で、論理エリア６内の基板１０に埋め込みを実行することができる。結果得られた構造を図１１Ａ、図１１Ｂ及び図１１Ｃに示す。

【0027】

フォトリソグラフィマスキング工程を使用して、論理エリア６、ＨＶエリア４の一部、及びＭＣエリア２の一部をフォトレジスト６４で覆う（すなわち、内部スタックエリア、スタック構造Ｓ１及びＳ２、並びにスタック構造Ｓ１及びＳ２に直接隣接する外部スタックエリアのこれらの部分を覆う）。図１２Ａ、図１２Ｂ、及び図１２Ｃに示されるように、エッチングを使用して、保護層５４及びポリ層４８の露出部分を除去する。フォトレジスト６４を除去した後、追加の選択的な埋め込み及びエッチングを、基板１０の異なる露出部分において（すなわち、追加のフォトリソグラフィマスク工程及び埋め込みによって）実行することができる。例えば、ＨＶ及び論理エリア４／６は、ＭＣエリア２を露出したままにするフォトレジストによって覆うことができ、酸化物層４６によってのみ覆われた基板１０の部分は、埋め込みを受ける。ＭＣ及び論理エリア２／６は、ＨＶエリア４を露出したままにするフォトレジストによって覆うことができ、酸化物層３８によってのみ覆われた基板１０の部分は、埋め込みを受ける。更に、酸化物エッチングを使用して、酸化物層３８を薄くすることができる（これにより、ＨＶエリア４内の保護層５４も薄くする）。結果得られた構造を図１３Ａ、図１３Ｂ及び図１３Ｃに示す。

【0028】

酸化物及び窒化物の堆積、続いてスペーサエッチングを使用して、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２の側面、論理エリア６内のスタック構造ＬＳ１／ＬＳ２の側面、及びＨＶエリア４内の構造の側面に酸化物スペーサ６６及び窒化物スペーサ６８を形成する。半非共形（semi-nonconformal）層７０をその構造に形成する。この層は、下地トポグラフィの適合性のいくつかを保有するが、垂直表面及び水平表面が合流する場合と比較して、下地トポグラフィの頂部でより薄い。このような様々な厚さを達成するために、流動性材料を使用して層７０を形成することが好ましい。半非共形層７０のための非限定的な材料の一例は、ＢＡＲＣ材料（底部反射防止コーティング）であり、これは、フォトリソグラフィ中のレジスト界面における反射率を低減するために一般的に使用される。ＢＡＲＣ材料は流動性かつ湿潤性であり、酸化物に対するそれらの高い選択性のために最小限のプロセス損傷で容易にエッチング及び除去される。半非共形層７０に使用することができる他の材料には、フォトレジスト又はスピンオンガラス（ＳＯＧ）が含まれる。フォトリソグラフィマスキング工程を使用して、ＨＶ及び論理エリア４／６をフォトレジストで覆う一方で、ＭＣエリア２を露出させたままにする。エッチング（例えば、異方性）を使用して、半非共形層７０をスタック構造Ｓ１／Ｓ２及びポリブロック４８の保護層５４から除去し、その保護層を露出し、一方、酸化物層４６を覆う半非共形層７０を維持する（すなわち、半非共形層７０のこの部分は、次のエッチング工程用のハードマスクとして機能する）。エッチングを使用して、スタック構造Ｓ１／Ｓ２の保護層５４を薄くするか、又は除去し、スタック構造Ｓ１／Ｓ２に隣接するポリブロック４８の保護層を薄くする。結果得られた構造を、図１４Ａ、図１４Ｂ、及び図１４Ｃ（フォトレジスト除去後）に示す。

【0029】

半非共形層７０の除去後、埋め込みを実行して、ＭＣエリア２のスペーサ６８に隣接する基板内にドレイン領域７４、ＨＶエリア４のスペーサ６８に隣接するソース及びドレイン領域７６／７８、並びに論理エリア６のスペーサ６８に隣接するソース及びドレイン領域８０／８２を形成する。任意の所与の領域の埋め込みは、埋め込まれるべきではない他の領域の埋め込みを阻止するためにフォトレジストを形成することによって実行することができる。例えば、同じドーピングタイプの、ＭＣエリア２のドレイン領域７４、ＨＶエリア４のソース／ドレイン領域７６／７８、及び論理エリア６のソース／ドレイン領域８０／８２は、逆のソース／ドレインドーピングタイプのエリアにフォトレジストを形成し、次いでＭＣ、ＨＶ、及び論理エリア２／４／６に単一の埋め込みを実行することによって、同時に形成することができる。この時点でブロッキング層８４を堆積、マスキング工程、及びエッチングにより、次の工程で任意のシリサイド化を阻止するために形成することができる。ブロッキング層８４によって保護されていないＭＣ及びＨＶエリア２／４の保護層５４の任意の残りの部分もまた、上記エッチング中に除去され、ゲートポリ４８をその後のシリサイド化に露出させる。次いで、金属堆積及びアニールを実行して、ポリ４８、ソース領域７６／８０、及びドレイン領域７４／７８／８２の露出ブロックの上面にシリサイドを形成する。ブロッキング層８４は、そのような形成が望ましくない任意の部分のシリサイド形成を防止する。任意選択的に、ブロッキング層８４は、これらの選択領域内のシリサイド形成を阻止するために、ソース／ドレインエリア７４／７６／７８／８０／８２及び／又はポリゲートエリア４８の選択部分に維持することができる。結果得られた構造を図１５Ａ、図１５Ｂ及び図１５Ｃに示す。

【0030】

エッチングを使用して、論理エリア６内のスタック構造ＬＳ１／ＬＳ２のハードマスク層６０の残りの部分、ＭＣエリア２内のスタック構造Ｓ１／Ｓ２の窒化物層２８、及び３つ全てのエリア内の任意の露出した窒化物スペーサ６８を除去する。層８８（例えば、窒化物）を構造の上方に形成する。次いで、層間誘電体（ＩＬＤ）絶縁材料９０の厚い層を層８８に形成する。ＣＭＰを実行して、ＩＬＤ絶縁材料９０を平坦化及び陥凹して、論理エリア６内のダミーポリ５８を露出させる。フォトリソグラフィマスキング工程を使用して、ＭＣ及びＨＶエリア２／４をフォトレジストで覆い、論理エリア６を露出したままにする。ポリエッチングを使用して、論理エリア６内のポリ層５８のブロックを除去する。任意選択的に、この工程で誘電体層５６を除去することもできる。フォトレジストの除去後、任意選択的に、酸化ケイ素、酸窒化物、高Ｋ誘電体層、又はそれらの複合体などの誘電体層９２を構造の上方に堆積させることができる。Ａｌ、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＮ、若しくは他の適切な金属材料など、又はそれらの複合体の金属ゲート材料９４の層を誘電体層９２の上方に形成する。次いで、ＣＭＰを実行して、誘電体層９２及び金属層９４を除去し、論理エリア６内の誘電体層９２で裏打ちされた金属９４のブロックを残す。結果得られた構造を図１６Ａ、図１６Ｂ、及び図１６Ｃに示す。

【0031】

図１７は、ＭＣエリア２内の最終メモリセル構造を示し、これは、各々が２つのドレイン領域７４から離間したソース領域４２を共有し、それらの間に延在するシリコン１０内のチャネル領域９６を有する、メモリセルの対を含む。各メモリセルは、チャネル領域９６の導電率を制御するためにチャネル領域９６の第１の部分の上方に配設され、それから絶縁された浮遊ゲート１４ａと、チャネル領域９６の導電率を制御するためにチャネル領域９６の第２の部分の上方に配設され、それから絶縁された選択ゲート４８ａ（これはまた、ワード線ゲートとも称され得る）と、浮遊ゲート１４ａの上方に配設され、それから絶縁された制御ゲート２６ａと、ソース領域４２の上方に配設され、それから絶縁された消去ゲート４８ｂ（メモリセルの対によって共有される）と、を含む。メモリセルの対は、列方向（ＢＬ方向）に延在し、メモリセルの列は、隣接する列の間に絶縁体２２を伴って形成される。制御ゲートの行は、メモリセルの行全体にわたって制御ゲートを相互に接続する、連続制御ゲート線として形成される。選択ゲートの行は、メモリセルの行全体にわたって選択ゲートを相互に接続する、連続選択ゲート線として（ワードゲート線としても知られる）形成される。消去ゲートの行は、メモリセルの対の行全体にわたって消去ゲートを相互に接続する、連続消去ゲート線として形成される。

【0032】

最終ＨＶデバイス（複数）を図１８に示す。各ＨＶデバイスは、離間したソース及びドレイン領域７６及び７８を含み、シリコン基板１０のチャネル領域９８がそれらの間に延在する。導電性ゲート４８ｃは、その導電率を制御するためにチャネル領域９８の上方に配設され、そこから絶縁される。

【0033】

最終論理デバイス（複数）を図１９に示す。各論理デバイスは、離間したソース及びドレイン領域８０及び８２を含み、シリコン基板１０のチャネル領域１００がそれらの間に延在する。金属ゲート９４は、その導電率を制御するために（誘電体層９２によって）チャネル領域１００の上方に配設され、そこから絶縁される。図２０は、誘電体層５６が維持され、誘電体層９２の形成が省略されている場合の最終論理デバイスを示す。図２１は、誘電体層５６が維持され、誘電体層９２が形成された場合の最終論理デバイスを示す。

【0034】

同じ基板にメモリセル、ＨＶデバイス、及び論理デバイスを形成する上記方法には、多くの利点がある。メモリセル及びＨＶデバイスの形成は、任意選択の高Ｋ誘電体及び金属ゲートが論理エリア６内に形成される前に完了するため、論理エリア６内の任意選択の高Ｋ誘電体層９２及び金属ゲート９４は、メモリセル及びＨＶデバイスの形成によって悪影響を受けない。ＭＣ及びＨＶエリア２／４内のゲートを形成するためのプロセス工程は、論理エリア６内のゲートの形成のためのプロセス工程とは別個で独立している（及びそれに対してカスタマイズされ得る）。ＭＣ及びＨＶエリア２／４は、メモリセル及びＨＶデバイスの形成のほとんどが完了した後、及び論理エリア６内の処理の前（すなわち、メモルセル及びＨＶデバイスの形成から残された論理エリア６内の層の除去の前、及びダミーポリ除去を含む論理デバイスを形成するために使用された層の堆積及び除去の前など）に保護層５４によって覆われる。基板１０の上面１０ａは、ＭＣ／ＨＶエリア２／４内のより高い構造を収容するために、論理エリア６内のそれに対してＭＣ及びＨＶエリア２／４内で陥凹される（すなわち、そのため、論理エリア６内のより短い論理デバイスの頂部が、ＭＣ／ＨＶエリア２／４内のより高いメモリセル及びＨＶデバイスの頂部よりもわずかに高くなる。また、そのため、３つの領域全てにまたがるＣＭＰを処理に使用できる。例えば、選択ゲート４８ａとＨＶゲート４８ｃの頂部は、論理ゲート形成ＣＭＰ工程中にそのままである）。保護層８８は、金属論理ゲート９４を形成する際に使用されるＣＭＰからシリサイド化されたポリブロック４８を保護し、制御ゲートポリ２６は、このＣＭＰの停止層として役立つ。シリサイド８６は、ドレイン領域７４、及びソース／ドレイン領域７６／７８、ソース／ドレイン領域８０／８２、選択ゲート４８ａ、消去ゲート４８ｂ、及びＨＶゲート４８ｃの導電率を高める。半非共形層７０は、保護層５４が薄くなっている間に、ＭＣエリア２のソース／ドレイン領域内の酸化物及びケイ素を保護する。メモリセル選択ゲート４８ａ、メモリセル消去ゲート４８ｂ、及びＨＶデバイスゲート４８ｃは、単一の導電性材料堆積を使用して形成することができる（すなわち、単一のポリシリコン堆積によって形成された単一のポリシリコン層を使用して、３つのタイプ全てのゲートを形成することができる）。更に、同じポリエッチングを使用して、各選択ゲート４８ａのエッジのうちの１つ及び各ＨＶゲート４８ｃの両方のエッジを定義することができる。様々なゲート酸化物４６、１２、３８、及び５６の厚さは、各々がそのそれぞれのゲート動作に対して最適化されて互いに独立している。例えば、選択ゲート４８ａの下の層４６は、浮遊ゲートの下の層１２よりも薄いことが好ましい。

【0035】

本発明は、上で説明され、本明細書において図示した実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法の工程は、例示又は特許請求した正確な順序で実施される必要はなく、むしろ特許請求の範囲に別段の定めがない限り、任意の順序で本発明のメモリセルエリア及び論理エリアの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0036】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17】

【図18】

【図19】

【図20】

【図21】