特許 7562765 スイッチング増幅器における出力ドライバの動的制御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-27

(45)【発行日】2024-10-07

(54)【発明の名称】スイッチング増幅器における出力ドライバの動的制御

(51)【国際特許分類】

   H03F 3/217 20060101AFI20240930BHJP

   H02M 1/08 20060101ALI20240930BHJP

   H02M 7/48 20070101ALI20240930BHJP

   H03K 17/16 20060101ALI20240930BHJP

   H03K 17/687 20060101ALI20240930BHJP

【ＦＩ】

H03F3/217

H02M1/08 A

H02M7/48 F

H03K17/16 H

H03K17/687 A

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2023094829

(22)【出願日】2023-06-08

(65)【公開番号】P2023181134

(43)【公開日】2023-12-21

【審査請求日】2023-06-08

(31)【優先権主張番号】17/836,880

(32)【優先日】2022-06-09

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】318000156

【氏名又は名称】ダイオーズ インコーポレイテッド

(74)【代理人】

【識別番号】100137969

【弁理士】

【氏名又は名称】岡部 憲昭

(74)【代理人】

【識別番号】100104824

【弁理士】

【氏名又は名称】穐場 仁

(74)【代理人】

【識別番号】100121463

【弁理士】

【氏名又は名称】矢口 哲也

(72)【発明者】

【氏名】カダム，ダーマ アール．

(72)【発明者】

【氏名】アローラ，ロヒット

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１０－１８３２４１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／０２２６５９２（ＵＳ，Ａ１）

【文献】特開２００８－０２２１７６（ＪＰ，Ａ）

【文献】特表２０１６－５０７９５５（ＪＰ，Ａ）

【文献】特開２０１６－２０８５００（ＪＰ，Ａ）

【文献】特開２０２１－６１６６３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ ３／２１７

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ ７／４８

Ｈ０３Ｋ １７／１６

Ｈ０３Ｋ １７／６８７

(57)【特許請求の範囲】

【請求項1】

第１の出力段であって、第１及び第２の基準電圧間の第１の出力ノードにおいて直列に接続された第１のプルアップトランジスタ及び第１のプルダウントランジスタを備え、前記第１のプルアップ及びプルダウントランジスタの各々が、制御端子を有しかつスイッチドモジュレータから第１の差動スイッチング制御信号を受信し、前記第１の出力ノードが、第１の差動出力信号を負荷デバイスの第１の端部に提供する、第１の出力段と、
第２の出力段であって、前記第１及び第２の基準電圧間の第２の出力ノードにおいて直列に接続された第２のプルアップトランジスタ及び第２のプルダウントランジスタを備え、前記第２のプルアップ及びプルダウントランジスタの各々が、前記スイッチドモジュレータから第２の差動スイッチング制御信号を受信する制御端子を有し、前記第２の出力ノードが、第２の差動出力信号を前記負荷デバイスの第２の端部に提供する、第２の出力段と、
出力電流の方向を決定し、前記出力電流が前記第１の出力ノードから前記第２の出力ノードに流れるか、又は前記出力電流が前記第２の出力ノードから前記第１の出力ノードに流れるかを示す電流方向信号を提供するための、前記スイッチドモジュレータの第１の出力及び前記スイッチドモジュレータの第２の出力に結合された電流方向検出回路と、
前記電流方向信号に応答する、それぞれ前記第１のプルアップトランジスタ、前記第１のプルダウントランジスタ、前記第２のプルアップトランジスタ、及び前記第２のプルダウントランジスタに結合された第１、第２、第３、及び第４のスルー制御回路と、
を備え、
前記第１のスルー制御回路が、前記出力電流が前記第１の出力ノードから前記第２の出力ノードに流れるときの、前記第１のプルアップトランジスタのターンオフ中にのみ起動され、
前記第２のスルー制御回路が、前記出力電流が前記第２の出力ノードから前記第１の出力ノードに流れるときの、前記第１のプルダウントランジスタのターンオフ中にのみ起動され、
前記第３のスルー制御回路が、前記出力電流が前記第２の出力ノードから前記第１の出力ノードに流れるときの、前記第２のプルアップトランジスタのターンオフ中にのみ起動され、
前記第４のスルー制御回路が、前記第１の出力ノードから前記第２の出力ノードに前記出力電流が流れるときの、前記第２のプルダウントランジスタのターンオフ中にのみ起動される、
スイッチング増幅器回路。

【請求項2】

所与のスルー制御回路が、出力トランジスタの制御端子に結合されており、前記スルー制御回路が、並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタと直列に結合された電流源を含み、
前記第１のスイッチトランジスタが、スイッチング入力信号に結合された制御端子を有し、
前記第２のスイッチトランジスタが、出力ノードにおける電流方向に応じて、前記スイッチング入力信号又はスルーレートを低減する動的に変調されたスイッチング信号のいずれかに結合された制御端子を有する、
請求項１に記載のスイッチング増幅器回路。

【請求項3】

動的に変調されたスイッチング入力信号が、前記スイッチング入力信号と、前記出力ノードに結合されたハイパスフィルタによって決定された第１のパルス信号と、を含む、請求項２に記載のスイッチング増幅器回路。

【請求項4】

前記第２のスイッチトランジスタが、前記第１のスイッチトランジスタのオン抵抗の２５％、又はそれ以下であるオン抵抗によって特徴付けられている、請求項３に記載のスイッチング増幅器回路。

【請求項5】

前記第２のスイッチトランジスタが、前記第１のスイッチトランジスタのオン抵抗の５０％、又はそれ以下であるオン抵抗によって特徴付けられている、請求項３に記載のスイッチング増幅器回路。

【請求項6】

前記所与のスルー制御回路が、ＰＭＯＳスルー制御回路であり、前記第１及び第２のスイッチトランジスタが、ＰＭＯＳトランジスタであり、前記ＰＭＯＳスルー制御回路が、
前記スイッチング入力信号を受信するための第１の入力ノード、
電流検出信号を受信するための第２の入力ノード、及び
出力ノードを有する、
ＯＲ回路と、
抵抗器を介して前記ＯＲ回路の前記出力ノードに結合されたドレインノードを有するｐチャネルＭＯＳトランジスタと、
前記出力トランジスタの出力ノードと前記ｐチャネルＭＯＳトランジスタのゲートノードとの間に結合されたハイパスフィルタであって、
前記ｐチャネルＭＯＳトランジスタのドレインが、前記動的に変調されたスイッチング入力信号を提供する、ハイパスフィルタと、
前記電流方向信号に応答して、前記スイッチング入力信号及び前記動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサと、をさらに備える、
請求項３に記載のスイッチング増幅器回路。

【請求項7】

前記第１のプルアップトランジスタが、ＰＭＯＳトランジスタであり、
前記第１のスルー制御回路が、ＰＭＯＳスルー制御回路である、
請求項６に記載のスイッチング増幅器回路。

【請求項8】

前記第２のプルアップトランジスタが、ＰＭＯＳトランジスタであり、
前記第２のスルー制御回路が、ＰＭＯＳスルー制御回路である、
請求項６に記載のスイッチング増幅器回路。

【請求項9】

前記所与のスルー制御回路が、ＮＭＯＳスルー制御回路であり、前記第１及び第２のスイッチトランジスタが、ＮＭＯＳトランジスタであり、前記ＮＭＯＳスルー制御回路が、
前記スイッチング入力信号を受信するための第１の入力ノード、
電流検出信号を受信するための第２の入力ノード、及び
出力ノードを有する、
ＡＮＤ回路と、
抵抗器を介して前記ＡＮＤ回路の前記出力ノードに結合されたドレインノードを有するｎチャネルＭＯＳトランジスタと、
前記出力トランジスタの出力ノードと前記ｎチャネルＭＯＳトランジスタのゲートノードとの間に結合されたハイパスフィルタであって、
前記ｎチャネルＭＯＳトランジスタのドレインが、前記動的に変調されたスイッチング入力信号を提供する、ハイパスフィルタと、
前記電流方向信号に応答して、前記スイッチング入力信号及び前記動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサと、をさらに備える、
請求項３に記載のスイッチング増幅器回路。

【請求項10】

前記第１のプルダウントランジスタが、ＮＭＯＳトランジスタであり、
前記第３のスルー制御回路が、ＮＭＯＳスルー制御回路である、
請求項９に記載のスイッチング増幅器回路。

【請求項11】

前記第２のプルダウントランジスタが、ＮＭＯＳトランジスタであり、
前記第４のスルー制御回路が、ＮＭＯＳスルー制御回路である、
請求項９に記載のスイッチング増幅器回路。

【請求項12】

スイッチング入力信号に結合された制御端子、
負荷デバイスに結合するために出力ノードに結合されたドレインノード、及び
基準電圧に結合されたソースノードを含む、
出力トランジスタと、
並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタとの接続ノードにおいて直列に結合された電流源を含むスルー制御回路であって、前記接続ノードが、前記出力トランジスタの前記制御端子に結合されている、スルー制御回路と、
を備え、
前記第１のスイッチトランジスタが、前記スイッチング入力信号に結合された制御端子を有し、
前記第２のスイッチトランジスタが、前記出力ノードにおける電流方向に応じて、前記スイッチング入力信号又は動的に変調されたスイッチング入力信号のいずれかに結合された制御端子を有する、
スルーレート制御を伴う出力ドライバ。

【請求項13】

前記動的に変調されたスイッチング入力信号が、前記スイッチング入力信号と、前記出力ノードに結合されたハイパスフィルタによって決定された負のパルス信号と、を含む、請求項１２に記載の出力ドライバ。

【請求項14】

遅延セルを使用し、感知された出力信号に従って遅延を加えることによって、前記動的に変調されたスイッチング入力信号を生成する、請求項１３に記載の出力ドライバ。

【請求項15】

前記出力トランジスタが、ＮＭＯＳトランジスタであり、前記スルー制御回路が、
前記スイッチング入力信号を受信するための第１の入力ノード、
電流検出信号ＩＬ－Ｄｉｒを受信するための第２の入力ノード、及び
出力ノードを有する、
ＡＮＤ回路と、
抵抗器を介して前記ＡＮＤ回路の前記出力ノードに結合されたドレインノードを有するｎチャネルＭＯＳトランジスタと、
前記出力トランジスタの前記出力ノードとスイッチトランジスタのゲートノードとの間に結合されたハイパスフィルタであって、
前記ｎチャネルＭＯＳトランジスタの前記ドレインノードが、動的に変調されたスイッチング信号を提供する、ハイパスフィルタと、
電流方向信号に応答して、前記スイッチング入力信号及び前記動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサ回路と、をさらに備える、
請求項１２に記載の出力ドライバ。

【請求項16】

前記出力トランジスタが、ＰＭＯＳトランジスタであり、前記スルー制御回路が、
前記スイッチング入力信号を受信するための第１の入力ノード、
電流検出信号を受信するための第２の入力ノード、及び
出力ノードを有する、
ＯＲ回路と、
抵抗器を介して前記ＯＲ回路の前記出力ノードに結合されたドレインノードを有するｐチャネルＭＯＳトランジスタと、
前記出力トランジスタの前記出力ノードとスイッチトランジスタのゲートノードとの間に結合されたハイパスフィルタであって、
前記ｐチャネルＭＯＳトランジスタのドレインが、前記動的に変調されたスイッチング入力信号を提供する、ハイパスフィルタと、
電流方向信号に応答して、スイッチング入力信号及び動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサと、をさらに備える、
請求項１２に記載の出力ドライバ。

【請求項17】

出力トランジスタを、前記出力トランジスタの制御端子においてスイッチング入力信号によって制御することと、
並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタとの接続ノードにおいて直列に結合された電流源を含むスルー制御回路を使用して前記出力トランジスタのターンオフ電流を調節することであって、前記接続ノードが、前記出力トランジスタの前記制御端子に結合されており、前記調節することが、
前記スイッチング入力信号を使用して前記第１のスイッチトランジスタをオンにすること、及び
前記出力トランジスタの出力ノードにおける電流方向に応じて、前記スイッチング入力信号又は動的に変調されたスイッチング入力信号のいずれかを使用して前記第２のスイッチトランジスタをオンにすることを含む、調節することと、を含む、
出力ドライバを動作させるための方法。

【請求項18】

前記出力ノードに結合されたハイパスフィルタによって決定されたパルス信号を使用して前記スイッチング入力信号を修正することによって、前記動的に変調されたスイッチング入力信号を形成することをさらに含む、請求項１７に記載の方法。

【請求項19】

前記第２のスイッチトランジスタを、前記第１のスイッチトランジスタのオン抵抗の２５％、又はそれ以下であるオン抵抗で構成することをさらに含む、請求項１７に記載の方法。

【請求項20】

遅延セルを使用し、感知された出力信号に従って遅延を加えることによって、前記動的に変調されたスイッチング入力信号を生成することをさらに含む、請求項１７に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

[0001]本発明は、オーディオシステムにおける電子回路の分野に関する。より詳細には、本発明は、デバイス性能を改善するための動的制御技術に関する。本発明の実施形態は、効率的なスイッチド電力変換回路などの他の回路にも適用することができる。

【0002】

[0002]スイッチング増幅器としても知られているスイッチング増幅器は、トランジスタがバイナリスイッチとして動作する電子増幅器である。それらは完全にオン又は完全にオフのいずれかである。スイッチング増幅器は、理想的には、それらの出力トランジスタが事実上常にゼロ電流又はゼロ電圧のいずれかを運ぶ、レール・ツー・レール出力スイッチングを採用する。したがって、それらの電力損失は最小限であり、それらは広範囲の電力レベルにわたって高い効率性を実現する。それらの有利な高い効率性は、携帯電話からフラットスクリーンテレビ及びホームシアター受信機まで、様々なオーディオアプリケーションにおけるそれらの使用を推進してきた。スイッチングオーディオ電力増幅器は、ＡＢ級オーディオ電力増幅器よりも効率的である。より高い効率性のために、スイッチング増幅器は、より小さい電源を必要とし、ヒートシンクを排除し、システム全体のコスト、サイズ、及び重量を大幅に低減する。

【0003】

[0003]スイッチングオーディオ電力増幅器は、オーディオ入力信号に従ってオーディオ信号を高周波パルスに変換し出力をスイッチングする。一部のスイッチング増幅器は、パルス幅モジュレータ（ＰＷＭ）を使用して、オーディオ信号の振幅によって幅が変化する一連の調整パルスを生成する。可変幅パルスは、固定周波数で電力出力トランジスタをスイッチングする。他のスイッチング増幅器は、他のタイプのパルスモジュレータに依存する場合がある。以下の論述は、主にパルス幅モジュレータを参照するが、当業者は、スイッチング増幅器が他のタイプのモジュレータで構成され得ることを認識するであろう。

【0004】

[0004]図１は、従来のスイッチング増幅器を示す簡略化された回路図である。図１に示すように、スイッチング増幅器１００は差動増幅器である。差動入力オーディオ信号ＩＮＰ、ＩＮＭは比較器１０１、１０２に入力され、入力信号ＩＮＰ、ＩＮＭが発振器１０３から生成された三角波ＶＲＥＦと比較されて、ＰＷＭ信号１０６、１０７が生成される。ＰＷＭ信号１０６及び１０７は、それぞれトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４のゲートに結合されている。スイッチング増幅器の差動出力信号は、それぞれＯＵＴＰ及びＯＵＴＮとラベル付けされた端子に提供される。図１に示すように、出力端子ＯＵＴＰ及びＯＵＴＮは、インダクタＬ１及び抵抗器Ｒ１で表されたスピーカ負荷１１０に接続されている。

【0005】

[0005]図２は、図１のスイッチング増幅器における信号の変調を示す波形図である。図２に示すように、差動入力信号、例えばオーディオ信号ＩＮＭ及びＩＮＰは、図１に関連して上述したように２つの比較器によって三角形基準波形と比較される。比較器の出力信号は、パルス幅が入力信号に比例する固定周波数のパルス信号である。２つのＰＷＭ信号がＯＵＴＰ及びＯＵＴＮとして図２に示されている。

【0006】

[0006]デバイスの絶縁破壊及び電磁干渉（ＥＭＩ）は、スイッチングオーディオ増幅器及びＤＣ－ＤＣスイッチング調整器における重要な問題である。低耐圧デバイスによって大出力トランジスタを駆動するパルス幅変調を採用する任意のシステムは、これらの問題の影響を受けやすい。

【0007】

[0007]これらの問題の原因は、ターンオフ中に全ての信号遷移エッジを制御することができず、大きなオーバーシュート及びアンダーシュートをもたらすことであった。既存の技術は、ＥＭＩ及びデバイスの損傷の問題を防止するために、デッドタイムを増加させること、又は極めてより遅いスルーレートを適用することに依存することが多い。しかし、そのような設計は、回路速度を遅くし、全高調波歪み（ＴＨＤ）特性が劣るという欠点がある。ＥＭＩ及びデバイスの絶縁破壊並びにＴＨＤ特性に対してスルーレートを制御することに関してはトレードオフがあり、両者は逆相関するため、両方の仕様パラメータを満たすためのスルー制御の最適な設計は困難なタスクになる。

【0008】

[0008]したがって、上述の問題に対する改善された解決策が必要とされている。
定義

【0009】

[0009]本開示で使用される用語は、一般に、本発明の文脈内で当技術分野におけるそれらの通常の意味を有する。本発明の説明に関して実施者に追加のガイダンスを提供するために、特定の用語を以下に論述する。同じことが２つ以上の言い方で言われ得ることが理解されよう。それゆえに、代替の言い回し及び同義語が使用される場合がある。

【0010】

[0010]本明細書で使用される場合、スイッチング増幅器は、増幅デバイス（トランジスタ、通例ではＭＯＳＦＥＴ）が他の増幅器のような線形利得デバイスとしてではなく、電子スイッチとして動作する電子増幅器を指す。それらは、供給レール間を前後に迅速にスイッチングすることによって動作し、パルス幅、パルス密度、又は入力をパルス列に符号化するための関連技術を使用するモジュレータによって供給される。一般的なタイプのスイッチング増幅器には、Ｄ級増幅器及びスイッチドモード電力制御増幅器が含まれる。

【0011】

[0011]Ｄ級増幅器は、オーディオ増幅器アプリケーションでよく使用されるスイッチング増幅器のタイプである。

【0012】

[0012]本明細書で使用される場合、スイッチング制御信号又はスイッチング信号は、スイッチング増幅器で使用されるように、増幅デバイスを制御するために供給レール間で前後にスイッチングする信号を指す。

【0013】

[0013]本明細書で使用される場合、差動増幅器又はシングルエンド増幅器は、その２つの入力間の差を増幅する差動増幅器を指し、一方シングルエンド増幅器は、その単一の入力と接地との間の差を増幅する。

【0014】

[0014]本明細書で使用される場合、スルーレートは、単位時間当たりの電圧若しくは電流、又は別の電気量の変化を指す。

【0015】

[0015]本明細書で使用される場合、全高調波歪み（ＴＨＤ）は、電圧又は電流の歪みのうちのどれだけが信号内の高調波に起因するかの測定値を指す。

【0016】

[0016]本明細書で使用される場合、Ｈブリッジ回路とは、負荷に印加される電圧の極性をスイッチングする電子回路を指す。その共通の回路図は、文字「Ｈ」の枝として構成された４つのスイッチング素子と、クロスバーとして接続された負荷と、を含む。

【0017】

[0017]本明細書で使用される場合、デッドタイムは、ハーフブリッジ型スイッチング回路内のハイサイドトランジスタ及びローサイドトランジスタの両方がオフになる時間を指す。

【0018】

[0018]電力変換器は、ＡＣとＤＣとの間の変換、又は電圧、電流、若しくは周波数の変更、又はこれらの変換のいくつかの組合せなど、電気エネルギーを変換するための電気又は電気機械デバイスである。電力変換器は、電圧調整を含むことが多い。

【0019】

[0019]スイッチング調整器、すなわちスイッチモード電源（ＳＭＰＳ）は、出力の平均値を維持するためにオン及びオフをスイッチングする能動デバイスを使用する。対照的に、線形調整器は、可変抵抗器のように動作させられ、一定の出力電圧を維持するように分圧器回路網を連続的に調節し、電力を継続的に散逸させる。

【0020】

[0020]電圧基準は、デバイスへの負荷、電源変動、温度変化、及び時間経過に関係なく、理想的には固定（一定）の電圧を生成する電子デバイスである。

【0021】

[0021]基準電圧は、比較動作の対象となる電圧値である。

【0022】

[0022]「同じ」という語句が２つの量を説明するために使用される場合、２つの量の値が測定又は製造上の制限内で同じと判定されることを意味する。

【発明の概要】

【0023】

[0023]本発明者らは、スイッチング増幅器がデバイスの絶縁破壊及びＥＭＩ問題の影響を受けやすく、従来の解決策はスルーレートの低下及びＴＨＤ特性の低下をもたらすことが多いことを観察した。本発明の実施形態は、スルーレートを動的に調節することによってこれらの問題に対処し、ＴＨＤ特性を維持する。臨界信号遷移エッジは、入力スイッチング信号及び出力電流検出によって特定される。スルー制御回路は、オーバーシュート及びアンダーシュートを回避して絶縁破壊及びＥＭＩ問題を改善するために、臨界信号遷移エッジにおいてのみ動的にオンにされる。非臨界出力遷移エッジでは、スルーレート制御は、高スルーレートエッジを可能にするために適用されない。

【0024】

[0024]いくつかの実施形態では、出力からのスルーレート情報は電流方向と結合され、その結果、駆動強さが動的に調節され、これは、良好なＴＨＤ特性の維持をもたらし、スルーレートを最適に制御して全ての遷移中（ターンオフ及びターンオンの両方の間）にオーバーシュート及びアンダーシュートを制御し、ＥＭＩを低減することとなる。

【0025】

[0025]本発明のいくつかの実施形態によれば、スイッチング増幅器回路は、第１及び第２の基準電圧間の第１の出力ノードにおいて直列に接続された第１のプルアップトランジスタ及び第１のプルダウントランジスタを含む、第１の出力段を含む。第１のプルアップ及びプルダウントランジスタは、スイッチドモジュレータからの第１の差動スイッチング制御信号を受信する制御端子を有する。第１の出力ノードは、第１の差動出力信号を負荷デバイスの第１の端部に提供する。スイッチング増幅器回路はまた、第１及び第２の基準電圧間の第２の出力ノードにおいて直列に接続された第２のプルアップトランジスタ及び第２のプルダウントランジスタを含む、第２の出力段を含む。第２のプルアップ及びプルダウントランジスタは、スイッチドモジュレータからの第２の差動スイッチング制御信号を受信する制御端子を有する。第２の出力ノードは、第２の差動出力信号を負荷デバイスの第２の端部に提供する。スイッチング増幅器回路はまた、出力電流の方向を決定し、出力電流が第１の出力ノードから第２の出力ノードに流れるか、又は出力電流が第２の出力ノードから第１の出力ノードに流れるかを示す電流方向信号を提供するための、スイッチドモジュレータの第１の出力及びスイッチドモジュレータの第２の出力に結合された電流方向検出回路を含む。スイッチング増幅器回路はまた、電流方向信号に応答する、それぞれ第１のプルアップトランジスタ、第１のプルダウントランジスタ、第２のプルアップトランジスタ、及び第２のプルダウントランジスタに結合された第１、第２、第３、及び第４のスルー制御回路を含む。第１のスルー制御回路は、出力電流が第１の出力ノードから第２の出力ノードに流れるときの、第１のプルアップトランジスタのターンオフ中にのみ起動される。第２のスルー制御回路は、出力電流が第２の出力ノードから第１の出力ノードに流れるときの、第１のプルダウントランジスタのターンオフ中にのみ起動される。第３のスルー制御回路は、出力電流が第２の出力ノードから第１の出力ノードに流れるときの、第２のプルアップトランジスタのターンオフ中にのみ起動される。第４のスルー制御回路は、出力電流が第１の出力ノードから第２の出力ノードに流れるときの、第２のプルダウントランジスタのターンオフ中にのみ起動される。

【0026】

[0026]上記のスイッチング増幅器回路のいくつかの実施形態では、所与のスルー制御回路が、出力トランジスタの制御端子に結合されており、スルー制御回路は、並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタと直列に結合された電流源を含む。第１のスイッチトランジスタは、スイッチング入力信号に結合された制御端子を有し、第２のスイッチトランジスタは、出力ノードにおける電流方向に応じて、スイッチング入力信号又はスルーレートを低減する動的に変調されたスイッチング信号のいずれかに結合された制御端子を有する。

【0027】

[0027]いくつかの実施形態では、動的に変調されたスイッチング入力信号は、スイッチング入力信号と、出力ノードに結合されたハイパスフィルタによって決定された第１のパルス信号と、を含む。

【0028】

[0028]いくつかの実施形態では、第２のスイッチトランジスタは、第１のスイッチトランジスタのオン抵抗の２５％、又はそれ以下であるオン抵抗によって特徴付けられている。

【0029】

[0029]いくつかの実施形態では、第２のスイッチトランジスタは、第１のスイッチトランジスタのオン抵抗の５０％、又はそれ以下であるオン抵抗によって特徴付けられている。

【0030】

[0030]いくつかの実施形態では、所与のスルー制御回路は、ＰＭＯＳスルー制御回路であり、第１及び第２のスイッチトランジスタは、ＰＭＯＳトランジスタであり、ＰＭＯＳスルー制御回路は、スイッチング入力信号を受信するための第１の入力ノード、電流検出信号を受信するための第２の入力ノード、及び出力ノードを有する、ＯＲ回路をさらに含む。ＰＭＯＳスルー制御回路はまた、抵抗器を介してＯＲ回路の出力ノードに結合されたドレインノードを有するｐチャネルＭＯＳトランジスタと、出力トランジスタの出力ノードとｐチャネルＭＯＳトランジスタのゲートノードとの間に結合されたハイパスフィルタと、を含む。ｐチャネルＭＯＳトランジスタのドレインは、動的に変調されたスイッチング入力信号を提供する。ＰＭＯＳスルー制御回路はまた、電流方向信号に応答して、入力スイッチング信号及び動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサを含む。

【0031】

[0031]いくつかの実施形態では、第１のプルアップトランジスタは、ＰＭＯＳトランジスタであり、第１のスルー制御回路は、ＰＭＯＳスルー制御回路である。

【0032】

[0032]いくつかの実施形態では、第２のプルアップトランジスタは、ＰＭＯＳトランジスタであり、第２のスルー制御回路は、ＰＭＯＳスルー制御回路である。

【0033】

[0033]いくつかの実施形態では、所与のスルー制御回路は、ＮＭＯＳスルー制御回路であり、第１及び第２のスイッチトランジスタは、ＮＭＯＳトランジスタであり、ＮＭＯＳスルー制御回路は、スイッチング入力信号を受信するための第１の入力ノード、電流検出信号を受信するための第２の入力ノード、及び出力ノードを有する、ＡＮＤ回路をさらに含む。ＮＭＯＳスルー制御回路は、抵抗器を介してＡＮＤ回路の出力ノードに結合されたドレインノードを有するｎチャネルＭＯＳトランジスタと、出力トランジスタの出力ノードとｎチャネルＭＯＳトランジスタのゲートノードとの間に結合されたハイパスフィルタと、をさらに含む。ｎチャネルＭＯＳトランジスタのドレインは、動的に変調されたスイッチング入力信号を提供する。ＮＭＯＳスルー制御回路はまた、電流方向信号に応答して、入力スイッチング信号及び動的に変調されたスイッチング入力信号のうちの一方を選択するように構成されたマルチプレクサを含む。

【0034】

[0034]いくつかの実施形態では、第１のプルダウントランジスタは、ＮＭＯＳトランジスタであり、第３のスルー制御回路は、ＮＭＯＳスルー制御回路である。

【0035】

[0035]いくつかの実施形態では、第２のプルダウントランジスタは、ＮＭＯＳトランジスタであり、第４のスルー制御回路は、ＮＭＯＳスルー制御回路である。

【0036】

[0036]本発明のいくつかの実施形態によれば、スルーレート制御を伴う出力ドライバは、スイッチング入力信号に結合された制御端子、負荷デバイスに結合するために出力ノードに結合されたドレインノード、及び基準電圧に結合されたソースノードを含む、出力トランジスタを含む。出力ドライバはまた、並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタとの接続ノードにおいて直列に結合された電流源を含むスルー制御回路を有する。接続ノードは、出力トランジスタの制御端子に結合されている。第１のスイッチトランジスタは、スイッチング入力信号に結合されている制御端子を有する。第２のスイッチトランジスタは、出力ノードにおける電流方向に応じて、スイッチング入力信号又は動的に変調されたスイッチング入力信号のいずれかに結合される制御端子を有する。

【0037】

[0037]本発明のいくつかの実施形態によれば、出力ドライバを動作させるための方法は、出力トランジスタを、出力トランジスタの制御端子においてスイッチング入力信号によって制御することと、スルー制御回路を使用して出力トランジスタのターンオフ電流を調節することと、を含む。スルー制御回路は、並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタとの接続ノードにおいて直列に結合された電流源を含む。接続ノードは、出力トランジスタの制御端子に結合されている。ターンオフ電流を調節することは、スイッチング入力信号を使用して第１のスイッチトランジスタをオンにすること、及び出力トランジスタの出力ノードにおける電流方向に応じて、スイッチング入力信号又は動的に変調されたスイッチング入力信号のいずれかを使用して第２のスイッチトランジスタをオンにすることを含む。

【0038】

[0038]いくつかの実施形態では、上記の方法はまた、出力ノードに結合されたハイパスフィルタによって決定されたパルス信号を使用してスイッチング入力信号を修正することによって、動的に変調されたスイッチング入力を形成することを含む。

【0039】

[0039]いくつかの実施形態では、方法はまた、第１のスイッチトランジスタのオン抵抗の２５％、又はそれ以下であるオン抵抗を使用して第２のスイッチトランジスタを構成することを含む。

【0040】

[0040]いくつかの実施形態では、方法はまた、遅延セルを使用し、感知された出力信号に従って遅延を加えることによって、動的に変調されたスイッチング入力を生成することを含む。

【図面の簡単な説明】

【0041】

【図1】従来のスイッチング増幅器を示す簡略化された回路図である。

【図2】図１のスイッチング増幅器における信号の変調を示す波形図である。

【図3】本発明のいくつかの実施形態に従って、従来のスイッチング増幅器に関連する問題を示す簡略化された波形図である。

【図4】本発明のいくつかの実施形態による、動的スルーレート制御を伴うスイッチングドライバ回路を示す簡略化された回路図である。

【図5】本発明のいくつかの実施形態による、スルー制御回路を有するスイッチング増幅器回路を示す簡略化された回路図である。

【図6】本発明のいくつかの実施形態による、スルー制御回路を有するスイッチング増幅器回路を示す簡略化された回路図である。

【図7】本発明のいくつかの実施形態による、電流方向検出回路の簡略化された回路図である。

【図8】本発明のいくつかの実施形態による、動的スルーレート制御を伴わないスイッチング増幅器回路のシミュレートされた波形を示す波形図である。

【図9】本発明のいくつかの実施形態による、動的スルーレート制御を伴うスイッチング増幅器回路のシミュレートされた波形を示す波形図である。

【図10】本発明のいくつかの実施形態による、出力ドライバを動作させるための方法を示す簡略化されたフローチャートである。

【発明を実施するための形態】

【0042】

[0051]図３は、本発明のいくつかの実施形態に従って、従来のスイッチング増幅器に関連するいくつかの問題を示す簡略化された波形図である。図１のスイッチング増幅器１００のノードＯＵＴＰ及びＯＵＴＮにおける出力信号の遷移は、入力信号、例えばオーディオ信号の正の導通周期及び負の導通周期の両方について図３に示されている。以下の説明では、図１の回路図を参照する。第１のハーフブリッジ１１１は、ハイサイドトランジスタＭ１及びローサイドトランジスタＭ２を有し、第２のハーフブリッジ１１２は、ハイサイドトランジスタＭ３及びローサイドトランジスタＭ４を有する。以下の説明では、トランジスタＭ１及びＭ２は、それぞれノードＯＵＴＰに関連付けられたハイサイドトランジスタ及びローサイドトランジスタとも呼ばれる。同様に、トランジスタＭ３及びＭ４は、それぞれノードＯＵＴＮに関連付けられたハイサイドトランジスタ及びローサイドトランジスタとも呼ばれる。

【0043】

[0052]この実施形態では、入力オーディオ信号振幅が増加すると、負荷電流は、半周期にわたってＯＵＴＰからＯＵＴＮに流れることとなり、次いで残りの半周期にわたってＯＵＴＮからＯＵＴＰに方向を反転させることとなる。ＰＷＭ生成は、電流がＯＵＴＰからＯＵＴＮに流れており、ＯＵＴＰがローからハイになる（ＰＭＯＳのオン）とき、ＯＵＴＰのスルーイングが制御されるように行われる。しかし、ＯＵＴＮがローからハイになる（ＮＭＯＳのオフ）とき、制御はなく、したがって、図における上述のようにオーバーシュートをもたらすこととなる。これは、ＥＭＩの悪化及びデバイスの絶縁破壊の問題をもたらす。

【0044】

[0053]図３において、正弦波形の入力信号の正の半周期中、出力電流は、出力ノードＯＵＴＰから出力ノードＯＵＴＮに流れる。最初は、第１のハーフブリッジのハイサイドＰＭＯＳトランジスタＭ１がオンであり、第２のハーフブリッジのローサイドＮＭＯＳトランジスタＭ４がオンである。関心領域は、Ａ１、Ａ２、．．．、Ａ１１としてマークされている。

【0045】

[0054]領域Ａ１では、ハイサイドＰＭＯＳトランジスタがオフされ、第１のハーフブリッジのローサイドＮＭＯＳトランジスタＭ２のボディダイオードのみが電流を通す。

【0046】

[0055]領域Ａ２では、ＯＵＴＰＭ２のローサイドＮＭＯＳトランジスタがオンされ、電流方向が維持される。

【0047】

[0056]領域Ａ３では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２はオフし、ＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１のボディダイオードは電流を通し、オーバーシュートを引き起こす。しかしながら、この部分は電流源によって制御される。領域Ａ４では、ＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１がオンする。

【0048】

[0057]領域Ａ５では、第２のハーフブリッジのローサイドＮＭＯＳトランジスタＭ４がオフされ、第２のハーフブリッジのハイサイドＰＭＯＳのＭ３のボディダイオードが導通する。この第２のハーフブリッジのローサイドＮＭＯＳＭ４のターンオフ動作は制御されず、オーバーシュートピークの大きさは、電源電圧を３Ｖ上回るほど高くなり得る。このオーバーシュートもピーク後のリンギングの原因となる。より高いピークはＥＭＩのより悪い問題を引き起こし得、リンギングはＴＨＤの悪化を引き起こす。

【0049】

[0058]領域Ａ６では、ピーキング及びリンギングの後、第２のハーフブリッジのハイサイドＰＭＯＳトランジスタがオンされ、電圧レベルは電源電圧Ｖｄｄに落ち着く。

【0050】

[0059]領域Ａ７では、第２のハーフブリッジのハイサイドＰＭＯＳトランジスタはオフであり、第２のハーフブリッジＰＭＯＳのボディダイオードを介した導通により小さなピークが生じる。

【0051】

[0060]領域Ａ８では、ＯＵＴＰ側のハイサイドＰＭＯＳトランジスタＭ１はオンであり、ＯＵＴＮ側のローサイドＮＭＯＳトランジスタＭ４がオンされる。

【0052】

[0061]領域Ａ９では、スイッチング信号が負に遷移する。ＯＵＴＰ側のハイサイドＰＭＯＳトランジスタＭ１はオフであり、ＯＵＴＰ側のローサイドＮＭＯＳトランジスタＭ２のボディダイオードは電流方向を維持するように導通する。この領域は制御下にない。アンダーシュートのピークは２Ｖと高くなり得、リンギングも引き起こす。領域Ａ５と同様に、高いピークアンダーシュート電圧はＥＭＩを引き起こし、リンギングはＴＨＤを悪化させる。

【0053】

[0062]領域Ａ１０では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２がオンし、小さな負のピークの後、信号は領域Ａ２と同じ接地電圧に落ち着き、プロセスは全ての正の入力振幅について領域Ａ１からＡ８まで繰り返す。

【0054】

[0063]入力の正の半周期中の上記の領域Ａ１～Ａ８において上述したように、領域５は、ＯＵＴＮ側のローサイドトランジスタＭ４がオフになっているときに出力ノードＯＵＴＮのオーバーシュートを引き起こし、ＯＵＴＮにおける電圧はインダクタ電流に起因して制御されない形でＶＤＤを上回って揺れる。同様に、領域１及び領域９の間、ＯＵＴＰ側のハイサイドトランジスタＭ１がオフであるとき、出力ノードＯＵＴＰにおける電圧は下降し、インダクタ電流に起因するアンダーシュートが制御されない形でＧＮＤを下回る原因となる。領域Ａ１及びＡ５では、Ａ９と同様に、大きな電圧の振れ及びリンギングがＥＭＩ及びＴＨＤの問題を引き起こす。

【0055】

[0064]図３の負の導通周期を参照すると、入力信号は負になり、電流方向はノードＯＵＴＮからノードＯＵＴＰに向かって反転する。８つの領域Ｂ１～Ｂ８が図３にマークされており、以下に説明される。

【0056】

[0065]領域Ｂ１では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２はオンであり、ＯＵＴＮのローサイドＮＭＯＳトランジスタＭ４はオフである。

【0057】

[0066]領域Ｂ２では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２はオンであり、ＯＵＮＴのハイサイドＰＭＯＳトランジスタＭ３もまたオンである。

【0058】

[0067]領域Ｂ３では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２はオフであり、ＯＵＴＮのハイサイドＰＭＯＳトランジスタＭ１のボディダイオードは電流を通し、大きな上方への揺れを引き起こし、その後リンギングが生じる。これは制御下にない信号エッジであり、ＥＭＩ及びＴＨＤの問題をもたらす。

【0059】

[0068]領域Ｂ４では、ＯＵＴＮのハイサイドＰＭＯＳトランジスタＭ１がオンされ、ノードＯＵＴＮ上の電圧がＶＤＤに落ち着く。

【0060】

[0069]領域Ｂ５では、ＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１がオフされる。

【0061】

[0070]領域Ｂ６では、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２がオンされ、ハイサイドＰＭＯＳトランジスタＭ３のＯＵＴＮもまたオンである。電流は依然としてノードＯＵＴＮからノードＯＵＴＰに流れる。

【0062】

[0071]領域Ｂ７では、ＯＵＴＮのハイサイドＰＭＯＳトランジスタＭ３がオフされ、ＯＵＴＮのローサイドＮＭＯＳトランジスタＭ４のボディダイオードを介して導通している。これは制御下にない信号エッジであり、ＥＭＩ及びＴＨＤの問題をもたらす。

【0063】

[0072]領域Ｂ８では、ＯＵＴＮのローサイドＮＭＯＳトランジスタＭ４がオンし、ノードＯＵＴＮ上の電圧が接地に落ち着く。

【0064】

[0073]上述したように、領域Ｂ３では、ＯＵＴＰ側の大きなオーバーシュート及びリンギングがＥＭＩ及びＴＨＤの問題を引き起こし、領域Ｂ７では、ＯＵＴＮ側の大きなアンダーシュート及びリンギングがＥＭＩ及びＴＨＤの問題を引き起こす。

【0065】

[0074]図３を参照して上述したように、本発明者らは、ＥＭＩ及びＴＨＤの問題を引き起こす特定の信号遷移エッジを特定したが、他の信号遷移エッジはこれらの問題を引き起こさない。したがって、本発明の実施形態では、回路速度を遅くするスルーレート制御は、全ての信号遷移エッジに適用されるわけではない。

【0066】

[0075]いくつかの実施形態では、電流方向がノードＯＵＴＰからノードＯＵＴＮへのとき、ターンオフ中にスルーレート制御がノードＯＵＴＮに適用される。この条件下では、ローサイドＮＭＯＳトランジスタプルダウントランジスタがオフされ、電流がＮＭＯＳトランジスタのボディダイオードを通って流れる。同様に、入力信号の負の半周期中、電流方向はノードＯＵＴＮからノードＯＵＴＰである。スルーレート制御がノードＯＵＴＰターンオフに適用され、ＯＵＴＰのローサイドＮＭＯＳトランジスタＭ２がオフすると、電流がＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１のボディダイオードを通って流れる。言い換えると、負の半周期において、電流方向がノードＯＵＴＮからノードＯＵＴＰである場合、スルー制御はターンオフ中にノードＯＵＴＰに適用される。

【0067】

[0076]上述した２つのシナリオは、図３の領域Ａ５及びＢ３に示すように、スルーレート制御を使用してオーバーシュート及びリンギングの問題を改善することを指す。同様に、ＥＭＩ及びＴＨＤの問題は、信号のアンダーシュート及びリンギング中にも発生する可能性がある。例えば、アンダーシュートを示すＡ９と同様に、領域Ａ１において、スルーレート制御が、ノードＯＵＴＰからノードＯＵＴＮへの電流方向で、ＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１に適用される。この領域では、ＯＵＴＰのハイサイドＰＭＯＳトランジスタＭ１がオフされ、電流はＰＭＯＳトランジスタから流出する。領域Ｂ７では、電流方向はノードＯＵＴＮからノードＯＵＴＰである。ここで、ＯＵＴＮのハイサイドＰＭＯＳトランジスタＭ３のターンオフ中に、スルーレート制御がノードＯＵＴＮに適用され、電流はＰＭＯＳトランジスタから流出する。

【0068】

[0077]上述したように、本発明者らは、過剰なオーバーシュート又はアンダーシュート、及びデバイスを損傷するか又はデバイス性能を低下させる可能性がある信号リンギングにつながる可能性がある特定の信号遷移エッジを特定した。しかしながら、特定の他の信号遷移エッジは、そのような過剰なオーバーシュート又はアンダーシュートを生成しない。したがって、本発明の実施形態は、全ての信号遷移エッジではなく、臨界信号遷移エッジにおいてのみスルーレート制御を選択的又は動的に適用することを教示する。対照的に、いくつかの従来の例で説明したように、全ての遷移エッジでスルーレート制御を適用すると、回路速度が不必要に遅くなり、回路性能が低下することとなる。

【0069】

[0078]図４は、本発明のいくつかの実施形態による、動的スルーレート制御を伴うスイッチング増幅器回路を示す簡略化された回路図である。図４に示すように、スイッチング増幅器回路４００は、第１のハーフブリッジとも呼ばれる第１のプッシュプル出力段４１１を含み、第１のプッシュプル出力段４１１は、いくつかの実施形態では電源端子及び接地端子によって提供され得る第１及び第２の基準電圧Ｖｄｄ及びＶｓｓ間の第１の出力ノードＯＵＴＰにおいて直列に接続された、第１のプルアップトランジスタＵＰ１及び第１のプルダウントランジスタＤＮ１を含む。第１のプルアップ及びプルダウントランジスタは、２つの比較器４４１及び４４２並びに発振器４４３を含む、スイッチドモジュレータ４４０から第１の差動スイッチング制御信号４３１を受信する制御端子４１１－１及び４１１－２を有する。第１の出力ノードＯＵＴＰは、第１の差動出力信号４１０－１を負荷デバイス４０１の第１の端部４０１－１に提供する。図４の例では、負荷デバイス４０１は、インダクタＬ１及び抵抗器Ｒ１で表されるオーディオスピーカである。この例では、スイッチドモジュレータ４４０は、図１及び図２に関連して上述したＰＷＭ信号生成器と同様である。

【0070】

[0079]スイッチング増幅器回路４００はまた、第２のハーフブリッジとも呼ばれる第２のプッシュプル出力段４１２を含み、第２のプッシュプル出力段４１２は、第１及び第２の基準電圧Ｖｄｄ及びＶｓｓ間に直列に接続された導通路を有し、かつ導通路間の接続部に第２の出力ノードＯＵＴＮを画定する、第２のプルアップトランジスタＵＰ２及び第２のプルダウントランジスタＤＮ２を備え、第２のプルアップ及びプルダウントランジスタの各々は、スイッチドモジュレータ４４０から第２の差動スイッチング制御信号４３２を受信する制御端子を有し、第２の出力ノードＯＵＴＮは、第２の差動出力信号４１０－２を負荷デバイス４０１の第２の端部４０１－２に提供する。

【0071】

[0080]スイッチング増幅器回路４００はまた、出力電流ＩＬの方向を決定し、電流方向信号ＩＬ－Ｄｉｒを提供して、出力電流が第１の出力ノードＯＵＴＰから第２の出力ノードＯＵＴＮに流れるか、又は出力電流が第２の出力ノードＯＵＴＮから第１の出力ノードＯＵＴＰに流れるかを示すための、ＯＵＴＰ用のＰＷＭＰ制御４３１及びＯＵＴＮ用のＰＷＭＮ制御４３２に結合された電流方向検出回路４３０を含む。いくつかの実施形態では、電流方向信号ＩＬ－Ｄｉｒは、出力電流が第１の出力ノードＯＵＴＰから第２の出力ノードＯＵＴＮに流れる場合に正であり、電流方向信号ＩＬ－Ｄｉｒは、出力電流が第２の出力ノードＯＵＴＮから第１の出力ノードＯＵＴＰに流れる場合に負である。

【0072】

[0081]また、スイッチング増幅器回路４００は、電流方向信号ＩＬ－Ｄｉｒに応答する、それぞれ第１のプルアップトランジスタＵＰ１、第１のプルダウントランジスタＤＮ１、第２のプルアップトランジスタＵＰ２、及び第２のプルダウントランジスタＤＮ２の制御端子に結合された第１、第２、第３、及び第４のスルー制御回路４２１、４２２、４２３、及び４２４を有する。スルー制御回路は、後述する臨界条件で出力ノードにおけるスルーレートを低下させるように構成されている。第１のスルー制御回路４２１は、出力電流が第１の出力ノードＯＵＴＰから第２の出力ノードＯＵＴＮに流れるときの第１のプルアップトランジスタＵＰ１のターンオフ中にのみ起動される。第２のスルー制御回路４２２は、出力電流が第２の出力ノードＯＵＴＮから第１の出力ノードＯＵＴＰに流れるときの第１のプルダウントランジスタＤＮ１のターンオフ中にのみ起動される。第３のスルー制御回路４２３は、出力電流が第２の出力ノードＯＵＴＮから第１の出力ノードＯＵＴＰに流れるときの第２のプルアップトランジスタＵＰ２のターンオフ中にのみ起動される。第４のスルー制御回路４２４は、出力電流が第１の出力ノードＯＵＴＰから第２の出力ノードＯＵＴＮに流れるときの第２のプルダウントランジスタＤＮ２のターンオフ中にのみ起動される。

【0073】

[0082]スルー制御回路の例は、図５及び図６に関連して以下に説明される。図５はＮＭＯＳスルー制御回路を示しており、図６はＰＭＯＳスルー制御回路を示している。図４のスイッチング増幅器回路４００では、第１のプルアップトランジスタＵＰ１はＰＭＯＳトランジスタであり、第１のスルー制御回路４２１はＰＭＯＳスルー制御回路である。第２のプルアップトランジスタＵＰ２はＰＭＯＳトランジスタであり、第３のスルー制御回路４２３はＰＭＯＳスルー制御回路である。第１のプルダウントランジスタＤＮ１はＮＭＯＳトランジスタであり、第２のスルー制御回路４２２はＮＭＯＳスルー制御回路である。第２のプルダウントランジスタＤＮ２はＮＭＯＳトランジスタであり、第４のスルー制御回路４２４はＮＭＯＳスルー制御回路である。

【0074】

[0083]要約すると、出力トランジスタのターンオフを動的に制御するために、ハイパスフィルタは、出力電圧が上昇するレートを過渡スパイクに変換し、それがスイッチングされた入力信号からの信号と結合され、その結果、出力トランジスタのターンオフが動的に実行される。その結果、ＥＭＩ及びオーバーシュートの問題が大幅に改善される。加えて、フィルタレススイッチングＰＷＭアプリケーションでは、この設計はデバイスの絶縁破壊も低減する。さらに、プルダウン又はプルアップ電流は、一方は弱く、他方は強い２つの部分に分割され、これら２つの部分は電流方向に基づいてスルーレートを動的に制御する。

【0075】

[0084]図５は、本発明のいくつかの実施形態による、スルー制御回路を有するスイッチング増幅器回路を示す簡略化された回路図である。図５は、図４のスイッチング増幅器回路４００の一例であり得るスイッチング増幅器回路５００の一部を示している。図５に示すように、スイッチング増幅器回路５００は、負荷デバイス５０１の両側に差動出力ノードＯＵＴＰ及びＯＵＴＮを含む。図４のスイッチング増幅器回路４００と同様に、スイッチング増幅器回路５００は、ハイサイドプルアップトランジスタＵＰ１及びプルダウントランジスタＤＮ１、並びにローサイドプルアップトランジスタＵＰ２及びプルダウントランジスタＤＮ２を有する、Ｈブリッジ構成を有する。図５に示すように、プルダウントランジスタＤＮ２はＮＭＯＳ出力トランジスタである。

【0076】

[0085]図５に示すように、プルダウントランジスタＤＮ２は、図４のスイッチングされた制御信号４３２と同様にＰＷＭモジュレータから導出され得るスイッチングされた制御信号であるスイッチング入力信号ＬＧ－Ｎに結合された制御端子５０１を含む出力トランジスタである。トランジスタＤＮ２はまた、負荷デバイスに結合するために出力ノードＯＵＴＮに結合されたドレインノードと、この例では接地ノードによって提供された基準電圧Ｖｓｓに結合されたソースノードと、を有する。また、スイッチングドライバ回路５００は、図４の電流方向検出回路４３０と同様の電流方向検出回路５３０を含む。電流方向検出回路５３０は出力ノードＯＵＴＰに結合されており、ノードＯＵＴＮは、出力ノードＯＵＴＰとＯＵＴＮとの間の負荷デバイス５０１内の電流の方向を示す電流方向信号ＩＬ－Ｄｉｒを提供する。

【0077】

[0086]スイッチングドライバ回路はまた、並列に接続された第１のスイッチトランジスタ５１２－１及び第２のスイッチトランジスタ５１２－２との接続ノードにおいて直列に結合された電流源５１１を含むスルー制御回路５１０を含み、接続ノード５１２－３はトランジスタＤＮ２の制御端子５０３に結合されている。第１のスイッチトランジスタ５１２－１は、スイッチング入力信号ＬＧ－Ｎに結合された制御端子を有する。第２のスイッチトランジスタ５１２－２は、出力ノードＯＵＴＮにおける電流方向に応じて、スイッチング入力信号ＬＧ－Ｎ又は動的に変調されたスイッチング入力信号５１９のいずれかに結合された制御端子を有する。図５に示すように、電流方向は、電流方向検出回路５３０によって提供される電流方向信号ＩＬ－Ｄｉｒによって提供される。

【0078】

[0087]図５の例では、出力トランジスタＤＮ２はＮＭＯＳトランジスタであり、スルー制御回路５１０は、スイッチング入力信号ＬＧ－Ｎを受信するための第１の入力ノード５１３－１と、電流検出信号ＩＬ－Ｄｉｒを受信するための第２の入力ノード５１３－２と、出力ノード５１３－３と、を有するＡＮＤ回路５１３をさらに含む。スルー制御回路５１０は、抵抗器５１６を介してＡＮＤ回路５１３の出力ノードに結合されたドレインノード５１４－１を有するｎチャネルＭＯＳトランジスタ５１４と、出力トランジスタＤＮ２の出力ノードＯＵＴＮとｎチャネルＭＯＳトランジスタのゲートノード５１４－２との間に結合されたハイパスフィルタ５１７と、をさらに備える。ｎチャネルＭＯＳトランジスタ５１４のドレインノード５１４－１は、動的に変調されたスイッチング信号５１９を提供する。マルチプレクサ回路５１８は、電流方向信号ＩＬ－ＤＩＲに応答して、スイッチング入力信号ＬＧ－Ｎ及び動的に変調されたスイッチング入力信号５１９のうちの一方を選択するように構成されている。この構成では、第２のスイッチトランジスタ５１２－２は、出力ノードＯＵＴＮにおける電流方向に応じて、スイッチング入力信号ＬＧ－Ｎ又は動的に変調されたスイッチング入力信号５１９のいずれかを受信する。

【0079】

[0088]図５は、関連する波形も示している。ハイパスフィルタ５１７は、コンデンサＣ及び抵抗器Ｒで構成されており、トランジスタ５１４のノード５１４－２においてパルス信号５１４－Ｐを生成する。スイッチング入力信号ＬＧ－Ｎは、パルス信号５０４－Ｐとして示されている。動的に変調されたスイッチング入力信号５１９は、波形５１９－Ｐによって示されている。動的に変調されたスイッチング入力信号５１９－Ｐは、スイッチング入力信号５０４－Ｐと、出力ノードＯＵＴＮに結合されたハイパスフィルタによって決定された負のパルス信号５１４－Ｐと、を含むことが分かる。負のパルス信号５１４－Ｐは、トランジスタＤＮ２のターンオフ中にハイパスフィルタ５１７によって生成される。電流方向信号ＩＬ－Ｄｉｒが、負荷電流ＩＬが出力ノードＯＵＴＮ内に流れていることを示すとき、第２のスイッチトランジスタ５１２－２のゲートノードは、動的に変調されたスイッチング入力信号５１９－Ｐを受信し、これにより、トランジスタＤＮ２のターンオフが減速され、スルーレート制御が提供されて、電磁干渉（ＥＭＩ）及び全高調波歪み（ＴＨＤ）が低減される。他の時間の間、第１のスイッチトランジスタ５１２－１及び５１２－２の両方は、その完全な強さでスイッチング入力信号ＬＧ－Ｎを受信し、トランジスタＤＮ２が速度を失うことなく効率的にターンオフすることを可能にする。

【0080】

[0089]いくつかの実施形態では、スルー制御回路５１０内の抵抗器５１６は、例えば２０ＫΩの高インピーダンスを提供し、そのため、ＡＮＤゲート５１３の直接出力５１３－３は、スイッチングされた信号ＬＧ－Ｎと同じ電圧を維持し、同時に、ノード５１４－１がハイパスフィルタ１７によってプルダウンされることを可能にする。ハイパスフィルタ５１７において、ＲＣ時定数は、いくつかの実施形態では、ノードＯＵＴＮにおける信号のスルータイムと同様に、約５ｎｓｅｃに設定されている。

【0081】

[0090]いくつかの実施形態では、第２のスイッチトランジスタ５１２－２は、第１のスイッチトランジスタ５１２－１よりも多くの電流駆動能力をもたらすように構成されている。例えば、第２のスイッチトランジスタ５１２－２は、第１のスイッチトランジスタ５１２－１と同じチャネル長を有するがその幅が２倍であってもよく、この場合、第２のスイッチトランジスタ５１２－２は、第１のスイッチトランジスタ５１２－１のオン抵抗の５０％、又はそれ以下であるオン抵抗によって特徴付けられている。他の実施形態では、第２のスイッチトランジスタ５１２－２は、第１のスイッチトランジスタ５１２－１のオン抵抗の２５％、又はそれ以下であるオン抵抗によって特徴付けられている。さらに他の実施形態では、第２のスイッチトランジスタ５１２－２は、第１のスイッチトランジスタ５１２－１のオン抵抗の２５％以下であるオン抵抗によって特徴付けられている。

【0082】

[0091]図６は、本発明のいくつかの実施形態による、スルー制御回路を有するスイッチング増幅器回路を示す簡略化された回路図である。図６は、図５のスイッチング増幅器回路５００と同様であるがＰＭＯＳ出力トランジスタのためのスルー制御回路を有する、スイッチングドライバ回路６００の一部を示している。これに対して、図５のスイッチング増幅器回路５００は、ＮＭＯＳ出力トランジスタのためのスルー制御回路を有する。以下により詳細に説明するように、図６のスルー制御回路６１０は、図５のスルー制御回路５１０と同様であり、回路の詳細は、ＰＭＯＳとＮＭＯＳとの間の違いを反映する。例えば、スルー制御回路５１０内のＮＭＯＳトランジスタは、スルー制御回路６１０内のＰＭＯＳトランジスタに置き換えられる。同様に、ＡＮＤゲート回路はＯＲゲート回路に置き換えられ、電源端子は接地端子に置き換えられる、などである。完全を期すために、詳細な説明を以下に提示する。

【0083】

[0092]図６に示すように、スイッチングドライバ回路６００は、負荷デバイス６０１の両側に差動出力ノードＯＵＴＰ及びＯＵＴＮを備える。図４のスイッチング増幅器回路４００と同様に、スイッチングドライバ回路６００は、ハイサイドプルアップトランジスタＵＰ１及びプルダウントランジスタＤＮ１、並びにローサイドプルアップトランジスタＵＰ２及びプルダウントランジスタＤＮ２を有するＨブリッジ構成を有する。図６に示すように、プルアップトランジスタＤＰ２はＰＭＯＳ出力トランジスタである。

【0084】

[0093]図６に示すように、プルアップトランジスタＤＰ２は、図４のスイッチングされた制御信号４３２と同様に、ＰＷＭモジュレータから導出され得るスイッチングされた制御信号であるスイッチング入力信号ＬＧ－Ｎに結合された制御端子を含む出力トランジスタである。トランジスタＤＰ２はまた、負荷デバイスに結合するために出力ノードＯＵＴＮに結合されたドレインノードと、この例では接地ノードによって提供された基準電圧Ｖｓｓに結合されたソースノードと、を有する。スイッチングドライバ回路６００はまた、図４の電流方向検出回路４３０と同様の電流方向検出回路６３０を含む。電流方向検出回路６３０は出力ノードＯＵＴＰに結合されており、ノードＯＵＴＮは、出力ノードＯＵＴＰとＯＵＴＮとの間の負荷デバイス６０１内の電流の方向を示す電流方向信号ＩＬ－Ｄｉｒを提供する。

【0085】

[0094]スイッチングドライバ回路はまた、並列に接続された第１のスイッチトランジスタ６１２－１及び第２のスイッチトランジスタ６１２－２との接続ノードにおいて直列に結合された電流源６１１を含むスルー制御回路６１０を含み、接続ノード６１２－３はトランジスタＤＰ２の制御端子６０３に結合されている。第１のスイッチトランジスタ６１２－１は、スイッチング入力信号ＬＧ－Ｎに結合された制御端子を有する。第２のスイッチトランジスタ６１２－２は、出力ノードＯＵＴＮにおける電流方向に応じて、スイッチング入力信号ＬＧ－Ｎ又は動的に変調されたスイッチング入力信号６１９のいずれかに結合された制御端子を有する。図６に示すように、電流方向は、電流方向検出回路６３０によって提供される電流方向信号ＩＬ－Ｄｉｒによって提供される。

【0086】

[0095]図６の例では、出力トランジスタＤＰ２はＰＭＯＳトランジスタであり、スルー制御回路６１０は、スイッチング入力信号ＬＧ－Ｎを受信するための第１の入力ノード６１３－１と、電流検出信号ＩＬ－Ｄｉｒを受信するための第２の入力ノード６１３－２と、出力ノード６１３－３と、を有するＯＲ回路６１３をさらに備える。スルー制御回路６１０は、抵抗器６１６を介してＡＮＤ回路６１３の出力ノードに接続されたドレインノード６１４－１を有するｐチャネルＭＯＳトランジスタ６１４と、出力トランジスタＤＮ２の出力ノードＯＵＴＮとｎチャネルＭＯＳトランジスタのゲートノード６１４－２との間に結合されたハイパスフィルタ６１７と、をさらに含む。ｐチャネルＭＯＳトランジスタ６１４のドレインノード６１４－１は、動的に変調されたスイッチング信号６１９を提供する。マルチプレクサ回路６１８は、電流方向信号ＩＬ－ＤＩＲに応答して、スイッチング入力信号ＬＧ－Ｎ及び動的に変調されたスイッチング入力信号６１９のうちの一方を選択するように構成されている。この構成では、第２のスイッチトランジスタ６１２－２は、出力ノードＯＵＴＮにおける電流方向に応じて、スイッチング入力信号ＬＧ－Ｎ又は動的に変調されたスイッチング入力信号６１９のいずれかを受信する。

【0087】

[0096]図６は、関連する波形も示している。ハイパスフィルタ６１７は、コンデンサＣ及び抵抗器Ｒで構成されており、トランジスタ６１４のノード６１４－２においてパルス信号６１４－Ｐを生成する。スイッチング入力信号ＬＧ－Ｎは、パルス信号６０４－Ｐとして示されている。動的に変調されたスイッチング入力信号６１９は、波形６１９－Ｐによって示されている。動的に変調されたスイッチング入力信号６１９－Ｐは、スイッチング入力信号６０４－Ｐと、ＰＭＯＳトランジスタ６１４のゲート上で負のパルス６１４－Ｐが発生することによって生じ、その幅が出力ノードＯＵＴＮに結合されたハイパスフィルタによって決定された、スイッチング入力信号６０４－Ｐ上に重畳された過渡的な正のパルスと、を含むことが分かる。負のパルス信号６１４－Ｐは、トランジスタＤＰ２のターンオフ中にハイパスフィルタ６１７によって生成される。電流方向信号ＩＬ－Ｄｉｒが、負荷電流ＩＬが出力ノードＯＵＴＮ内に流れていることを示すとき、第２のスイッチトランジスタ６１２－２のゲートノードは、動的に変調されたスイッチング入力信号６１９－Ｐを受信し、これにより、トランジスタＤＰ２のターンオフが減速され、スルーレート制御が提供されて、電磁干渉（ＥＭＩ）及び全高調波歪み（ＴＨＤ）が低減される。他の時間の間、第１のスイッチトランジスタ６１２－１及び第２のスイッチトランジスタ６１２－２の両方は、その完全な強さでスイッチング入力信号ＬＧ－Ｎを受信し、トランジスタＤＮ２が速度を失うことなく効率的にターンオフすることを可能にする。

【0088】

[0097]いくつかの実施形態では、第２のスイッチトランジスタ６１２－２は、第１のスイッチトランジスタ６１２－１よりも多くの電流駆動能力をもたらすように構成されている。例えば、第２のスイッチトランジスタ６１２－２は、第１のスイッチトランジスタ６１２－１と同じチャネル長を有するがその幅が２倍であってもよく、この場合、第２のスイッチトランジスタ６１２－２は、第１のスイッチトランジスタ６１２－１のオン抵抗の５０％、又はそれ以下であるオン抵抗によって特徴付けられている。他の実施形態では、第２のスイッチトランジスタ６１２－２は、第１のスイッチトランジスタ６１２－１のオン抵抗の２５％、又はそれ以下であるオン抵抗によって特徴付けられている。さらに他の実施形態では、第２のスイッチトランジスタ６１２－２は、第１のスイッチトランジスタ６１２－１のオン抵抗の２５％以下であるオン抵抗によって特徴付けられている。

【0089】

[0098]上述のように、図５のスルー制御回路５１０は、図４のスイッチング増幅器回路４００におけるＮＭＯＳスルー制御回路４２４の一例であり、図６のスルー制御回路６１０は、図４のスイッチング増幅器回路４００におけるＰＭＯＳスルー制御回路４２３の一例である。同様に、図５のスルー制御回路５１０は、図４のスイッチング増幅器回路４００におけるＮＭＯＳスルー制御回路４２２の一例であり、図６のスルー制御回路６１０は、図４のスイッチング増幅器回路４００におけるＰＭＯＳスルー制御回路４２１の一例である。

【0090】

[0099]図７は、本発明のいくつかの実施形態による、電流方向検出回路の簡略化された回路図である。電流方向検出回路７００は、図４における電流方向検出回路４３０、図５における電流方向検出回路５３０、及び図６における電流方向検出回路６３０の一例である。図７に示すように、電流方向検出回路７００には、ゲートプリドライブ信号ＰＷＭＮ及びＰＷＭＰを入力として受信する。あるいは、いくつかの実施形態では、電流方向検出回路７００は、出力ノードＯＵＴＮ及びＯＵＴＰで信号を受信して電流方向を判定する。電流方向検出回路７００は、中間信号７１７及び７１８を生成する、ＮＡＮＤ回路７１３及び７１４に結合されたインバータ７１１、７１２、７１５、及び７１６を含む。中間信号７１７及び７１８は、Ｄフリップフロップ７２０に結合されており、Ｄフリップフロップ７２０もまたＶＤＤに結合されており、出力Ｑ及びＱバーを提供する。電流方向検出回路７００は、ＯＵＴＰ及びＯＵＴＮのゲートプリドライブ信号を入力し、どちらが先行し、どちらが遅れているかを判定し、その後、ＯＵＴＰ又はＯＵＴＮ信号が最初に来ることに基づいて電流方向を示すフリップフロップ出力Ｑを生成する。図３に関連して上述したように、正の半周期中、ノードＯＵＴＰにおける信号が最初に来て、負の半周期中、ノードＯＵＴＮにおける信号が最初に来る。

【0091】

[0100]図８は、本発明のいくつかの実施形態による、動的スルーレート制御を伴わないスイッチング増幅器回路のシミュレートされた波形を示す波形図である。横軸は時間を示し、縦軸は信号の波形を示す。図８において、曲線８１０はノードＯＵＴＰにおける信号である。曲線８２１及び８２２は、それぞれ、ノードＯＵＴＰを駆動するハイサイドＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電圧である。曲線８３１及び８３２は、それぞれ、ノードＯＵＴＰを駆動するローサイドＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電圧である。曲線８４０は、ノードＯＵＴＮにおける信号を示す。曲線８１０上で、領域８１１は、約６．５Ｖであるピークと、デバイスの損傷並びにＥＭＩ及びＴＨＤを引き起こす可能性がある追加のリンギングと、を有する、制御下にない信号のエッジを示す。

【0092】

[0101]図９は、本発明のいくつかの実施形態による、動的スルーレート制御を伴うスイッチング増幅器回路のシミュレートされた波形を示す波形図である。図９において、横軸は時間を示し、縦軸は信号の波形を示す。図９において、曲線９１０はノードＯＵＴＰにおける信号である。曲線９２１及び９２２は、それぞれ、ノードＯＵＴＰを駆動するハイサイドＰＭＯＳトランジスタ及びローサイドＮＭＯＳトランジスタのゲート電圧である。曲線９３１は、図４に関連して上述したように、スルー制御回路によって提供されるローサイドＮＭＯＳトランジスタへのプリゲート駆動信号である。曲線９３２は、ノードＯＵＴＰを駆動するローサイドＮＭＯＳトランジスタのゲート電圧である。曲線９４１及び９４２はドレイン電流波形を示す。領域９１１は信号の制御されたエッジを示すことが曲線９１０上に見られる。オーバーシュートは、５．５Ｖ電源の場合に５．９６Ｖとしてマーカに示される、電源を超えるほぼダイオード電圧まで低減される。この場合、デバイスの損傷、並びにＥＭＩ及びＴＨＤの問題が回避される。

【0093】

[0102]図１０は、本発明のいくつかの実施形態による、出力ドライバを動作させるための方法を示す簡略化されたフローチャートである。図１０のフローチャートは、出力ドライバを動作させるための方法１０００を概説する。出力ドライバの一例は、図１～図９を参照して上述されている。例えば、スイッチングドライバ回路４００は、動的スルーレート制御を伴う差動出力ドライバの一例である。上述した方法は、以下のように、図１０を参照してシングルエンドの例を使用して説明することもできる。

【0094】

[0103]１０１０において、方法は、出力トランジスタの制御端子においてスイッチング入力信号によって出力トランジスタを制御することを含む。一例として、図４では、出力トランジスタＤＮ２は出力トランジスタＤＮ２の制御端子においてスイッチング入力信号４３２によって制御される。図４において、出力トランジスタＤＮ２は、スイッチング入力信号ＬＧ－Ｎによって制御される。

【0095】

[0104]１０２０において、方法は、並列に接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタの接続ノードにおいて直列に結合された電流源を含むスルー制御回路を使用して出力トランジスタのターンオフ電流を調節することを含み、接続ノードは、出力トランジスタの制御端子に結合されている。一例は、図５に関連して上述されている。スルー制御回路５１０は、並列に接続された第１のスイッチトランジスタ５１２－１及び第２のスイッチトランジスタ５１２－２との接続ノード５１２－３において直列に結合された電流源５１１を含む。接続ノード５１２－３は、出力トランジスタＤＮ２の制御端子に結合されている。

【0096】

[0105]１０３０において、方法は、スイッチング入力信号ＬＧ－Ｎを使用して第１のスイッチトランジスタ５１２－１をオンにすることを含む。

【0097】

[0106]１０４０において、方法は、出力トランジスタＤＮ２の出力ノードＯＵＴＮにおける電流方向に応じて、スイッチング入力信号ＬＧ－Ｎ又は動的に変調されたスイッチング入力信号５１９のいずれかを使用して第２のスイッチトランジスタ５１２－２をオンにすることを含む。

【0098】

[0107]いくつかの実施形態では、方法はまた、出力ノードに結合されたハイパスフィルタによって決定された負のパルス信号を使用してスイッチング入力信号を修正することによって、動的に変調されたスイッチング入力を形成することを含む。動的に変調されたスイッチング入力の一例は図５に関連して示され説明されており、動的に変調されたスイッチング入力５１９は、出力ノードＯＵＴＮに結合されたハイパスフィルタ５１７によって決定された負のパルス信号５１４－２を使用してスイッチング入力信号ＬＧ＿Ｎを修正することによって形成される。負のパルス信号は、出力ノードに結合されたハイパスフィルタを使用して生成される。

【0099】

[0108]いくつかの実施形態では、方法は、第２のスイッチトランジスタ５１２－２を、第１のスイッチトランジスタ５１２－１のオン抵抗の２５％以下のオン抵抗で構成することを含む。いくつかの実施形態では、方法は、第２のスイッチトランジスタ５１２－２を、第１のスイッチトランジスタ５１２－１のオン抵抗の５０％以下のオン抵抗で構成することを含む。

【0100】

[0109]いくつかの実施形態の特徴は、本開示のいくつかの態様を強調するために上述されている。本明細書に記載された例及び実施形態は例示のみを目的としており、それに照らした様々な修正又は変更が当業者に示唆されることとなり、本開示の趣旨及び範囲内に含まれるべきであることが理解される。

【符号の説明】

【0101】

１００ スイッチング増幅器
１０１ 比較器
１０２ 比較器
１０３ 発振器
１０６ ＰＷＭ信号
１０７ ＰＷＭ信号
１１０ スピーカ負荷
１１１ 第１のハーフブリッジ
１１２ 第２のハーフブリッジ
４００ スイッチング増幅器回路、スイッチングドライバ回路
４０１ 負荷デバイス
４０１－１ 第１の端部
４０１－２ 第２の端部
４１０－１ 第１の差動出力信号
４１０－２ 第２の差動出力信号
４１１ 第１のプッシュプル出力段
４１１－１ 制御端子
４１１－２ 制御端子
４１２ 第２のプッシュプル出力段
４２１ 第１のスルー制御回路、ＰＭＯＳスルー制御回路
４２２ 第２のスルー制御回路、ＮＭＯＳスルー制御回路
４２３ 第３のスルー制御回路、ＰＭＯＳスルー制御回路
４２４ 第４のスルー制御回路、ＮＭＯＳスルー制御回路
４３０ スイッチドモジュレータ、電流方向検出回路
４３１ 第１の差動スイッチング制御信号、ＰＷＭＰ制御
４３２ 第２の差動スイッチング制御信号、ＰＷＭＮ制御
４３２ スイッチング入力信号
４４０ スイッチドモジュレータ
４４１ 比較器
４４２ 比較器
４４３ 発振器
５００ スイッチング増幅器回路、スイッチングドライバ回路
５０１ 負荷デバイス、制御端子
５０３ 制御端子
５０４－Ｐ パルス信号、スイッチング入力信号
５１０ スルー制御回路
５１１ 電流源
５１２－１ 第１のスイッチトランジスタ
５１２－２ 第２のスイッチトランジスタ
５１２－３ 接続ノード
５１３ ＡＮＤゲート、ＡＮＤ回路
５１３－１ 第１の入力ノード
５１３－２ 第２の入力ノード
５１３－３ 出力ノード
５１４ ｎチャネルＭＯＳトランジスタ
５１４－１ ドレインノード
５１４－２ ゲートノード、負のパルス信号
５１４－Ｐ 負のパルス信号
５１６ 抵抗器
５１７ ハイパスフィルタ
５１８ マルチプレクサ回路
５１９ スイッチング入力信号
５１９－Ｐ スイッチング入力信号、波形
５３０ 電流方向検出回路
６００ スイッチングドライバ回路
６０１ 負荷デバイス
６０３ 制御端子
６０４－Ｐ パルス信号、スイッチング入力信号
６１０ スルー制御回路
６１１ 電流源
６１２－１ 第１のスイッチトランジスタ
６１２－２ 第２のスイッチトランジスタ
６１２－３ 接続ノード
６１３ ＯＲ回路、ＡＮＤ回路
６１３－１ 第１の入力ノード
６１３－２ 第２の入力ノード
６１３－３ 出力ノード
６１４ ｐチャネルＭＯＳトランジスタ
６１４－１ ドレインノード
６１４－２ ゲートノード
６１４－Ｐ 負のパルス信号
６１６ 抵抗器
６１７ ハイパスフィルタ
６１８ マルチプレクサ回路
６１９ スイッチング入力信号
６１９－Ｐ スイッチング入力信号、波形
６３０ 電流方向検出回路
７００ 電流方向検出回路
７１１ インバータ
７１２ インバータ
７１３ ＮＡＮＤ回路
７１５ インバータ
７１６ インバータ
７１７ 中間信号
７１８ 中間信号
７２０ Ｄフリップフロップ
８１０ 曲線
８１１ 領域
８２１ 曲線
８２２ 曲線
８３１ 曲線
８３２ 曲線
８４０ 曲線
９１０ 曲線
９１１ 領域
９２１ 曲線
９２２ 曲線
９３１ 曲線
９３２ 曲線
９４１ 曲線
９４２ 曲線
Ａ１ 領域
Ａ２ 領域
Ａ３ 領域
Ａ４ 領域
Ａ５ 領域
Ａ６ 領域
Ａ７ 領域
Ａ８ 領域
Ａ９ 領域
Ａ１０ 領域
Ｂ１ 領域
Ｂ２ 領域
Ｂ３ 領域
Ｂ４ 領域
Ｂ５ 領域
Ｂ６ 領域
Ｂ７ 領域
Ｂ８ 領域
Ｃ コンデンサ
ＤＮ１ 第１のプルダウントランジスタ
ＤＮ２ 第２のプルダウントランジスタ、出力トランジスタ
ＩＬ 出力電流
ＩＬ 負荷電流
ＩＬ－ＤＩＲ 電流方向信号
ＩＬ－Ｄｉｒ 電流方向信号、電流検出信号
ＩＮＭ 差動入力オーディオ信号
ＩＮＰ 差動入力オーディオ信号
Ｌ１ インダクタ
ＬＧ－Ｎ スイッチング入力信号
Ｍ１ 第１のハーフブリッジのハイサイドＰＭＯＳトランジスタ
Ｍ２ 第１のハーフブリッジのローサイドＮＭＯＳトランジスタ
Ｍ３ 第２のハーフブリッジのハイサイドＰＭＯＳトランジスタ
Ｍ４ 第２のハーフブリッジのローサイドＮＭＯＳトランジスタ
ＯＵＴＮ 差動出力ノード、第２の出力ノード、出力端子
ＯＵＴＰ 差動出力ノード、第１の出力ノード、出力端子
Ｑ フリップフロップ出力
Ｒ 抵抗器
Ｒ１ 抵抗器
ＵＰ１ 第１のプルアップトランジスタ、ハイサイドプルアップトランジスタ
ＵＰ２ 第２のプルアップトランジスタ、ローサイドプルアップトランジスタ
ＶＲＥＦ 三角波
Ｖｄｄ 第１の基準電圧、電源電圧
Ｖｓｓ 第２の基準電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】