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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-27
(45)【発行日】2024-10-07
(54)【発明の名称】画像処理方法
(51)【国際特許分類】
G09G 3/20 20060101AFI20240930BHJP
H04N 1/387 20060101ALI20240930BHJP
【ＦＩ】
G09G3/20 632F
G09G3/20 650C
H04N1/387 101
G09G3/20 611A
【請求項の数】
8
(21)【出願番号】P 2023121667
(22)【出願日】2023-07-26
(62)【分割の表示】P 2019537424の分割
【原出願日】2018-08-20
(65)【公開番号】P2023159086
(43)【公開日】2023-10-31
【審査請求日】2023-08-08
(31)【優先権主張番号】P 2017161057
(32)【優先日】2017-08-24
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】楠 紘慈
(72)【発明者】
【氏名】渡邉 一徳
(72)【発明者】
【氏名】川島 進
【審査官】小野 博之
(56)【参考文献】
【文献】特開２００７－１０８４４７（ＪＰ，Ａ）
【文献】特開平０９－３１９８６６（ＪＰ，Ａ）
【文献】特開平１０－２３４０４３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０１０３１０１（ＵＳ，Ａ１）
【文献】国際公開第２０１２／１５７７２８（ＷＯ，Ａ１）
【文献】国際公開第２００９／１４７７９５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００－３／３８
Ｈ０４Ｎ １／３８７
(57)【特許請求の範囲】
【請求項1】
供給された第１画像データから画像データを生成し、前記画像データを分割して、分割された画像データを表示領域に供給する機能を有する表示装置の画像処理方法であって、前記第１画像データをデータの重複なしにｎ分割（ｎは２以上の偶数）して、ｎ個に分割された第２画像データを生成する第１工程と、
前記第１画像データから、前記ｎ個に分割された境界を含む境界近傍の領域を抜き出して第３画像データを生成する第２工程と、
前記ｎ個に分割された第２画像データのそれぞれの解像度を高めてｎ個に分割された第４画像データを生成する第３工程と、
前記第３画像データの解像度を高めて第５画像データを生成する第４工程と、
前記ｎ個に分割された第４画像データと前記第５画像データを用いて前記画像データを生成する第５工程と、を有する画像処理方法。
【請求項2】
請求項１において、前記第１工程と、前記第２工程は、それぞれ異なる演算部を用いて並列処理される画像処理方法。
【請求項3】
請求項１または請求項２において、前記第３工程は、ｎ個の演算部を用いて並列処理され、
前記第４工程は、前記ｎ個の演算部とは別の演算部によって行われる画像処理方法。
【請求項4】
請求項１乃至請求項３のいずれか一項において、前記第３工程と、前記第４工程は、それぞれ異なるアルゴリズムを用いて行われる画像処理方法。
【請求項5】
請求項１乃至請求項４のいずれか一項において、前記第３工程は、ＲＡＩＳＲ法、ＡＮＲ法、Ａ＋法、またはニューラルネットワークを用いて行なわれる画像処理方法。
【請求項6】
請求項１乃至請求項５のいずれか一項において、前記第４工程は、ニューラルネットワークを用いて行なわれる画像処理方法。
【請求項7】
請求項１乃至請求項６のいずれか一項において、前記表示装置の表示部の画面サイズが対角３０インチ以上である画像処理方法。
【請求項8】
請求項１乃至請求項７のいずれか一項において、前記画像データの解像度が８Ｋ以上である画像処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、表示装置および画像処理方法に関する。
【0002】
ただし、本発明の一態様は、上記の技術分野に限定されるものではない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
【0003】
より具体的には、本明細書等で開示する本発明の一態様の技術分野の一例として、表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器、それらの駆動方法、または、それらの製造方法、を挙げることができる。半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【0004】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、表示装置、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置と言える場合がある。もしくは、これらは半導体装置を有すると言える場合がある。
【背景技術】
【0005】
近年、表示装置の画面サイズが対角３０インチ以上と大型化する傾向にあり、対角６０インチ以上さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、解像度が高い映像の視聴要求が増えている。それに伴い、表示装置の解像度向上（画素数の増加）が求められている。表示装置に求められる解像度は、フルハイビジョン（画素数１９２０×１０８０、または「２Ｋ」などとも言われる。）、ウルトラハイビジョン（画素数３８４０×２１６０、または「４Ｋ」などとも言われる。）、スーパーハイビジョン（画素数７６８０×４３２０、または「８Ｋ」などとも言われる。）と高精細化の傾向にある。
【0006】
日本国においては、２０１５年に通信衛星（ＣＳ）およびケーブルテレビ等による４Ｋ実用放送が開始され、２０１６年に放送衛星（ＢＳ）による４Ｋ・８Ｋ試験放送が開始されている。今後、８Ｋ実用放送の開始が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（非特許文献１）。８Ｋの実用放送では、４Ｋ放送、２Ｋ放送（フルハイビジョン放送）も併用される予定である。８Ｋ放送の映像を見る者は、２Ｋ放送の映像、または４Ｋ放送の映像等を見る者より高い臨場感を感じることができると期待される。
【0007】
また、テレビジョンに限らず様々な電子機器に対して人工ニューラルネットワーク等を利用した人工知能を付する開発が進められている。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。
【先行技術文献】
【非特許文献】
【0008】
【文献】Ｓ．Ｋａｗａｓｈｉｍａ， ｅｔ ａｌ．， ”１３．３－Ｉｎ． ８Ｋ Ｘ ４Ｋ ６６４－ｐｐｉ ＯＬＥＤ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ ＣＡＡＣ－ＯＳ ＦＥＴｓ，” ＳＩＤ ２０１４ ＤＩＧＥＳＴ，ｐｐ．６２７－６３０．
【発明の概要】
【発明が解決しようとする課題】
【0009】
画面サイズの大型化または高精細化に伴い、配線抵抗ならびに寄生容量の低減が求められている。また、８Ｋなど高解像度の映像は、データ量が多いため、放送局から受信機へデータの送信を行う際の通信負荷が大きい。通信負荷を減らすために、放送局が低解像度の映像を放送し、当該放送を受信した受信機側で解像度を高める技術が必要とされている。
【0010】
本発明の一態様は、低解像の画像データから高解像度の画像データを生成する画像処理方法を提供することを課題の１つとする。または、映像ソース本来の品質より高品質な映像を視聴可能な表示装置を提供することを課題の一つとする。または、消費電力の少ない表示装置を提供することを課題の一とする。または、生産性の良好な表示装置を提供することを課題の一とする。または、信頼性が良好な表示装置を提供することを課題の一つとする。または、新規な画像処理方法を提供することを課題の一つとする。または、新規な表示装置を提供することを課題の一つとする。または、新規な半導体装置を提供することを課題の１つとする。
【0011】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0012】
画面を２分割して別々にビデオ信号を供給する表示装置において、全画面を分割してアップコンバート処理し、前述の画面２分割の境界部分を別途アップコンバート処理する。複数の演算部を用いることによって、全画面の分割アップコンバート処理と、境界部分のアップコンバート処理を並列処理する。全画面の分割アップコンバート処理と、境界部分のアップコンバート処理は、異なるアルゴリズムで行なう事ができる。
【0013】
本発明の一態様は、表示装置に表示する画像データを生成する画像処理方法であって、表示装置は、複数の画素を有する表示部と、走査線駆動回路と、第１信号線駆動回路と、第２信号線駆動回路と、を有し、表示部は、第１表示領域と、第２表示領域と、を有し、表示部は、第１表示領域の一部と、第２表示領域の一部と、を含む境界領域を有し、第１信号線駆動回路は、第１表示領域に信号を供給する機能を有し、第２信号線駆動回路は、第２表示領域に信号を供給する機能を有し、第１画像データをｎ分割して、ｎ個（ｎは２以上の偶数）の第２画像データを生成する第１工程と、境界領域に対応する第３画像データを生成する第２工程と、ｎ個の第２画像データそれぞれの解像度を高めてｎ個の第４画像データを生成する第３工程と、第３画像データの解像度を高めて第５画像データを生成する第４工程と、ｎ個の第４画像データと第５画像データを用いて第６画像データを生成する第５工程と、を有することを特徴とする画像処理方法である。
【0014】
表示装置は複数の演算部を有し、第１工程と、第２工程は、それぞれ異なる演算部を用いて行なうことができる。よって、第１工程と、第２工程は、並列処理することもできる。
【0015】
第３工程は、ＲＡＩＳＲ法、ＡＮＲ法、Ａ＋法、またはニューラルネットワークを用いて行えばよい。第４工程は、ニューラルネットワークを用いて行なってもよい。第４画像データの解像度を、第２画像データの解像度よりも高くすることができる。
【0016】
表示装置にｎ＋１個以上の演算部を設け、ｎ個の第４画像データと、第５画像データは、それぞれ異なる演算部を用いて生成してもよい。画素は、トランジスタを有する。当該トランジスタは、半導体層に非晶質シリコンなどを用いることができる。
【発明の効果】
【0017】
本発明の一態様により、低解像の画像データから高解像度の画像データを生成する画像処理方法を提供することができる。または、映像ソース本来の品質より高品質な映像を視聴可能な表示装置を提供することができる。または、消費電力の少ない表示装置を提供することができる。または、生産性の良好な表示装置を提供することができる。または、信頼性が良好な表示装置を提供することができる。または、新規な画像処理方法を提供することができる。または、新規な表示装置を提供することができる。または、新規な半導体装置を提供することができる。
【0018】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0019】
【図1】表示装置を説明する図。
【図2】表示部を説明する図。
【図3】表示部を説明する図。
【図4】表示部を説明する図。
【図5】画像処理方法を説明する図。
【図6】画像処理方法を説明する図。
【図7】アルゴリズムの一例を示す図。
【図8】動作例のフローチャート。
【図9】ニューラルネットワークの構成例を説明する図。
【図10】ニューラルネットワークの構成例を説明する図。
【図11】半導体装置の構成例を説明する図。
【図12】メモリセルの構成例を説明する図。
【図13】オフセット回路の構成例を説明する図。
【図14】半導体装置の動作例を説明するタイミングチャート。
【図15】画素の回路構成例を説明する図。
【図16】画素の回路構成例を説明する図。
【図17】表示装置を説明する図。
【図18】表示装置を説明する図。
【図19】トランジスタの構成例を説明する図。
【図20】トランジスタの構成例を説明する図。
【図21】トランジスタの構成例を説明する図。
【図22】トランジスタの構成例を示す図。
【図23】エネルギーバンド構造を示す図。
【図24】半導体装置の構成例を示す図。
【図25】電子機器を説明する図。
【発明を実施するための形態】
【0020】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【0021】
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、発明の理解を容易とするため、図に反映しないことがある。
【0022】
特に、上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
【0023】
本明細書等において、「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において付された序数詞と、特許請求の範囲において付された序数詞が異なる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【0024】
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって設けられている場合なども含む。
【0025】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【0026】
本明細書等においてトランジスタとは、特に断りがない場合、ゲート（ゲート端子、またはゲート電極）、ソース（ソース端子、ソース領域またはソース電極）、およびドレイン（ドレイン端子、ドレイン領域またはドレイン電極）を含む少なくとも三つの端子を有する素子、または、バックゲート（バックゲート端子、またはバックゲート電極）を含む少なくとも四つの端子を有する素子である。そして、ソースとドレインの間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【0027】
また、本明細書等に示すトランジスタは、特に断りがない場合、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、特に断りがない場合、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、特に断りがない場合、０Ｖよりも大きいものとする。
【0028】
なお、本明細書等において、特に断りがない場合、バックゲートを有するトランジスタのＶｔｈとは、バックゲートの電位をソースまたはゲートと同電位としたときのＶｔｈをいう。
【0029】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流（「Ｉｄ」ともいう。）をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースを基準とした時のゲートとソースの間の電位差（「ゲート電圧」または「Ｖｇ」ともいう。）がしきい値電圧よりも低い状態、ｐチャネル型トランジスタでは、Ｖｇがしきい値電圧よりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇがＶｔｈよりも低いときのドレイン電流を言う場合がある。
【0030】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【0031】
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【0032】
また、本明細書等において、電位ＶＤＤとは、電位ＶＳＳよりも高い電位の電源電位を示す。また、電位ＶＳＳとは、電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【0033】
また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位（ＧＮＤ）またはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なものであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「電圧」と「電位」は互いに言い換えることが可能な場合がある。なお、本明細書等では、明示される場合を除き、ＶＳＳを基準の電位とする。
【0034】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して設けられている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0035】
また、本明細書等において、「平行」とは、明示されている場合を除き、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「略平行」とは、明示されている場合を除き、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、明示されている場合を除き、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、明示されている場合を除き、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【0036】
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【0037】
本明細書等において、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。
【0038】
シナプスの結合（ニューロン同士の結合）の強度（重み係数ともいう。）は、ニューラルネットワークに既存の情報を与えることによって、変化させることができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
【0039】
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」または「認知」と呼ぶ場合がある。
【0040】
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型等が挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する。なお、ＤＮＮには、全結合ニューラルネットワーク（ＦＣ－ＮＮ：Ｆｕｌｌ Ｃｏｎｎｅｃｔｅｄ － Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、再帰型ニューラルネットワーク（ＲＮＮ：Ｒｅｃｕｒｒｅｎｔ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）等が含まれる。
【0041】
なお、本明細書などにおいて、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、チャネルが形成される半導体層にシリコン用いたトランジスタを「Ｓｉトランジスタ」ともいう。
【0042】
（実施の形態１）
はじめに、本発明の一態様の駆動方法を用いることができる表示装置（「受像装置」ともいう。）の構成例について、図面を用いて説明する。
はじめに、本発明の一態様の駆動方法を用いることができる表示装置（「受像装置」ともいう。）の構成例について、図面を用いて説明する。
【0043】
＜表示装置の構成例＞
図１（Ａ）は表示装置１００の正面を示す図である。表示装置１００は、筐体１０１、スタンド１０２、筐体スイッチ１０３および表示部１６０を有する。
図１（Ａ）は表示装置１００の正面を示す図である。表示装置１００は、筐体１０１、スタンド１０２、筐体スイッチ１０３および表示部１６０を有する。
【0044】
図１（Ｂ）は、表示装置１００の構成例を示すブロック図である。なお、図１（Ｂ）では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることや、一つの機能が複数の構成要素に係わることもありうる。
【0045】
また、本実施の形態で例示する表示装置１００の構成は一例であり、全ての構成要素を含む必要はない。表示装置１００は、図１（Ａ）および（Ｂ）に示す構成要素のうち必要な構成要素を有していればよい。また、図１（Ａ）および（Ｂ）に示す構成要素以外の構成要素を有していてもよい。
【0046】
表示装置１００は、制御部１１０、記憶部１２０、演算部１３０、入出力部１４０、通信部１５０、および表示部１６０を有する。他に、タッチセンサ、タッチセンサ制御手段、バッテリ、バッテリコントローラ、受電手段、アンテナ、撮像手段、振動手段、などを有してもよい。制御部１１０、記憶部１２０、演算部１３０、入出力部１４０、通信部１５０、および表示部１６０は、バスライン１０５を介して電気的に接続される。
【0047】
〔制御部１１０〕
制御部１１０は、表示装置１００全体の動作を制御する機能を有する。制御部１１０は、記憶部１２０、演算部１３０、入出力部１４０、通信部１５０、および表示部１６０などの動作を制御する。
制御部１１０は、表示装置１００全体の動作を制御する機能を有する。制御部１１０は、記憶部１２０、演算部１３０、入出力部１４０、通信部１５０、および表示部１６０などの動作を制御する。
【0048】
〔記憶部１２０〕
記憶部１２０としては、例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などの不揮発性の記憶素子が適用された記憶装置、またはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの揮発性の記憶素子が適用された記憶装置等を用いてもよい。また例えばハードディスクドライブ（ＨＤＤ：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などの記録メディアドライブを用いてもよい。
記憶部１２０としては、例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などの不揮発性の記憶素子が適用された記憶装置、またはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの揮発性の記憶素子が適用された記憶装置等を用いてもよい。また例えばハードディスクドライブ（ＨＤＤ：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などの記録メディアドライブを用いてもよい。
【0049】
入出力部１４０を介してコネクタにより脱着可能なＨＤＤまたはＳＳＤなどの記憶装置や、フラッシュメモリ、ブルーレイディスク、ＤＶＤなどの記録媒体のメディアドライブを記憶部１２０として用いることもできる。なお、記憶部１２０を表示装置１００に内蔵せず、表示装置１００の外部に置かれる記憶装置を記憶部１２０として用いてもよい。その場合、記憶部１２０は、入出力部１４０を介して表示装置１００と接続される。または通信部１５０を介して、無線通信でデータのやりとりをする構成であってもよい。
【0050】
記憶部１２０には、アップコンバート（「超解像」ともいう。）を行なうための複数のアルゴリズムや、各アルゴリズム用の重み係数などが記憶されている。また、表示部１６０に表示する映像ソースが記憶されている。
【0051】
〔演算部１３０〕
演算部１３０は、表示装置１００全体の動作に関わる演算を行う機能を有し、例えば中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができる。
演算部１３０は、表示装置１００全体の動作に関わる演算を行う機能を有し、例えば中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができる。
【0052】
演算部１３０としては、ＣＰＵのほか、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの他のマイクロプロセッサを単独で、または組み合わせて用いることができる。またこれらマイクロプロセッサをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現した構成としてもよい。
【0053】
表示装置１００は、演算部１３０をｐ個（ｐは１以上の整数）有する。本明細書等では、１つ目の演算部１３０を「演算部１３０＿１」と示し、ｐ個目の演算部１３０を「演算部１３０＿ｐ」と示す。
【0054】
演算部１３０は、ニューラルネットワーク（ＮＮ）１３１を有する。ニューラルネットワーク１３１はソフトウェアで構成してもよい。本明細書等では、演算部１３０＿１に含まれるニューラルネットワーク１３１を「ニューラルネットワーク１３１＿１」と示し、演算部１３０＿ｐに含まれるニューラルネットワーク１３１を「ニューラルネットワーク１３１＿ｐ」を示す。
【0055】
演算部１３０は、プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、記憶部１２０に格納されていてもよい。
【0056】
演算部１３０はメインメモリを有していてもよい。メインメモリは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、などの揮発性メモリや、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性メモリを備える構成とすることができる。
【0057】
メインメモリに設けられるＲＡＭとしては、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられ、演算部１３０の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部１２０に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータやプログラム、プログラムモジュールは、演算部１３０に直接アクセスされ、操作される。
【0058】
一方、ＲＯＭには書き換えを必要としないＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭや、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を用いることができる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ－ＥＰＲＯＭ（Ｕｌｔｒａ－Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。
【0059】
〔入出力部１４０〕
入出力部１４０としては、例えば筐体１０１に設けられた１つ以上のボタンやスイッチ（筐体スイッチ１０３ともいう）、その他の入力コンポーネントが接続可能な外部ポートなどが挙げられる。入出力部１４０は、バスライン１０５を介して演算部１３０と電気的に接続される。筐体スイッチ１０３としては、電源のオン／オフと関連付けられたスイッチ、輝度やコントラストの調節のためのボタン、などがある。
入出力部１４０としては、例えば筐体１０１に設けられた１つ以上のボタンやスイッチ（筐体スイッチ１０３ともいう）、その他の入力コンポーネントが接続可能な外部ポートなどが挙げられる。入出力部１４０は、バスライン１０５を介して演算部１３０と電気的に接続される。筐体スイッチ１０３としては、電源のオン／オフと関連付けられたスイッチ、輝度やコントラストの調節のためのボタン、などがある。
【0060】
また入出力部１４０が有する外部ポートとしては、例えば、コンピュータやプリンタなどの外部装置にケーブルを介して接続できる構成とすることができる。代表的には、ＵＳＢ端子などがある。また、外部ポートとして、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）接続用端子、デジタル放送の受信用端子、ＡＣアダプタを接続する端子等を有していてもよい。また、有線だけでなく、赤外線、可視光、紫外線などを用いた光通信用の送受信機を設ける構成としてもよい。
【0061】
〔通信部１５０〕
通信部１５０は、例えば制御部１１０からの命令に応じて表示装置１００をコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。表示装置１００にアンテナを設けて、当該アンテナを介して通信を行ってもよい。
通信部１５０は、例えば制御部１１０からの命令に応じて表示装置１００をコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。表示装置１００にアンテナを設けて、当該アンテナを介して通信を行ってもよい。
【0062】
通信部１５０によって、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに表示装置１００を接続させ、通信を行うことができる。また複数の異なる通信方法を用いる場合には、通信方法に応じて複数のアンテナを設けてもよい。
【0063】
通信部１５０には、例えば高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数１０ｋＨｚ～数１０ＧＨｚが一般に用いられている。高周波回路は、複数の周波数帯域に対応した回路部を有し、当該回路部は、増幅器（アンプ）、ミキサ、フィルタ、ＤＳＰ、ＲＦトランシーバ等を有する構成とすることができる。無線通信を行う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ：登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。また、国際電気通信連合（ＩＴＵ）が定める第３世代移動通信システム（３Ｇ）、第４世代移動通信システム（４Ｇ）、または第５世代移動通信システム（５Ｇ）などを用いることもできる。
【0064】
また、通信部１５０は、表示装置１００を電話回線と接続する機能を有していてもよい。電話回線を通じた通話を行う場合には、通信部１５０は、制御部１１０からの命令に応じて、表示装置１００を電話回線に接続するための接続信号を制御し、当該信号を電話回線に発信する。
【0065】
通信部１５０は、受信した放送電波から、表示部１６０に出力する映像信号を生成するチューナーを有していてもよい。例えばチューナーは、復調回路と、Ａ－Ｄ変換回路（アナログ－デジタル変換回路）と、デコーダ回路等を有する構成とすることができる。復調回路は入力された信号を復調する機能を有する。またＡ－Ｄ変換回路は、復調されたアナログ信号をデジタル信号に変換する機能を有する。またデコーダ回路は、デジタル信号に含まれる映像データをデコードし、映像信号を生成する機能を有する。
【0066】
またデコーダが分割回路と、複数のプロセッサを有する構成としてもよい。分割回路は、入力された映像のデータを空間的、時間的に分割し、各プロセッサに出力する機能を有する。複数のプロセッサは、入力された映像データをデコードし、映像信号を生成する。このように、デコーダとして、複数のプロセッサによりデータを並列処理する構成を適用することで、極めて情報量の多い映像データをデコードすることができる。特にフルハイビジョンを超える解像度を有する映像を表示する場合には、圧縮されたデータをデコードするデコーダ回路が極めて高速な処理能力を有するプロセッサを有していることが好ましい。また、例えばデコーダ回路は、４以上、好ましくは８以上、より好ましくは１６以上の並列処理が可能な複数のプロセッサを含む構成とすることが好ましい。またデコーダは、入力された信号に含まれる映像用の信号と、それ以外の信号（文字情報、番組情報、認証情報等）を分離する回路を有していてもよい。
【0067】
通信部１５０により受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また通信部１５０により受信できる放送電波として、アナログ放送、デジタル放送などがあり、また映像および音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ～３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ～３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部１６０に表示させることができる。例えば、４Ｋ、８Ｋ、１６Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
【0068】
また、チューナーはコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、映像信号を生成する構成としてもよい。このとき、受信する信号がデジタル信号の場合には、チューナーは復調回路およびＡ－Ｄ変換回路を有していなくてもよい。
【0069】
通信部１５０で取得した映像信号は、記憶部１２０に記憶することができる。
【0070】
〔表示部１６０〕
表示部１６０について、図２を用いて説明する。図２（Ａ）、および図２（Ｂ）は、表示部１６０の構成を説明するためのブロック図である。表示部１６０は、表示領域１６１、駆動回路１６７Ａ、駆動回路１６７Ｂ、駆動回路１６８Ａ、および駆動回路１６８Ｂを有する。なお、駆動回路１６７Ａ、駆動回路１６７Ｂ、駆動回路１６８Ａ、および駆動回路１６８Ｂなどをまとめて「周辺駆動回路」または単に「駆動回路」という場合がある。周辺駆動回路には、シフトレジスタ、レベルシフタ、インバータ、ラッチ、アナログスイッチ、論理回路等の様々な回路を用いることができる。
表示部１６０について、図２を用いて説明する。図２（Ａ）、および図２（Ｂ）は、表示部１６０の構成を説明するためのブロック図である。表示部１６０は、表示領域１６１、駆動回路１６７Ａ、駆動回路１６７Ｂ、駆動回路１６８Ａ、および駆動回路１６８Ｂを有する。なお、駆動回路１６７Ａ、駆動回路１６７Ｂ、駆動回路１６８Ａ、および駆動回路１６８Ｂなどをまとめて「周辺駆動回路」または単に「駆動回路」という場合がある。周辺駆動回路には、シフトレジスタ、レベルシフタ、インバータ、ラッチ、アナログスイッチ、論理回路等の様々な回路を用いることができる。
【0071】
駆動回路１６７Ａ、および駆動回路１６７Ｂは、例えば走査線駆動回路として機能できる。また、駆動回路１６８Ａ、および駆動回路１６８Ｂは、例えば信号線駆動回路として機能できる。
【0072】
表示領域１６１は複数の画素１６５を有する。例えば、ｍ行ｎ列（ｍおよびｎは、２以上の整数。）のマトリクス状に配置された複数の画素１６５を有する。また、画素１６５は、表示素子を有する。表示領域１６１は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物および無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、ＧＬＶ（グレーティングライトバルブ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、ＤＭＤ（デジタルマイクロミラーデバイス）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
【0073】
表示素子にＥＬ素子を用いた表示装置の一例としては、ＥＬ表示装置などがある。表示素子に電子放出素子を用いた表示装置の一例としては、電界放出型表示装置（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）または表面伝導型電子放出素子表示装置（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。表示素子に量子ドットを用いた表示装置の一例としては、量子ドット表示装置などがある。表示部１６０に液晶素子を用いた表示装置の一例としては、液晶表示装置（透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置、直視型液晶表示装置、投射型液晶表示装置）などがある。表示素子に電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。また、表示装置はＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）であってもよい。また、マイクロＬＥＤを用いた表示装置であってもよい。
【0074】
なお、半透過型液晶表示装置や反射型液晶表示装置を実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【0075】
なお、表示素子にＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
【0076】
また、表示部１６０は、ｍ本の配線ＧＬを有する。ｍ本の配線ＧＬのそれぞれは、行方向に延在する。また、ｍ本の配線ＧＬのそれぞれは、表示領域１６１において行方向に並ぶ複数の画素１６５と電気的に接続する。
【0077】
図２（Ａ）では、１行目の画素１６５と電気的に接続する配線ＧＬを配線ＧＬ＿１と示している。また、ｍ行目の画素１６５と電気的に接続する配線ＧＬを配線ＧＬ＿ｍと示している。なお、ｉ行目（ｉは１以上ｍ以下の任意の整数。）の画素１６５と電気的に接続する配線ＧＬを示す場合は、配線ＧＬ＿ｉと示す。
【0078】
また、配線ＧＬの一端は駆動回路１６７Ａと電気的に接続され、配線ＧＬの他端は駆動回路１６７Ｂと電気的に接続される。よって、駆動回路１６７Ａと駆動回路１６７Ｂは、表示領域１６１を挟んで向かい合う位置に設けられている。なお、配線ＧＬを「走査線」と呼ぶ場合がある。
【0079】
駆動回路１６７Ａおよび駆動回路１６７Ｂは、配線ＧＬ＿１から配線ＧＬ＿ｍまで順に選択信号を供給する機能を有する。言い換えると、駆動回路１６７Ａおよび駆動回路１６７Ｂは、配線ＧＬ＿１乃至配線ＧＬ＿ｍを順に走査する機能を有する。配線ＧＬ＿ｍまで走査した後、再び配線ＧＬ＿１から順に走査する。配線ＧＬは、駆動回路１６７Ａおよび駆動回路１６７Ｂから供給される選択信号を画素１６５に伝える機能を有する。
【0080】
同じ配線ＧＬに、駆動回路１６７Ａおよび駆動回路１６７Ｂから同時に選択信号を供給することで、配線ＧＬへの選択信号の供給能力を高めることができる。なお、目的などに応じて、駆動回路１６７Ａまたは駆動回路１６７Ｂの一方を省略してもよい。
【0081】
図２（Ａ）に示す表示部１６０は、表示領域１６１Ａと表示領域１６１Ｂの境界、およびその近傍を含む表示領域１６２を有する。表示領域１６２は、表示領域１６１Ａに含まれる画素の一部と、表示領域１６１Ｂに含まれる画素の一部と、を有する（図２（Ｂ）参照。）。
【0082】
また、表示部１６０は、ｎ本の配線ＳＬＡと、ｎ本の配線ＳＬＢと、を有する。なお、本明細書等では、配線ＳＬＡと配線ＳＬＢの双方を示す際に、または配線ＳＬＡと配線ＳＬＢに共通する事柄を説明する際に、単に「配線ＳＬ」という場合がある。ｎ本の配線ＳＬＡそれぞれは、走査方向（列方向）に延在し、表示領域１６１Ａにおいて列方向に並ぶ複数の画素１６５と電気的に接続する。また、ｎ本の配線ＳＬＢそれぞれは、走査方向（列方向）に延在し、表示領域１６１Ｂにおいて列方向に並ぶ複数の画素１６５と電気的に接続する。
【0083】
図２（Ａ）では、表示領域１６１Ａにおいて１列目の画素１６５と電気的に接続する配線ＳＬＡを、配線ＳＬＡ＿１と示している。また、ｎ列目の画素１６５と電気的に接続する配線ＳＬＡを、配線ＳＬＡ＿ｎと示している。なお、ｊ列目（ｊは１以上ｎ以下の任意の整数。）の画素１６５と電気的に接続する配線ＳＬＡを示す場合は、配線ＳＬＡ＿ｊと示す。
【0084】
また、表示領域１６１Ｂにおいて１列目の画素１６５と電気的に接続する配線ＳＬＢを、配線ＳＬＢ＿１と示している。また、ｎ列目の画素１６５と電気的に接続する配線ＳＬＢを、配線ＳＬＢ＿ｎと示している。なお、ｊ列目（ｊは１以上ｎ以下の任意の整数。）の画素１６５と電気的に接続する配線ＳＬＢを示す場合は、配線ＳＬＢ＿ｊと示す。
【0085】
また、配線ＳＬＡの一端は駆動回路１６８Ａと電気的に接続され、配線ＳＬＢの一端は駆動回路１６８Ｂと電気的に接続される。よって、駆動回路１６８Ａと駆動回路１６８Ｂは、表示領域１６１を挟んで向かい合う位置に設けられている。なお、配線ＳＬを「信号線」と呼ぶ場合がある。
【0086】
駆動回路１６８Ａは、配線ＳＬＡに画像信号を供給する機能を有する。配線ＳＬＡは、駆動回路１６８Ａから供給された画像信号を画素１６５に伝える機能を有する。駆動回路１６８Ｂは、配線ＳＬＢに画像信号を供給する機能を有する。配線ＳＬＢは、駆動回路１６８Ｂから供給される画像信号を画素１６５に伝える機能を有する。
【0087】
表示領域１６１のｊ列目に設けられている画素１６５を全て１本の配線で接続すると、配線抵抗および寄生容量の影響により、信号の遅延や信号のなまりが生じ易くなる。特に、画面サイズが対角３０インチ以上の表示装置では、表示品位低下の一因となりやすい。また、４Ｋ以上の解像度を有する表示装置においても、表示品位低下の一因となりやすい。
【0088】
図２（Ａ）に示すように、ｊ列目に設けられている画素１６５と接続する配線を、配線ＳＬＡと配線ＳＬＢのように、半分に分けることで、配線抵抗と寄生容量をそれぞれ１／２とすることができる。よって、信号の遅延やなまりに与える影響（時定数）を１／４に低減することができる。すなわち、表示装置の表示品位を高めることができる。
【0089】
また、表示領域１６１Ａに含まれる配線ＳＬＡ＿ｊの長さと、表示領域１６１Ｂに含まれる配線ＳＬＢ＿ｊの長さは等しいことが好ましい。このようにすることで、配線ＳＬＡ＿ｊの配線抵抗と配線ＳＬＢ＿ｊの配線抵抗を等しくすることができる。よって、表示領域１６１Ａに含まれるｎ本の配線ＳＬＡの配線抵抗の合計と、表示領域１６１Ｂに含まれるｎ本の配線ＳＬＢの配線抵抗の合計を等しくすることができる。
【0090】
また、配線ＳＬＡ＿ｊと電気的に接続する画素１６５の数と、配線ＳＬＢ＿ｊと電気的に接続する画素１６５の数は、等しいことが好ましい。このようにすることで、配線ＳＬＡ＿ｊに生じる寄生容量と配線ＳＬＢ＿ｊに生じる寄生容量をほぼ等しくすることができる。よって、表示領域１６１Ａに含まれるｎ本の配線ＳＬＡの寄生容量の合計と、表示領域１６１Ｂに含まれるｎ本の配線ＳＬＢの寄生容量の合計を等しくすることができる。
【0091】
［変形例１］
表示部１６０の変形例である表示部１６０Ａを図３（Ａ）および図３（Ｂ）に示す。図３（Ａ）および図３（Ｂ）に示す表示部１６０Ａように、表示領域１６１を四分割にしてもよい。図３（Ａ）に示す表示部１６０Ａは、表示領域１６１を表示領域１６１Ａ１、表示領域１６１Ａ２、表示領域１６１Ｂ１、および表示領域１６１Ｂ２の四つの領域に分けた構成を有する。
表示部１６０の変形例である表示部１６０Ａを図３（Ａ）および図３（Ｂ）に示す。図３（Ａ）および図３（Ｂ）に示す表示部１６０Ａように、表示領域１６１を四分割にしてもよい。図３（Ａ）に示す表示部１６０Ａは、表示領域１６１を表示領域１６１Ａ１、表示領域１６１Ａ２、表示領域１６１Ｂ１、および表示領域１６１Ｂ２の四つの領域に分けた構成を有する。
【0092】
表示部１６０Ａは、表示領域１６１Ａ１および表示領域１６１Ｂ１において、合わせてｍ本の配線ＧＬＡを有する。ｍ本の配線ＧＬＡの一部は、表示領域１６１Ａ１において行方向に並ぶ複数の画素１６５と電気的に接続する。また、ｍ本の配線ＧＬＡの他の一部は、表示領域１６１Ｂ１において行方向に並ぶ複数の画素１６５と電気的に接続する。ｍ本の配線ＧＬＡは駆動回路１６７Ａと電気的に接続される。
【0093】
また、表示部１６０Ａは、表示領域１６１Ａ２および表示領域１６１Ｂ２において、合わせてｍ本の配線ＧＬＢを有する。ｍ本の配線ＧＬＢの一部は、表示領域１６１Ａ２において行方向に並ぶ複数の画素１６５と電気的に接続する。また、ｍ本の配線ＧＬＢの他の一部は、表示領域１６１Ｂ２において行方向に並ぶ複数の画素１６５と電気的に接続する。ｍ本の配線ＧＬＢは駆動回路１６７Ｂと電気的に接続される。
【0094】
配線ＧＬを配線ＧＬＡと配線ＧＬＢに分けて表示部１６０Ａを駆動することで、配線ＧＬの配線抵抗および寄生容量を軽減することができる。よって、駆動回路１６７Ａおよび駆動回路１６７Ｂに掛かる負荷を軽減し、表示部１６０Ａの高速動作を容易に行うことができる。
【0095】
図３（Ａ）に示す表示部１６０Ａは、表示領域１６１Ａ１と表示領域１６１Ｂ１の境界、表示領域１６１Ａ２と表示領域１６１Ｂ２の境界、表示領域１６１Ａ１と表示領域１６１Ａ２の境界、表示領域１６１Ｂ１と表示領域１６１Ｂ２の境界、およびこれらの境界の近傍を含む表示領域１６２を有する（図３（Ｂ）参照。）。
【0096】
表示部１６０Ａにおいて、表示領域１６２は、表示領域１６１Ａ１に含まれる画素の一部と、表示領域１６１Ｂ１に含まれる画素の一部と、表示領域１６１Ａ２に含まれる画素の一部と、表示領域１６１Ｂ２に含まれる画素の一部と、を有する。
【0097】
［変形例２］
表示部１６０の変形例である表示部１６０Ｂを図４（Ａ）および図４（Ｂ）に示す。表示部１６０Ｂは、駆動回路１６８Ａとして、駆動回路１６８Ａ１、駆動回路１６８Ａ２、駆動回路１６８Ａ３、および駆動回路１６８Ａ４を有する。また、表示部１６０Ｂは、駆動回路１６８Ｂとして、駆動回路１６８Ｂ１、駆動回路１６８Ｂ２、駆動回路１６８Ｂ３、および駆動回路１６８Ｂ４を有する。駆動回路１６８Ａおよび駆動回路１６８Ｂをそれぞれ４分割し、かつ同時に動作させることで、画素１６５への信号の書き込み時間を４倍にすることができる。
表示部１６０の変形例である表示部１６０Ｂを図４（Ａ）および図４（Ｂ）に示す。表示部１６０Ｂは、駆動回路１６８Ａとして、駆動回路１６８Ａ１、駆動回路１６８Ａ２、駆動回路１６８Ａ３、および駆動回路１６８Ａ４を有する。また、表示部１６０Ｂは、駆動回路１６８Ｂとして、駆動回路１６８Ｂ１、駆動回路１６８Ｂ２、駆動回路１６８Ｂ３、および駆動回路１６８Ｂ４を有する。駆動回路１６８Ａおよび駆動回路１６８Ｂをそれぞれ４分割し、かつ同時に動作させることで、画素１６５への信号の書き込み時間を４倍にすることができる。
【0098】
また、表示部１６０Ｂでは、表示領域１６１が、表示領域１６１Ａ１、表示領域１６１Ａ２、表示領域１６１Ａ３、表示領域１６１Ａ４、表示領域１６１Ｂ１、表示領域１６１Ｂ２、表示領域１６１Ｂ３、および表示領域１６１Ｂ４の八つの領域に分けられる。
【0099】
表示部１６０Ｂは、表示領域１６１Ａ１乃至表示領域１６１Ａ４において、合わせてｎ本の配線ＳＬＡを有する。ｎ本の配線ＳＬＡは、表示領域１６１Ａ１において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＡと、表示領域１６１Ａ２において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＡと、表示領域１６１Ａ３において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＡと、表示領域１６１Ａ４において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＡと、に分けられる。
【0100】
また、表示部１６０Ｂは、表示領域１６１Ｂ１乃至表示領域１６１Ｂ４において、合わせてｎ本の配線ＳＬＢを有する。ｎ本の配線ＳＬＢは、表示領域１６１Ｂ１において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＢと、表示領域１６１Ｂ２において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＢと、表示領域１６１Ｂ３において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＢと、表示領域１６１Ｂ４において列方向に並ぶ複数の画素１６５と電気的に接続する配線ＳＬＢと、に分けられる。
【0101】
図４（Ａ）に示す表示部１６０Ｂは、表示領域１６１Ａ１と表示領域１６１Ｂ１の境界、表示領域１６１Ａ２と表示領域１６１Ｂ２の境界、表示領域１６１Ａ３と表示領域１６１Ｂ３の境界、表示領域１６１Ａ４と表示領域１６１Ｂ４の境界、表示領域１６１Ａ１と表示領域１６１Ａ２の境界、表示領域１６１Ａ２と表示領域１６１Ａ３の境界、表示領域１６１Ａ３と表示領域１６１Ａ４の境界、表示領域１６１Ｂ１と表示領域１６１Ｂ２の境界、表示領域１６１Ｂ２と表示領域１６１Ｂ３の境界、表示領域１６１Ｂ３と表示領域１６１Ｂ４の境界、およびこれらの境界の近傍を含む表示領域１６２を有する（図４（Ｂ）参照。）。
【0102】
表示部１６０Ｂにおいて、表示領域１６２は、表示領域１６１Ａ１に含まれる画素の一部と、表示領域１６１Ａ２に含まれる画素の一部と、表示領域１６１Ａ３に含まれる画素の一部と、表示領域１６１Ａ４に含まれる画素の一部と、表示領域１６１Ｂ１に含まれる画素の一部と、表示領域１６１Ｂ２に含まれる画素の一部と、表示領域１６１Ｂ３に含まれる画素の一部と、表示領域１６１Ｂ４に含まれる画素の一部と、を有する。
【0103】
＜画像処理の方法例＞
続いて、本発明の一態様の画像処理方法の一例を説明する。図８は、本発明の一態様の画像処理方法を説明するためのフローチャートである。本実施の形態では、本発明の一態様の画像処理方法を、表示装置１００が表示部１６０を有する場合について説明する。
続いて、本発明の一態様の画像処理方法の一例を説明する。図８は、本発明の一態様の画像処理方法を説明するためのフローチャートである。本実施の形態では、本発明の一態様の画像処理方法を、表示装置１００が表示部１６０を有する場合について説明する。
【0104】
図５（Ａ）に示す画像データＩｍｇ１は、解像度を高める前の画像データである。本実施の形態では、画像データＩｍｇ１の解像度を１９２０×１０８０（２Ｋ）とする。なお、図面において、画素数を示す数値には「ｄｔ」を付している。
【0105】
〔ステップＳ６００〕
演算部１３０において、画像データＩｍｇ１を複数の画像データＤに分割する。図５（Ｂ）では、画像データＩｍｇ１を４×４のマトリクス状に分割する場合について示している。よって、本実施の形態では、１つの画像データＤの解像度は４８０×２７０である。図５（Ｂ）では、１行３列目の画像データＤを画像データＤ［１，３］と表記し、４行２列目の画像データＤを画像データＤ［４，２］と表記している。
演算部１３０において、画像データＩｍｇ１を複数の画像データＤに分割する。図５（Ｂ）では、画像データＩｍｇ１を４×４のマトリクス状に分割する場合について示している。よって、本実施の形態では、１つの画像データＤの解像度は４８０×２７０である。図５（Ｂ）では、１行３列目の画像データＤを画像データＤ［１，３］と表記し、４行２列目の画像データＤを画像データＤ［４，２］と表記している。
【0106】
〔ステップＳ６０５〕
また、画像データＩｍｇ１から表示領域１６２に相当する画像データＤＮを生成する（図５（Ｃ）、（Ｄ）参照。）。
また、画像データＩｍｇ１から表示領域１６２に相当する画像データＤＮを生成する（図５（Ｃ）、（Ｄ）参照。）。
【0107】
言い換えると、画像データＩｍｇ１のうち、表示部１６０の表示領域１６１Ａに相当する画像データが画像データＤ［１，１］乃至画像データＤ［２，４］の４つに分割される。また、画像データＩｍｇ１のうち、表示部１６０の表示領域１６１Ｂに相当する画像データが画像データＤ［３，１］乃至画像データＤ［４，４］の８つに分割される。
【0108】
また、画像データＤＮは、画像データＤ［２，１］、画像データＤ［２，２］、画像データＤ［２，３］、画像データＤ［２，４］、画像データＤ［３，１］、画像データＤ［３，２］、画像データＤ［３，３］、および画像データＤ［３，４］の、それぞれの一部を含む（図５（Ｅ）参照。）。具体的には、それぞれの画像データＤの１／１０以上１／４以下、好ましくは１／１０以上１／２以下が、画像データＤＮに含まれていればよい。本実施の形態では、それぞれの画像データＤの１／１０が画像データＤＮに含まれているものとする。よって、本実施の形態において、画像データＤＮの解像度は１９２０×５４とする（図５（Ｄ）参照。）。
【0109】
なお、ステップＳ６００とステップＳ６０５は、異なる演算部１３０を用いて、並列処理してもよい。
【0110】
〔ステップＳ６１０〕
生成された画像データＤおよび画像データＤＮは、記憶部１２０に記憶される。
生成された画像データＤおよび画像データＤＮは、記憶部１２０に記憶される。
【0111】
〔ステップＳ６１５〕
次に、画像データＤおよび画像データＤＮそれぞれについてアップコンバート処理を行ない、画像データＤＵおよび画像データＤＮＵを生成する。アップコンバート処理は、記憶部１２０に記憶された画像情報を読み出して、演算部１３０で行う。本実施の形態では８つの画像データＤと画像データＤＮのアップコンバート処理を行うため、９つの演算部１３０（演算部１３０＿１乃至演算部１３０＿９）を用いて同時にアップコンバート処理を行う。
次に、画像データＤおよび画像データＤＮそれぞれについてアップコンバート処理を行ない、画像データＤＵおよび画像データＤＮＵを生成する。アップコンバート処理は、記憶部１２０に記憶された画像情報を読み出して、演算部１３０で行う。本実施の形態では８つの画像データＤと画像データＤＮのアップコンバート処理を行うため、９つの演算部１３０（演算部１３０＿１乃至演算部１３０＿９）を用いて同時にアップコンバート処理を行う。
【0112】
画像データＤおよび画像データＤＮそれぞれのアップコンバート処理を、それぞれ独立した演算部１３０で行なう事で並列処理を実現できる。並列処理を実現することで、短時間でアップコンバート処理を行うことができる。また、画像データＩｍｇ１の分割数と演算部１３０の総数を増やすことで、アップコンバート処理に必要な時間をより少なくすることができる。
【0113】
本実施の形態では、画像データＤの解像度を４８０×２７０から１９２０×１０８０にアップコンバートした画像データＤＵを生成する（図６（Ａ１）、（Ａ２）参照。）。また、画像データＤＮの解像度を１９２０×５４から７６８０×２１６にアップコンバートした画像データＤＮＵを生成する（図６（Ｂ１）、（Ｂ２）参照。）。
【0114】
アップコンバートを行なうために演算部１３０に設定するアルゴリズムや重み係数などは、記憶部１２０から読み出され、演算部１３０に格納される。なお、これらのアルゴリズムや重み係数などを、あらかじめ演算部１３０内のメモリ領域に格納しておいても良い。
【0115】
また、これらのアルゴリズムや重み係数などは、外部機器により決定された重み係数を用いてもよい。例えば、表示装置１００と外部機器を、入出力部１４０または通信部１５０を介して接続し、外部機器で決定したアルゴリズムや重み係数などを演算部１３０に格納する。
【0116】
外部機器で学習した後に決定された重み係数は、表示装置１００の工場出荷前に表示装置１００に格納すればよい。また、外部機器よる学習を継続して行い、アップデートされた重み係数や、新たなアルゴリズムを表示装置１００に格納してもよい。また、複数の外部機器を用いて、アップデート用の重み係数を生成してもよい。重み係数の受け渡しは、ＳＤカードなどの記録媒体や各種の通信手段などを介して行なうこともできる。また、表示装置１００が有する重み係数と、外部機器によりアップデートされた重み係数を用いて、新たな重み係数を決定してもよい。新たなアルゴリズムや、外部機器で学習して得た重み係数を用いることで、より精度の高い補完処理を行なうことができる。
【0117】
［アップコンバート処理に用いる各種アルゴリズムについて］
ここで、アップコンバート処理に用いるアルゴリズムについて説明しておく。図７にアップコンバートを行なうためのアルゴリズムの一例を示す。図７は、各アルゴリズムをグループＡ、Ｂ、またはＣに分類している。グループＡはアップコンバートを単純計算で行なうアルゴリズムであり、グループＢはアップコンバートを機械学習で行なうアルゴリズムであり、グループＣはアップコンバートをニューラルネットワークを用いた深層学習で行なうアルゴリズムである。
ここで、アップコンバート処理に用いるアルゴリズムについて説明しておく。図７にアップコンバートを行なうためのアルゴリズムの一例を示す。図７は、各アルゴリズムをグループＡ、Ｂ、またはＣに分類している。グループＡはアップコンバートを単純計算で行なうアルゴリズムであり、グループＢはアップコンバートを機械学習で行なうアルゴリズムであり、グループＣはアップコンバートをニューラルネットワークを用いた深層学習で行なうアルゴリズムである。
【0118】
図７では、グループＡとして、Ｎｅａｒｅｓｔ ｎｅｉｇｈｂｏｒ法、Ｂｉｌｉｎｅａｒ法、Ｂｉｃｕｂｉｃ法を示している。また、グループＢとして、ＲＡＩＳＲ（Ｒａｐｉｄ ａｎｄ Ａｃｃｕｒａｔｅ Ｉｍａｇｅ Ｓｕｐｅｒ－Ｒｅｓｏｌｕｔｉｏｎ）法、ＡＮＲ（Ａｎｃｈｏｒｅｄ Ｎｅｉｇｈｂｏｒｈｏｏｄ Ｒｅｇｒｅｓｓｉｏｎ）法、Ａ＋法を示している。また、グループＣとして、ＳＲＣＮＮ（Ｓｕｐｅｒ－Ｒｅｓｏｌｕｔｉｏｎ Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）法を示している。
【0119】
アップコンバート後の画像品質は、Ｎｅａｒｅｓｔ ｎｅｉｇｈｂｏｒ法が最も劣り、ＳＲＣＮＮ法が最も優れている。図７では、Ｎｅａｒｅｓｔ ｎｅｉｇｈｂｏｒ法で得られる画像品質を「最低」とし、ＳＲＣＮＮ法で得られる画像品質を「最高」とした場合の、各アルゴリズムで得られる画像品質と処理速度の順列を示している。一般に、アップコンバート後の画像品質が良いアルゴリズムほど処理速度が遅くなる。特に、ＳＲＣＮＮ法のように複数階層のニューラルネットワークを用いたアップコンバート手法では、高品質な画像が得られる反面、処理時間が長くなる。
【0120】
画像データＤおよび画像データＤＮのアップコンバート処理は、グループＢまたはＣのアルゴリズムを用いることが好ましい。例えば、画像データＤに含まれる画素数が多い（解像度が高い）場合は、処理速度が速いアルゴリズムを用いてもよい。また、画像データＤに含まれる画素数が少ない（解像度が低い）場合は、処理速度が遅くてもアップコンバート後の画像品質が良いアルゴリズムを用いることができる。
【0121】
また、画像データＩｍｇ１で表示する映像シーンの種類によって、使用するアルゴリズムを選定してもよい。例えば、表示する映像が、風景などの比較的静止画に近い場合や、スポーツなどの動きが速い場合などで、使用するアルゴリズムを切り換えてもよい。
【0122】
一方、表示領域１６１Ａと表示領域１６１Ｂの境界部は目立ち易いため、画像データＤＮのアップコンバート処理はアップコンバート後の画像品質が良いアルゴリズムを用いることが好ましい。特に、画像データＤＮのアップコンバート処理はグループＣのアルゴリズムを用いることが好ましい。なお、画像データＤのアップコンバート処理と画像データＤＮのアップコンバート処理で、同じアルゴリズムを用いてもよい。ただし、画像データＤＮのアップコンバート処理は、画像データＤのアップコンバート処理よりもアップコンバート後の画像品質が良いアルゴリズムを用いることが好ましい。
【0123】
画像データＤＮのアップコンバート処理に時間が掛かる場合は、画像データＤＮを複数に分割し、それぞれ異なる演算部１３０を用いてアップコンバート処理してもよい。
【0124】
複数の画像データＤそれぞれで、異なるアルゴリズムを用いてアップコンバート処理を行なっても構わない。
【0125】
〔ステップＳ６２０〕
次に、画像データＤＵおよび画像データＤＮＵを合成して、画像データＩｍｇ１Ｕを生成する（図６（Ｃ）参照。）。画像データＩｍｇ１Ｕの生成は、アップコンバート処理で用いた演算部１３０と異なる演算部１３０で行なう。よって、アップコンバート処理と画像データＩｍｇ１Ｕの生成を並列処理することができる。画像データＩｍｇ１Ｕの生成と次の画像のアップコンバート処理を同時に行うことができる。
次に、画像データＤＵおよび画像データＤＮＵを合成して、画像データＩｍｇ１Ｕを生成する（図６（Ｃ）参照。）。画像データＩｍｇ１Ｕの生成は、アップコンバート処理で用いた演算部１３０と異なる演算部１３０で行なう。よって、アップコンバート処理と画像データＩｍｇ１Ｕの生成を並列処理することができる。画像データＩｍｇ１Ｕの生成と次の画像のアップコンバート処理を同時に行うことができる。
【0126】
生成された画像データＩｍｇ１Ｕは、記憶部１２０に記憶される。このようにして、画像データＩｍｇ１をアップデート処理した画像データＩｍｇ１Ｕを生成することが出来る。本発明の一態様の画像処理方法によれは、画像データの解像度を高め、表示装置の表示品位を高めることができる。
【0127】
本発明の一態様の画像処理方法は、特に４Ｋ以上さらには８Ｋ以上の解像度の映像を生成するアップコンバート処理に有効である。また、画面サイズが対角３０インチ以上さらには６０インチ以上の表示装置に有効である。
【0128】
ここで、ニューラルネットワーク１３１の構成例を説明しておく（図９参照。）。ニューラルネットワーク１３１は、入力層ＩＬと、中間層ＨＬ１（隠れ層）と、中間層ＨＬ２（隠れ層）と、出力層ＯＬと、を有する。ニューラルネットワーク１３１では、入力層ＩＬ、中間層ＨＬ１、中間層ＨＬ２、および出力層ＯＬと、によって階層型のニューラルネットワークが構成されている。中間層ＨＬ１および中間層ＨＬ２は、任意のノード数を有する。なお、中間層は２層に限らない。中間層は１層でもよく、３層以上でもよい。
【0129】
画像データ３０１（例えば、画像データＤＮなど）は、入力層ＩＬに入力され、重みづけされた情報が中間層ＨＬ１に入力される。また、中間層ＨＬ１に入力された情報は、重みづけされて中間層ＨＬ２に入力される。また、中間層ＨＬ２に入力された情報は、重みづけされて出力層ＯＬに入力される。また、出力層ＯＬからは、画像データ３０２が出力される。
【0130】
ニューラルネットワーク１３１は、階層が進む毎に、ニューロンの数が増加する構成とする。つまり、中間層ＨＬ１が有するニューロンの数は、入力層ＩＬが有するニューロンの数より多く、かつ中間層ＨＬ２が有するニューロンの数は、中間層ＨＬ１が有するニューロンの数より多くなっている。また、出力層ＯＬが有するニューロンの数は、中間層ＨＬ２が有するニューロンの数より多くなっている。なお、図９では、上記ニューロンの数を、それぞれの階層をつなぐ矢印の数で示している。ニューラルネットワーク１３１を階層が進む毎にニューロンの数が増加する構成とすることにより、解像度を高めた画像データ３０２を生成することができる。また、画像データ３０１を基にして、解像度だけでなく、階調数も高めた画像データ３０２を生成することができる。
【0131】
階層型のニューラルネットワークは、各層間で全結合とすることもでき、または、各層間で部分結合とすることができる。また、各層間に畳み込み層やプーリング層を用いた構成、すなわちＣＮＮとすることができる。
【0132】
なお、処理能力の向上を目的としてニューロンの数を増やすと、消費電力が増加してしまう。ＯＳトランジスタはオフ電流が極めて少ないため、ＯＳトランジスタを用いた回路は、Ｓｉトランジスタを用いた回路に比べて、消費電力を低減することができる。
【0133】
例えば、ニューラルネットワーク１３１を構成するトランジスタにＯＳトランジスタを用いると、Ｓｉトランジスタを用いる場合に比べて、消費電力を１／１０以下に低減することが可能になる。よって、消費電力の低減とニューロン数の増加が両立可能になる。また、同じ消費電力であれば、ＯＳトランジスタを用いることによって上記回路の処理能力を１０倍以上に高めることも可能である。
【0134】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0135】
（実施の形態２）
本実施の形態では、上記の実施の形態で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
本実施の形態では、上記の実施の形態で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
【0136】
図１０（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【0137】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【0138】
図１０（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【0139】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
【0140】
積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（「Ｓｉトランジスタ」ともいう）によって構成してもよいし、チャネル形成領域に金属酸化物の一種である酸化物半導体を含むトランジスタ（「ＯＳトランジスタ」ともいう）によって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて少ないため、積和演算回路のメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
【0141】
＜半導体装置の構成例＞
図１１に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデジタルデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
図１１に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデジタルデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
【0142】
半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
【0143】
セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図１１には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデジタルデータとすることができる。
【0144】
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【0145】
メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図１２に示す。図１２には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
【0146】
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【0147】
トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
【0148】
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
【0149】
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【0150】
トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は少ないことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて少ないＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
【0151】
トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタ又はＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
【0152】
電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
【0153】
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【0154】
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１１には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【0155】
回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
【0156】
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
【0157】
オフセット回路ＯＦＳＴの構成例を図１３に示す。図１３に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図１３に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
【0158】
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
【0159】
次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
【0160】
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ－Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
【0161】
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【0162】
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
【0163】
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
【0164】
＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
【0165】
図１４に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１４には、図１２における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］－Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］－Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
【0166】
なお、ここでは代表例として図１２に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
【0167】
［第１のデータの格納］
まず、時刻Ｔ０１－Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ－ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ－ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
まず、時刻Ｔ０１－Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ－ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ－ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【0168】
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【0169】
ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ－ＶＷ［１，１］－Ｖｔｈ）２ （Ｅ１）
【0170】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【0171】
ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ－Ｖｔｈ）２ （Ｅ２）
【0172】
次に、時刻Ｔ０２－Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
【0173】
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【0174】
次に、時刻Ｔ０３－Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ－ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ－ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
【0175】
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【0176】
ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ－ＶＷ［２，１］－Ｖｔｈ）２ （Ｅ３）
【0177】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【0178】
ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ－Ｖｔｈ）２ （Ｅ４）
【0179】
次に、時刻Ｔ０４－Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
【0180】
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
【0181】
ここで、時刻Ｔ０４－Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
【0182】
ＩＣｒｅｆ－ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０ （Ｅ５）
【0183】
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【0184】
ＩＣ－ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０ （Ｅ６）
【0185】
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５－Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
次に、時刻Ｔ０５－Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
【0186】
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
【0187】
メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
【0188】
ここで、時刻Ｔ０５－Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
【0189】
ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ－ＶＷ［１，１］＋ＶＸ［１］－Ｖｔｈ）２ （Ｅ７）
【0190】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１－ＩＭＣ［１，１］，０増加する。
【0191】
また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
【0192】
ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］－Ｖｔｈ）２ （Ｅ８）
【0193】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１－ＩＭＣｒｅｆ［１］，０増加する。
【0194】
また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
【0195】
ＩＣｒｅｆ－ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，０ （Ｅ９）
【0196】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
【0197】
ＩＣ－ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１ （Ｅ１０）
【0198】
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
【0199】
ΔＩα＝Ｉα，０－Ｉα，１＝２ｋＶＷ［１，１］ＶＸ［１］ （Ｅ１１）
【0200】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
【0201】
その後、時刻Ｔ０６－Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４－Ｔ０５と同様になる。
【0202】
次に、時刻Ｔ０７－Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
【0203】
ここで、時刻Ｔ０７－Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
【0204】
ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ－ＶＷ［２，１］＋ＶＸ［２］－Ｖｔｈ）２ （Ｅ１２）
【0205】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１－ＩＭＣ［２，１］，０増加する。
【0206】
また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
【0207】
ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］－Ｖｔｈ）２ （Ｅ１３）
【0208】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１－ＩＭＣｒｅｆ［２］，０増加する。
【0209】
また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
【0210】
ＩＣｒｅｆ－ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１ （Ｅ１４）
【0211】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
【0212】
ＩＣ－ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２ （Ｅ１５）
【0213】
そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【0214】
ΔＩα＝Ｉα，０－Ｉα，２＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］） （Ｅ１６）
【0215】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【0216】
その後、時刻Ｔ０８－Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４－Ｔ０５と同様になる。
【0217】
式（Ｅ９）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
【0218】
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
【0219】
ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］ （Ｅ１７）
【0220】
また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
【0221】
以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図１２に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
【0222】
半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１０（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
【0223】
なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
【0224】
以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１２に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路を提供することができる。
【0225】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0226】
（実施の形態３）
本実施の形態では、画素１６５の構成例について説明する。画素１６５は、画素回路５３４および表示素子を有する。
本実施の形態では、画素１６５の構成例について説明する。画素１６５は、画素回路５３４および表示素子を有する。
【0227】
３つの画素１６５を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素１６５は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素１６５で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
【0228】
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素１６５を加えて、４つの画素１６５をまとめて１つの画素として機能させてもよい。白色光を制御する画素１６５を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素１６５を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
【0229】
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示部１６０を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示部１６０を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示部１６０を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示部１６０を実現することも可能である。
【0230】
【0231】
〔発光表示装置用画素回路の一例〕
図１５（Ａ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図１５（Ａ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
図１５（Ａ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図１５（Ａ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
【0232】
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４にＯＳトランジスタを用いることができる。特に、トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【0233】
トランジスタ４６１のソースおよびドレインの一方は、配線ＳＬ＿ｊ（配線ＳＬＡ＿ｊまたは配線ＳＬＢ＿ｊ）に電気的に接続される。さらに、トランジスタ４６１のゲートは、配線ＧＬ＿ｉ（配線ＧＬＡ＿ｉまたは配線ＧＬＢ＿ｉ）に電気的に接続される。配線ＳＬ＿ｊからはビデオ信号が供給される。
【0234】
トランジスタ４６１は、ノード４６５へのビデオ信号の書き込みを制御する機能を有する。
【0235】
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソースおよびドレインの他方は、ノード４６５に電気的に接続される。
【0236】
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。
【0237】
トランジスタ４６８のソースおよびドレインの一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲートは、ノード４６５に電気的に接続される。
【0238】
トランジスタ４６４のソースおよびドレインの一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲートは、配線ＧＬ＿ｉに電気的に接続される。
【0239】
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。
【0240】
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
【0241】
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【0242】
図１５（Ａ）の画素回路５３４を有する表示部１６０では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素１６５を順次選択し、トランジスタ４６１、およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
【0243】
ノード４６５にデータが書き込まれた画素１６５は、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【0244】
また、図１６（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図１６（Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、バックゲートがノード４６７と常に同じ電位となる。
【0245】
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４の少なくとも一つに、上記実施の形態に示したトランジスタを用いることができる。
【0246】
〔液晶表示装置用画素回路の一例〕
図１５（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図１５（Ｂ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
図１５（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図１５（Ｂ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【0247】
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定される。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、後述する容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一方に、画素１６５毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方はノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれるデータにより配向状態が設定される。
【0248】
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
【0249】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【0250】
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【0251】
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【0252】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【0253】
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソースおよびドレインの一方は、配線ＳＬ＿ｊに電気的に接続され、他方はノード４６６に電気的に接続される。トランジスタ４６１のゲートは、配線ＧＬ＿ｉに電気的に接続される。配線ＳＬ＿ｊからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６へのビデオ信号の書き込みを制御する機能を有する。
【0254】
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノード４６６に書き込まれたデータを保持する保持容量としての機能を有する。
【0255】
例えば、図１５（Ｂ）の画素回路５３４を有する表示部１６０では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジスタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
【0256】
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
【0257】
また、図１６（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジスタを用いてもよい。図１６（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
【0258】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0259】
（実施の形態４）
本実施の形態では、表示素子として液晶素子を用いた表示部１６０の構成例と、表示素子としてＥＬ素子を用いた表示部１６０の構成例について説明する。図１７（Ａ）において、第１の基板４００１上に設けられた表示領域１１３を囲むようにして、シール材４００５が設けられ、表示領域１１３がシール材４００５および第２の基板４００６によって封止されている。
本実施の形態では、表示素子として液晶素子を用いた表示部１６０の構成例と、表示素子としてＥＬ素子を用いた表示部１６０の構成例について説明する。図１７（Ａ）において、第１の基板４００１上に設けられた表示領域１１３を囲むようにして、シール材４００５が設けられ、表示領域１１３がシール材４００５および第２の基板４００６によって封止されている。
【0260】
図１７（Ａ）では、データドライバ１１１ａ、データドライバ１１１ｂ、ゲートドライバ１１２ａ、およびゲートドライバ１１２ｂは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。データドライバ１１１ａおよびデータドライバ１１１ｂは、上記実施の形態に示した駆動回路５１１（信号線駆動回路）と同様に機能する。ゲートドライバ１１２ａおよびゲートドライバ１１２ｂは、上記実施の形態に示した駆動回路５２１ａ、駆動回路５２１ｂ（走査線駆動回路）と同様に機能する。
【0261】
ゲートドライバ１１２ａ、ゲートドライバ１１２ｂ、データドライバ１１１ａ、およびデータドライバ１１１ｂに与えられる各種信号および電位は、ＦＰＣ４０１８を介して供給される。
【0262】
ゲートドライバ１１２ａおよびゲートドライバ１１２ｂが有する集積回路４０４２は、表示領域１１３に選択信号を供給する機能を有する。表示領域１１３は、上記実施の形態に示した表示領域５３１と同様に機能する。データドライバ１１１ａおよびデータドライバ１１１ｂが有する集積回路４０４２は、表示領域１１３にビデオ信号を供給する機能を有する。集積回路４０４２は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）法によって第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。
【0263】
なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。
【0264】
図１７（Ｂ）は、データドライバ１１１ａおよびデータドライバ１１１ｂに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、上記実施の形態に示したトランジスタを用いて、駆動回路の一部または全体を表示領域１１３と同じ基板上に一体形成して、システムオンパネルを形成することができる。
【0265】
図１７（Ｂ）では、ゲートドライバ１１２ａおよびゲートドライバ１１２ｂを、表示領域１１３と同じ基板上に形成する例を示している。駆動回路を表示領域１１３内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
【0266】
また、図１７（Ｂ）では、第１の基板４００１上に設けられた表示領域１１３と、ゲートドライバ１１２ａおよびゲートドライバ１１２ｂと、を囲むようにして、シール材４００５が設けられている。また表示領域１１３、ゲートドライバ１１２ａ、およびゲートドライバ１１２ｂの上に第２の基板４００６が設けられている。よって、表示領域１１３、ゲートドライバ１１２ａ、およびゲートドライバ１１２ｂは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
【0267】
また図１７（Ｂ）では、データドライバ１１１ａおよびデータドライバ１１１ｂを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。ゲートドライバを別途形成して実装しても良いし、データドライバの一部またはゲートドライバの一部を別途形成して実装しても良い。
【0268】
また、表示部１６０は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【0269】
また第１の基板上に設けられた表示部およびゲートドライバは、トランジスタを複数有している。
【0270】
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
【0271】
図１８（Ａ）および図１８（Ｂ）は、図１７（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面図である。図１８（Ａ）および図１８（Ｂ）に示す表示部１６０は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１８（Ａ）および図１８（Ｂ）では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
【0272】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
【0273】
また、第１の基板４００１上に設けられた表示領域１１３とゲートドライバ１１２ａは、トランジスタを複数有しており、図１８（Ａ）、および図１８（Ｂ）では、表示領域１１３に含まれるトランジスタ４０１０、およびゲートドライバ１１２ａに含まれるトランジスタ４０１１を例示している。なお、図１８（Ａ）および図１８（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示している。
【0274】
【0275】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。
【0276】
また、図１８（Ａ）および図１８（Ｂ）に示す表示部１６０は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。
【0277】
一般に、表示部１６０の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【0278】
表示領域１１３に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１８（Ａ）は、表示素子として液晶素子を用いた表示部１６０の一例である。図１８（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【0279】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
【0280】
また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【0281】
図１８（Ａ）に示す表示部１６０では、基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
【0282】
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
【0283】
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。
【0284】
また、図１８（Ａ）および図１８（Ｂ）に示す表示部１６０は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。
【0285】
また、表示部１６０に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【0286】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【0287】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【0288】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【0289】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【0290】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【0291】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【0292】
図１８（Ｂ）は、表示素子として発光素子を用いた表示部１６０の一例である。表示素子である発光素子４５１３は、表示領域１１３に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
【0293】
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0294】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0295】
発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などに変化させることができる。
【0296】
カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
【0297】
なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
【0298】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【0299】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【0300】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【0301】
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0302】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【0303】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
【0304】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0305】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【0306】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
【0307】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【0308】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0309】
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置１００などに用いることができるトランジスタの一例について、図面を用いて説明する。
本実施の形態では、本発明の一態様の表示装置１００などに用いることができるトランジスタの一例について、図面を用いて説明する。
【0310】
本発明の一態様の表示装置１００などは、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。例えば、プレーナ型のトランジスタを用いてもよいし、スタガ型のトランジスタを用いてもよい。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
【0311】
〔ボトムゲート型トランジスタ〕
図１９（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ３１０の断面図である。図１９（Ａ１）において、トランジスタ３１０は基板３７１上に形成されている。また、トランジスタ３１０は、基板３７１上に絶縁層３７２を介して電極３２２を有する。また、電極３２２上に絶縁層３２６を介して半導体層３２４を有する。電極３２２はゲート電極として機能できる。絶縁層３２６はゲート絶縁層として機能できる。
図１９（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ３１０の断面図である。図１９（Ａ１）において、トランジスタ３１０は基板３７１上に形成されている。また、トランジスタ３１０は、基板３７１上に絶縁層３７２を介して電極３２２を有する。また、電極３２２上に絶縁層３２６を介して半導体層３２４を有する。電極３２２はゲート電極として機能できる。絶縁層３２６はゲート絶縁層として機能できる。
【0312】
また、半導体層３２４のチャネル形成領域上に絶縁層３２７を有する。また、半導体層３２４の一部と接して、絶縁層３２６上に電極３４４ａおよび電極３４４ｂを有する。電極３４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極３４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極３４４ａの一部、および電極３４４ｂの一部は、絶縁層３２７上に形成される。
【0313】
絶縁層３２７は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層３２７を設けることで、電極３４４ａおよび電極３４４ｂの形成時に生じる半導体層３２４の露出を防ぐことができる。よって、電極３４４ａおよび電極３４４ｂの形成時に、半導体層３２４のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【0314】
また、トランジスタ３１０は、電極３４４ａ、電極３４４ｂおよび絶縁層３２７上に絶縁層３２８を有し、絶縁層３２８の上に絶縁層３２９を有する。
【0315】
半導体層３２４にシリコンなどの半導体を用いる場合は、半導体層３２４と電極３４４ａの間、および半導体層３２４と電極３４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
【0316】
絶縁層３２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層３２９を省略することもできる。
【0317】
図１９（Ａ２）に示すトランジスタ３１１は、絶縁層３２９上にバックゲート電極として機能できる電極３２３を有する点が、トランジスタ３１０と異なる。電極３２３は、電極３２２と同様の材料および方法で形成することができる。
【0318】
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【0319】
電極３２２および電極３２３は、どちらもゲート電極として機能することができる。よって、絶縁層３２６、絶縁層３２８、および絶縁層３２９は、それぞれがゲート絶縁層として機能することができる。なお、電極３２３は、絶縁層３２８と絶縁層３２９の間に設けてもよい。
【0320】
なお、電極３２２または電極３２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ３１１において、電極３２３を「ゲート電極」と言う場合、電極３２２を「バックゲート電極」と言う。また、電極３２３を「ゲート電極」として用いる場合は、トランジスタ３１１をトップゲート型のトランジスタの一種と考えることができる。また、電極３２２および電極３２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
【0321】
半導体層３２４を挟んで電極３２２および電極３２３を設けることで、更には、電極３２２および電極３２３を同電位とすることで、半導体層３２４においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ３１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
【0322】
したがって、トランジスタ３１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ３１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【0323】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
【0324】
ゲート電極とバックゲート電極は、それぞれが外部からの電界を遮蔽する機能を有するため、トランジスタの上方および下方に生じる荷電粒子等の電荷が半導体層のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電圧を印加するＮＧＢＴ（Ｎｅｇａｔｉｖｅ Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験（「ＮＢＴ」または「ＮＢＴＳ」ともいう。）の劣化が抑制される。また、ゲート電極とバックゲート電極は、ドレイン電極から生じる電界が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、ゲート電極およびバックゲート電極に電位が供給されている場合において顕著に生じる。
【0325】
また、バックゲート電極を有するトランジスタは、ゲートに正の電圧を印加するＰＧＢＴ（Ｐｏｓｉｔｉｖｅ Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験（「ＰＢＴ」または「ＰＢＴＳ」ともいう。）前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【0326】
なお、ＮＧＢＴおよびＰＧＢＴなどのＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【0327】
また、ゲート電極およびバックゲート電極を有し、且つ両者を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタ間における電気特性のばらつきも同時に低減される。
【0328】
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【0329】
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
【0330】
図１９（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ３２０の断面図を示す。トランジスタ３２０は、トランジスタ３１０とほぼ同様の構造を有しているが、絶縁層３２７が半導体層３２４を覆っている点が異なる。また、半導体層３２４と重なる絶縁層３２７の一部を選択的に除去して形成した開口部において、半導体層３２４と電極３４４ａが電気的に接続している。また、半導体層３２４と重なる絶縁層３２７の一部を選択的に除去して形成した他の開口部において、半導体層３２４と電極３４４ｂが電気的に接続している。絶縁層３２７の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
【0331】
図１９（Ｂ２）に示すトランジスタ３２１は、絶縁層３２９上にバックゲート電極として機能できる電極３２３を有する点が、トランジスタ３２０と異なる。
【0332】
絶縁層３２７を設けることで、電極３４４ａおよび電極３４４ｂの形成時に生じる半導体層３２４の露出を防ぐことができる。よって、電極３４４ａおよび電極３４４ｂの形成時に半導体層３２４の薄膜化を防ぐことができる。
【0333】
また、トランジスタ３２０およびトランジスタ３２１は、トランジスタ３１０およびトランジスタ３１１よりも、電極３４４ａと電極３２２の間の距離と、電極３４４ｂと電極３２２の間の距離が長くなる。よって、電極３４４ａと電極３２２の間に生じる寄生容量を小さくすることができる。また、電極３４４ｂと電極３２２の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
【0334】
図１９（Ｃ１）に示すトランジスタ３２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ３２５は、絶縁層３２７を用いずに電極３４４ａおよび電極３４４ｂを形成する。このため、電極３４４ａおよび電極３４４ｂの形成時に露出する半導体層３２４の一部がエッチングされる場合がある。一方、絶縁層３２７を設けないため、トランジスタの生産性を高めることができる。
【0335】
図１９（Ｃ２）に示すトランジスタ３２６は、絶縁層３２９上にバックゲート電極として機能できる電極３２３を有する点が、トランジスタ３２５と異なる。
【0336】
〔トップゲート型トランジスタ〕
図２０（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ３３０の断面図を示す。トランジスタ３３０は、絶縁層３７２の上に半導体層３２４を有し、半導体層３２４および絶縁層３７２上に、半導体層３２４の一部に接する電極３４４ａ、および半導体層３２４の一部に接する電極３４４ｂを有し、半導体層３２４、電極３４４ａ、および電極３４４ｂ上に絶縁層３２６を有し、絶縁層３２６上に電極３２２を有する。
図２０（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ３３０の断面図を示す。トランジスタ３３０は、絶縁層３７２の上に半導体層３２４を有し、半導体層３２４および絶縁層３７２上に、半導体層３２４の一部に接する電極３４４ａ、および半導体層３２４の一部に接する電極３４４ｂを有し、半導体層３２４、電極３４４ａ、および電極３４４ｂ上に絶縁層３２６を有し、絶縁層３２６上に電極３２２を有する。
【0337】
トランジスタ３３０は、電極３２２および電極３４４ａ、並びに、電極３２２および電極３４４ｂが重ならないため、電極３２２および電極３４４ａの間に生じる寄生容量、並びに、電極３２２および電極３４４ｂの間に生じる寄生容量を小さくすることができる。また、電極３２２を形成した後に、電極３２２をマスクとして用いて不純物２５５を半導体層３２４に導入することで、半導体層３２４中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図２０（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【0338】
なお、不純物２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
【0339】
不純物２５５としては、例えば、第１３族元素または第１５族元素のうち、少なくとも一種類の元素を用いることができる。また、半導体層３２４に酸化物半導体を用いる場合は、不純物２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
【0340】
図２０（Ａ２）に示すトランジスタ３３１は、電極３２３および絶縁層２２７を有する点がトランジスタ３３０と異なる。トランジスタ３３１は、絶縁層３７２の上に形成された電極３２３を有し、電極３２３上に形成された絶縁層２２７を有する。電極３２３は、バックゲート電極として機能することができる。よって、絶縁層２２７は、ゲート絶縁層として機能することができる。絶縁層２２７は、絶縁層３２６と同様の材料および方法により形成することができる。
【0341】
トランジスタ３１１と同様に、トランジスタ３３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ３３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【0342】
図２０（Ｂ１）に例示するトランジスタ３４０は、トップゲート型のトランジスタの１つである。トランジスタ３４０は、電極３４４ａおよび電極３４４ｂを形成した後に半導体層３２４を形成する点が、トランジスタ３３０と異なる。また、図２０（Ｂ２）に例示するトランジスタ３４１は、電極３２３および絶縁層２２７を有する点が、トランジスタ３４０と異なる。トランジスタ３４０およびトランジスタ３４１において、半導体層３２４の一部は電極３４４ａ上に形成され、半導体層３２４の他の一部は電極３４４ｂ上に形成される。
【0343】
トランジスタ３１１と同様に、トランジスタ３４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ３４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【0344】
図２１（Ａ１）に例示するトランジスタ３４２は、トップゲート型のトランジスタの１つである。トランジスタ３４２は、絶縁層３２９を形成した後に電極３４４ａおよび電極３４４ｂを形成する点がトランジスタ３３０やトランジスタ３４０と異なる。電極３４４ａおよび電極３４４ｂは、絶縁層３２８および絶縁層３２９に形成した開口部において半導体層３２４と電気的に接続する。
【0345】
また、電極３２２と重ならない絶縁層３２６の一部を除去し、電極３２２と残りの絶縁層３２６をマスクとして用いて不純物２５５を半導体層３２４に導入することで、半導体層３２４中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図２１（Ａ３）参照）。トランジスタ３４２は、絶縁層３２６が電極３２２の端部を越えて延伸する領域を有する。不純物２５５を半導体層３２４に導入する際に、半導体層３２４の絶縁層３２６を介して不純物２５５が導入された領域の不純物濃度は、絶縁層３２６を介さずに不純物２５５が導入された領域よりも小さくなる。よって半導体層３２４は、電極３２２と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
【0346】
図２１（Ａ２）に示すトランジスタ３４３は、電極３２３を有する点がトランジスタ３４２と異なる。トランジスタ３４３は、基板３７１の上に形成された電極３２３を有し、絶縁層３７２を介して半導体層３２４と重なる。電極３２３は、バックゲート電極として機能することができる。
【0347】
また、図２１（Ｂ１）に示すトランジスタ３４４および図２１（Ｂ２）に示すトランジスタ３４５のように、電極３２２と重ならない領域の絶縁層３２６を全て除去してもよい。また、図２１（Ｃ１）に示すトランジスタ３４６および図２１（Ｃ２）に示すトランジスタ３４７のように、絶縁層３２６を残してもよい。
【0348】
トランジスタ３４２乃至トランジスタ３４７も、電極３２２を形成した後に、電極３２２をマスクとして用いて不純物２５５を半導体層３２４に導入することで、半導体層３２４中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【0349】
［基板］
基板に用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、半導体基板、可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
基板に用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、半導体基板、可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
【0350】
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
【0351】
また、基板として、例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を用いることができる。これにより、大型の表示装置を作製することができる。また、基板が大型化されることで、１枚の基板からより多くの表示装置を生産でき、生産コストを削減することができる。
【0352】
なお、表示部１６０の可撓性を高めるため、基板として可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
【0353】
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバーなどを用いることができる。
【0354】
基板として上記材料を用いることにより、軽量な表示装置を提供することができる。また、基板として上記材料を用いることにより、衝撃に強い表示装置を提供することができる。また、基板として上記材料を用いることにより、破損しにくい表示装置を提供することができる。
【0355】
基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【0356】
［導電層］
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる導電性材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電性材料の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる導電性材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電性材料の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
【0357】
また、導電性材料として、Ｃｕ－Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金で形成した層は、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。また、導電性材料として、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の元素を含むアルミニウム合金を用いてもよい。
【0358】
また、導電層に用いることのできる導電性材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの、酸素を有する導電性材料を用いることもできる。また、窒化チタン、窒化タンタル、窒化タングステンなどの、窒素を含む導電性材料を用いることもできる。また、導電層を酸素を有する導電性材料、窒素を含む導電性材料、前述した金属元素を含む材料を適宜組み合わせた積層構造とすることもできる。
【0359】
例えば、導電層をシリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を積層する三層構造としてもよい。
【0360】
また、上記の導電性材料で形成される導電層を複数積層して用いてもよい。例えば、導電層を前述した金属元素を含む材料と酸素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造としてもよい。
【0361】
例えば、導電層を、インジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層上に、銅を含む導電層を積層し、さらにその上にインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層を積層する三層構造としてもよい。この場合、銅を含む導電層の側面もインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層で覆うことが好ましい。また、例えば、導電層としてインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層を複数積層して用いてもよい。
【0362】
［絶縁層］
各絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
各絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【0363】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【0364】
特に絶縁層３７２および絶縁層３２９は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。不純物が透過しにくい絶縁性材料の一例として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
【0365】
絶縁層３７２に不純物が透過しにくい絶縁性材料を用いることで、基板３７１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層３２９に不純物が透過しにくい絶縁性材料を用いることで、絶縁層３２９よりも上側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【0366】
また、絶縁層として平坦化層として機能できる絶縁層を用いてもよい。平坦化層として機能できる絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層してもよい。
【0367】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【0368】
また、絶縁層などの表面にＣＭＰ処理を行なってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
【0369】
［半導体層］
トランジスタの半導体層に用いる半導体材料としては、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。
トランジスタの半導体層に用いる半導体材料としては、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。
【0370】
また、例えば、トランジスタの半導体層に用いる半導体材料として、シリコンや、ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、金属酸化物、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【0371】
例えば、トランジスタに用いる半導体材料として、非晶質シリコン（アモルファスシリコン）を用いることができる。特に、非晶質シリコンは、量産性に優れ、大きな面積の基板に設けることも容易である。なお、一般に、トランジスタに用いる非晶質シリコンは水素を多く含む。このため、水素を多く含む非晶質シリコンを「水素化アモルファスシリコン」または「ａ－Ｓｉ：Ｈ」と言う場合がある。また、アモルファスシリコンは、多結晶シリコンよりも低温で形成できるため、作製工程中の最高温度を下げることができる。よって、基板、導電層、および絶縁層などに、耐熱性の低い材料を用いることができる。
【0372】
また、トランジスタに用いる半導体材料として、微結晶シリコン、多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
【0373】
また、トランジスタに用いる半導体材料として、金属酸化物の一種である酸化物半導体を用いることができる。代表的には、インジウムを含む酸化物半導体などを用いることができる。酸化物半導体は、アモルファスシリコンよりも高い電界効果移動度と高い信頼性が実現できる。また、酸化物半導体は量産性に優れ、大きな面積の基板に設けることも容易である。
【0374】
また、金属酸化物の一種である酸化物半導体はシリコンよりもバンドギャップが広く、キャリア密度が低いため、トランジスタの半導体層に用いることが好ましい。トランジスタの半導体層に酸化物半導体を用いると、トランジスタのオフ状態におけるソースとドレインの間に流れる電流を低減できるため好ましい。
【0375】
金属酸化物の一種である酸化物半導体は、エネルギーギャップが２ｅＶ以上であることが好ましく、２．５ｅＶ以上であることがより好ましく、３ｅＶ以上であることがさらに好ましい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【0376】
金属酸化物の一種である酸化物半導体は、例えば少なくともインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される材料を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【0377】
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
【0378】
半導体層を構成する金属酸化物として、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いることができる。
【0379】
なお、ここで、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【0380】
［各層の形成方法］
絶縁層、半導体層、電極や配線を形成するための導電層などは、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層成膜（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いてもよい。
絶縁層、半導体層、電極や配線を形成するための導電層などは、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層成膜（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いてもよい。
【0381】
また、表示装置を構成する絶縁層、半導体層、電極や配線を形成するための導電層などは、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成してもよい。
【0382】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【0383】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【0384】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【0385】
表示装置を構成する層（薄膜）を加工する際には、フォトリソグラフィ法等を用いて加工することができる。または、遮蔽マスクを用いた成膜方法により、島状の層を形成してもよい。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより層を加工してもよい。フォトリソグラフィ法としては、加工したい層（薄膜）上にレジストマスクを形成して、レジストマスクをマスクとして用いて、当該層（薄膜）の一部を選択的に除去し、その後レジストマスクを除去する方法と、感光性を有する層を成膜した後に、露光、現像を行って、当該層を所望の形状に加工する方法と、がある。
【0386】
フォトリソグラフィ法において光を用いる場合、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外光やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【0387】
層（薄膜）の除去（エッチング）には、ドライエッチング法、ウエットエッチング法、サンドブラスト法などを用いることができる。また、これらのエッチング方法を組み合わせて用いてもよい。
【0388】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0389】
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置などに用いることができるＯＳトランジスタの構成例について説明する。
本実施の形態では、本発明の一態様の表示装置などに用いることができるＯＳトランジスタの構成例について説明する。
【0390】
＜トランジスタの構成例＞
図２２（Ａ）は、トランジスタの構成例を示す上面図である。図２２（Ｂ）は、図２２（Ａ）のＸ１－Ｘ２線断面図であり、図２２（Ｃ）はＹ１－Ｙ２線断面図である。ここでは、Ｘ１－Ｘ２線の方向をチャネル長方向と、Ｙ１－Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２２（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図２２（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２２（Ａ）では、一部の構成要素が省略されている。
図２２（Ａ）は、トランジスタの構成例を示す上面図である。図２２（Ｂ）は、図２２（Ａ）のＸ１－Ｘ２線断面図であり、図２２（Ｃ）はＹ１－Ｙ２線断面図である。ここでは、Ｘ１－Ｘ２線の方向をチャネル長方向と、Ｙ１－Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２２（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図２２（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２２（Ａ）では、一部の構成要素が省略されている。
【0391】
本発明の一態様に係る半導体装置は、絶縁層８１２乃至絶縁層８２０、金属酸化物膜８２１乃至金属酸化物膜８２４、導電層８５０（導電層８５０ａおよび導電層８５０ｂ）乃至導電層８５３（導電層８５３ａおよび導電層８５３ｂ）を有する。トランジスタ８０１は絶縁表面に形成される。図２２では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。
【0392】
なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【0393】
導電層８５０は、トランジスタ８０１のゲート電極として機能する領域を有する。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３は、バックゲート電極として機能する領域を有する。絶縁層８１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としての機能を有する。
【0394】
金属酸化物膜８２１乃至金属酸化物膜８２４をまとめて酸化物層８３０と呼ぶ。図２２（Ｂ）、図２２（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル形成領域は酸化物層８３０のうち主に金属酸化物膜８２２に形成される。
【0395】
金属酸化物膜８２４は、金属酸化物膜８２１乃至金属酸化物膜８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２３と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。
【0396】
導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１および金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、金属酸化物膜８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。
【0397】
絶縁層８１１乃至絶縁層８１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至絶縁層８１８はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層８１１乃至絶縁層８１８を構成する層は、複数の絶縁材料を含んでいてもよい。
【0398】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
【0399】
酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。トランジスタ８０１の信頼性および電気的特性を向上することができる。
【0400】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０分子／ｃｍ３以上であることがより好ましい。
【0401】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。
【0402】
酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至絶縁層８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至絶縁層８１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【0403】
上掲の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【0404】
トランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることができる。トランジスタ８０１の信頼性、電気的特性を向上できる。
【0405】
例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、絶縁層８１２、絶縁層８１４の少なくとも１つをバリア層として機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【0406】
絶縁層８１１乃至絶縁層８１８の構成例を記す。この例では、絶縁層８１１、絶縁層８１２、絶縁層８１５、絶縁層８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至絶縁層８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層８１４乃至絶縁層８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。
【0407】
導電層８５０乃至導電層８５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【0408】
導電層８５０乃至導電層８５３の構成例を記す。導電層８５０は窒化タンタル、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタルとタングステンの積層である。
【0409】
トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜８２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【0410】
酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ８０１を実現できる。
【0411】
金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｚｎ－Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４は、それぞれ、Ｇａ酸化物で形成することができる。
【0412】
金属酸化物膜８２２と金属酸化物膜８２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１の界面には、界面準位が形成されにくくなり、トランジスタ８０１の閾値電圧等の電気的特性のばらつきを低減することができる。
【0413】
金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。
【0414】
金属酸化物膜８２１乃至金属酸化物膜８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６、絶縁層８１７から離れた位置に設けられた金属酸化物膜８２２にチャネルを形成することができる。
【0415】
例えば、Ｉｎ－Ｍ－Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ－Ｍ－Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【0416】
そのため、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、金属酸化物膜８２３を形成する。例えば、Ｉｎ－Ｍ－Ｚｎ酸化物で、金属酸化物膜８２１乃至金属酸化物膜８２３を形成する場合、金属酸化物膜８２２のＩｎの含有率を金属酸化物膜８２１、金属酸化物膜８２３のＩｎの含有率よりも高くする。Ｉｎ－Ｍ－Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【0417】
例えば、金属酸化物膜８２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、金属酸化物膜８２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ－Ｍ－Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【0418】
トランジスタ８０１に安定した電気的特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
【0419】
例えば、酸化物層８３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。
【0420】
酸化物層８３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜８２２のアルカリ土類金属の濃度についても同様である。
【0421】
酸化物層８３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【0422】
上掲した酸化物層８３０の不純物濃度は、ＳＩＭＳにより得られる値である。
【0423】
金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜８２２中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜８２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。
【0424】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜８２２にチャネル形成領域が設けられるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。
【0425】
なお、金属酸化物膜８２２は、導電層８５１又は導電層８５２と接する領域においては、ｎ型化された領域８２２ｎを有していてもよい。領域８２２ｎは、金属酸化物膜８２２中の酸素が導電層８５１又は導電層８５２に引き抜かれる、又は、導電層８５１又は導電層８５２に含まれる導電材料が金属酸化物膜８２２中の元素と結合する、などの現象によって形成される。領域８２２ｎが形成されることにより、導電層８５１又は導電層８５２と金属酸化物膜８２２との接触抵抗を低減することができる。
【0426】
図２２は、酸化物層８３０が４層構造の例であるが、これに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０の任意の層の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至金属酸化物膜８２４と同様の金属酸化物膜を１層又は複数を設けることができる。
【0427】
【0428】
図２３中、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。
【0429】
図２５の縦軸は、エネルギー（Ｅｎｅｒｇｙ）の大きさを示している。ここで、真空準位（ｖａｃｕｕｍ ｌｅｖｅｌ）と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【0430】
絶縁層８１６、絶縁層８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、およびＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい）。
【0431】
金属酸化物膜８２２は、金属酸化物膜８２１、金属酸化物膜８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、および金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【0432】
トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が大きい金属酸化物膜８２２に主にチャネルが形成される。
【0433】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【0434】
また、金属酸化物膜８２１と金属酸化物膜８２２との間には金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。
【0435】
このようなエネルギーバンド構造を有する酸化物層８３０において、電子は主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１６との界面に、又は、金属酸化物膜８２４と絶縁層８１７との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。
【0436】
また、図２３に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、および金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、金属酸化物膜８２４があることにより、金属酸化物膜８２２をトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅから遠ざけることができる。
【0437】
なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。
【0438】
トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気的特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅとの差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。
【0439】
なお、トランジスタ８０１はバックゲート電極を有さない構造とすることもできる。
【0440】
＜積層構造の例＞
次に、ＯＳトランジスタと他のトランジスタの積層によって構成される半導体装置の構造について説明する。
次に、ＯＳトランジスタと他のトランジスタの積層によって構成される半導体装置の構造について説明する。
【0441】
図２４に、Ｓｉトランジスタであるトランジスタ８３１と、ＯＳトランジスタであるトランジスタ８３２と、容量素子８３３と、が積層された半導体装置８６０の積層構造の例を示す。
【0442】
半導体装置８６０は、ＣＭＯＳ層８７１、配線層Ｗ１乃至Ｗ５、トランジスタ層８７２、配線層Ｗ６、Ｗ７の積層で構成されている。
【0443】
ＣＭＯＳ層８７１には、トランジスタ８３１が設けられている。トランジスタ８３１のチャネル形成領域は、単結晶シリコンウエハ８７０に設けられている。トランジスタ８３１のゲート電極８７３は、配線層Ｗ１乃至Ｗ５を介して、容量素子８３３の一方の電極８７５と接続されている。
【0444】
トランジスタ層８７２には、トランジスタ８３２が設けられている。図２４では、トランジスタ８３２がトランジスタ８０１（図２２）と同様の構造を有する。トランジスタ８３２のソース又はドレインの一方に相当する電極８７４は、容量素子８３３の一方の電極８７５と接続されている。なお、図２４には、トランジスタ８３２がバックゲート電極を配線層Ｗ５に有する場合を例示している。また、配線層Ｗ６には、容量素子８３３が設けられている。
【0445】
以上のように、ＯＳトランジスタとその他の素子を積層することにより、回路の面積を縮小することができる。
【0446】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0447】
（実施の形態７）
本実施の形態では、本発明の一態様の表示装置を適用可能な電子機器について、図２５を用いて説明する。
本実施の形態では、本発明の一態様の表示装置を適用可能な電子機器について、図２５を用いて説明する。
【0448】
図２５を用いて電子機器の一例について説明する。本発明の一態様によれば、大型化および／または高精細化された表示装置であっても、良好な表示品位、高い視認性を実現できる。そのため、テレビジョン装置、デジタルサイネージ、携帯型の電子機器、装着型の電子機器（ウェアラブル機器）、および電子書籍端末、などに好適に用いることができる。また、ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）機器やＡＲ（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）機器などにも好適に用いることができる。
【0449】
本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
【0450】
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
【0451】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【0452】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【0453】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
【0454】
さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能等を有することができる。さらに、受像部を有する電子機器においては、静止画または動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部または電子機器に内蔵）に保存する機能、撮影した画像を表示部に表示する機能等を有することができる。なお、本発明の一態様の電子機器が有する機能はこれらに限定されず、様々な機能を有することができる。
【0455】
図２５（Ａ）に、テレビジョン装置１８１０を示す。テレビジョン装置１８１０は、表示部１８１１、筐体１８１２、スピーカ１８１３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
【0456】
またテレビジョン装置１８１０は、リモコン操作機１８１４により、操作することができる。
【0457】
テレビジョン装置１８１０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像および音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ～３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ～３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部１８３１に表示させることができる。例えば、４Ｋ、８Ｋ、１６Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
【0458】
また、インターネットやＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｗｉ－Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部１８３１に表示する画像を生成する構成としてもよい。このとき、テレビジョン装置１８１０にチューナを有さなくてもよい。
【0459】
図２５（Ｂ）は円柱状の柱１８２２に取り付けられたデジタルサイネージ１８２０を示している。デジタルサイネージ１８２０は、表示部１８２１を有する。
【0460】
表示部１８２１が広いほど、一度に提供できる情報量を増やすことができる。また、表示部１８２１が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
【0461】
表示部１８２１にタッチパネルを適用することで、表示部１８２１に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
【0462】
図２５（Ｃ）はノート型のパーソナルコンピュータ１８３０を示している。パーソナルコンピュータ１８３０は、表示部１８３１、筐体１８３２、タッチパッド１８３３、接続ポート１８３４等を有する。
【0463】
タッチパッド１８３３は、ポインティングデバイスや、ペンタブレット等の入力手段として機能し、指やスタイラス等で操作することができる。
【0464】
また、タッチパッド１８３３には表示素子が組み込まれている。図２５（Ｃ）に示すように、タッチパッド１８３３の表面に入力キー１８３５を表示することで、タッチパッド１８３３をキーボードとして使用することができる。このとき、入力キー１８３５に触れた際に、振動により触感を実現するため、振動モジュールがタッチパッド１８３３に組み込まれていてもよい。
【0465】
図２５（Ｄ）に携帯情報端末の一例を示す。図２５（Ｄ）に示す携帯情報端末１８４０は、筐体１８４１、表示部１８４２、操作ボタン１８４３、外部接続ポート１８４４、スピーカ１８４５、マイク１８４６、カメラ１８４７等を有する。
【0466】
表示部１８４２に、本発明の一態様の表示装置を備える。
【0467】
携帯情報端末１８４０は、表示部１８４２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部１８４２に触れることで行うことができる。
【0468】
また、操作ボタン１８４３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部１８４２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【0469】
また、携帯情報端末１８４０の内部に、ジャイロセンサまたは加速度センサ等の検出装置を設けることで、携帯情報端末１８４０の向き（縦か横か）を判断して、表示部１８４２の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部１８４２を触れること、操作ボタン１８４３の操作、またはマイク１８４６を用いた音声入力等により行うこともできる。
【0470】
携帯情報端末１８４０は、例えば、電話機、手帳または情報閲覧装置等から選ばれた一つまたは複数の機能を有する。具体的には、スマートフォンとして用いることができる。携帯情報端末１８４０は、例えば、移動電話、電子メール、文章閲覧および作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。
【0471】
図２５（Ｅ）、（Ｆ）に、携帯情報端末１８５０の一例を示す。携帯情報端末１８５０は、筐体１８５１、筐体１８５２、表示部１８５３、表示部１８５４、およびヒンジ部１８５５等を有する。
【0472】
筐体１８５１と筐体１８５２は、ヒンジ部１８５５で連結されている。携帯情報端末１８５０は、図２５（Ｅ）に示すように折り畳んだ状態から、図２５（Ｆ）に示すように筐体１８５１と筐体１８５２を開くことができる。
【0473】
例えば表示部１８５３および表示部１８５４に、文書情報を表示することが可能であり、電子書籍端末としても用いることができる。また、表示部１８５３および表示部１８５４に静止画像や動画像を表示することもできる。
【0474】
このように、携帯情報端末１８５０は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。
【0475】
なお、筐体１８５１および筐体１８５２には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。
【0476】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0477】
１００：表示装置、１０１：筐体、１０２：スタンド、１０３：筐体スイッチ、１０５：バスライン、１１０：制御部、１１３：表示領域、１２０：記憶部、１３０：演算部、１３１：ニューラルネットワーク、１４０：入出力部、１５０：通信部、１６０：表示部、１６１：表示領域、１６２：表示領域、１６５：画素
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】