特許 7563038 半導体装置の電源配線構造および半導体装置の電源配線レイアウト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-30

(45)【発行日】2024-10-08

(54)【発明の名称】半導体装置の電源配線構造および半導体装置の電源配線レイアウト方法

(51)【国際特許分類】

   H01L 21/82 20060101AFI20241001BHJP

   G06F 30/30 20200101ALI20241001BHJP

   G06F 30/32 20200101ALI20241001BHJP

   G06F 30/33 20200101ALI20241001BHJP

   H01L 21/3205 20060101ALI20241001BHJP

   H01L 21/768 20060101ALI20241001BHJP

   H01L 23/522 20060101ALI20241001BHJP

   H01L 23/12 20060101ALI20241001BHJP

【ＦＩ】

H01L21/82 L

G06F30/30

G06F30/32

G06F30/33

H01L21/88 Z

H01L23/12 501P

【請求項の数】 7

(21)【出願番号】P 2020136899

(22)【出願日】2020-08-14

(65)【公開番号】P2022032746

(43)【公開日】2022-02-25

【審査請求日】2023-07-14

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】小野寺 充

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２０１４－１８６７３４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／００３９１５４（ＵＳ，Ａ１）

【文献】特開２００６－３３９２５２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２４４８９１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２３／１２

Ｇ０６Ｆ ３０／３０

Ｇ０６Ｆ ３０／３２

Ｇ０６Ｆ ３０／３３

(57)【特許請求の範囲】

【請求項1】

第１の電源配線層に設けられたメッシュ状の第１の電源配線と、
前記第１の電源配線上に位置する再配線層において、前記第１の電源配線の一部の配線領域に対向して設けられ前記第１の電源配線に接続される第２の電源配線と、
前記第１の電源配線層の下側に位置する第２の電源配線層に設けられた第３の電源配線と、を有し、
前記第１の電源配線は、ビアを介して前記第３の電源配線に接続され、
前記第１の電源配線層と前記第２の電源配線層との間において、前記配線領域の周囲に位置する第１の領域に設けられる前記ビアの密度は、前記第１の領域以外の領域に設けられる前記ビアの密度より高い、
半導体装置の電源配線構造。

【請求項2】

前記第１の電源配線層と前記第２の電源配線層との間において、前記第１の領域の周囲に位置する第２の領域に設けられる前記ビアの密度は、前記第２の領域以外の領域に設けられる前記ビアの密度より低い、
請求項１に記載の半導体装置の電源配線構造。

【請求項3】

前記第１の領域および前記第２の領域は、前記配線領域の周囲に環状に設けられる、
請求項２に記載の半導体装置の電源配線構造。

【請求項4】

第１の電源配線層に設けられたメッシュ状の第１の電源配線を有する半導体装置の電源配線レイアウト方法であって、
前記第１の電源配線を流れる電源電流の変動により電圧降下が発生する配線領域をシミュレーションにより検出し、
前記第１の電源配線上に位置する再配線層において、前記電圧降下が発生する前記配線領域に対向して、前記第１の電源配線に接続される第２の電源配線を配置し、
前記第１の電源配線と、前記第１の電源配線層の下側に位置する第２の電源配線層に設けられる第３の電源配線とを相互に接続するビアを配置し、
前記第１の電源配線層と前記第２の電源配線層との間において、前記配線領域の周囲に位置する第１の領域に設けられる前記ビアの密度を、前記第１の領域以外の領域に設けられる前記ビアの密度より高く設定する、
半導体装置の電源配線レイアウト方法。

【請求項5】

前記電圧降下の発生を検出するシミュレーションおよび前記第２の電源配線の配置は、メッシュ状の前記第１の電源配線を有し、かつ、前記第２の電源配線を有さない半導体装置の動作試験で動作不良が発生した場合に実施される、
請求項４に記載の半導体装置の電源配線レイアウト方法。

【請求項6】

前記第１の電源配線層と前記第２の電源配線層との間において、前記第１の領域の周囲に位置する第２の領域に設けられる前記ビアの密度を、前記第２の領域以外に設けられる前記ビアの密度より低く設定する、
請求項４または請求項５に記載の半導体装置の電源配線レイアウト方法。

【請求項7】

前記第１の領域および前記第２の領域を、前記配線領域の周囲に環状に設定する、
請求項６に記載の半導体装置の電源配線レイアウト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の電源配線構造および半導体装置の電源配線レイアウト方法に関する。

【背景技術】

【0002】

半導体装置において、レイアウト設計段階でのシミュレーションに基づいて電圧降下の度合が所定の閾値を超える領域を抽出し、抽出した領域の電源配線および電源配線の接続点を追加することで、電圧降下を軽減させるレイアウト手法が提案されている。また、半導体装置において、メッシュ状にレイアウトされた電源配線の接続点である複数のノードの電圧値に基づいて、最大のＩＲドロップ違反のノードに流れ込む電流経路の抵抗値を変更することで、ＩＲドロップ違反を解消するレイアウト手法が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００４－１３９１８１号公報

【文献】特開２０１１－２０４０８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来、半導体装置において電圧降下による動作不良等の問題が発生しないように、レイアウト設計段階でのシミュレーションに基づいて電源配線層に電源配線を追加し、電源抵抗を下げることが行われている。しかしながら、半導体装置の動作周波数は、年々高くなる傾向にあり、電圧降下による問題が発生しやすくなってきている。

【0005】

このため、レイアウト設計時に電圧降下の検証を実施しているにもかかわらず、半導体装置の試作品の動作試験において、電圧降下による不具合が明らかになる場合がある。半導体装置の試作品で電圧降下による不具合が発生した場合、例えば、デカップリング容量を追加するなど、半導体基板のレイアウト層からレイアウト設計をやり直す必要がある。半導体基板からレイアウト設計をやり直す場合、試作コストおよび試作期間が増加するため、設計コストが増加してしまう。

【0006】

本発明は、上記の点に鑑みてなされたもので、設計コストの増加を抑えて半導体装置内での局所的な電圧降下を軽減することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様では、半導体装置の電源配線構造は、第１の電源配線層に設けられたメッシュ状の第１の電源配線と、前記第１の電源配線上に位置する再配線層において、前記第１の電源配線の一部の配線領域に対向して設けられ前記第１の電源配線に接続される第２の電源配線と、前記第１の電源配線層の下側に位置する第２の電源配線層に設けられた第３の電源配線と、を有し、前記第１の電源配線は、ビアを介して前記第３の電源配線に接続され、前記第１の電源配線層と前記第２の電源配線層との間において、前記配線領域の周囲に位置する第１の領域に設けられる前記ビアの密度は、前記第１の領域以外の領域に設けられる前記ビアの密度より高い。

【0008】

本発明の別の態様では、第１の電源配線層に設けられたメッシュ状の第１の電源配線を有する半導体装置の電源配線レイアウト方法であって、前記第１の電源配線を流れる電源電流の変動により電圧降下が発生する配線領域をシミュレーションにより検出し、前記第１の電源配線上に位置する再配線層において、前記電圧降下が発生する前記配線領域に対向して、前記第１の電源配線に接続される第２の電源配線を配置する。

【発明の効果】

【0009】

開示の技術によれば、設計コストの増加を抑えて半導体装置内での局所的な電圧降下を軽減することができる。

【図面の簡単な説明】

【0010】

【図1】第１の実施形態における半導体装置の電源配線構造の一例を示す概要図である。

【図2】図１の電源配線構造を有する半導体装置の電源配線レイアウトの一例を示す部分斜視図である。

【図3】図２の電源配線構造の抵抗ネットリストの一例を示す概要図である。

【図4】図１の電源配線構造において、電源配線とパッドとの接続の一例を示す説明図である。

【図5】図１の電源配線構造を有する半導体装置の断面構造の一例を示す部分断面図である。

【図6】図１の電源配線構造を有する半導体装置のパッケージ構造の一例を示す断面図である。

【図7】図１の電源配線構造に最適化する前の試作段階の半導体装置の電源配線構造の一例を示す説明図である。

【図8】図７の電源配線構造を有する半導体装置の電源配線レイアウトの一例を示す部分斜視図である。

【図9】図７の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す三次元グラフである。

【図10】図７の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す二次元グラフである。

【図11】図７の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す三次元グラフである。

【図12】図７の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す二次元グラフである。

【図13】図７の電源配線構造を有する半導体装置の動的電圧降下の時間変化のシミュレーション結果を示す波形図である。

【図14】図１の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す三次元グラフである。

【図15】図１の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す二次元グラフである。

【図16】図１の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す三次元グラフである。

【図17】図１の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す二次元グラフである。

【図18】図１の電源配線構造を有する半導体装置の動的電圧降下の時間変化のシミュレーション結果を示す波形図である。

【図19】図１の電源配線構造を有する半導体装置を設計するレイアウト設計ツールの一例を示すブロック図である。

【図20】図１の電源配線構造を有する半導体装置の設計の流れの一例を示す処理フロー図である。

【図21】図２０のステップＳ４０の動作の一例を示す処理フロー図である。

【図22】第２の実施形態における半導体装置の電源配線構造の一例を示す概要図である。

【図23】第３の実施形態における半導体装置の電源配線構造の一例を示す概要図である。

【図24】他の半導体装置の電源配線構造の一例（比較例）を示す概要図である。

【図25】図２４の電源配線構造を有する半導体装置の電源配線レイアウトの一例を示す部分斜視図である。

【図26】図２５の電源配線構造の抵抗ネットリストの一例を示す概要図である。

【図27】図２４の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す三次元グラフである。

【図28】図２４の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果を示す二次元グラフである。

【図29】図２４の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す三次元グラフである。

【図30】図２４の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果を示す二次元グラフである。

【図31】図２４の電源配線構造を有する半導体装置の動的電圧降下の時間変化のシミュレーション結果を示す波形図である。

【発明を実施するための形態】

【0011】

以下、図面を用いて実施形態を説明する。

【0012】

（第１の実施形態）
図１は、第１の実施形態における半導体装置の電源配線構造の一例を示す。図１に示す電源配線構造を有する半導体装置１００は、例えば、ＳｏＣ（System on a Chip）、ＡＳＳＰ（Application Specific Standard Product）、ＡＳＩＣ（Application Specific Integrated Circuit）またはプロセッサ等の大規模集積回路であり、数百ＭＨｚ以上のクロック周波数で動作する。図１は、半導体装置１００を断面方向から見た場合の電源配線構造を示しており、図１の下側が半導体チップの裏面（半導体基板）側であり、図１の上側が半導体チップの表面側である。

【0013】

例えば、半導体装置１００は、複数の電源配線層ＰＬ（ＰＬ７、ＰＬ６、ＰＬ５、...）および再配線層ＲＤＬを有する。また、半導体装置１００は、互いに隣接する再配線層ＲＤＬ、ＰＬの間に絶縁層ＩＬ（ＩＬ７、ＩＬ６、ＩＬ５、ＩＬ４、...）を有する。再配線層ＲＤＬには、電源配線ＲＷが配置され、各電源配線層ＰＬには、電源配線ＲＷ（ＰＷ７、ＰＷ６、ＰＷ５、ＰＷ４、...）が配置される。電源配線層ＰＬ７は、第１の電源配線層の一例であり、電源配線層ＰＬ６は、第２の電源配線層の一例である。

【0014】

各絶縁層ＩＬには、絶縁層ＩＬを介して対向する２つの電源配線ＰＷ（またはＲＷ）を相互に接続するビアＶＩＡが配置される。電源配線層ＰＬ７に配置される電源電圧ＶＤＤ用の電源配線ＰＷ７は、第１の電源配線の一例である。再配線層ＲＤＬに配置される電源配線ＲＷは、第２の電源配線層の一例である。電源配線層ＰＬ６に配置される電源電圧ＶＤＤ用の電源配線ＰＷ６は、第３の電源配線の一例である。

【0015】

電源配線層ＰＬ７、ＰＬ５には、図１の横方向に延びる電源配線ＰＷ７、ＰＷ５がそれぞれ配置される。電源配線ＰＷ７、ＰＷ５は、図１の奥行き方向に所定の間隔を置いてそれぞれ配置される。電源配線層ＰＬ６、ＰＬ４には、図１の奥行き方向に延びる電源配線ＰＷ６、ＰＷ４が配置される。電源配線ＰＷ６、ＰＷ４は、図１の横方向に所定の間隔を置いて配置される。そして、互いに隣接する２つの電源配線層ＰＬに配置され、互いに交差する電源配線ＰＷにより、メッシュ状の電源配線構造が形成される。

【0016】

図１では、電源配線ＰＷ７、ＰＷ５、ＲＷは、実線、抵抗記号および黒点で示され、電源配線ＰＷ６、ＰＷ４は、黒点で示される。各絶縁層ＩＬ７―ＩＬ５に配置されるビアＶＩＡは、実線と抵抗記号で示される。各電源配線ＰＷ（ＰＬＷ－ＰＬＷ）の抵抗値と、ビアＶＩＡの数およびビアＶＩＡの配置箇所は、レイアウト設計時に使用するレイアウト設計ツールにより設定される。なお、図１では、電源配線層ＰＬ４より半導体基板側の電源配線層ＰＬの記載は省略される。

【0017】

実際の半導体装置１００では、各電源配線層ＰＬには、電源電圧ＶＤＤの供給用の電源配線ＰＷと、接地電圧ＶＳＳの供給用の電源配線ＰＷとが配置されるが、図１では、電源電圧ＶＤＤの供給用の電源配線ＰＷのみを示す。再配線層ＲＤＬには、電源電圧ＶＤＤの供給用の電源配線ＲＷのみが配置される。また、実際には、互いに隣接する２つ電源配線層ＰＬの間に、信号線が配置される図示しない信号配線層と、接地線が配置される図示しない電源配線層とが設けられる。

【0018】

なお、各電源配線層ＰＬに、電源電圧ＶＤＤ用の電源配線ＰＷまたは接地電圧ＶＳＳ用の電源配線ＰＷの一方が配置される場合、各電源配線層ＰＬには、互いに交差するメッシュ状の電源配線ＰＷが形成されてもよい。

【0019】

この実施形態では、再配線層ＲＤＬに配置される電源配線ＲＷは、電源配線層ＰＬ７、ＰＬ６にメッシュ状に配置される電源配線ＰＷ７、ＰＬ６の一部の配線領域Ａ１上に局所的に設けられる。再配線層ＲＤＬに配置される電源配線ＲＷは、絶縁層ＩＬ７に配置される複数のビアＶＩＡを介して電源配線ＰＷ７に並列に接続される。これにより、配線領域Ａ１での電源配線ＰＷ７の配線抵抗を局所的に減少させることができる。また、電源配線ＰＷ６は、絶縁層ＩＬ６の複数のビアＶＩＡを介して電源配線層ＰＬ７の電源配線に接続される。これにより、配線領域Ａ１での電源配線ＰＷ６の配線抵抗を局所的に減少させることができる。

【0020】

例えば、配線領域Ａ１は、再配線層ＲＤＬおよび絶縁層ＩＬ７を有さない半導体装置の試作後の電気的評価で、想定以上の動的電圧降下（ＤＶＤ：Dynamic Voltage Drop）が発生した箇所である。想定以上の動的電圧降下が発生した箇所に局所的に電源配線ＲＷを設け、ビアＶＩＡを介して電源配線ＲＷを電源配線ＰＷ７に接続することで、最小限の配線層および絶縁層のフォトマスク（レチクル）の追加により、動的電圧降下を軽減することができる。

【0021】

この際、既にレイアウト設計済みの電源配線層ＰＬ７より下のレイアウト層は、変更しなくてよい。このため、半導体装置の再設計に掛かるコストの増加を抑えることができる。例えば、半導体装置の再設計に掛かるコストとして、再設計に掛かる時間、再設計により改版または新規に作成されるフォトマスク（レチクル）、および再設計した半導体装置の製造コスト等がある。

【0022】

図２は、図１の電源配線構造を有する半導体装置１００の電源配線レイアウトの一例を示す。各電源配線ＰＷ７は、図２の左下から右上に向けて配線され、図２の上側と下型とにそれぞれ並ぶパッドＰＡＤに接続される。電源配線ＰＷ６は、図２左側から右側に向けて配線され、図２の左側と右側とにそれぞれ並ぶパッドＰＡＤに接続される。

【0023】

電源配線層ＰＬ７には、電源電圧ＶＤＤ用と接地電圧ＶＳＳ用の電源配線ＰＷ７が交互に配置される。電源配線層ＰＬ６には、電源電圧ＶＤＤ用と接地電圧ＶＳＳ用の電源配線ＰＷ６が交互に配置される。このため、半導体装置１００の外周部には、電源電圧ＶＤＤ用のパッドＰＡＤと接地電圧ＶＳＳ用のパッドＰＡＤとが交互に配置される。

【0024】

図２に示す例では、電源配線ＲＷは、半導体装置１００のほぼ中央に配置される。すなわち、半導体装置１００を製造する前の試作品において、想定以上の動的電圧降下が発生した箇所である図１に示した配線領域Ａ１は、半導体チップのほぼ中央に位置する。ただし、電源配線ＲＷは半導体チップのほぼ中央に限定されるものではない。

【0025】

図３は、図２の電源配線構造の抵抗ネットリストの一例を示す。図３に示す例では、電源配線ＰＷ７は、一点鎖線で示され、電源配線ＰＷ６は、実線で示される。電源配線ＰＷ５は、二点鎖線で示され、電源配線ＰＷ４は、破線で示される。

【0026】

電源配線ＲＷと、電源配線ＲＷを電源配線ＰＷ７に接続するビアＶＩＡは、太い実線で示される。電源配線ＰＷ、ＲＷの抵抗成分およびビアＶＩＡの抵抗成分は、楕円で示される。電源配線ＲＷを電源配線ＰＷ７に接続するビアＶＩＡの抵抗成分は、斜線を付した楕円で示される。

【0027】

複数の電源配線層ＰＬに電源配線ＰＷをメッシュ状に配置することで、電源配線ＰＷの抵抗値を半導体チップ内で均等にすることができる。但し、半導体チップ上に配置される回路は、動作頻度等に応じて単位時間あたりのトランジスタの充放電電流量が異なる。このため、各回路が必要とする動的な電流量は回路毎に異なり、各電源配線ＰＷに流すべき電流量は、電源配線ＰＷの位置により異なる。この実施形態では、再配線層ＲＤＬに電源配線ＲＷを局所的に配置することで、各電源配線ＰＷに流すべき電流量の不足を補うことができる。

【0028】

図４は、図１の電源配線構造において、電源配線ＰＷ７、ＰＷ６とパッドＰＡＤとの接続の一例を示す。なお、図４のパッドＰＡＤの数は、図２と相違している。電源電圧ＶＤＤ用の電源配線ＰＷ７、ＰＷ６は、交差部分に配置されるビアＶＩＡを介して相互に接続される。同様に、接地電圧ＶＳＳ用の電源配線ＰＷ７、ＰＷ６は、交差部分に配置されるビアＶＩＡを介して相互に接続される。これにより、電源電圧ＶＤＤ用の電源配線ＰＷ７、ＰＷ６および接地電圧ＶＳＳ用の電源配線ＰＷ７、ＰＷ６は、それぞれメッシュ状の構造を有する。

【0029】

メッシュ状の電源配線構造により、半導体装置１００内に配置されるトランジスタを含む回路の各々には、一定量の電源が供給可能である。しかしながら、回路の機能および動作状況により、トランジスタの充放電電流が異なるため、半導体装置１００内の位置に依存して、電源電圧ＶＤＤ用の電源配線ＰＷの電圧降下量が異なる。半導体装置１００のクロック周波数が高いほど、動的電圧降下が大きくなりやすい。

【0030】

図５は、図１の電源配線構造を有する半導体装置１００の断面構造の一例を示す。半導体装置１００は、金線等が接続されるパッドＰＡＤ（ＷＢ）を介して半導体装置１００の外部から供給される電源電圧ＶＤＤを、半導体装置１００の内部に伝達するためのアルミニウム配線ＡＬを有する。アルミニウム配線ＡＬは、ビアＶＩＡを介して電源配線ＰＷに接続され、ビア用のパッドＰＡＤ（ＶＩＡ）を介して再配線層ＲＤＬの電源配線ＲＷに接続される。例えば、パッドＰＡＤの材質は、アルミニウムであり、電源配線ＲＷ、ＰＷおよびビアＶＩＡの材質は、銅である。

【0031】

これにより、再配線層ＲＤＬの電源配線ＲＷは、電源配線ＰＷ７に接続される。そして、パッドＰＡＤ（ＷＢ）に供給される電源電圧ＶＤＤは、トランジスタのゲートＧＴおよびトランジスタのドレイン（図示しない半導体基板の拡散層）等に供給される。

【0032】

半導体装置１００の表面は、パッドＰＡＤ（ＷＢ）の配置領域を除き、ポリイミド膜ＰＩ２で覆われる。また、アルミニウム配線ＡＬ上は、パッドＰＡＤ（ＷＢ）、ＰＡＤ（ＶＩＡ）を除き、パッシベーション膜ＰＳで覆われる。パッシベーション膜ＰＳと電源配線ＲＷおよびポリイミド膜ＰＩ２との間には、ポリイミド膜ＰＩ１が形成される。

【0033】

図６は、図１の電源配線構造を有する半導体装置１００のパッケージ構造の一例を示す。例えば、半導体装置１００（半導体チップ）は、ＢＧＡ（Ball Grid Array）パッケージＰＫＧに収納される。セラミック基板ＢＲＤ等に接着された半導体装置１００は、ボンディングワイヤＢＷを介してセラミック基板ＢＲＤ等の裏面に設けられるはんだボールＳＢに接続される。なお、半導体装置１００が搭載されたＢＧＡパッケージＰＫＧ全体が半導体装置１００と称されてもよい。

【0034】

図７は、図１の電源配線構造に最適化する前の試作段階の半導体装置１００Ｓの電源配線構造の一例を示す。図７に示す試作段階の半導体装置１００Ｓは、図１の再配線層ＲＤＬおよび絶縁層ＩＬ７を有していないことを除き、図１の半導体装置１００の電源配線構造と同様である。

【0035】

破線の円で示す領域は、図１に示した配線領域Ａ１に対応しており、半導体装置１００Ｓの試作後の電気的特性の評価（動作試験を含む）において、電源配線ＰＷで想定以上の動的電圧降下が発生した箇所を示す。動的電圧降下は、発生箇所に対応する半導体基板上に設けられたトランジスタの充放電電流量が多い場合に発生しやすい。動的電圧降下の発生により、トランジスタへの電源電流の供給量が不足すると、動作マージンが減少するため、半導体装置１００Ｓの動作試験は、フェイルする場合がある。

【0036】

図８は、図７の電源配線構造を有する半導体装置の電源配線レイアウトの一例を示す。図８は、図２に示した電源配線ＲＷを有していないことを除き、図１と同様である。

【0037】

図９および図１０は、図７の電源配線構造を有する半導体装置１００Ｓの負荷変動のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図９および図１０において、Ｘ方向およびＹ方向で示す矩形の領域は、半導体装置１００Ｓの回路領域に対応する。個々の回路領域において、回路の動作率が高いほど、例えば、トランジスタのドレインに接続される負荷からの電流が急激に増加しやすいことを示す。

【0038】

図１１および図１２は、図７の電源配線構造を有する半導体装置１００Ｓの動的電圧降下のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図９および図１０と同様に、Ｘ方向およびＹ方向で示す矩形の領域は、半導体装置１００Ｓの回路領域に対応する。動的電圧降下ＤＶＤが大きい回路領域は、図９および図１０で示した負荷が急変しやすい回路領域とほぼ対応する。

【0039】

図１３は、図７の電源配線構造を有する半導体装置１００Ｓの動的電圧降下の時間変化のシミュレーション結果を示す。図１３に示す波形の符号ｖ：ｎｅｔは、図１２のＸ方向およびＹ方向で示される領域内において互いに異なる位置を示す。

【0040】

図１４および図１５は、図１の電源配線構造を有する半導体装置１００の負荷変動のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図１４および図１５は、図９および図１０に対応する。

【0041】

この実施形態では、図１から図３に示したように、動的電圧降下ＤＶＤが他より大きい回路領域に対応する再配線層ＲＤＬに局所的に電源配線ＲＷを配置する。これにより、図９および図１０に示した負荷が急変しやすい回路領域に供給する電源電流の供給経路を増やすことができる。この結果、負荷が急変しやすい回路領域に供給する電源電流を増加させることができ、負荷の急変を軽減することができる。

【0042】

図１６および図１７は、図１の電源配線構造を有する半導体装置１００の動的電圧降下のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図１６および図１７は、図１１および図１２に対応する。

【0043】

図１６では、動的電圧降下ＤＶＤが、図１１および図１２に示した動的電圧降下ＤＶＤが大きい回路領域での動的電圧降下ＤＶＤを軽減することができる。このため、試作した半導体装置１００Ｓの動作マージンの不足を、半導体装置１００では解消することができる。換言すれば、再配線層ＲＤＬに電源配線ＲＷを局所的に配置することで、動的電圧降下ＤＶＤを軽減することができ、所望の動作マージンを有する半導体装置１００を製造することができる。

【0044】

図１８は、図１の電源配線構造を有する半導体装置１００の動的電圧降下の時間変化のシミュレーション結果を示す。図１８は、図１３に対応する。図１８では、半導体装置１００の動作中に、動的電圧降下ＤＶＤが継続的に軽減されることが分かる。

【0045】

図１９は、図１の電源配線構造を有する半導体装置１００を設計するレイアウト設計ツールの一例を示す。図１９では、試作された半導体装置１００Ｓを再設計して半導体装置１００のレイアウトデータを生成する電源配線変更ツール２００について説明する。

【0046】

電源配線変更ツール２００は、電源配線レイアウトツール２１０と負荷急変解析ツール２２０とを含む。電源配線レイアウトツール２１０は、試作品の半導体装置１００Ｓのレイアウトデータ１０、半導体装置１００Ｓ、１００のネットリスト２０、半導体装置１００Ｓの負荷急変情報３０および電源配線ライブラリ４０を入力する。そして、電源配線レイアウトツール２１０は、図７に示した電源配線構造を図１に示した電源配線構造に変更する。

【0047】

ネットリスト２０は、回路情報であり、試作品の半導体装置１００Ｓと変更後の半導体装置１００とで共通である。負荷急変情報は、図９から図１３に示したシミュレーション結果を含む。電源配線ライブラリ４０は、再配線層ＲＤＬに配置する電源配線ＲＷの情報と、電源配線ＲＷを電源配線ＰＷ７に接続するビアＶＩＡの情報とをライブラリとして含んでいる。

【0048】

負荷急変解析ツール２２０は、電源配線ＲＷを含む電源配線網の急負荷変動を解析し、図１４から図１８のシミュレーション結果等を出力する。電源配線レイアウトツール２１０は、負荷急変解析ツール２２０でのシミュレーション結果に基づいて、動的電圧降下ＤＶＤが所定量以下に収まるまで、電源配線ＲＷの見直しと負荷急変解析ツール２２０による解析とを繰り返す。

【0049】

そして、電源配線変更ツール２００は、半導体装置１００Ｓの電源配線構造を変更した半導体装置１００のレイアウトデータ５０と、負荷急変解析ツール２２０による解析結果である負荷急変解析ログ６０とを出力する。

【0050】

図２０は、図１の電源配線構造を有する半導体装置１００の設計の流れの一例を示す。図２０は、半導体装置１００の電源配線レイアウト方法の一例を示す。まず、ステップＳ２０において、半導体装置１００の論理設計および回路設計が実施される。次に、ステップＳ２２において、半導体装置１００のレイアウト設計を実施する前に、論理シミュレーションおよび回路シミュレーションが実施され、回路の動作タイミングおよび消費電力等が確認される。

【0051】

次に、ステップＳ２４において、半導体装置１００のトランジスタおよび配線等をレイアウトする配置、配線処理が実施される。次に、ステップＳ２６において、電源電圧ＶＤＤの電圧降下のシミュレーションと負荷急変解析とが実施される。次に、ステップＳ２８において、ステップＳ２４で実施した配置、配線処理がレイアウトルールを満たしているかを検証する物理設計検証が実施される。

【0052】

次に、ステップＳ３０において、半導体装置１００のレイアウト設計後に、レイアウトに基づく配線負荷等を考慮したシミュレーションが実施され、回路の動作タイミングおよび消費電力等が確認される。そして、半導体装置１００の試作品１００Ｓのレイアウトデータ１０（図１９）が生成される。

【0053】

次に、ステップＳ３２において、試作品１００Ｓの各レイアウト層のマスクデータ（レチクルデータ）が作成される。次に、ステップＳ３４において、作成したフォトマスク（レチクル）を使用して、試作品１００Ｓが製造される。次に、ステップＳ３６において、製造された試作品１００Ｓの動作試験が実施され、電気的特性の評価（動作不良の有無の判定）が実施される。

【0054】

次に、ステップＳ３８において、電気的特性の評価において、急負荷変動があると判定された場合（動作不良の発生）、ステップＳ４０が実施される。例えば、ステップＳ３６で実施されるシミュレーションにおいて、図９から図１３に示したグラフが得られた場合、急負荷変動があると判定されてもよい。一方、急負荷変動がないと判定された場合、試作品１００Ｓのフォトマスク（レチクル）を使用して量産品を製造することを決定し、図２０に示す処理が終了される。

【0055】

ステップＳ４０において、図１９の電源配線変更ツール２００を使用して、電源配線変更処理が実施される。ステップＳ４０では、図７に示した試作品１００Ｓの電源配線構造が、図１に示した半導体装置１００の電源配線構造に変更される。そして、図１の電源配線構造を有する半導体装置１００のレイアウトデータ５０（図１９）が生成される。ステップＳ４０で実施される電源配線変更処理の例は、図２１で説明される。

【0056】

次に、ステップＳ４２において、半導体装置１００の各層のマスクデータ（レチクルデータ）が作成される。次に、ステップＳ４４において、作成したフォトマスク（レチクル）を使用して、半導体装置１００が製造される。次に、ステップＳ４６において、製造された半導体装置１００の電気的特性の評価が実施され、図２０に示す処理が終了される。

【0057】

図２１は、図２０のステップＳ４０の動作の一例を示す。まず、ステップＳ４０２において、電源配線変更ツール２００は、図１９に示した試作品１００Ｓのレイアウトデータ１０、ネットリスト２０および負荷急変情報等のデータを入力する。次に、ステップＳ４０４において、負荷急変解析ツール２２０は、図９から図１３で説明した負荷急変解析を実施する。なお、図２０のステップＳ３６において、図９から図１３で説明した負荷急変解析が実施されている場合、ステップＳ４０４は省略されてもよい。

【0058】

次に、ステップＳ４０６において、電源配線変更ツール２００は、ステップＳ４０４での負荷急変解析の結果に基づいて、再配線層ＲＤＬの電源配線ＲＷおよび絶縁層ＩＬ７のビアＶＩＡの配置箇所を決定する。例えば、電源配線変更ツール２００は、図９および図１０に示した負荷が急変しやすい領域（図１の配線領域Ａ１）に、電源配線ＲＷおよびビアＶＩＡを配置することを決定する。あるいは、電源配線変更ツール２００は、図１１および図１２に示した動的電圧降下ＤＶＤが発生しやすい領域（図１の配線領域Ａ１）に、電源配線ＲＷおよびビアＶＩＡを配置することを決定する。

【0059】

次に、ステップＳ４０８において、電源配線レイアウトツール２１０は、ステップＳ４０６で決定した配置箇所に応じて、電源配線ＲＷおよびビアＶＩＡの配置データを作成する。なお、ステップＳ４０８で作成される配置データは、再配線層ＲＤＬおよび絶縁層ＩＬ７のデータのみであり、電源配線層ＰＬより半導体基板側の層のデータは変更されない。このため、半導体装置１００Ｓの試作で使用したフォトマスクを、変更することなく半導体装置１００の製造に使用することができる。

【0060】

次に、ステップＳ４１０において、負荷急変解析ツール２２０は、ステップＳ４０８で追加した電源配線ＲＷおよびビアＶＩＡを含んだ電源配線構造で負荷急変解析を実施する。次に、ステップＳ４１２において、電源配線変更ツール２００は、図２０のステップＳ３８で判定した急負荷変動が解消した場合、図２１に示す処理を終了する。電源配線変更ツール２００は、急負荷変動が解消していない場合、解消するまでステップＳ４０８、Ｓ４１０の処理を繰り返す。例えば、ステップＳ４１０で実施されるシミュレーションにおいて、図１４から図１８に示したグラフが得られた場合、負荷急変解析ツール２２０は、急負荷変動が解消されたと判定する。

【0061】

以上、この実施形態では、試作した半導体装置１００Ｓの電気的特性の評価に基づいて、再配線層ＲＤＬに電源配線ＲＷを局所的に配置して半導体装置１００を製造する。これにより、局所的に発生する動的電圧降下を軽減することができ、所望の動作マージンを有する半導体装置１００を製造することができる。

【0062】

また、電源配線ＰＷおよびトランジスタのレイアウトを変更することなく、半導体装置１００の動作マージンを向上することができる。このため、変更するフォトマスク（レチクル）の数または新規に作成するフォトマスク（レチクル）の数を最小限にすることができる。さらに、半導体装置１００のチップサイズ、パッドＰＡＤの位置、パッドＰＡＤの数の変更が不要である。このため、ＢＧＡパッケージＰＫＧの変更を不要にすることができ、また、ＢＧＡパッケージＰＫＧを搭載する基板の変更を不要にすることができる。この結果、半導体装置１００の再設計に掛かるコストを抑えて動的電圧降下を軽減することができる。

【0063】

また、再配線層ＲＤＬおよび絶縁層ＩＬ７は、試作した半導体装置１００Ｓで想定以上の動的電圧降下が発生した場合にのみ追加される。このため、無駄なレイアウト層が使用されることを抑止することができ、半導体装置１００のコストを最小限にすることができる。

【0064】

（第２の実施形態）
図２２は、第２の実施形態における半導体装置の電源配線構造の一例を示す。図１と同様の要素は、同じ符号を付し、詳細な説明は省略する。図２２に示す半導体装置１００Ａは、配線領域Ａ１の周囲の配線領域Ａ２に、電源配線層ＰＬ７、ＰＬ６間を接続するビアＶ２を有することを除き、図１の電源配線構造と同様である。例えば、配線領域Ａ２は、配線領域Ａ１の周囲に環状に設けられる。例えば、配線領域Ａ１は、図１２の動的電圧降下ＤＶＤが大きい回路領域に対応し、配線領域Ａ２は、図１２の動的電圧降下ＤＶＤが大きい回路領域の周囲の白色の領域に対応する。配線領域Ａ２は、第１の領域の一例である。

【0065】

図２２に示す半導体装置１００Ａでは、電源配線層ＰＬ７、ＰＬ６間において、配線領域Ａ１の周囲に位置する配線領域Ａ２に設けられるビアＶＩＡの密度は、配線領域Ａ２以外の他の領域に設けられるビアＶＩＡの密度より高く設定される。図２２に示す半導体装置１００Ａの設計の流れと、電源配線変更処理に使用する電源配線変更ツール２００は、図１９から図２１と同様である。但し、図２１のステップＳ４０６において、配線領域Ａ１だけでなく、配線領域Ａ２にビアＶＩＡを配置することを決定し、ステップＳ４０８で作成される配置データは、電源配線層ＰＬ７および絶縁層ＩＬ６のデータも追加で作成する。

【0066】

ビアＶＩＡの数を局所的に増やすことで、想定以上の動的電圧降下が発生する箇所に対応する回路への電源電流の供給パスを増やすことができる。この結果、想定以上の動的電圧降下が発生する箇所に対応する回路に供給する電源電流量を増加させることができ、局所的に発生する動的電圧降下を軽減することができる。

【0067】

この実施形態では、再配線層ＲＤＬおよび絶縁層ＩＬ７のフォトマスクの追加と、電源配線層ＰＬ７および絶縁層ＩＬ６のフォトマスクの変更により、局所的に発生する動的電圧降下を軽減することができる。なお、配線領域Ａ２を配線領域Ａ１の周囲に環状に設けることで、より多くのビアＶＩＡを絶縁層ＩＬ６に配置することができる。これにより、想定以上の動的電圧降下が発生する箇所に対応する回路に供給する電源電流量をさらに増加させることができ、動的電圧降下をさらに軽減することができる。

【0068】

（第３の実施形態）
図２３は、第３の実施形態における半導体装置の電源配線構造の一例を示す。図１と同様の要素は、同じ符号を付し、詳細な説明は省略する。図２３に示す半導体装置１００Ｂは、配線領域Ａ２の周囲の配線領域Ａ３に配置されていた、電源配線層ＰＬ７、ＰＬ６間を接続するビアＶＩＡ（破線の楕円）が削除されていることを除き、図２２の電源配線構造と同様である。例えば、配線領域Ａ３は、配線領域Ａ２の周囲に環状に設けられる。例えば、配線領域Ａ３は、図１２の動的電圧降下ＤＶＤが大きい回路領域の周囲の白色の領域（配線領域Ａ２）の外側の黒色の領域に対応する。配線領域Ａ３は、第２の領域の一例である。

【0069】

図２３に示す半導体装置１００Ｂでは、電源配線層ＰＬ７、ＰＬ６間において、配線領域Ａ２の周囲に位置する配線領域Ａ３に設けられるビアＶＩＡの密度は、配線領域Ａ３以外の他の領域に設けられるビアＶＩＡの密度より低く設定される。図２３に示す半導体装置１００Ｂの設計の流れと、電源配線変更処理に使用する電源配線変更ツール２００は、図１９から図２１と同様である。但し、図２１のステップＳ４０６において、配線領域Ａ１、Ａ２にビアＶＩＡを追加するだけでなく、配線領域Ａ３からビアＶＩＡを削除することを決定し、ステップＳ４０８で作成される配置データは、電源配線層ＰＬ７および絶縁層ＩＬ６のデータも追加で作成する。

【0070】

なお、例えば、配線領域Ａ３は、動的電圧降下の発生が想定内の領域であり、ビアＶＩＡの数を減らした後も、動的電圧降下の発生が想定内であることが、図２１のステップＳ４１０の負荷急変解析で確認済みである。

【0071】

ビアＶＩＡの数を局所的に増やした配線領域Ａ２の周囲にビアＶＩＡの数を減らした配線領域Ａ３を設けることで、配線領域Ａ１、Ａ２に並列に配置されるビアＶＩＡの抵抗を低下させ、配線領域Ａ３に並列に配置されるビアＶＩＡの抵抗を上昇させることができる。これにより、配線領域Ａ１、Ａ２に配置されるビアＶＩＡに流れる電源電流を相対的に増加させることができる。この結果、想定以上の動的電圧降下が発生する箇所に対応する回路に供給される電源電流量をさらに増加させることができ、局所的に発生する動的電圧降下を軽減することができる。

【0072】

この実施形態では、再配線層ＲＤＬおよび絶縁層ＩＬ７のフォトマスクの追加と、電源配線層ＰＬ７および絶縁層ＩＬ６のフォトマスクの変更により、局所的に発生する動的電圧降下を軽減することができる。

【0073】

なお、配線領域Ａ３を配線領域Ａ２の周囲に環状に設けることで、配線領域Ａ３からより多くのビアＶＩＡを削減することが可能になる。このため、配線領域Ａ３に並列に配置されるビアＶＩＡの抵抗をさらに上昇させることができ、配線領域Ａ１、Ａ２に配置されるビアＶＩＡに流れる電源電流量をさらに増加させることができる。これにより、想定以上の動的電圧降下が発生する箇所に対応する回路に供給する電源電流量をさらに増加させることができ、動的電圧降下をさらに軽減することができる。

【0074】

図２４は、他の半導体装置の電源配線構造の一例（比較例）を示す。図２４に示す他の半導体装置１０２は、再配線層ＲＤＬの全面に電源配線ＲＷが配置される。そして、電源配線ＲＷ、ＰＬ７間が、電源配線層ＰＬ７、ＰＬ６間を接続するビアＶＩＡの密度と同じ密度のビアＶＩＡで相互に接続される。半導体装置１０２の電源配線層ＰＬ７より半導体基板側の電源配線構造は、図１と同様である。

【0075】

図２５は、図２４の電源配線構造を有する半導体装置１０２の電源配線レイアウトの一例を示す部分斜視図である。図２５は、電源配線ＲＷが半導体装置１０２の全面に配置されることを除き、図１と同様である。

【0076】

図２６は、図２５の電源配線構造の抵抗ネットリストの一例を示す。図２６は、電源配線ＲＷが半導体装置１０２の全面に配置されることを除き、図３と同様である。図２６に示すように、再配線層ＲＤＬにメッシュ状の電源配線ＲＷを配置して電流パスを増やす場合、ブリッジ回路のように電源抵抗が均等に分布する。この場合、電源配線ＰＷの各部分に流れる電流が均等のままになるため、想定以上の動的電圧降下が発生する箇所に対応する回路に供給する電源電流量を増加させることができない。したがって、図２６に示す電源配線構造では、局所的に発生する動的電圧降下を軽減することができない。

【0077】

図２７および図２８は、図２４の電源配線構造を有する半導体装置の負荷変動のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図２７および図２８は、図９および図１０に対応しており、シミュレーション結果は、図９および図１０とほぼ同じである。

【0078】

図２９および図３０は、図２４の電源配線構造を有する半導体装置の動的電圧降下のシミュレーション結果（三次元グラフと二次元グラフ）を示す。図２９および図３０は、図１１および図１２に対応しており、シミュレーション結果は、図１１および図１２とほぼ同じである。

【0079】

図３１は、図２４の電源配線構造を有する半導体装置の動的電圧降下の時間変化のシミュレーション結果を示す。図３１は、図１３に対応しており、シミュレーション結果は、図１３とほぼ同じである。

【0080】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0081】

１０ レイアウトデータ
２０ ネットリスト
３０ 負荷急変情報
４０ 電源配線ライブラリ
５０ レイアウトデータ
６０ 負荷急変解析ログ
１００、１００Ａ、１００Ｂ、１００Ｓ、１０２ 半導体装置
２００ 電源配線変更ツール
２１０ 電源配線レイアウトツール
２２０ 負荷急変解析ツール
Ａ１、Ａ２、Ａ３ 配線領域
ＡＬ アルミニウム配線
ＢＷ ボンディングワイヤ
ＧＴ ゲート
ＩＬ（ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７） 絶縁層
ＰＡＤ パッド
ＰＩ１、ＰＩ２ポリイミド膜
ＰＫＧ ＢＧＡパッケージ
ＰＬ（ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７） 電源配線層
ＰＳ パッシベーション膜
ＰＷ（ＰＷ４、ＰＷ５、ＰＷ６、ＰＷ７） 電源配線
ＲＤＬ 電源配線層
ＲＷ 電源配線
ＳＢ はんだボール
ＶＤＤ 電源電圧
ビア Ｖ２
ビア ＶＩＡ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】