特許 7563136 画像分割回路及び電気光学装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-30

(45)【発行日】2024-10-08

(54)【発明の名称】画像分割回路及び電気光学装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20241001BHJP

   H04N 5/66 20060101ALI20241001BHJP

【ＦＩ】

G09G3/20 633P

G09G3/20 611F

G09G3/20 612K

G09G3/20 612T

G09G3/20 621A

G09G3/20 621E

G09G3/20 631M

H04N5/66 B

【請求項の数】 10

(21)【出願番号】P 2020195825

(22)【出願日】2020-11-26

(65)【公開番号】P2022084155

(43)【公開日】2022-06-07

【審査請求日】2023-10-05

(73)【特許権者】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】秋葉 泰俊

【審査官】西田 光宏

(56)【参考文献】

【文献】特開２０１０－１９７６９３（ＪＰ，Ａ）

【文献】特開２００４－２９４９７３（ＪＰ，Ａ）

【文献】特開２００８－１７０４６８（ＪＰ，Ａ）

【文献】特開２００９－２１７１１７（ＪＰ，Ａ）

【文献】特開２００２－２７８４９２（ＪＰ，Ａ）

【文献】特開２００７－１８３５４２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１８６３５９（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２０１６－０１４１２０４（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ １／１３３

Ｇ０９Ｆ ９／００－９／４６

Ｇ０９Ｇ ３／００－３／３８

Ｈ０４Ｎ ５／６６－５／７４

(57)【特許請求の範囲】

【請求項1】

水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される
入力インターフェース回路と、
前記入力画像データを、第１～第ｎチャネル用の第１～第ｎ出力画像データに分割する
画像データ分割回路と、
前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有する出力
インターフェース回路と、
を含み、
前記ｎは３以上の整数であり、前記ＨＴは前記ｎの整数倍ではなく、
前記第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整
数）は、
前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の少
なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像データ
を、出力し、
前記第ｉチャネル用出力回路は、
前記第ｉチャネルにおけるブランキング期間を含めた総画素数の時間平均が（ＨＴ×Ｖ
Ｔ）／ｎとなるように、前記第ｉチャネルにおける前記水平総画素数又は前記垂直総ライ
ン数の少なくとも一方が可変に調整された前記第ｉ出力画像データを出力することを特徴
とする画像分割回路。

【請求項2】

請求項１において、
前記入力インターフェース回路は、
前記入力画像データの画素クロック信号である第１クロック信号と、受信した前記入力
画像データと、を出力し、
前記第１～第ｎチャネル用出力回路は、
前記第１クロック信号の周波数の１／ｎ倍の周波数を有する第２クロック信号を、画素
クロック信号として、前記第１～第ｎ出力画像データを出力することを特徴とする画像分
割回路。

【請求項3】

請求項２において、
前記第１クロック信号の周波数を１／ｎ分周することで前記第２クロック信号を出力す
る分周回路を含むことを特徴とする画像分割回路。

【請求項4】

請求項１乃至３のいずれか一項において、
前記第ｉチャネルにおける前記水平総画素数又は前記垂直総ライン数の少なくとも一方
を可変に調整する調整回路を含むことを特徴とする画像分割回路。

【請求項5】

水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される
入力インターフェース回路と、
前記入力画像データを、第１～第ｎチャネル用（ｎは３以上の整数で、前記ＨＴは前記
ｎの整数倍ではない）の第１～第ｎ出力画像データに分割する画像データ分割回路と、
前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有し、前記
第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整数）は
、 前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の
少なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像デー
タを出力する出力インターフェース回路と、
前記第ｉチャネルにおける前記水平総画素数又は前記垂直総ライン数の少なくとも一方
を可変に調整する調整回路と、
を含み、
前記入力インターフェース回路におけるデータ入力レートと、前記出力インターフェー
ス回路におけるデータ出力レートとの差を吸収する速度差吸収バッファー回路を含むこと
を特徴とする画像分割回路。

【請求項6】

水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される
入力インターフェース回路と、
前記入力画像データを、第１～第ｎチャネル用（ｎは３以上の整数で、前記ＨＴは前記
ｎの整数倍ではない）の第１～第ｎ出力画像データに分割する画像データ分割回路と、
前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有し、前記
第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整数）は
、 前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の
少なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像デー
タを出力する出力インターフェース回路と、
前記第ｉチャネルにおけるｎ×ｋライン（ｋは１以上の整数）の前記水平総画素数の平
均が、ＨＴ／ｎとなるように、前記水平総画素数を調整する調整回路と、
を含むことを特徴とする画像分割回路。

【請求項7】

水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される
入力インターフェース回路と、
前記入力画像データを、第１～第ｎチャネル用（ｎは３以上の整数で、前記ＨＴは前記
ｎの整数倍ではない）の第１～第ｎ出力画像データに分割する画像データ分割回路と、
前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有し、前記
第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整数）は
、 前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の
少なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像デー
タを出力する出力インターフェース回路と、
を含み、
前記第ｉチャネルにおいて、１フレームにおけるＶＴ－ｓライン（ｓは１以上の整数）
の前記水平総画素数を共通の設定値に設定し、特定のｓラインの前記水平総画素数を前記
設定値と異なる値に設定する調整回路と、
を含むことを特徴とする画像分割回路。

【請求項8】

請求項４又は５において、
前記調整回路は、
前記第ｉチャネルにおいて、第１フレームの前記垂直総ライン数と第２フレームの前記
垂直総ライン数が異なるように、前記垂直総ライン数を調整することを特徴とする画像分
割回路。

【請求項9】

水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される
入力インターフェース回路と、
前記入力画像データを、第１～第ｎチャネル用（ｎは３以上の整数で、前記ＨＴは前記
ｎの整数倍ではない）の第１～第ｎ出力画像データに分割する画像データ分割回路と、
前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有し、前記
第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整数）は
、前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の少
なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像データ
を、出力する出力インターフェース回路と、
前記第ｉチャネルにおいて、第１フレームの前記水平総画素数を第１設定値に設定し、
第２フレームの前記水平総画素数を、前記第１設定値とは異なる第２設定値に設定する調
整回路と、
を含み、
前記調整回路は、
前記第ｉチャネルにおけるｎ×ｋフレーム（ｋは１以上の整数）の前記水平総画素数の
平均が、ＨＴ／ｎとなるように、前記水平総画素数を調整することを特徴とする画像分割
回路。

【請求項10】

請求項１乃至９のいずれか一項に記載された画像分割回路と、
電気光学パネルと、
前記画像分割回路が出力した前記第１～第ｎ出力画像データに基づいて前記電気光学パ
ネルを駆動する第１～第ｎ表示ドライバーと、
を含むことを特徴とする電気光学装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画像分割回路及び電気光学装置等に関する。

【背景技術】

【0002】

特許文献１にはディスプレイ装置の駆動方法が開示されている。この駆動方法は、デジタル映像信号とパネルイネーブル信号とドットクロック信号と水平同期信号とを受信し、パネルイネーブル信号とドットクロック信号を用いて水平解像度を検出し、パネルイネーブル信号と水平同期信号を用いて垂直解像度を検出し、検出した水平解像度と垂直解像度を基に最適な映像処理を行う。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００１－８３９２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電気光学パネルの水平解像度が高い場合等において、その電気光学パネルを２つの表示ドライバーで駆動する手法がある。このとき、入力画像データは、２つの表示ドライバーの各々に対応した２つの出力画像データに分割される。入力画像データの水平総画素数は、通常、２の倍数であることから、入力画像データの水平総画素数の１／２が、出力画像データの水平総画素数となる。

【0005】

電気光学パネルの水平解像度が更に高い場合等においては、その電気光学パネルを３以上のｎ個の表示ドライバーで駆動する手法が考えられる。しかし、入力画像データの水平総画素数がｎの倍数でない場合には、入力画像データの水平総画素数の１／ｎを、出力画像データの水平総画素数とすることができない。そうすると、入力画像データと出力画像データで水平走査期間の長さが異なるため、１フレームの長さも異なることになり、入力と出力のフレームレートが同期せず、表示異常が発生するという課題がある。

【課題を解決するための手段】

【0006】

本開示の一態様は、水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが入力される入力インターフェース回路と、前記入力画像データを、第１～第ｎチャネル用の第１～第ｎ出力画像データに分割する画像データ分割回路と、前記第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有する出力インターフェース回路と、を含み、前記ｎは３以上の整数であり、前記ＨＴは前記ｎの整数倍ではなく、前記第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路（ｉは１以上ｎ以下の整数）は、前記第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整された、前記第１～第ｎ出力画像データの第ｉ出力画像データを、出力する画像分割回路に関係する。

【0007】

また本開示の他の態様は、上記に記載された画像分割回路と、電気光学パネルと、前記画像分割回路が出力した前記第１～第ｎ出力画像データに基づいて前記電気光学パネルを駆動する第１～第ｎ表示ドライバーと、を含む電気光学装置に関係する。

【図面の簡単な説明】

【0008】

【図1】画像分割回路、電気光学装置及び表示システムの構成例。

【図2】画像データ分割を説明する図。

【図3】本実施形態の手法を用いない場合の画像データ分割の例。

【図4】本実施形態の手法を用いない場合の画像データ分割の例。

【図5】第１手法を説明する図。

【図6】第１手法を説明する図。

【図7】第２手法を説明する図。

【図8】第２手法を説明する図。

【図9】第３手法を説明する図。

【図10】第３手法を説明する図。

【図11】第４手法を説明する図。

【図12】第４手法を説明する図。

【図13】第５手法を説明する図。

【図14】画像分割回路の第１詳細構成例。

【図15】画像分割回路の第２詳細構成例。

【図16】画像分割回路の第３詳細構成例。

【図17】第１手法の処理手順を示すフローチャート。

【図18】第２手法の処理手順を示すフローチャート。

【図19】第３手法の処理手順を示すフローチャート。

【図20】第４手法の処理手順を示すフローチャート。

【図21】第５手法の処理手順を示すフローチャート。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．画像分割回路、電気光学装置及び表示システム
図１は、画像分割回路１００、電気光学装置２０及び表示システム１０の構成例である。表示システム１０は、処理装置３００と電気光学装置２０とを含む。電気光学装置２０は、画像分割回路１００と表示ドライバー２１０、２２０、２３０と電気光学パネル２００とを含む。なお、図１では３つの表示ドライバー２１０、２２０、２３０が電気光学パネル２００を駆動する例を説明するが、第１～第ｎ表示ドライバーが電気光学パネル２００を駆動してもよい。ｎは３以上の整数である。

【0011】

電気光学パネル２００は、２次元マトリックス状の画素アレイが配置された表示パネルであり、各画素の光透過又は発光等が制御されることで、画素アレイに画像を表示する。電気光学パネル２００は、例えば液晶表示パネル又はＥＬパネル等である。ＥＬは、Electro Luminescenceの略である。

【0012】

表示ドライバー２１０、２２０、２３０は、画像分割回路１００から受信した画像データとタイミング制御信号に基づいて、電気光学パネル２００を駆動する。タイミング制御信号は、画像インターフェース規格に応じて様々であるが、例えば垂直同期信号、水平同期信号及び画素クロック信号である。表示ドライバー２１０、２２０、２３０の各々は、半導体基板上に回路素子が集積された集積回路装置である。表示ドライバー２１０、２２０、２３０の各々は、表示コントローラーを内蔵しており、ドライバーの回路と表示コントローラーの回路とが１つの集積回路装置に集積されている。なお、ドライバーの回路と表示コントローラーの回路とが別個の集積回路装置として構成されてもよい。或いは、画像分割回路１００と表示コントローラーの回路とが１つの集積回路装置に集積されてもよい。

【0013】

処理装置３００は、画像分割回路１００に対して画像データとタイミング制御信号を送信する。タイミング制御信号は、画像インターフェース規格に応じて様々であるが、例えば垂直同期信号、水平同期信号及び画素クロック信号である。処理装置３００は、ＳｏＣ又はＥＣＵ等であり、ＣＰＵ等のプロセッサーにより構成されてもよいし、或いは複数の回路部品が回路基板に実装された処理モジュールにより構成されてもよい。ＳｏＣはSystem on Chipの略であり、ＥＣＵはElectronic Control Unitの略であり、ＣＰＵはCentral Processing Unitの略である。

【0014】

画像分割回路１００は、処理装置３００から受信した入力画像データＰＤＩＮを出力画像データＰＤＱ１～ＰＤＱ３に３分割し、出力画像データＰＤＱ１を表示ドライバー２１０に送信し、出力画像データＰＤＱ２を表示ドライバー２２０に送信し、出力画像データＰＤＱ３を表示ドライバー２３０に送信する。なお、第１～第ｎ表示ドライバーが設けられる場合には、画像分割回路１００は入力画像データＰＤＩＮを第１～第ｎ出力画像データにｎ分割する。

【0015】

画像分割回路１００は、入力インターフェース回路１１０と処理回路１２０と出力インターフェース回路１３０と分周回路１４０とを含む。画像分割回路１００は、半導体基板上に回路素子が集積された集積回路装置である。

【0016】

入力インターフェース回路１１０は、処理装置３００から送信される画像インターフェース信号を受信し、その受信した画像インターフェース信号から入力画像データＰＤＩＮとタイミング制御信号を取得する。例えば、タイミング制御信号が垂直同期信号、水平同期信号及び画素クロック信号であるとき、入力画像データＰＤＩＮ、垂直同期信号、水平同期信号及び画素クロック信号の各々が専用信号線により伝送されてもよい。この場合、入力インターフェース回路１１０は、専用信号線により伝送された入力画像データＰＤＩＮ及び各信号を取得する。或いは、垂直同期信号、水平同期信号及び画素クロック信号の一部又は全部が入力画像データＰＤＩＮに埋め込まれて伝送されてもよい。この場合、入力インターフェース回路１１０は、入力画像データＰＤＩＮに埋め込まれた垂直同期信号、水平同期信号及び画素クロック信号の一部又は全部を抽出する。入力インターフェース回路１１０は、取得した入力画像データＰＤＩＮとタイミング制御信号を処理回路１２０に出力し、画素クロック信号ＣＫＰＩＮを分周回路１４０に出力する。画素クロック信号ＣＫＰＩＮを第１クロック信号とも呼ぶ。

【0017】

入力インターフェース回路１１０は、様々な画像インターフェース規格のインターフェース回路であってよく、例えばＬＶＤＳ、ＤＶＩ、ディスプレイポート、ＧＭＳＬ又はＧＶＩＦ等のインターフェース回路であってよい。ＬＶＤＳはLow voltage differential signalingの略であり、ＤＶＩはDigital Visual Interfaceの略であり、ＧＭＳＬはGigabit Multimedia Serial Linkであり、ＧＶＩＦはGigabit Video InterFaceの略である。ＬＶＤＳには様々な規格が存在するが、例えば、４対のデータ用差動信号線と１対のクロック用差動信号線を用いるｏｐｅｎＬＤＩを採用できる。ＯｐｅｎＬＤＩはOpen LVDS Display Interfaceの略である。

【0018】

処理回路１２０は、入力画像データＰＤＩＮを出力画像データＰＤＱ１～ＰＤＱ３に３分割する画像データ分割回路１２１を含む。また、処理回路１２０は、速度差吸収バッファー回路１２２と調整回路１２３とを含む。速度差吸収バッファー回路１２２は、入力画像データＰＤＩＮを一時的にバッファリングすることで、入力画像データＰＤＩＮの入力レートと出力画像データＰＤＱ１～ＰＤＱ３の出力レートとの速度差を吸収する。調整回路１２３は、ブランキング期間を含めた出力画像データＰＤＱ１～ＰＤＱ３の水平総画素数又は垂直総画素数の少なくとも一方を調整することで、入力画像データＰＤＩＮのフレームレートと出力画像データＰＤＱ１～ＰＤＱ３のフレームレートを同期させる。これらの処理の詳細については後述する。

【0019】

画像データ分割回路１２１と調整回路１２３はロジック回路である。これらのロジック回路は、例えば個々の回路として構成されてもよいし、或いは自動配置配線等により一体化された回路として構成されてもよい。また、これらのロジック回路の一部又は全部が、ＤＳＰ等のプロセッサーにより実現されてもよい。ＤＳＰはDigital Signal Processorの略である。この場合、各回路の機能が記述されたプログラムや命令セットがメモリーに記憶され、そのプログラムや命令セットをプロセッサーが実行することで、各回路の機能が実現される。速度差吸収バッファー回路１２２は、ＲＡＭ等の半導体メモリー、又はラッチ回路等によるレジスターである。

【0020】

分周回路１４０は、画素クロック信号ＣＫＰＩＮの周波数を１／３分周した画素クロック信号ＣＫＰＱを生成し、その画素クロック信号ＣＫＰＱを出力インターフェース回路１３０に出力する。画素クロック信号ＣＫＰＩＮは、その１パルスと、入力画像データＰＤＩＮの１画素とが対応するようなクロック信号であり、画素クロック信号ＣＫＰＱは、その１パルスと、出力画像データＰＤＱ１～ＰＤＱ３の１画素とが対応するようなクロック信号である。画素クロック信号ＣＫＰＱを第２クロック信号とも呼ぶ。

【0021】

出力インターフェース回路１３０は、出力画像データＰＤＱ１を表示ドライバー２１０に出力する第１チャネル用出力回路１３１と、出力画像データＰＤＱ２を表示ドライバー２２０に出力する第２チャネル用出力回路１３２と、出力画像データＰＤＱ３を表示ドライバー２３０に出力する第３チャネル用出力回路１３３とを含む。

【0022】

具体的には、第１チャネル用出力回路１３１は、出力画像データＰＤＱ１と画素クロック信号ＣＫＰＱに基づいて、出力画像データＰＤＱ１を送信するための画像インターフェース信号を生成し、その画像インターフェース信号を表示ドライバー２１０に送信する。第１チャネル用出力回路１３１は、出力画像データＰＤＱ１、垂直同期信号、水平同期信号及び画素クロック信号の各々を専用信号線により送信してもよい。或いは、第１チャネル用出力回路１３１は、垂直同期信号、水平同期信号及び画素クロック信号の一部又は全部を出力画像データＰＤＱ１に埋め込んで送信してもよい。ここでは第１チャネル用出力回路１３１の動作を説明したが、第２チャネル用出力回路１３２と第３チャネル用出力回路１３３の動作も同様である。

【0023】

第１～第３チャネル用出力回路１３１～１３３は、様々な画像インターフェース規格のインターフェース回路であってよく、例えばＬＶＤＳ、ＤＶＩ、ディスプレイポート、ＧＭＳＬ又はＧＶＩＦ等のインターフェース回路であってよい。第１～第３チャネル用出力回路１３１～１３３のインターフェース規格と、入力インターフェース回路１１０のインターフェース規格は、同じでもよいし、異なってもよい。

【0024】

２．画像データ分割
図２は、画像データ分割を説明する図である。左図に波形図を示し、右図に電気光学パネル２００の画素アレイを示す。

【0025】

右図において１つの四角形が１画素を示す。第１ラインと第２ラインに画素の番号を付している。画素アレイ全体における水平走査方向の画素数を１２とし、垂直走査方向の画素数を１１とする。画素アレイを３つの領域ＡＲ１～ＡＲ３に分割し、各領域における水平走査方向の画素数が４であり、垂直走査方向の画素数が１１であるとする。このとき、表示ドライバー２１０は画素アレイの領域ＡＲ１を駆動し、表示ドライバー２２０は画素アレイの領域ＡＲ２を駆動し、表示ドライバー２３０は画素アレイの領域ＡＲ３を駆動する。

【0026】

画像データ分割回路１２１は、画素アレイ全体に対応した入力画像データＰＤＩＮを、領域ＡＲ１～ＡＲ３に対応した出力画像データＰＤＱ１～ＰＤＱ３に分割する。左図に示すように、入力側において、画素クロック信号ＣＫＰＩＮの１パルスにつき１画素のデータが対応する。入力画像データＰＤＩＮの波形に付した数字は、右図の画素に付した数字に対応する。波形には１、２、・・・、１２を記載しているが、この後、１３、１４、・・・と続く。画像データ分割回路１２１は、画素１、２、３、４、１３、１４、・・・のデータを出力画像データＰＤＱ１とし、画素５、６、７、８、１７、１８、・・・のデータを出力画像データＰＤＱ２とし、画素９、１０、１１、１２、２１、２２、・・・のデータを出力画像データＰＤＱ３とする。出力側において、画素クロック信号ＣＫＰＱの１パルスにつき１画素のデータが対応する。画素クロック信号ＣＫＰＱの周波数は、画素クロック信号ＣＫＰＩＮの周波数の１／３なので、画素の表示期間を対比すると入力画像データＰＤＩＮの３画素に対して、出力画像データＰＤＱ１の１画素が対応する。出力画像データＰＤＱ２、ＰＤＱ３についても同様である。

【0027】

図２では、入力画像データＰＤＩＮの１ラインの画素数は１２であり、３で割り切れる。即ち、出力画像データＰＤＱ１の１ラインの画素数を１２／３＝４とできる。この場合、入力側と出力側で水平走査期間の長さは同じになるので、フレームレートも同じになり、入力側と出力側でフレームレートが同期する。しかし、入力画像データＰＤＩＮの１ラインの画素数が３で割り切れない場合には、入力側と出力側でフレームレートが同期しないので、表示異常の原因となる。この点について、図３と図４を用いて説明する。

【0028】

図３と図４は、本実施形態の手法を用いない場合の画像データ分割の例である。以下では、主に画素数とライン数を用いて説明するが、画素数とライン数は期間に置き換えることが可能である。即ち、図２で説明したように、１画素と画素クロックの１パルスとが対応することから、画素数と、画素クロックのパルス数により決まる期間の長さとが同義である。同様に、１ラインは、その画素数から、水平走査期間の長さと同義である。

【0029】

図２では、アクティブ期間の画素、即ち画像データが存在するアクティブ画素のみを考えたが、実際にはフレームはブランキング期間とアクティブ期間を含んでいる。図３の左図に示すように、入力画像データＰＤＩＮの１フレームの総画素数をＨＴ×ＶＴとし、アクティブ画素数をＨＡ×ＶＡとする。図３では、アクティブ画素をハッチングで示す。ハッチングが付されない領域がブランキング期間に相当する。ブランキング期間には有効画素は存在しないが、上述のように期間を画素数に換算して考えることができる。

【0030】

ＨＴは、水平総画素数であり、ブランキング期間を含む水平走査方向の総画素数を意味する。水平総画素数はホライズンタルトータルとも呼ばれる。ＨＡは、水平アクティブ画素数であり、ＨＴ－ＨＡが水平ブランキング期間の画素数になる。タイミング制御情報としては、例えば、水平総画素数ＨＴと水平フロントポーチ期間の画素数と水平アクティブ画素数ＨＡとが設定される。水平フロントポーチ期間は、１ラインにおいてアクティブ期間の前のブランキング期間を意味する。

【0031】

ＶＴは、垂直総ライン数であり、ブランキング期間を含む１フレームの総ライン数を意味する。垂直総ライン数はバーティカルトータルとも呼ばれる。ＶＡは、垂直アクティブライン数であり、ＶＴ－ＶＡが垂直ブランキング期間のライン数になる。タイミング制御情報としては、例えば、垂直総ライン数ＶＴと垂直フロントポーチ期間のライン数と垂直アクティブライン数ＶＡとが設定される。垂直フロントポーチ期間は、１垂直走査期間において、アクティブラインの前のブランキング期間を意味する。

【0032】

図３には、一例としてフルＨＤの画像データにおける画素数を示す。フルＨＤにおいてＨＡ＝１９２０、ＶＡ＝１０８０である。また、ＨＴ＝２２００、ＶＴ＝１１２５に設定されるのが一般的である。

【0033】

図３の右図は、画像分割後の出力画像データである。チャネルＣｈ１～Ｃｈ３は出力画像データＰＤＱ１～ＰＤＱ３に相当する。垂直総ライン数ＶＴＱ＝１１２５と垂直アクティブライン数ＶＡ＝１０８０は、入力画像データと同じである。チャネルＣｈ１～Ｃｈ３の水平アクティブ画素数をＨＡ１～ＨＡ３とする。図３には、入力側の水平アクティブ画素数ＨＡ＝１９２０を３等分し、ＨＡ１＝ＨＡ２＝ＨＡ３＝６４０とした例を示す。但し、ＨＡ１＋ＨＡ２＋ＨＡ３＝ＨＡを満たしていれば、ＨＡ１とＨＡ２とＨＡ３は異なってもよい。

【0034】

チャネルＣｈ１～Ｃｈ３の水平総画素数をＨＴ１～ＨＴ３とする。入力側の水平総画素数ＨＴ＝２２００を３等分すると、ＨＴ１＝ＨＴ２＝ＨＴ３＝２２００／３＝７３３．３３である。しかし、水平総画素数は整数なので、ＨＴ１＝ＨＴ２＝ＨＴ３＝７３３又は７３４にしかできない。この場合、７３３×３≠２２００、７３４×３≠２２００なので、いずれも入力側と出力側で水平走査期間の長さが異なり、フレームレートが同期しないことになる。なお、図３には、ＨＴ１＝ＨＴ２＝ＨＴ３＝７３３とした例を示す。

【0035】

図４は、フレームレートが同期しないことを説明する図である。図４の出力画像データは１チャネル分であり、チャネルＣｈ１～Ｃｈ３のいずれでもよい。入力画像データの画素数を基準に考えると、１ライン当たり２２００－７３３×３＝１画素分だけ、出力側の水平走査期間が短い。１フレーム１１２５ラインなので、１フレームでは１１２５画素だけ出力側のフレームが短くなり、１フレーム当たり１１２５画素分ずつ、入力と出力の垂直同期がずれていくことになる。

【0036】

以上に説明したように、水平総画素数ＨＴが出力のチャネル数ｎで割り切れない場合、入力と出力でフレームレートが一致しないという課題がある。フレームレートが一致しない、即ち垂直同期がとれていないと、データ転送又は画像表示が正常に行われないため、表示異常が発生してしまう。

【0037】

３．本実施形態の手法
図５と図６は、本実施形態の第１手法を説明する図である。図５には、画像分割後の出力画像データを示す。入力画像データは図３と同様である。

【0038】

画像データ分割回路１２１は、入力画像データにおける１９２０×１０８０のアクティブ画素の画像データを、出力画像データにおける１チャネル当たり６４０×１０８０のアクティブ画素の画像データに分割する。なお、上述したように、チャネルＣｈ１～Ｃｈ３の水平アクティブ画素数ＨＡ１～ＨＡ３は異なってもよい。

【0039】

調整回路１２３は、チャネルＣｈ１～Ｃｈ３の水平総画素数ＨＴ１～ＨＴ３を各ラインにおいて可変に設定する。チャネルＣｈ１を例にとると、調整回路１２３はＨＴ１＝７３３のラインとＨＴ１＝７３４のラインを２：１の割合で設けることで、時間平均においてＨＴ１＝（７３３×２＋７３４）／３＝７３３．３３となるようにする。例えば、３ライン周期でＨＴ１＝７３３、７３３、７３４が繰り返される。但し、３ライン周期である必要はなく、例えば６ライン周期でＨＴ１＝７３３、７３３、７３３、７３３、７３４、７３４としてもよい。チャネルＣｈ１～Ｃｈ３の同一ラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３である必要はない。例えば、第１、第２、第３ラインにおいて（ＨＴ１，ＨＴ２，ＨＴ３）＝（７３３，７３３，７３４）、（７３３，７３４，７３３）、（７３４，７３３，７３３）等としてもよい。

【0040】

調整回路１２３は、水平総画素数ＨＴ１～ＨＴ３そのものを制御してもよいし、各チャネルの水平ブランキング期間を制御してもよい。例えばチャネルＣｈ１においてＨＴ１－ＨＡ１が水平ブランキング期間の画素数であることを考慮すれば、水平総画素数ＨＴ１を制御することと水平ブランキング期間を制御することとは等価であると言える。チャネルＣｈ２、Ｃｈ３についても同様である。

【0041】

図６に示すように、３ライン分の水平走査期間を考えると、２２００×３＝（７３３＋７３３＋７３４）×３となり、入力と出力で３ライン分の水平走査期間が一致する。垂直総ライン数ＶＴ＝１１２５の場合にはＶＴが３で割り切れるため、入力と出力でフレームの長さが一致し、１フレーム毎に垂直同期がとれる。ＶＴが３で割り切れない場合であっても、３の倍数のフレーム毎に垂直同期がとれるので、時間平均として見れば入力と出力でフレームレートが一致する。

【0042】

以上に説明した本実施形態では、画像分割回路１００は、入力インターフェース回路１１０と画像データ分割回路１２１と出力インターフェース回路１３０とを含む。入力インターフェース回路１１０は、水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データＰＤＩＮが入力される。画像データ分割回路１２１は、入力画像データＰＤＩＮを、第１～第ｎチャネル用の第１～第ｎ出力画像データに分割する。出力インターフェース回路１３０は、第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有する。ｎは３以上の整数であり、ＨＴはｎの整数倍ではない。第ｉチャネル用出力回路は、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整された第ｉ出力画像データを出力する。ｉは１以上ｎ以下の整数である。

【0043】

なお、図１～図６ではｎ＝３の例を説明した。出力画像データＰＤＱ１～ＰＤＱ３が第１～第ｎ出力画像データに対応し、第１～第３チャネル用出力回路１３１～１３３が第１～第ｎチャネル用出力回路に対応する。また第１手法では水平総画素数ＨＴｉが調整される例を説明したが、第３手法で後述するように垂直総ライン数ＶＴＱが調整されてもよい。

【0044】

本実施形態によれば、入力側の水平総画素数ＨＴがｎの整数倍でない場合であっても、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整されることで、入力側と出力側のフレームレートを時間平均において一致させることができる。これにより、入力インターフェース回路１１０のデータ入力レートと出力インターフェース回路１３０のデータ出力レートとが時間平均において一致するので、表示異常を防止できる。

【0045】

また本実施形態では、入力インターフェース回路１１０は、入力画像データＰＤＩＮの画素クロック信号ＣＫＰＩＮである第１クロック信号と、受信した入力画像データＰＤＩＮと、を出力する。第１～第ｎチャネル用出力回路は、第１クロック信号の周波数の１／ｎ倍の周波数を有する第２クロック信号を、画素クロック信号ＣＫＰＱとして、第１～第ｎ出力画像データを出力する。

【0046】

出力１チャネル当たりのデータ出力レートは、データ入力レートの１／ｎとなる必要がある。しかし、図３と図４で説明したように、入力側の水平総画素数ＨＴがｎの整数倍でない場合、出力側の１チャネル当たりの水平総画素数をＨＴ／ｎにできないため、出力１チャネル当たりのデータ出力レートが、データ入力レートの１／ｎにならない。本実施形態によれば、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整されることで、出力１チャネル当たりのデータ出力レートを、時間平均においてデータ入力レートの１／ｎにできる。これにより、ｎチャネル全体ではデータ出力レートがデータ入力レートに一致するので、入力と出力のフレームレートを一致させることができる。

【0047】

また本実施形態では、画像分割回路１００は分周回路１４０を含む。分周回路１４０は、第１クロック信号の周波数を１／ｎ分周することで第２クロック信号を出力する。

【0048】

本実施形態によれば、第１クロック信号である画素クロック信号ＣＫＰＩＮの周波数が１／ｎ倍された第２クロック信号が、画素クロック信号ＣＫＰＱとして、第１～第ｎチャネル用出力回路に入力される。本実施形態では、出力１チャネル当たりのデータ出力レートを、時間平均においてデータ入力レートの１／ｎにできるので、上記第１、第２クロック信号を用いたデータ入出力において入力と出力のフレームレートを一致させることができる。

【0049】

また本実施形態では、ブランキング期間を含めた入力画像データＰＤＩＮの総画素数をＴＮとする。このとき、第ｉチャネル用出力回路は、第ｉチャネルにおけるブランキング期間を含めた総画素数の時間平均が、ＴＮ／ｎとなるように、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整された第ｉ出力画像データＰＤＱｉを、出力する。

【0050】

入力側の総画素数はＨＴ×ＶＴであり、出力側の総画素数はＨＴｉ×ＶＴＱである。本実施形態によれば、水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整されることで、チャネル毎の総画素数の時間平均においてＨＴｉ×ＶＴＱ＝（ＨＴ×ＶＴ）／ｎとなる。総画素数はフレームの長さに相当しており、時間平均においてＨＴｉ×ＶＴＱ＝（ＨＴ×ＶＴ）／ｎとなることで、入力側と出力側のフレームレートが一致する。

【0051】

また本実施形態では、画像分割回路１００は調整回路１２３を含む。調整回路１２３は、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方を可変に調整する。

【0052】

なお、上述したように、水平総画素数ＨＴｉを制御することと水平ブランキング期間を制御することとは等価である。同様に、垂直総ライン数ＶＴＱを制御することと垂直ブランキング期間を制御することは等価である。このことから、調整回路１２３は、第ｉチャネルにおける水平ブランキング期間又は垂直ブランキング期間の少なくとも一方を可変に調整する、とも言える。

【0053】

本実施形態によれば、調整回路１２３が第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方を可変に調整することで、第ｉチャネル用出力回路が、第ｉチャネルにおける水平総画素数ＨＴｉ又は垂直総ライン数ＶＴＱの少なくとも一方が可変に調整された第ｉ出力画像データを出力できる。

【0054】

また本実施形態では、画像分割回路１００は速度差吸収バッファー回路１２２を含む。速度差吸収バッファー回路１２２は、入力インターフェース回路１１０におけるデータ入力レートと、出力インターフェース回路１３０におけるデータ出力レートとの差を吸収する。なお、出力インターフェース回路１３０におけるデータ出力レートは、第１～第ｎ出力画像データを全て合わせたデータの出力レートである。

【0055】

本実施形態では、時間平均において入力側と出力側のフレームレートを一致させることができるが、一時的にデータ入力レートとデータ出力レートの差が生じる。例えば、図６では入力と出力で１～２画素分の差が一時的に生じる。本実施形態によれば、速度差吸収バッファー回路１２２が設けられたことで、一時的なデータ入力レートとデータ出力レートの差が吸収される。

【0056】

また本実施形態では、調整回路１２３は、第ｉチャネルにおいて、１フレーム内の第１ラインの水平総画素数ＨＴｉと第２ラインの水平総画素数ＨＴｉが異なるように、水平総画素数ＨＴｉを調整する。

【0057】

ここで、第１ラインは１フレーム内のラインのうち任意のラインであってよく、第２ラインは第１ラインの次のラインである。例えば、図６において２ライン目を第１ライン、３ライン目を第２ラインとしたとき、第１ラインの水平総画素数はＨＴｉ＝７３３であり、第２ラインの水平総画素数はＨＴｉ＝７３４である。

【0058】

本実施形態によれば、１フレーム内において、異なる水平総画素数ＨＴｉのラインが混在するように、水平総画素数ＨＴｉが調整される。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0059】

また本実施形態では、調整回路１２３は、第ｉチャネルにおけるｎ×ｋライン（ｋは１以上の整数）の水平総画素数ＨＴｉの平均が、ＨＴ／ｎとなるように、水平総画素数ＨＴｉを調整する。

【0060】

例えば、図６においてｎ＝３、ｋ＝１、ＨＴ＝２２００であり、ｎ×ｋ＝３ラインの水平総画素数ＨＴｉの平均が、（７３３＋７３３＋７３４）／３＝２２００／３となっている。

【0061】

本実施形態によれば、ｎ×ｋラインの平均において、出力側の水平総画素数がＨＴｉ＝ＨＴ／ｎとなる。これにより、時間平均において入力側と出力側のフレームレートが一致する。

【0062】

図７と図８は、本実施形態の第２手法を説明する図である。図７には、画像分割後の出力画像データを示す。入力画像データは図３と同様である。

【0063】

第２手法では、チャネルＣｈ１～Ｃｈ３の水平総画素数はＨＴ１＝ＨＴ２＝ＨＴ３＝７３３又はＨＴ１＝ＨＴ２＝ＨＴ３＝７３４に固定される。図７には、ＨＴ１＝ＨＴ２＝ＨＴ３＝７３３の例を示す。調整回路１２３は、チャネルＣｈ１～Ｃｈ３の垂直総ライン数ＶＴＱを各フレームにおいて可変に設定する。チャネルＣｈ１においてＨＴ１＝７３３を例にとると、ＶＴＱ＝１１２５のとき７３３×３×１１２５－２２００×１１２５＝－１１２５なので、入力側の画素数に換算して出力側のフレームが１１２５画素分短く、ＶＴＱ＝１１２６のとき７３３×３×１１２６－２２００×１１２５＝１０７４なので、入力側の画素数に換算して出力側のフレームが１０７４画素分長い。調整回路１２３は、これらを組み合わせることで、時間平均においてフレームレートを一致させる。

【0064】

図８に示すように、出力画像データにおいて第１、第２フレームの垂直総ライン数を１１２５、１１２６としたとき、－１１２５＋１０７４＝－５１なので、入力側の画素数に換算して、２フレームの長さは出力側の方が５１画素分短い。しかし、多数のフレームにおいて適切に垂直総ライン数が設定されることで、時間平均においてフレームレートが一致する。具体的には、垂直総ライン数１１２５、１１２６のフレームを、１０７４：１１２５の割合で設ければよい。

【0065】

調整回路１２３は、垂直総ライン数ＶＴＱそのものを制御してもよいし、各チャネルの垂直ブランキング期間を制御してもよい。例えばチャネルＣｈ１においてＶＴＱ－ＶＡが垂直ブランキング期間のライン数であることを考慮すれば、垂直総ライン数ＶＴＱを制御することと垂直ブランキング期間を制御することとは等価であると言える。チャネルＣｈ２、Ｃｈ３についても同様である。

【0066】

以上に説明した本実施形態では、調整回路１２３は、第ｉチャネルにおいて、第１フレームの垂直総ライン数ＶＴＱと第２フレームの垂直総ライン数ＶＴＱが異なるように、垂直総ライン数ＶＴＱを調整する。

【0067】

ここで、第１フレームは任意のフレームであってよく、第２フレームは第１フレームの次のフレームである。例えば、図８において１フレーム目を第１フレーム、２フレーム目を第２フレームとしたとき、第１フレームの垂直総ライン数はＶＴＱ＝１１２５であり、第２フレームの垂直総ライン数はＶＴＱ＝１１２６である。

【0068】

入力側の水平総画素数ＨＴはｎで割り切れないので、ＨＴ／ｎは整数でない。出力側の水平総画素数ＨＴｉは整数なので、ＨＴ／ｎとの間に差がある。仮に出力側の垂直総ライン数をＶＴＱ＝ＶＴとしたとき、上記の差はＶＴラインの分だけ蓄積される。本実施形態によれば、複数フレーム内において、異なる垂直総ライン数ＶＴＱのフレームが混在するように、垂直総ライン数ＶＴＱが調整されることで、上記の蓄積された差がキャンセルされる。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0069】

図９と図１０は、本実施形態の第３手法を説明する図である。図９には、画像分割後の出力画像データを示す。入力画像データは図３と同様である。

【0070】

第３例では、垂直総ライン数はＶＴＱ＝１１２５で固定である。調整回路１２３は、１１２５ラインのうち特定のライン以外のラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３＝７３３に設定し、特定のラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３≠７３３に設定する。又は特定のライン以外のラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３＝７３４に設定し、特定のラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３≠７３４に設定する。調整回路１２３は、入力と出力のフレームの長さが同一となるように、特定のラインの水平総画素数ＨＴ１～ＨＴ３を決める。図９には、特定のライン以外のラインにおいてＨＴ１＝ＨＴ２＝ＨＴ３＝７３３に設定される例を示す。特定のラインは、例えばフレームの最終ラインであるが、それに限定されない。また、特定のラインは複数であってもよい。

【0071】

図１０には、特定のラインが最終ラインであり、それ以外のラインにおいて水平総画素数が７３３に設定される例を示す。この場合、出力画像データにおいて、最終ラインの水平総画素数は１１０８画素に設定される。２２００×１１２５＝７３３×３×１１２４＋１１０８×３なので、入力と出力でフレームの長さが一致し、フレームレートが一致する。

【0072】

以上に説明した本実施形態では、調整回路１２３は、第ｉチャネルにおいて、１フレームにおけるＶＴ－ｓラインの水平総画素数ＨＴｉを共通の設定値に設定し、特定のｓラインの水平総画素数ＨＴｉを上記設定値と異なる値に設定する。ｓは１以上の整数である。

【0073】

例えば、図９、図１０では、最終ラインのみ水平総画素数ＨＴｉが調整される。即ちｓ＝１である。但し、図１９で説明するように、最終ライン付近において水平総画素数ＨＴｉが減少する場合には、２ライン以上の水平総画素数ＨＴｉが調整されてもよい。なお、あるラインがＨＴｉ＝０に調整されたとき、そのラインは削除される。

【0074】

入力側の水平総画素数ＨＴはｎで割り切れないので、ＨＴ／ｎは整数でない。ＶＴ－ｓラインの水平総画素数ＨＴｉは共通の設定値に設定されるが、この共通の設定値は整数なので、ＨＴ／ｎとの間に差がある。この差は、ＶＴ－ｓラインの分だけ蓄積される。本実施形態によれば、出力側において特定のｓラインの水平総画素数ＨＴｉが設定値と異なる値に設定されることで、上記の蓄積された差がキャンセルされる。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0075】

図１１と図１２は、本実施形態の第４手法を説明する図である。図１１には、画像分割後の出力画像データを示す。入力画像データは図３と同様である。

【0076】

第４例では、垂直総ライン数はＶＴＱ＝１１２５で固定である。調整回路１２３は、１フレーム内においては水平総画素数ＨＴ１～ＨＴ３を７３３又は７３４に固定し、その水平総画素数ＨＴ１～ＨＴ３をフレーム毎に可変に設定する。チャネルＣｈ１を例にとると、調整回路１２３はＨＴ１＝７３３のフレームとＨＴ１＝７３４のフレームを２：１の割合で設けることで、時間平均においてＨＴ１＝（７３３×２＋７３４）／３＝７３３．３３となるようにする。例えば、３フレーム周期でＨＴ１＝７３３、７３３、７３４が繰り返される。但し、３フレーム周期である必要はなく、例えば６フレーム周期でＨＴ１＝７３３、７３３、７３３、７３３、７３４、７３４としてもよい。チャネルＣｈ１～Ｃｈ３の同一フレームにおいてＨＴ１＝ＨＴ２＝ＨＴ３である必要はない。例えば、第１、第２、第３フレームにおいて（ＨＴ１，ＨＴ２，ＨＴ３）＝（７３３，７３３，７３４）、（７３３，７３４，７３３）、（７３４，７３３，７３３）等としてもよい。

【0077】

図１２に示すように、３フレームの長さを考えると、２２００×１１２５×３＝（７３３＋７３３＋７３４）×１１２５×３となり、入力と出力で３フレームの長さが一致する。即ち、３フレーム毎に垂直同期がとれるので、時間平均として見れば入力と出力でフレームレートが一致する。

【0078】

以上に説明した本実施形態では、調整回路１２３は、第ｉチャネルにおいて、第１フレームの水平総画素数ＨＴｉを第１設定値に設定し、第２フレームの水平総画素数ＨＴｉを、第１設定値とは異なる第２設定値に設定する。

【0079】

ここで、第１フレームは任意のフレームであってよく、第２フレームは第１フレームの次のフレームである。例えば、図１２において２フレーム目を第１フレーム、３フレーム目を第２フレームとしたとき、第１フレームの水平総画素数はＨＴｉ＝７３３であり、第２フレームの水平総画素数はＨＴｉ＝７３４である。

【0080】

本実施形態によれば、複数フレームにおいて、異なる水平総画素数ＨＴｉのフレームが混在するように、水平総画素数ＨＴｉが調整される。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0081】

また本実施形態では、調整回路１２３は、第ｉチャネルにおけるｎ×ｋフレームの水平総画素数ＨＴｉの平均が、ＨＴ／ｎとなるように、水平総画素数ＨＴｉを調整する。ｋは１以上の整数である。

【0082】

例えば、図１２においてｎ＝３、ｋ＝１、ＨＴ＝２２００であり、ｎ×ｋ＝３フレームの水平総画素数ＨＴｉの平均が、（７３３＋７３３＋７３４）／３＝２２００／３となっている。

【0083】

本実施形態によれば、ｎ×ｋフレームの平均において、出力側の水平総画素数がＨＴｉ＝ＨＴ／ｎとなる。これにより、時間平均において入力側と出力側のフレームレートが一致する。

【0084】

図１３は、本実施形態の第５手法を説明する図である。第５例では、入力画像データの水平総画素数ＨＴがライン毎に異なっている。但し、時間平均においてＨＴ＝２２００である。

【0085】

調整回路１２３は、チャネルＣｈ１～Ｃｈ３の出力画像データにおいて、各ラインの水平総画素数を約ＨＴ／３に設定する。図１３において、入力画像データの第１ラインの水平総画素数はＨＴ＝２２００である。調整回路１２３は、出力画像データの第１ラインの水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝７３３又は７３４に設定する。図１３には、７３４に設定される例を示す。また、入力画像データの第２ラインの水平総画素数はＨＴ＝２１５０である。調整回路１２３は、出力画像データの第２ラインの水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝７１６又は７１７に設定する。図１３には、７１６に設定される例を示す。

【0086】

入力画像データの水平総画素数ＨＴが３で割り切れないとき、入力画像データの水平総画素数ＨＴと、出力画像データの水平総画素数の合計ＨＴ１＋ＨＴ２＋ＨＴ３との間に過不足が生じる。例えば、第１ラインでは７３４×３－２２００＝２であり、出力側の方が２画素多い。第２ラインでは７１６×３－２２００＝－２であり、出力側の方が２画素少ない。この例では、第１ラインと第２ラインで過不足が打ち消してゼロになっている。このように、複数のラインで平均して過不足がゼロとなるように、出力画像データの水平総画素数ＨＴ１～ＨＴ３が設定される。これにより、時間平均において入力と出力のフレームレートが一致する。

【0087】

４．詳細構成例
図１４は、画像分割回路１００の第１詳細構成例である。第１詳細構成例では、画像データ分割回路１２１が調整回路１２３の後段に設けられる。なお、図１と同様な構成要素については適宜に説明を省略する。

【0088】

調整回路１２３は、画素クロック信号ＣＫＰＩＮをカウントするカウンター１２４を含む。調整回路１２３は、カウンター１２４のカウント値に基づいて、入力画像データＰＤＩＮの水平総画素数ＨＴを計測したり、速度差吸収バッファー回路１２２によるバッファリングを制御したり、出力画像データＰＤＱ１～ＰＤＱ３のタイミング制御情報を出力したりする。

【0089】

具体的には、調整回路１２３は、入力インターフェース回路１１０からの入力画像データＰＤＩＮ、又は速度差吸収バッファー回路１２２にバッファリングされた入力画像データＰＤＩＮを、画像データ分割回路１２１に出力する。画像データ分割回路１２１は、１ライン分の入力画像データＰＤＩＮを保持し、その保持した入力画像データＰＤＩＮを、図２で説明した手法で画像分割し、出力画像データＰＤＱ１～ＰＤＱ３を出力インターフェース回路１３０に出力する。

【0090】

このとき、調整回路１２３は、カウンター１２４を用いて計測した入力画像データＰＤＩＮの水平総画素数ＨＴに基づいて、出力画像データＰＤＱ１～ＰＤＱ３の水平総画素数ＨＴ１～ＨＴ３を決定し、その水平総画素数ＨＴ１～ＨＴ３をタイミング制御情報として画像データ分割回路１２１に出力する。画像データ分割回路１２１は、調整回路１２３により決定された水平総画素数ＨＴ１～ＨＴ３と、水平アクティブ画素数ＨＡ１～ＨＡ３と、水平フロントポーチ期間とに基づいて、出力画像データＰＤＱ１～ＰＤＱ３の出力タイミングを制御する。水平アクティブ画素数ＨＡ１～ＨＡ３と水平フロントポーチ期間は、例えばレジスター設定等により設定されてもよい。

【0091】

第１～第５手法で説明したように、入力と出力のフレームレートは時間平均において一致するが、水平走査期間又はフレームの長さは一時的に一致しない場合がある。速度差吸収バッファー回路１２２は、この差分に対応した画像データを一時的にバッファリングする。上述した第１～第５手法では、入力と出力で数画素～１ライン程度の差が生じるので、速度差吸収バッファー回路１２２は、数画素～１ライン程度の画像データをバッファリングする。

【0092】

図１５は、画像分割回路１００の第２詳細構成例である。第２詳細構成例では、画像データ分割回路１２１が調整回路１２３の前段に設けられる。なお、図１又は図１４と同様な構成要素については適宜に説明を省略する。

【0093】

画像データ分割回路１２１は、１ライン分の入力画像データＰＤＩＮを保持し、その保持した入力画像データＰＤＩＮを、図２で説明した手法で画像データＰＤＱ１’～ＰＤＱ３’に分割し、その画像データＰＤＱ１’～ＰＤＱ３’を調整回路１２３に出力する。また、画像データ分割回路１２１は、画素クロック信号ＣＫＰＩＮをカウントするカウンター１２４を含み、カウンター１２４のカウント値に基づいて、入力画像データＰＤＩＮの水平総画素数ＨＴを計測し、その水平総画素数ＨＴを調整回路１２３に出力する。なお、調整回路１２３がカウンター１２４を含み、調整回路１２３が水平総画素数ＨＴを計測してもよい。

【0094】

調整回路１２３は、画素クロック信号ＣＫＰＱをカウントするカウンター１２５を含む。調整回路１２３は、カウンター１２５のカウント値と、画像データ分割回路１２１からの水平総画素数ＨＴとに基づいて、速度差吸収バッファー回路１２２によるバッファリングを制御したり、出力画像データＰＤＱ１～ＰＤＱ３のタイミング制御情報を出力したりする。

【0095】

具体的には、調整回路１２３は、画像データ分割回路１２１からの画像データＰＤＱ１’～ＰＤＱ３’、又は速度差吸収バッファー回路１２２にバッファリングされた画像データＰＤＱ１’～ＰＤＱ３’を、出力画像データＰＤＱ１～ＰＤＱ３として出力インターフェース回路１３０に出力する。このとき、調整回路１２３は、入力画像データＰＤＩＮの水平総画素数ＨＴに基づいて、出力画像データＰＤＱ１～ＰＤＱ３の水平総画素数ＨＴ１～ＨＴ３を決定する。調整回路１２３は、決定した水平総画素数ＨＴ１～ＨＴ３と、水平アクティブ画素数ＨＡ１～ＨＡ３と、水平フロントポーチ期間とに基づいて、出力画像データＰＤＱ１～ＰＤＱ３の出力タイミングを制御する。水平アクティブ画素数ＨＡ１～ＨＡ３と水平フロントポーチ期間は、例えばレジスター設定等により設定されてもよい。

【0096】

図１６は、画像分割回路１００の第３詳細構成例である。第３詳細構成例では、速度差吸収バッファー回路１２２がＦＩＦＯにより構成される。ＦＩＦＯはFirst In First Outの略である。なお、図１、図１４又は図１５と同様な構成要素については適宜に説明を省略する。

【0097】

調整回路１２３は、画素クロック信号ＣＫＰＩＮをカウントするカウンター１２４を含む。調整回路１２３は、カウンター１２４のカウント値に基づいて、入力画像データＰＤＩＮの水平総画素数ＨＴを計測したり、速度差吸収バッファー回路１２２によるバッファリングを制御したり、出力画像データＰＤＱ１～ＰＤＱ３のタイミング制御情報を出力したりする。

【0098】

具体的には、速度差吸収バッファー回路１２２は、ＦＩＦＯ１５１～１５３を含む。画像データ分割回路１２１は、１ライン分の入力画像データＰＤＩＮを保持し、その保持した入力画像データＰＤＩＮを、図２で説明した手法で画像データＰＤＱ１’～ＰＤＱ３’に分割し、その画像データＰＤＱ１’～ＰＤＱ３’をＦＩＦＯ１５１～１５３に出力する。ＦＩＦＯ１５１～１５３は、その画像データＰＤＱ１’～ＰＤＱ３’をバッファリングする。

【0099】

このとき、調整回路１２３は、カウンター１２４を用いて計測した入力画像データＰＤＩＮの水平総画素数ＨＴに基づいて、出力画像データＰＤＱ１～ＰＤＱ３の水平総画素数ＨＴ１～ＨＴ３を決定する。調整回路１２３は、決定した水平総画素数ＨＴ１～ＨＴ３と、水平アクティブ画素数ＨＡ１～ＨＡ３と、水平フロントポーチ期間とに基づいて、ＦＩＦＯ１５１～１５３から出力画像データＰＤＱ１～ＰＤＱ３を読み出すタイミング、即ち出力画像データＰＤＱ１～ＰＤＱ３の出力タイミングを制御する。水平アクティブ画素数ＨＡ１～ＨＡ３と水平フロントポーチ期間は、例えばレジスター設定等により設定されてもよい。

【0100】

図１７は、上述した第１手法の処理手順を示すフローチャートである。なお、以下では各ステップの処理主体を処理回路１２０とするが、第１～第３詳細構成例で説明した内容に応じて調整回路１２３、画像データ分割回路１２１又は速度差吸収バッファー回路１２２に読み替え可能である。なお、同じステップであっても、第１～第３詳細構成例に応じて主体が異なってもよい。

【0101】

ステップＳ１において、処理回路１２０は、入力側の水平総画素数ＨＴを計測する。処理回路１２０は、カウンター１２４を用いて水平同期信号の間隔を計測することで、水平総画素数ＨＴを計測する。ステップＳ２において、処理回路１２０は、水平総画素数ＨＴを３で割り、その余りを求める。

【0102】

ステップＳ２において余りが１である場合、ステップＳ３において、処理回路１２０は、ＨＴａ＝（ＨＴ－１）／３を求め、第１チャネルにおける第１、第２、第３ラインの水平総画素数をＨＴ１＝ＨＴａ＋１、ＨＴａ、ＨＴａに設定し、その水平総画素数ＨＴ１で出力画像データＰＤＱ１を第１チャネル用出力回路１３１に出力する。具体的には、処理回路１２０は、ラインの開始を示す水平同期信号と終了を示す水平同期信号の間隔を水平総画素数ＨＴ１に設定する。処理回路１２０は、ラインの開始を示す水平同期信号から水平フロントポーチ期間が経過した後に、水平アクティブ画素数の出力画像データＰＤＱ１を出力する。なお、第２、第３チャネルにおける水平総画素数ＨＴ２、ＨＴ３も同様に設定される。第４ライン以降も、同様に繰り返される。なお、図６はステップＳ３に対応した例であるが、第１、第２、第３ラインの水平総画素数をＨＴ１＝ＨＴａ、ＨＴａ、ＨＴａ＋１に設定している。第１～第３ラインのうち任意の１ラインを水平総画素数ＨＴａ＋１としてよい。

【0103】

ステップＳ２において余りが２である場合、ステップＳ４において、処理回路１２０は、ＨＴｂ＝（ＨＴ－２）／３を求め、第１チャネルにおける第１、第２、第３ラインの水平総画素数をＨＴ１＝ＨＴｂ＋１、ＨＴｂ＋１、ＨＴｂに設定し、その水平総画素数ＨＴ１で出力画像データＰＤＱ１を第１チャネル用出力回路１３１に出力する。なお、第２、第３チャネルにおける水平総画素数ＨＴ２、ＨＴ３も同様に設定される。第４ライン以降も、同様に繰り返される。第１～第３ラインのうち任意の２ラインを水平総画素数ＨＴｂ＋１としてよい。

【0104】

ステップＳ２においてＨＴが３で割り切れる場合、ステップＳ５において、処理回路１２０は、第１チャネルにおける全ラインの水平総画素数をＨＴ１＝ＨＴ／３に設定し、その水平総画素数ＨＴ１で出力画像データＰＤＱ１を第１チャネル用出力回路１３１に出力する。なお、第２、第３チャネルにおける水平総画素数ＨＴ２、ＨＴ３も同様に設定される。

【0105】

図１８は、上述した第２手法の処理手順を示すフローチャートである。ステップＳ１１において、処理回路１２０は、入力側の水平総画素数ＨＴを計測する。ステップＳ１２において、処理回路１２０は、水平総画素数ＨＴを３で割り、その余りを求める。

【0106】

ステップＳ１２において余りが１である場合、ステップＳ１３において、処理回路１２０は、入力側の水平総画素数ＨＴを３で割り、小数点以下を切り捨てた値を、第１～第３チャネルにおける全ラインの水平総画素数ＨＴ１～ＨＴ３に設定する。ステップＳ１４において、処理回路１２０は、入力側と出力側の時間平均のフレームレートが同一となるように、出力側の１フレームの最終ライン付近において垂直総ライン数を調整する。調整手法は様々であるが、一例としては、処理回路１２０は、出力側のフレーム終了が入力側のフレーム終了より早い場合には、次のフレームにおいて出力側の垂直総ライン数を１ライン増加させる。処理回路１２０は、出力側のフレーム終了が入力側のフレーム終了より遅い場合には、次のフレームにおいて出力側の垂直総ライン数を１ライン減少させる。図８では、フレーム１において出力側のフレーム終了が入力側のフレーム終了より１１２５画素分早いので、フレーム２において出力側の垂直総ライン数が１ライン増加されている。

【0107】

ステップＳ１２において余りが２である場合、ステップＳ１５において、処理回路１２０は、水平総画素数を３で割り、小数点以下を切り捨てた値に＋１した値を、第１～第３チャネルにおける全ラインの水平総画素数ＨＴ１～ＨＴ３に設定する。ステップＳ１６はステップＳ１４と同様である。

【0108】

ステップＳ１２においてＨＴが３で割り切れる場合、ステップＳ１７において、処理回路１２０は、第１～第３チャネルにおける全ラインの水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴ／３に設定する。

【0109】

図１９は、上述した第３手法の処理手順を示すフローチャートである。ステップＳ２１において、処理回路１２０は、入力側の水平総画素数ＨＴを計測する。ステップＳ２２において、処理回路１２０は、水平総画素数ＨＴを３で割り、その余りを求める。

【0110】

ステップＳ２２において余りが１である場合、ステップＳ２３において、処理回路１２０は、入力側の水平総画素数ＨＴを３で割り、小数点以下を切り捨てた値を、第１～第３チャネルにおける水平総画素数ＨＴ１～ＨＴ３に設定する。ここでは、処理回路１２０は、フレームの１ライン目から最終ライン付近までの水平総画素数を設定する。ステップＳ２４において、処理回路１２０は、入力側と出力側の時間平均のフレームレートが同一となるように、出力側の１フレームの最終ライン付近において水平総画素数を調整する。「付近」の意味は以下の通りである。最終ラインの水平総画素数が増える場合には、最終ラインの水平総画素数のみ調整される。最終ライン付近の水平総画素数が減る場合において、その減少が１ライン未満の場合には、最終ラインの水平総画素数のみ調整され、その減少が１ライン以上２ライン未満である場合には、最終ラインが削除されると共に最終ラインの１ライン前の水平総画素数が調整される。以下、減少幅が増加するに従い、削除されるライン数が増加する。図１０は、最終ラインの水平総画素数が増える例であり、最終ラインの水平総画素数のみ７３３から１１０８に調整されている。

【0111】

ステップＳ２２において余りが２である場合、ステップＳ２５において、処理回路１２０は、水平総画素数を３で割り、小数点以下を切り捨てた値に＋１した値を、第１～第３チャネルにおける全ラインの水平総画素数ＨＴ１～ＨＴ３に設定する。ステップＳ２６はステップＳ２４と同様である。

【0112】

ステップＳ２２においてＨＴが３で割り切れる場合、ステップＳ２７において、処理回路１２０は、第１～第３チャネルにおける全ラインの水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴ／３に設定する。

【0113】

図２０は、上述した第４手法の処理手順を示すフローチャートである。ステップＳ３１において、処理回路１２０は、入力側の水平総画素数ＨＴを計測する。ステップＳ３２において、処理回路１２０は、水平総画素数ＨＴを３で割り、その余りを求める。

【0114】

ステップＳ３２において余りが１である場合、ステップＳ３３において、処理回路１２０は、入力側の水平総画素数ＨＴを３で割り、小数点以下を切り捨てた値に＋１した値を、第１～第３チャネルにおける１フレーム目の水平総画素数ＨＴ１～ＨＴ３に設定する。ここで、入力側の水平総画素数ＨＴを３で割り、小数点以下を切り捨てた値をＨＴｃとする。１フレーム目ではＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃ＋１である。ステップＳ３４において、処理回路１２０は、２フレーム目の水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃに設定する。ステップＳ３５において、処理回路１２０は、３フレーム目の水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃに設定する。４フレーム目以降は、ステップＳ３３～Ｓ３５と同様に繰り返す。なお、図１２はステップＳ３２～Ｓ３４に対応した例であるが、フレーム１～３の水平総画素数をＨＴ１＝ＨＴｃ、ＨＴｃ、ＨＴｃ＋１に設定している。フレーム１～３のうち任意の１フレームを水平総画素数ＨＴｃ＋１としてよい。

【0115】

ステップＳ３２において余りが２である場合、ステップＳ３６において、処理回路１２０は、１フレーム目の水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃ＋１に設定する。ステップＳ３７において、処理回路１２０は、２フレーム目の水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃ＋１に設定する。ステップＳ３８において、処理回路１２０は、３フレーム目の水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴｃに設定する。４フレーム目以降は、ステップＳ３６～Ｓ３８と同様に繰り返す。なお、フレーム１～３のうち任意の２フレームを水平総画素数ＨＴｃ＋１としてよい。

【0116】

ステップＳ３２においてＨＴが３で割り切れる場合、ステップＳ３９において、処理回路１２０は、第１～第３チャネルにおける全ラインの水平総画素数をＨＴ１＝ＨＴ２＝ＨＴ３＝ＨＴ／３に設定する。

【0117】

図２１は、上述した第５手法の処理手順を示すフローチャートである。ステップＳ４１において、処理回路１２０は、入力側の水平総画素数ＨＴを計測する。

【0118】

ステップＳ４２において、処理回路１２０は、前ラインの余りと水平総画素数ＨＴの合計を求める。但し、電源投入時のフレーム１では前ラインが存在しない為、余りは０に設定される。フレーム２以降は余りを計算する。ステップＳ４３において、処理回路１２０は、前記合計を３で割り、余りを求める。この余りは、次のラインにおけるステップＳ４２で用いられる。ステップＳ４４において、処理回路１２０は、前記合計を３で割った値の小数点以下を切り捨て、その値を出力側の水平総画素数ＨＴ１～ＨＴ３に設定する。ステップＳ４５において、処理回路１２０は、設定された水平総画素数ＨＴ１～ＨＴ３で出力画像データＰＤＱ１～ＰＤＱ３を第１～第３チャネル用出力回路１３１～１３３に出力する。以下、ステップＳ４１～Ｓ４５が繰り返される。

【0119】

例えば、入力側の第１、第２ラインの水平総画素数をＨＴ＝２２００、２１５０とする。第１ラインにおいて、ＨＴ＝２２００を３で割ると７３３余り１なので、出力側の水平総画素数はＨＴ１＝ＨＴ２＝ＨＴ３＝７３３となり、余り１が第２ラインに繰り越される。第２ラインにおいて、ＨＴ＋１＝２２５１を３で割ると７１７余り０なので、出力側の水平総画素数はＨＴ１＝ＨＴ２＝ＨＴ３＝７１７となる。なお、フレームレートが一致するように水平総画素数ＨＴ１～ＨＴ３が制御されていればよいので、第５手法の実現手段は図２１のフローに限定されない。例えば、図１３のように、出力側の第１、第２ラインの水平総画素数が７３４、７１６に設定されてもよい。

【0120】

以上に説明した本実施形態の画像分割回路は、入力インターフェース回路と画像データ分割回路と出力インターフェース回路とを含む。入力インターフェース回路には、水平総画素数がＨＴであり、垂直総ライン数がＶＴである入力画像データが、入力される。画像データ分割回路は、入力画像データを、第１～第ｎチャネル用の第１～第ｎ出力画像データに分割する。出力インターフェース回路は、第１～第ｎ出力画像データを出力する第１～第ｎチャネル用出力回路を有する。ｎは３以上の整数であり、ＨＴはｎの整数倍ではない。第１～第ｎチャネル用出力回路の第ｉチャネル用出力回路は、第１～第ｎチャネルの第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整された、第１～第ｎ出力画像データの第ｉ出力画像データを、出力する。ｉは１以上ｎ以下の整数である。

【0121】

本実施形態によれば、入力側の水平総画素数ＨＴがｎの整数倍でない場合であっても、第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整されることで、入力側と出力側のフレームレートを時間平均において一致させることができる。これにより、入力インターフェース回路のデータ入力レートと出力インターフェース回路のデータ出力レートとが時間平均において一致するので、表示異常を防止できる。

【0122】

また本実施形態では、入力インターフェース回路は、入力画像データの画素クロック信号である第１クロック信号と、受信した入力画像データと、を出力してもよい。第１～第ｎチャネル用出力回路は、第１クロック信号の周波数の１／ｎ倍の周波数を有する第２クロック信号を、画素クロック信号として、第１～第ｎ出力画像データを出力してもよい。

【0123】

本実施形態によれば、第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整されることで、出力１チャネル当たりのデータ出力レートを、時間平均においてデータ入力レートの１／ｎにできる。これにより、ｎチャネル全体ではデータ出力レートがデータ入力レートに一致するので、入力と出力のフレームレートを一致させることができる。

【0124】

また本実施形態の回路装置は分周回路を含んでもよい。分周回路は、第１クロック信号の周波数を１／ｎ分周することで第２クロック信号を出力してもよい。

【0125】

本実施形態によれば、入力側の画素クロック信号である第１クロック信号の周波数が１／ｎ倍され、その第２クロック信号が出力側の画素クロック信号として第１～第ｎチャネル用出力回路に入力される。本実施形態では、出力１チャネル当たりのデータ出力レートを、時間平均においてデータ入力レートの１／ｎにできるので、上記第１、第２クロック信号を用いたデータ入出力において入力と出力のフレームレートを一致させることができる。

【0126】

また本実施形態では、第ｉチャネル用出力回路は、第ｉチャネルにおけるブランキング期間を含めた総画素数の時間平均が（ＨＴ×ＶＴ）／ｎとなるように、第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整された第ｉ出力画像データを、出力してもよい。

【0127】

出力側の水平総画素数をＨＴｉとし、垂直総ライン数をＶＴＱとする。このとき、入力側の総画素数はＨＴ×ＶＴであり、出力側の総画素数はＨＴｉ×ＶＴＱである。本実施形態によれば、水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整されることで、時間平均においてＨＴｉ×ＶＴＱ＝（ＨＴ×ＶＴ）／ｎとなる。総画素数はフレームの長さに相当しており、時間平均においてＨＴｉ×ＶＴＱ＝（ＨＴ×ＶＴ）／ｎとなることで、入力側と出力側のフレームレートが一致する。

【0128】

また本実施形態の回路装置は調整回路を含んでもよい。調整回路は、第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方を可変に調整してもよい。

【0129】

本実施形態によれば、調整回路が第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方を可変に調整することで、第ｉチャネル用出力回路が、第ｉチャネルにおける水平総画素数又は垂直総ライン数の少なくとも一方が可変に調整された第ｉ出力画像データを出力できる。

【0130】

また本実施形態の回路装置は速度差吸収バッファー回路を含んでもよい。速度差吸収バッファー回路は、入力インターフェース回路におけるデータ入力レートと、出力インターフェース回路におけるデータ出力レートとの差を吸収してもよい。

【0131】

本実施形態では、時間平均において入力側と出力側のフレームレートを一致させることができるが、一時的にデータ入力レートとデータ出力レートの差が生じる。本実施形態によれば、速度差吸収バッファー回路が設けられたことで、一時的なデータ入力レートとデータ出力レートの差が吸収される。

【0132】

また本実施形態では、調整回路は、第ｉチャネルにおいて、１フレーム内の第１ラインの水平総画素数と第２ラインの水平総画素数が異なるように、水平総画素数を調整してもよい。

【0133】

本実施形態によれば、１フレーム内において、異なる水平総画素数のラインが混在するように、第ｉチャネルの水平総画素数が調整される。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0134】

また本実施形態では、調整回路は、第ｉチャネルにおけるｎ×ｋラインの水平総画素数の平均が、ＨＴ／ｎとなるように、水平総画素数を調整してもよい。ｋは１以上の整数である。

【0135】

本実施形態によれば、ｎ×ｋラインの平均において、出力側の水平総画素数がＨＴ／ｎとなる。これにより、時間平均において入力側と出力側のフレームレートが一致する。

【0136】

また本実施形態では、調整回路は、第ｉチャネルにおいて、１フレームにおけるＶＴ－ｓラインの水平総画素数を共通の設定値に設定し、特定のｓラインの水平総画素数を設定値と異なる値に設定してもよい。ｓは１以上の整数である。

【0137】

ＨＴ／ｎと共通の設定値との間に差は、ＶＴ－ｓラインの分だけ蓄積される。本実施形態によれば、出力側において特定のｓラインの水平総画素数が共通の設定値と異なる値に設定されることで、上記の蓄積された差がキャンセルされる。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0138】

また本実施形態では、調整回路は、第ｉチャネルにおいて、第１フレームの垂直総ライン数と第２フレームの垂直総ライン数が異なるように、垂直総ライン数を調整してもよい。

【0139】

仮に出力側の垂直総ライン数をＶＴとしたとき、ＨＴ／ｎと出力側の水平総画素数との差は、ＶＴラインの分だけ蓄積される。本実施形態によれば、複数フレーム内において、異なる垂直総ライン数のフレームが混在するように、出力側の垂直総ライン数が調整されることで、上記の蓄積された差がキャンセルされる。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0140】

また本実施形態では、調整回路は、第ｉチャネルにおいて、第１フレームの水平総画素数を第１設定値に設定し、第２フレームの水平総画素数を、第１設定値とは異なる第２設定値に設定してもよい。

【0141】

本実施形態によれば、複数フレームにおいて、異なる水平総画素数のフレームが混在するように、出力側の水平総画素数が調整される。これにより、時間平均において入力側と出力側のフレームレートを一致させることができる。

【0142】

また本実施形態では、調整回路は、第ｉチャネルにおけるｎ×ｋフレームの水平総画素数の平均が、ＨＴ／ｎとなるように、水平総画素数を調整してもよい。ｋは１以上の整数である。

【0143】

本実施形態によれば、ｎ×ｋフレームの平均において、出力側の水平総画素数がＨＴ／ｎとなる。これにより、時間平均において入力側と出力側のフレームレートが一致する。

【0144】

また本実施形態の電気光学装置は、上記のいずれか一項に記載された画像分割回路と、電気光学パネルと、画像分割回路が出力した第１～第ｎ出力画像データに基づいて電気光学パネルを駆動する第１～第ｎ表示ドライバーと、を含む。

【0145】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また入力インターフェース回路、処理回路、出力インターフェース回路、分周回路、画像分割回路、電気光学パネル、表示ドライバー、電気光学装置、処理装置及び表示システム等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0146】

１０…表示システム、２０…電気光学装置、１００…画像分割回路、１１０…入力インターフェース回路、１２０…処理回路、１２１…画像データ分割回路、１２２…速度差吸収バッファー回路、１２３…調整回路、１２４…カウンター、１２５…カウンター、１３０…出力インターフェース回路、１３１～１３３…第１～第３チャネル用出力回路、１４０…分周回路、２００…電気光学パネル、２１０，２２０，２３０…表示ドライバー、３００…処理装置、ＣＫＰＩＮ…画素クロック信号、ＣＫＰＱ…画素クロック信号、Ｃｈ１～Ｃｈ３…チャネル、ＨＡ…水平アクティブ画素数、ＨＡ１～ＨＡ３…水平アクティブ画素数、ＨＴ…水平総画素数、ＨＴ１～ＨＴ３…水平総画素数、ＰＤＩＮ…入力画像データ、ＰＤＱ１～ＰＤＱ３…出力画像データ、ＶＡ…垂直アクティブライン数、ＶＴ…垂直総ライン数、ＶＴＱ…垂直総ライン数

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】