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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-30
(45)【発行日】2024-10-08
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241001BHJP
H01L 29/12 20060101ALI20241001BHJP
H01L 21/336 20060101ALI20241001BHJP
H01L 29/739 20060101ALI20241001BHJP
H01L 21/28 20060101ALI20241001BHJP
H01L 29/417 20060101ALI20241001BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 653C
H01L29/78 652M
H01L29/78 658G
H01L29/78 658F
H01L29/78 652Q
H01L29/78 655A
H01L21/28 301S
H01L21/28 301R
H01L21/28 301B
H01L29/50 M
【請求項の数】
5
(21)【出願番号】P 2021164344
(22)【出願日】2021-10-05
(65)【公開番号】P2023055162
(43)【公開日】2023-04-17
【審査請求日】2023-12-11
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(73)【特許権者】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】斎藤 順
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１９－１８６４５８（ＪＰ，Ａ）
【文献】特開２００６－２２９１８１（ＪＰ，Ａ）
【文献】特開２００５－１１６６４９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／００８３０９９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４１７
(57)【特許請求の範囲】
【請求項1】
トレンチゲート構造の半導体素子を有する炭化珪素半導体装置であって、炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
前記ドリフト層の上に形成され、表層部にコンタクト領域（３ａ）が形成された第２導電型のチャネル層（３）と、
前記チャネル層の上における前記コンタクト領域と異なる位置に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）と、
前記第１導電型領域および前記チャネル層を貫通するゲートトレンチ（６）の内壁面に形成されたゲート絶縁膜（７）および前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有する前記トレンチゲート構造と、
前記ゲートトレンチ内において前記ゲート電極を覆う層間絶縁膜（９）と、
前記コンタクト領域および前記第１導電型領域に電気的に接続された第１電極（１０）と、
前記基板の裏面側に形成された第２電極（１１）と、を含み、
前記層間絶縁膜の上面と前記第１導電型領域の上面との間には段差が形成されることで凹部（１２）が形成され、
前記第１電極は、前記コンタクト領域および前記第１導電型領域の表面上に形成された金属層（１０ａ）と、前記金属層の上および前記凹部内に形成されたバリアメタル（１０ｂ）と、前記バリアメタルの上に形成された電極層（１０ｃ）と、を有し、前記バリアメタルのうち前記凹部内に形成された第１バリアメタル（１０ｂａ）と前記金属層の上に形成された第２バリアメタル（１０ｂｂ）との間に段差が形成され、前記第２バリアメタルに前記ゲートトレンチの幅方向内側に突き出して構成された突出部（１０ｂｃ）が形成されると共に該突出部の下方に前記電極層の一部が入り込んでいて、前記ゲートトレンチの幅方向両側それぞれの前記突出部の先端同士の間の寸法（Ｗ１）が前記突出部の下方において前記電極層が入り込む部分の寸法（Ｗ２）より狭くなっている、炭化珪素半導体装置。
【請求項2】
前記金属層は、金属シリサイド層（１０ａ）である、請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記第１バリアメタルと前記第２バリアメタルとの間が分離しており、前記凹部の深さ（Ｄ１）の方が前記第１バリアメタルの厚み（Ｄ２）より大きくされている、請求項１または２に記載の炭化珪素半導体装置。
【請求項4】
前記第１バリアメタルと前記第２バリアメタルとの間が繋がっており、前記金属層の端部に前記突出部が形成されることで、前記ゲートトレンチの幅方向両側それぞれの前記突出部の先端同士の間の寸法が前記突出部の下方において前記電極層が入り込む部分の寸法より狭くなっている、請求項１または２に記載の炭化珪素半導体装置。
【請求項5】
前記バリアメタルは、ＴｉとＴｉＮのいずれかで構成されている、もしくは両方の積層構造とされている、請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素（以下、ＳｉＣという）によって構成されるトレンチゲート構造の半導体素子を有するＳｉＣ半導体装置に関するものである。
【背景技術】
【0002】
特許文献１に、オン抵抗を増加させることなくセルピッチを小さくできるトレンチゲート構造のＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置は、ゲートトレンチの内部において、ゲート電極上に層間絶縁膜とバリアメタルを埋め込んで表面を平坦にし、その上に電極層を形成することで、バリアメタルおよび電極層を含むソース電極を構成している。このような構成とすることで、層間絶縁膜をＳｉＣ上面に出す必要がなくなるため、ＳｉＣ上面全面にコンタクトを形成することができると共に、コンタクトホール形成時にマスク合わせずれがなくなってセルピッチの制約を受けなくなる。これにより、セルピッチを小さくすることが可能となる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１９－３９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＭＯＳＦＥＴなどの半導体素子を動作させる際には、温度の上昇、下降を繰り返す。半導体素子を構成する各構成材料は、線膨張係数が異なっているため、温度の昇降によって各構成材料の界面に繰り返し応力が加わる。これにより、トレンチゲート構造のＭＯＳＦＥＴであれば、ソース電極が剥離する恐れがある。
【0005】
特に、特許文献１に記載されたＳｉＣ半導体装置のように、ゲートトレンチ内におけるゲート電極上に層間絶縁膜とバリアメタルを埋め込んで表面を平坦にし、その上に電極層を形成した構造とする場合、表面の凹凸が少ないためアンカー効果が少ない。つまり、表面に凹凸があればそれによる段差に引っかかることで電極層とその下地の間の横方向のずれが抑制されるが、表面の凹凸が少ないと電極層とその下地の間の横方向のずれが生じやすくなり、ソース電極の剥離が生じやすくなる。
【0006】
ソース電極の剥離が生じると、通電時の抵抗が増大するため、発熱による温度上昇が生じ、素子破壊に至ることが懸念される。
【0007】
本発明は上記点に鑑みて、トレンチゲート構造の上に形成される電極の剥離を抑制し、発熱による素子破壊を抑制することができるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を有するＳｉＣ半導体装置であって、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、ドリフト層の上に形成され、表層部にコンタクト領域（３ａ）が形成された第２導電型のチャネル層（３）と、チャネル層の上におけるコンタクト領域と異なる位置に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）と、第１導電型領域およびチャネル層を貫通するゲートトレンチ（６）の内壁面に形成されたゲート絶縁膜（７）およびゲート絶縁膜の上に形成されたゲート電極（８）と、を有するトレンチゲート構造と、ゲートトレンチ内においてゲート電極を覆う層間絶縁膜（９）と、コンタクト領域および第１導電型領域に電気的に接続された第１電極（１０）と、基板の裏面側に形成された第２電極（１１）と、を含んでいる。
【0009】
このような構成において、層間絶縁膜の上面と第１導電型領域の上面との間には段差が形成されることで凹部（１２）が形成され、第１電極は、コンタクト領域および第１導電型領域の表面上に形成された金属層（１０ａ）と、金属層の上および凹部内に形成されたバリアメタル（１０ｂ）と、バリアメタルの上に形成された電極層（１０ｃ）と、を有し、バリアメタルのうち凹部内に形成された第１バリアメタル（１０ｂａ）と金属層の上に形成された第２バリアメタル（１０ｂｂ）との間に段差が形成され、第２バリアメタルにゲートトレンチの幅方向内側に突き出して構成された突出部（１０ｂｃ）が形成されると共に該突出部の下方に電極層の一部が入り込んでいて、ゲートトレンチの幅方向両側それぞれの突出部の先端同士の間の寸法（Ｗ１）が突出部の下方において電極層が入り込む部分の寸法（Ｗ２）より狭くなっている。
【0010】
このように、第１バリアメタルと第２バリアメタルとの間に段差が構成されている。つまり、電極層の下地の表面が凹凸形状になっている。また、ゲートトレンチの幅方向内側に第２バリアメタルが突き出した庇形状の突出部を備え、ゲートトレンチの幅方向両側それぞれの突出部の先端同士の間の寸法が突出部の下方において電極層が入り込む部分の寸法より狭くなるようにしている。このため、電極層にアンカー効果を発揮させることができる。したがって、半導体素子を動作させる際に温度の上昇、下降が繰り返されても、電極層が下地となるバリアメタルなどから剥がれにくくなり、ソース電極の剥離を抑制することが可能となる。これにより、通電時の抵抗の増大や発熱による温度上昇を抑制でき、素子破壊に至ることを抑制することが可能になる。
【0011】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0012】
【図1】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図2】ソース電極の詳細構造を示した断面図である。
【図3】バリアメタルを積層構造とする場合のソース電極の詳細構造を示した断面図である。
【図4】第１実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造およびソース電極の形成工程を示したフローチャートである。
【図6A】ゲートトレンチにおけるゲート電極上に層間絶縁膜とバリアメタルを埋め込んで表面を平坦にした場合の断面図である。
【図6B】ソース電極の剥離の様子を示した断面図である。
【図7】第１実施形態の変型例で説明するＳｉＣ半導体装置におけるソース電極の詳細構造を示した断面図である。
【図8】第２実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造およびソース電極の形成工程を示したフローチャートである。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0014】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置について説明する。ここでは、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置について説明する。ここでは、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【0015】
本実施形態にかかるＳｉＣ半導体装置は、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えている。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここではＳｉＣ半導体装置のうちの縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向をＳｉＣ半導体装置の幅方向とし、上下方向をＳｉＣ半導体装置の厚み方向もしくは深さ方向として説明を行う。
【0016】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ－型ドリフト層２がエピタキシャル成長させられており、ｎ－型ドリフト層２の上にチャネル層に相当するｐ型ベース領域３および第１導電型領域に相当するｎ＋型ソース領域４が順に形成されている。
【0017】
ｐ型ベース領域３は、チャネル領域が形成される部分であり、ｎ＋型ソース領域４が配置された場所と異なる位置の表層部にｐ型不純物濃度が部分的に高くされたｐ型コンタクト領域３ａが形成されている。ｎ＋型ソース領域４は、ｎ－型ドリフト層２よりも高不純物濃度とされている。
【0018】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ－型ドリフト層２に達するように、ゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、ＳｉＣ半導体装置の幅方向である図１の紙面左右方向を幅方向、紙面法線方向を長手方向、ＳｉＣ半導体装置の厚み方向である図１の紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置されていてストライプ状とされている。ゲートトレンチ６の幅については任意であるが、後述するバリアメタル１０ｂの厚みの２倍以上の寸法とされるのが好ましく、０．３～１μｍ、例えば１μｍとされる。
【0019】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ－型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。また、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されている。ゲート電極８は、ｎ型ドープもしくはｐ型ドープとされる。そして、これらゲート絶縁膜７およびゲート電極８の上に層間絶縁膜９が形成されることでトレンチゲート構造が構成されている。さらに、ゲートトレンチ６は、ゲート絶縁膜７とゲート電極８および層間絶縁膜９によって埋め尽くされておらず、後述する図２に示すバリアメタル１０ｂａや電極層１０ｃの一部が埋め込まれることで埋め尽くされている。
【0020】
より詳しくは、ゲートトレンチ６の入口を構成しているｎ＋型ソース領域４の上面に対してゲート電極８の上面が低くなっており、これらの間に段差が構成されてゲート電極８が凹んだリセス形状とされている。そして、この段差を埋めるようにリセス形状内に層間絶縁膜９とバリアメタル１０ｂａおよび電極層１０ｃの一部が配置されることで、ゲートトレンチ６内が埋め込まれている。ゲート電極８の上に層間絶縁膜９が形成された状態でもリセス形状が残っていて、４０～３００ｎｍ、例えば２００ｎｍ程度の深さの凹部１２が形成されている。このため、バリアメタル１０ｂａおよび電極層１０ｃの一部が、そのリセス形状を構成する凹部１２内に埋め込まれるように形成されている。つまり、バリアメタル１０ｂａの下面はｎ＋型ソース領域４やｐ型コンタクト領域３ａで構成されるＳｉＣ表面よりも下方に位置した状態になっている。また、バリアメタル１０ｂａが凹部１２内を埋め込むように形成され、尚かつ、バリアメタル１０ｂａの上面がＳｉＣ表面よりも下方に位置した状態になっている。そして、バリアメタル１０ｂａおよび電極層１０ｃの一部が凹部１２内に入り込んだ状態になっている。
【0021】
また、層間絶縁膜９の上には第１電極に相当するソース電極１０や図示しないゲート配線層などが形成されている。ソース電極１０は、層間絶縁膜９のコンタクトホールを通じて、ｎ＋型ソース領域４およびｐ型コンタクト領域３ａと接触させられている。ゲート配線部は、図１とは別断面において、ゲート電極８と接触させられている。
【0022】
ソース電極１０は、図２に示すように、金属シリサイド層１０ａ、バリアメタル１０ｂおよび電極層１０ｃ等を有した構成とされている。
【0023】
金属シリサイド層１０ａは、ＳｉＣとの間においてシリサイド化反応させられたオーミックコンタクト層である。この金属シリサイド層１０ａが形成されていることにより、ソース電極１０とＳｉＣとの間がコンタクト抵抗の低いオーミックコンタクトとされている。金属シリサイド層１０ａは、例えばＮｉ（ニッケル）シリサイド、Ｔｉ（チタン）シリサイド、Ｔａ（タンタル）シリサイド、Ｗ（タングステン）シリサイド、Ｍｏ（モリブデン）などの高融点金属系もしくは貴金属系のシリサイドによって構成されている。金属シリサイド層１０ａを構成する金属は１種類であっても良いし、複数種類とされていても良い。例えば、ｎ型ＳｉＣとｐ型ＳｉＣとで金属シリサイド層１０ａを構成する金属の種類が異なっていても良い。ここでは、例えば金属シリサイド層１０ａをＮｉシリサイドによって構成している。金属シリサイド層１０ａの膜厚は任意であるが、１０～１００ｎｍ、例えば５０ｎｍ程度とされている。
【0024】
バリアメタル１０ｂは、層間絶縁膜９上に形成された第１バリアメタルに相当するバリアメタル１０ｂａと金属シリサイド層１０ａ上に形成された第２バリアメタルに相当するバリアメタル１０ｂｂを有した構成とされている。バリアメタル１０ｂａは、ソース電極１０側から層間絶縁膜９およびゲート電極８への金属元素の拡散などを抑制する。バリアメタル１０ｂｂは、ソース電極１０中における金属シリサイド層１０ａから電極層１０ｃへの金属元素の拡散などを抑制する。金属シリサイド層１０ａがＮｉシリサイドとされる場合であれば、バリアメタル１０ｂａによりＮｉの層間絶縁膜９およびゲート電極８への拡散を抑制し、バリアメタル１０ｂｂによりＮｉの電極層１０ｃへの拡散を抑制する。バリアメタル１０ｂは、これらの役割を果たす金属、例えばＴｉもしくはＴｉＮ（窒化チタン）によって構成されている。バリアメタル１０ｂについては、図２では単層構造として図示しているが、図３に示すように、複数の金属、例えばＴｉとＴｉＮの積層構造とされていても良い。
【0025】
バリアメタル１０ｂａおよびバリアメタル１０ｂｂについては、同時に形成しているが、平面状には形成されずに両者の間に段差が形成されていて、バリアメタル１０ｂａの上面よりもバリアメタル１０ｂｂの上面が上方に位置した状態になっている。さらに、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離した状態になっている。バリアメタル１０ｂの厚みは任意であるが、凹部１２の深さ以下とされている。バリアメタル１０ｂをＴｉとＴｉＮの積層構造で構成する場合、Ｔｉを３０～１００ｎｍ、例えば５０ｎｍとし、ＴｉＮを５０～１００ｎｍ、例えば１００ｎｍとしている。
【0026】
そして、バリアメタル１０ｂが凹部１２の深さ以下とされていることから、バリアメタル１０ｂａがＳｉＣ表面よりも下方に位置していて、バリアメタル１０ｂａが配置された状態でも凹部１２の凹みが残った状態になっている。つまり、凹部１２の深さＤ１の方がバリアメタル１０ｂａの厚みＤ２よりも大きくなっている。このため、ＳｉＣ表面の凹凸が存在した状態で電極層１０ｃが形成されており、電極層１０ｃの一部が凹部１２内に入り込んだ状態になっている。また、本実施形態の場合、ゲートトレンチ６の側面側の上端位置においてＳｉＣが露出しており、電極層１０ｃの一部がＳｉＣに接している。
【0027】
さらに、バリアメタル１０ｂｂは、金属シリサイド層１０ａよりもゲートトレンチ６の幅方向内側に突き出した状態の突出部１０ｂｃを有している。そして、ゲートトレンチ６の幅方向両側それぞれの突出部１０ｂｃの先端同士の間の寸法Ｗ１は、突出部１０ｂｃの下方において電極層１０ｃが入り込む部分の寸法Ｗ２よりも狭くなっている。突出部１０ｂｃの寸法については、バリアメタル１０ｂの成膜条件によって調整可能であり、バリアメタル１０ｂａのうち金属シリサイド層１０ａ上に形成された部分の厚みと同程度まで突き出させることができ、ここではその厚みの半分以上としている。
【0028】
電極層１０ｃは、ソース電極１０におけるパッド部を構成する部分である。ここでは、電極層１０ｃを例えばＡｌＳｉ等のＡｌを含む金属によって構成している。電極層１０ｃは、金属シリサイド層１０ａやバリアメタル１０ｂよりも厚く形成されている。電極層１０ｃは、寸法Ｗ１の隙間を通じて突出部１０ｂｃの下方を含めてゲートトレンチ６内に入り込んだ状態になっている。このように、電極層１０ｃが突出部１０ｂｃの下方まで入り込んでアンカー効果を発揮することが可能になる。
【0029】
なお、ここでは電極層１０ｃを単層構造で記載しているが、表面にＮｉ（ニッケル）やＡｕ（金）めっきなどが施されることで積層構造とされていても良い。
【0030】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【0031】
続いて、本実施形態のＳｉＣ半導体装置の製造方法について、図４に示すフローチャートおよび図５Ａ～図５Ｈに示す製造工程中の断面図を参照して説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうちゲート電極８の形成工程以外については、公知となって工程など、どのような工程によって行われても良いため、ここではゲート電極８の形成工程について主に説明し、他の工程については簡略して説明する。
【0032】
まず、半導体基板として、ＳｉＣで構成されるウェハ状のｎ＋型基板１を用意したのち、ｎ＋型基板１の主表面上にｎ－型ドリフト層２をエピタキシャル成長させる。そして、ｎ－型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長もしくはイオン注入によって形成する。また、ｎ＋型ソース領域４の表面に図示しないマスクを形成し、ｐ型不純物をイオン注入することでｐ型コンタクト領域３ａを形成する。続いて、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。
【0033】
その後、図４に示すゲートトレンチ６の形成工程を行う。例えば、上記したマスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、図５Ａのようにゲートトレンチ６を形成している。そして、マスクを除去した後、図４に示すゲート絶縁膜７の形成工程を行う。例えば、ＣＶＤ（chemical vapor deposition）によってシリコン酸化膜を形成したり、熱酸化を行って熱酸化膜を形成したりすることによってゲート絶縁膜７を形成している。
【0034】
次に、ゲート電極８の形成工程として、図４に示すポリシリコン膜の形成工程とエッチバック工程を順に行うことで、図５Ｂのように、ゲートトレンチ６内にゲート電極８を形成する。すなわち、ＣＶＤなどによってゲートトレンチ６内を埋め込むようにゲート絶縁膜７の表面にポリシリコン膜を成膜したのち、ポリシリコン膜をドライエッチングによりエッチバックしてゲートトレンチ６の外側に形成された部分を除去する。このとき、ゲートトレンチ６内がゲート電極８によって埋め尽くされないように、ゲートトレンチ６内が凹んだ状態となるまでポリシリコン膜をエッチバックしている。
【0035】
続いて、図４に示す層間絶縁膜９の形成工程を行うことで、図５Ｃのように、ゲート電極８上にゲートトレンチ６内を埋め込むように層間絶縁膜９を形成する。例えば、減圧ＣＶＤ等によって層間絶縁膜９を形成することができる。そして、図４に示す層間絶縁膜９のエッチバック工程を行う。すなわち、図５Ｄのように、ゲート電極８上に層間絶縁膜９を残しつつＳｉＣ面を露出させ、かつ、凹部１２が残ったリセス形状が構成されるように層間絶縁膜９をドライエッチングなどでエッチバックする。このときの凹部１２の深さについては任意であるが、例えば凹部１２の深さを２００ｎｍ程度にしている。
【0036】
そして、図４に示す金属膜の成膜工程および熱処理によるシリサイド形成工程を行う。具体的には、図５Ｅのように、金属シリサイド層１０ａを形成するための金属膜２０を成膜する。ここでは、Ｎｉスパッタを行うことでＮｉ膜を成膜している。このとき、ゲートトレンチ６内に凹部１２が残っているため、金属膜２０を成膜したときに、ゲートトレンチ６上とその外側とで金属膜２０に段差が形成された状態になる。
【0037】
そして、６００～８００℃、例えば７００℃で熱処理を行うことにより、金属膜２０を構成する金属とＳｉＣ中のＳｉとをシリサイド化反応させる。これにより、ＳｉＣ面上では金属膜２０のシリサイド化反応し、層間絶縁膜９上では金属膜２０がシリサイド化反応しないまま残る。
【0038】
その後、図４に示す金属膜２０の除去工程を行うことで、図５Ｆのように、層間絶縁膜９上に残った金属膜２０を除去する。例えば、ウェットエッチングによって金属膜２０を除去する。これにより、ＳｉＣ面上にのみ金属シリサイド層１０ａが残った状態になる。ＳｉＣ面上でも、金属膜２０がすべてシリサイド化反応しているとは限らず、金属シリサイド層１０ａの上に金属膜２０が残っている場合がある。この場合、金属シリサイド層１０ａの上に残った金属膜２０についても、同時に除去されることになる。なお、上記の熱処理によって金属シリサイド層１０ａを形成しているが、このときの熱処理の温度を高くすると、層間絶縁膜９中に金属膜２０を構成する金属元素が拡散してしまう可能性がある。このため、上記の熱処理については８００℃以下という比較的低温で抑え、金属膜２０の除去工程の後に、それよりも高い温度となる９００～１０００℃、例えば９５０℃での高温アニールを行うことも可能である。このようにすれば、金属シリサイド層１０ａとＳｉＣとのコンタクト抵抗の更なる低減を図ることが可能となる。
【0039】
さらに、図４に示すバリアメタル１０ｂの形成工程を行う。例えば、スパッタを行うと、金属シリサイド層１０ａや層間絶縁膜９の上に選択的にバリアメタル１０ｂを堆積させることができる。ここではＴｉとＴｉＮを順にスパッタすることでバリアメタル１０ｂを形成しているが、例えば、ＴｉやＴｉＮ等の単層膜や他の材料をスパッタしてバリアメタル１０ｂを形成しても良い。これにより、図５Ｇのように、金属シリサイド層１０ａおよび層間絶縁膜９の上にバリアメタル１０ｂが形成される。金属シリサイド層１０ａ上のバリアメタル１０ｂｂについては、横方向にも広がってゲートトレンチ６の内側に回り込むように形成され、突出部１０ｂｃが庇形状に構成される。例えばスパッタ時のエネルギーを小さくするほどバリアメタル１０ｂを等方的に堆積させられるため、スパッタ時のエネルギーの大きさを制御することで突出部１０ｂｃの寸法を調整できる。
【0040】
このとき、層間絶縁膜９と金属シリサイド層１０ａとの間に段差が形成された状態になっているため、その上に形成したバリアメタル１０ｂも段差が引き継がれた状態になる。そして、本実施形態の場合、凹部１２の深さＤ１の方がバリアメタル１０ｂの厚みＤ２よりも大きくしている。このため、層間絶縁膜９の上のバリアメタル１０ｂａと金属シリサイド層１０ａ上のバリアメタル１０ｂｂが分離して形成され、分離部のＳｉＣ面上にはバリアメタル１０ｂが形成されず、突出部１０ｂｃを安定した庇形状で形成することができる。
【0041】
その後、図４に示す電極層１０ｃの形成工程を行う。例えば、ＡｌＳｉ等をスパッタする。これにより、図５Ｈのように、バリアメタル１０ｂの上に電極層１０ｃが形成される。突出部１０ｂｃの下方においても、電極層１０ｃが回り込むようにして形成され、凹部１２内に電極層１０ｃの一部が入り込んだ状態になる。そして、図示しないマスクを用いて電極層１０ｃおよびバリアメタル１０ｂをパターニングすることで、ソース電極１０が形成される。
【0042】
最後に、ｎ＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行う。これにより、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【0043】
以上説明した本実施形態のＳｉＣ半導体装置では、層間絶縁膜９の表面に形成されたバリアメタル１０ｂａと、金属シリサイド層１０ａの上に形成されたバリアメタル１０ｂｂとの間に段差が構成されている。つまり、電極層１０ｃの下地の表面が凹凸形状になっている。また、ゲートトレンチ６の幅方向内側にバリアメタル１０ｂｂが突き出した庇形状の突出部１０ｂｃを備えて寸法Ｗ１が寸法Ｗ２より狭くなるようにし、突出部１０ｂｃの下方に電極層１０ｃの一部が入り込むようにしている。このため、特許文献１に記載されたＳｉＣ半導体装置とは異なり、電極層１０ｃにアンカー効果を発揮させることができる。
【0044】
具体的には、特許文献１のＳｉＣ半導体装置では、図６Ａに示すようにゲートトレンチＪ１の内部において、ゲート電極Ｊ２上に層間絶縁膜Ｊ３とバリアメタルＪ４を埋め込んで表面を平坦にしている。そして、バリアメタルＪ４やＳｉＣ表面上にＮｉ膜とＴｉ膜の積層膜Ｊ５やＡｌＳｉによる電極層Ｊ６を形成することで、バリアメタルＪ４や積層膜Ｊ５および電極層Ｊ６を含むソース電極を構成している。このような構造の場合、ＳｉＣ表面とバリアメタルＪ４の表面が凹凸の少ない平坦面となっていることから、電極層Ｊ６などが引っかかる段差が無い。このため、図６Ｂに示すように、例えば積層膜Ｊ５との界面で電極層Ｊ６が剥がれることでソース電極の剥離が生じる。
【0045】
これに対して、本実施形態のＳｉＣ半導体装置では、電極層１０ｃの下地の表面が凹凸形状とされると共に電極層１０ｃの一部が突出部１０ｂｃの下方に入り込んだ状態とされている。このため、電極層１０ｃにアンカー効果を発揮させることが可能になる。したがって、半導体素子を動作させる際に温度の上昇、下降が繰り返されても、電極層１０ｃが下地となるバリアメタル１０ｂなどから剥がれにくくなり、ソース電極１０の剥離を抑制することが可能となる。これにより、通電時の抵抗の増大や発熱による温度上昇を抑制でき、素子破壊に至ることを抑制することが可能になる。
【0046】
また、本実施形態のＳｉＣ半導体装置においては、以下の効果を得ることもできる。
【0047】
（１）本実施形態のＳｉＣ半導体装置では、深さＤ１を厚みＤ２よりも大きくしてゲートトレンチ６の凹部１２が残った状態、つまりＳｉＣ表面の凹凸が存在した状態で電極層１０ｃが形成されるようにして、電極層１０ｃの一部が凹部１２内に入り込むようにしている。このため、より深くまで電極層１０ｃの一部が入り込み、より高いアンカー効果を得ることができる。したがって、上記効果を更に得ることが可能となる。
【0048】
（２）層間絶縁膜９上のバリアメタル１０ｂａとＳｉＣ面上のバリアメタル１０ｂｂとを平面状とせず、これらの間に段差が設けられるようにしている。このため、バリアメタル１０ｂの残留応力の逃げ場ができるので、残留応力の影響を抑制でき、ウェハの反りを抑制することが可能な構造のＳｉＣ半導体装置にできる。
【0049】
（３）特許文献１のＳｉＣ半導体装置では、ＴｉまたはＴｉＮで構成されるバリアメタル、金属シリサイドを形成するためのＮｉ膜、Ｔｉ膜を順にスパッタにより形成することになるため、スパッタ回数が多くなる。これに対して、本実施形態のＳｉＣ半導体装置では、金属シリサイド層１０ａを形成するための金属膜２０とバリアメタル１０ｂをスパッタで形成するだけで済む。スパッタは通常枚葉処理で行われるため、スパッタ回数はＳｉＣ半導体装置の製造コスト増加に繋がる。このため、本実施形態のＳｉＣ半導体装置のように、スパッタ回数を少なくできれば、ＳｉＣ半導体装置の製造工程の簡略化が図れ、引いては製造コストの削減を図ることが可能となる。
【0050】
（第１実施形態の変形例）
第１実施形態では、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離された構造とされているが、図７に示すように、これらが繋がった構造になっていても良い。この場合、金属シリサイド層１０ａ上の方がＳｉＣ面上よりもバリアメタル１０ｂが形成されやすいため、金属シリサイド層１０ａの端部において突出部１０ｂｃが形成された構造になる。
第１実施形態では、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離された構造とされているが、図７に示すように、これらが繋がった構造になっていても良い。この場合、金属シリサイド層１０ａ上の方がＳｉＣ面上よりもバリアメタル１０ｂが形成されやすいため、金属シリサイド層１０ａの端部において突出部１０ｂｃが形成された構造になる。
【0051】
また、第１実施形態では、バリアメタル１０ｂａが形成されても凹部１２に凹みが残った状態となるようにしたが、バリアメタル１０ｂａの表面がＳｉＣ表面と面一となっていても良いし、バリアメタル１０ｂａの表面がＳｉＣ表面より突き出ていても良い。
【0052】
つまり、バリアメタル１０ｂａとバリアメタル１０ｂｂとの間に段差があり、バリアメタル１０ｂｂに突出部１０ｂｃが形成され、電極層１０ｃが入り込む部分の寸法Ｗ２よりも突出部１０ｂｃの先端同士の間の寸法Ｗ１より狭くなっていれば良い。このような構造であっても、第１実施形態で示した効果を得ることができる。
【0053】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート配線部の形成工程を示したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート配線部の形成工程を示したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0054】
本実施形態では、縦型ＭＯＳＦＥＴと異なる場所に、例えばトレンチゲート構造の長手方向の先端にゲート電極８と繋がるゲート配線部を形成する場合の形成工程について、図８および図９Ａ～図９Ｇを参照して説明する。なお、図９Ａ～図９Ｇは、各工程の様子を示した断面図であるが、左図が縦型ＭＯＳＦＥＴの断面図、右図が縦型ＭＯＳＦＥＴと別の位置、例えばセル領域と外周耐圧構造との間に位置する繋ぎ領域に形成されるゲート配線部の断面図を示している。また、以下の説明において、第１実施形態と同じ名称の工程については、第１実施形態と同様の手法によって行っている。
【0055】
まず、図８に示すゲートトレンチ６の形成工程、ゲート絶縁膜７の形成工程、ポリシリコン膜の形成工程を第１実施形態と同様の手法で行う。このとき、ゲート配線部が形成される位置においても、ＳｉＣ面上にゲート絶縁膜７が形成され、その上にもポリシリコン膜が形成されることになる。続いて、エッチバック工程を行うことでポリシリコン膜をパターニングし、図９Ａのようにゲートトレンチ６内にゲート電極８を形成すると共に、別の位置にゲート配線部の一部を構成するゲート配線層３１を形成する。そして、層間絶縁膜９の形成工程を行うことで、ゲート電極８上に、ゲートトレンチ６内を埋め込み、かつ、ゲート配線層３１を覆うように層間絶縁膜９を形成する。さらに、図８に示す層間絶縁膜９のエッチバック工程を行う。このとき、縦型ＭＯＳＦＥＴが形成されるセル領域が開口し、セル領域以外を覆う図示しないマスクを層間絶縁膜９上に形成してからエッチバックを行うようにしている。これにより、図９Ｂのように、ゲート配線層３１は層間絶縁膜９で覆われたままとしつつ、セル領域ではゲートトレンチ６内にのみ層間絶縁膜９が残るようにできる。
【0056】
この後、図８に示す金属膜２０の成膜工程および熱処理によるシリサイド形成工程、金属膜２０の除去工程を行う。これにより、図９Ｃに示すようにＳｉＣ表面や層間絶縁膜９の上に金属膜２０が形成され、シリサイド化されたのち、図９Ｄのように層間絶縁膜９の上の金属膜２０が除去されて、ＳｉＣ面上に金属シリサイド層１０ａが形成された状態になる。また、ゲート配線層３１については、層間絶縁膜９で覆われていることから、その上の金属膜２０が除去されても、層間絶縁膜９に覆われたままの状態になる。
【0057】
そして、図８に示すゲート配線部のフォトリソグラフィ工程を行う。具体的には、フォトリソグラフィ工程にて、ゲート配線層３１と対応する位置が開口した図示しないマスクを形成したのち、エッチングを行って、図９Ｅのように層間絶縁膜９にゲート配線層３１に繋がるゲートコンタクトホール９ａを開口させる。続いて、図８に示すバリアメタル１０ｂの形成工程を行う。例えば、ＴｉとＴｉＮを順にスパッタすることでバリアメタル１０ｂを形成している。このとき、図９Ｆのように、ゲートコンタクトホール９ａを形成していることから、バリアメタル１０ｂがゲート配線層３１にも接するように形成される。
【0058】
さらに、バリアメタル１０ｂとして使用している金属がシリサイド化反応する材料である場合、図８に示す熱処理を行うと、ゲート配線層３１とバリアメタル１０ｂとの接触部にも金属シリサイドを形成してオーミックコンタクト層にできる。例えば、６００～８００℃、例えば７００℃で熱処理を行う。これにより、バリアメタル１０ｂを構成する金属とゲート配線層３１を構成するポリシリコンとをシリサイド化反応させて金属シリサイド層を形成できる。これにより、例えばＴｉをバリアメタル１０ｂの形成用と、ゲート配線層３１とのオーミックコンタクト層の形成用として共用化できる。
【0059】
また、ＴｉＮは、酸化させたりアニール処理したりすることでバリア性を高めることができる。そのため、バリアメタル１０ｂとしてＴｉＮを用いる場合、ＴｉＮを成膜した後に、試料を大気暴露してＴｉＮを酸化させると好ましい。酸化させる際に、大気暴露であれば工程コストを増加させることなく酸化させることができる。また、上記した熱処理を行うことでＴｉＮのアニール処理になる。これらにより、ＴｉＮのバリア性を高めることも可能となる。
【0060】
その後、例えばＡｌＳｉ等をスパッタすることで図８に示す電極層１０ｃの形成工程を行う。これにより、図９Ｇのように、バリアメタル１０ｂの上に電極層１０ｃが形成される。そして、図示しないマスクを用いて電極層１０ｃおよびバリアメタル１０ｂのパターニングすることで、ソース電極１０が形成されると共に、ゲート配線層３１とそれに接するバリアメタル１０ｂおよび電極層１０ｃを含むゲート配線部が形成される。
【0061】
最後に、ｎ＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行う。これにより、本実施形態にかかる縦型ＭＯＳＦＥＴおよびゲート配線部を有するＳｉＣ半導体装置が完成する。
【0062】
以上説明したように、縦型ＭＯＳＦＥＴにおけるソース電極１０を形成する際のバリアメタル１０ｂや電極層１０ｃを用いてゲート配線部を構成することができる。そして、バリアメタル１０ｂにシリサイド化反応する金属を用いていれば、熱処理を行うことでオーミックコンタクト層を得ることができる。また、バリアメタル１０ｂにＴｉＮを用いていれば、大気暴露や熱処理によってバリア性を高めることが可能となる。
【0063】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0064】
（１）例えば、上記実施形態では、トレンチゲート構造の縦型ＭＯＳＦＥＴの一例を挙げて説明したが、勿論、上記した縦型ＭＯＳＦＥＴを基本構造として、他の構成が備えられていても良い。例えば、トレンチゲート構造の下方にｐ型ディープ層を備えることで、トレンチゲート構造への等電位線のせり上がりを抑制して耐圧向上を図る構造など、様々な構造を備えることができる。
【0065】
（２）また、上記各実施形態では、ＳｉＣ面上に金属層として金属シリサイド層１０ａを形成し、その上にバリアメタル１０ｂｂと電極層１０ｃを順に配置した構造としたが、金属層として金属シリサイド層１０ａ以外の金属を配置しても良い。
【0066】
（３）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、トレンチゲート構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【0067】
１…ｎ＋型基板、２…ｎ－型ドリフト層、３…ｐ型ベース領域
３ａ…ｐ型コンタクト領域、４…ｎ＋型ソース領域、６…ゲートトレンチ
７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電極
１０ａ…金属シリサイド層、１０ｂ、１０ｂａ、１０ｂｂ…バリアメタル
１０ｂｃ…突出部、１０ｃ…電極層、１１…ドレイン電極、１２…凹部、
２０…ポリシリコン膜、３１…ゲート配線層
３ａ…ｐ型コンタクト領域、４…ｎ＋型ソース領域、６…ゲートトレンチ
７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電極
１０ａ…金属シリサイド層、１０ｂ、１０ｂａ、１０ｂｂ…バリアメタル
１０ｂｃ…突出部、１０ｃ…電極層、１１…ドレイン電極、１２…凹部、
２０…ポリシリコン膜、３１…ゲート配線層
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】