特許 7563369 電子回路モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-30

(45)【発行日】2024-10-08

(54)【発明の名称】電子回路モジュール

(51)【国際特許分類】

   H01L 25/04 20230101AFI20241001BHJP

   H01L 25/18 20230101ALI20241001BHJP

   H01L 21/8234 20060101ALI20241001BHJP

   H01L 27/06 20060101ALI20241001BHJP

   H01L 21/822 20060101ALI20241001BHJP

   H01L 27/04 20060101ALI20241001BHJP

【ＦＩ】

H01L25/04 Z

H01L27/06 102A

H01L27/04 H

H01L27/06 311A

H01L27/06 311Z

【請求項の数】 5

(21)【出願番号】P 2021201069

(22)【出願日】2021-12-10

(65)【公開番号】P2023086509

(43)【公開日】2023-06-22

【審査請求日】2023-07-19

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】乾 真規

(72)【発明者】

【氏名】榎 直通

【審査官】豊島 洋介

(56)【参考文献】

【文献】特開２０１８－０２２２２７（ＪＰ，Ａ）

【文献】特開２００３－３４７８５９（ＪＰ，Ａ）

【文献】特開２０２１－１７５０５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２１／８２２

Ｈ０１Ｌ２１／８２３２－２１／８２３８

Ｈ０１Ｌ２１／８２４９

Ｈ０１Ｌ２５／００－２５／０７

Ｈ０１Ｌ２５／１０－２５／１１

Ｈ０１Ｌ２５／１６－２５／１８

Ｈ０１Ｌ２７／０４

Ｈ０１Ｌ２７／０６

Ｈ０１Ｌ２７／０７

Ｈ０１Ｌ２７／０８５－２７／０９２

Ｈ０１Ｌ２７／１１８

(57)【特許請求の範囲】

【請求項1】

電源電位に接続されておらず、基準電位に接続されておらず、信号が入力されず、且つ、信号が出力されない未使用端子と、アノードが前記未使用端子に電気的に接続され、カソードが電源電位ラインに電気的に接続されている第１ダイオードと、カソードが前記未使用端子に電気的に接続され、アノードが基準電位ラインに電気的に接続された第２ダイオードと、を有する、半導体装置と、
前記未使用端子と基準電位との間に電気的に接続された抵抗又はインダクタンス素子と、
を含み、
前記第１ダイオードは、前記電源電位ラインに伝搬したコモンノイズを前記未使用端子へ通過させ、
前記第２ダイオードは、前記基準電位ラインに伝搬したコモンノイズを前記未使用端子へ通過させ、
前記抵抗又は前記インダクタンス素子は、前記未使用端子に伝搬したコモンノイズを基準電位へ通過させる、
電子回路モジュール。

【請求項2】

請求項１に記載の電子回路モジュールであって、
前記未使用端子と基準電位との間に電気的に接続された、抵抗とインダクタンス素子との並列回路
を含む、
電子回路モジュール。

【請求項3】

請求項１に記載の電子回路モジュールであって、
前記未使用端子と基準電位との間に電気的に接続された、抵抗とインダクタンス素子との直列回路
を含む、
電子回路モジュール。

【請求項4】

請求項１から３のいずれか１項に記載の電子回路モジュールであって、
前記半導体装置は、
高周波信号を入出力する高周波信号入出力端子を更に有する、
電子回路モジュール。

【請求項5】

請求項４に記載の電子回路モジュールであって、
電波を送受信するアンテナと、
前記アンテナと前記高周波信号入出力端子との間に電気的に接続され、前記アンテナと前記半導体装置との間のインピーダンス整合を行う、整合回路と、
を更に含む、
電子回路モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子回路モジュールに関する。

【背景技術】

【0002】

特許文献１には、ＨレベルおよびＬレベルに出力固定された一対または複数対の空入出力ポート間にバイパスコンデンサを接続した、集積回路のノイズ低減装置が記載されている。

【0003】

特許文献２には、第１の半導体チップと、ＲＣフィルタを形成した第２の半導体チップと、を積層し、第１の半導体チップの端子に第２の半導体チップのＲＣフィルタを接続した、半導体装置が記載されている。

【0004】

特許文献３には、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第１の端子を第１のプルアップ抵抗でプルアップし、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第２の端子を第１のプルダウン抵抗でプルダウンする、情報処理装置が記載されている。

【0005】

特許文献４には、第１モードでは、第１信号を第１端子で受信して、センシング装置の静電容量を表す第２信号を第２端子上に出力し、誘導コイルと第１コンデンサとが第１ノードと接地との間に並列に結合され、第２モードでは、第３信号を第１端子で受信して、センシング装置のインダクタンスを表す第４信号を第２端子上に出力する、センシング装置が記載されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開平６－１７５７５８号公報

【文献】特開２００５－２５２１２３号公報

【文献】特開２０２０－１０９５５３号公報

【文献】特表２０２０－５１２６２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１に記載された、ＨレベルおよびＬレベルに出力固定された一対または複数対の空入出力ポート間に接続されたバイパスコンデンサは、ディファレンシャルノイズの抑制には効果があるものの、コモンノイズの抑制には効果がない。電源ライン又はグランドラインに伝搬したコモンノイズは、ＧＰＩＯ（General Purpose Input／Output：汎用入出力）端子に伝搬する場合がある。その場合、ＧＰＩＯ端子に接続されたバイパスコンデンサは、コモンノイズをグランドに誘導することができない。従って、コモンノイズは、半導体装置内部に影響を与える。また、特許文献１記載の技術では、集積回路は、バイパスコンデンサの２個の端子を夫々接続するための２個の端子を必要とする。

【0008】

特許文献２から４までには、信号の送受信に使用するＧＰＩＯ端子については記載されているが、未使用のＧＰＩＯ端子については記載されていない。未使用のＧＰＩＯ端子をオープンにすると、電源ライン又はグランドラインに伝搬したノイズが、未使用のＧＰＩＯ端子に伝搬する場合がある。その場合、未使用のＧＰＩＯ端子はオープンであるので、ノイズは半導体装置内部に影響を与える。

【0009】

本発明は、上記に鑑みてなされたものであって、イミュニティを向上することを目的とする。

【課題を解決するための手段】

【0010】

本発明の一側面の電子回路モジュールは、電源電位に接続されておらず、基準電位に接続されておらず、信号が入力されず、且つ、信号が出力されない未使用端子を有する、半導体装置と、未使用端子と基準電位との間に電気的に接続された抵抗又はインダクタンス素子と、を含む。

【発明の効果】

【0011】

本発明によれば、イミュニティを向上することが可能となる。

【図面の簡単な説明】

【0012】

【図1】図１は、第１の実施の形態の電子回路モジュールの構成を示す図である。

【図2】図２は、第１の実施の形態の電子回路モジュールの半導体装置の内部構成を示す図である。

【図3】図３は、第１の実施の形態の電子回路モジュールの入力バッファの構成を示す図である。

【図4】図４は、第１の実施の形態の電子回路モジュールの出力バッファの構成を示す図である。

【図5】図５は、第２の実施の形態の電子回路モジュールの構成を示す図である。

【図6】図６は、第３の実施の形態の電子回路モジュールの構成を示す図である。

【図7】図７は、第４の実施の形態の電子回路モジュールの構成を示す図である。

【発明を実施するための形態】

【0013】

以下に、本発明の電子回路モジュールの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。

【0014】

＜第１の実施の形態＞
（構成）
図１は、第１の実施の形態の電子回路モジュールの構成を示す図である。電子回路モジュール１は、基板１０上に複数の電子部品が実装されたものである。基板１０は、複数の基板で構成されていても良い。

【0015】

電子回路モジュール１は、無線通信を行う無線通信モジュールとするが、本開示はこれに限定されない。電子回路モジュール１は、車載されることが例示されるが、本開示はこれに限定されない。

【0016】

電子回路モジュール１は、基板１０と、半導体装置１１と、整合回路２１と、アンテナ２２と、抵抗２３と、を含む。

【0017】

半導体装置１１は、パッケージに封入されていても良いし、ベアチップであっても良い。

【0018】

アンテナ２２は、基板１０の外に設けられていても良い。

【0019】

基板１０は、端子１０ａから端子１０ｃまでを有する。半導体装置１１は、端子１１ａから１１ｅまでを有する。

【0020】

端子１１ａには、整合回路２１の一端が電気的に接続されている。整合回路２１の他端は、アンテナ２２に電気的に接続されている。つまり、端子１１ａは、高周波信号入出力端子である。整合回路２１は、アンテナ２２と半導体装置１１との間のインピーダンス整合を行う回路である。

【0021】

端子１１ｂは、端子１０ａを介して、電源電位Ｖｃｃに電気的に接続されている。電源電位Ｖｃｃから端子１１ｂに供給される電力は、半導体装置１１の内部の各回路に供給される。

【0022】

端子１１ｃは、端子１０ｂを介して、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。端子１１ｃは、半導体装置１１の内部の各回路に電気的に接続されている。

【0023】

端子１１ｄは、ＧＰＩＯ（General Purpose Input／Output：汎用入出力）端子であり、端子１０ｃを介して、外部回路２に電気的に接続されている。外部回路２は、端子１０ｃ及び端子１１ｄを介して、半導体装置１１の内部の各回路と信号を送受信する。信号は、ディジタル信号が例示されるが、本開示はこれに限定されない。

【0024】

端子１１ｅは、未使用のＧＰＩＯ端子である。未使用のＧＰＩＯ端子とは、電源電位Ｖｃｃに接続されておらず、基準電位に接続されておらず、信号が入力されず、且つ、信号が出力されないＧＰＩＯ端子である。

【0025】

端子１１ｅが、本開示の「未使用端子」の一例に相当する。

【0026】

第１の実施の形態の電子回路モジュール１は、未使用のＧＰＩＯ端子である端子１１ｅを利用して、ノイズを抑制する。

【0027】

ノイズを抑制するために、端子１１ｅには、抵抗２３の一端が電気的に接続されている。抵抗２３の他端は、端子１０ｂを介して基準電位に電気的に接続されている。

【0028】

図２は、第１の実施の形態の電子回路モジュールの半導体装置の内部構成を示す図である。なお、図２では、基板１０及び端子１０ａから端子１０ｃまでの記載を省略している。

【0029】

半導体装置１１は、スイッチ４１と、プリアンプ４２と、パワーアンプ４３と、を含む。パワーアンプ４３は、高周波送信信号を増幅する増幅器である。プリアンプ４２は、高周波受信信号を増幅する増幅器である。

【0030】

プリアンプ４２及びパワーアンプ４３は、電源電位ライン４４及び端子１１ｂを介して、電源電位Ｖｃｃに電気的に接続され、基準電位ライン４５及び端子１１ｃを介して、基準電位に電気的に接続されている。プリアンプ４２及びパワーアンプ４３は、端子１１ｂ及び電源電位ライン４４を介して電源電位Ｖｃｃから供給される電力を使用して、動作する。

【0031】

パワーアンプ４３は、高周波送信信号を整合回路２１に送信する場合に、前段の回路（図示せず）から入力される高周波送信信号を増幅して、スイッチ４１に出力する。スイッチ４１は、高周波送信信号を整合回路２１に送信する場合に、端子１１ａとパワーアンプ４３の出力端子とを電気的に接続する。

【0032】

スイッチ４１は、高周波受信信号を整合回路２１から受信する場合に、端子１１ａとプリアンプ４２の入力端子とを電気的に接続する。プリアンプ４２は、スイッチ４１から入力される高周波受信信号を増幅して、後段の回路（図示せず）に出力する。

【0033】

半導体装置１１は、汎用入出力回路５１及び５２を含む。汎用入出力回路５１及び５２は、端子１１ｄ及び１１ｅに電気的に夫々接続されている。

【0034】

汎用入出力回路５１は、第１保護ダイオード６１と、第２保護ダイオード６２と、プルアップ抵抗６３と、第１スイッチ６４と、プルダウン抵抗６５と、第２スイッチ６６と、入力バッファ６７と、出力バッファ６８と、を含む。

【0035】

入力バッファ６７及び出力バッファ６８は、電源電位ライン４４及び端子１１ｂを介して、電源電位Ｖｃｃに電気的に接続され、基準電位ライン４５及び端子１１ｃを介して、基準電位に電気的に接続されている。入力バッファ６７及び出力バッファ６８は、端子１１ｂ及び電源電位ライン４４を介して電源電位Ｖｃｃから供給される電力を使用して、動作する。

【0036】

第１保護ダイオード６１のカソードは、電源電位ライン４４及び端子１１ｂを介して、電源電位Ｖｃｃに電気的に接続されている。第１保護ダイオード６１のアノードは、端子１１ｄに電気的に接続されている。

【0037】

第２保護ダイオード６２のカソードは、端子１１ｄに電気的に接続されている。第２保護ダイオード６２のアノードは、基準電位ライン４５及び端子１１ｃを介して、基準電位に電気的に接続されている。

【0038】

プルアップ抵抗６３の一端は、端子１１ｄに電気的に接続されている。プルアップ抵抗６３の他端は、第１スイッチ６４の一端に電気的に接続されている。第１スイッチ６４の他端は、電源電位ライン４４及び端子１１ｂを介して、電源電位Ｖｃｃに電気的に接続されている。プルアップ抵抗６３は、第１スイッチ６４がオン状態の場合に、端子１１ｄをプルアップする。

【0039】

なお、プルアップ抵抗６３及び第１スイッチ６４は、オン抵抗が高いＰチャネル型のＭＯＳトランジスタで実現しても良い。

【0040】

プルダウン抵抗６５の一端は、端子１１ｄに電気的に接続されている。プルダウン抵抗６５の他端は、第２スイッチ６６の一端に電気的に接続されている。第２スイッチ６６の他端は、基準電位ライン４５及び端子１１ｃを介して、基準電位に電気的に接続されている。プルダウン抵抗６５は、第２スイッチ６６がオン状態の場合に、端子１１ｄをプルダウンする。

【0041】

なお、プルダウン抵抗６５及び第２スイッチ６６は、オン抵抗が高いＮチャネル型のＭＯＳトランジスタで実現しても良い。

【0042】

入力バッファ６７の入力端子は、端子１１ｄに電気的に接続されている。入力バッファ６７は、端子１１ｄを介して外部回路２から受信した信号を、後段の回路（図示せず）に出力する。

【0043】

図３は、第１の実施の形態の電子回路モジュールの入力バッファの構成を示す図である。

【0044】

入力バッファ６７は、Ｐチャネルのトランジスタ８１と、Ｎチャネルのトランジスタ８２と、を含む。

【0045】

トランジスタ８１のソースは、端子６７ａを介して、電源電位Ｖｃｃに電気的に接続されている。トランジスタ８１のドレインは、トランジスタ８２のドレインに電気的に接続されている。トランジスタ８２のソースは、端子６７ｂを介して、基準電位に電気的に接続されている。

【0046】

トランジスタ８１及び８２のゲートは、端子６７ｃに電気的に接続されている。端子６７ｃには、信号８３が入力される。トランジスタ８１及び８２のドレインは、端子６７ｄに電気的に接続されている。端子６７ｄからは、信号８４が出力される。

【0047】

信号８３がハイレベルの場合、トランジスタ８１がオフ状態となり、トランジスタ８２がオン状態となる。従って、信号８４は、ローレベルとなる。

【0048】

信号８３がローレベルの場合、トランジスタ８１がオン状態となり、トランジスタ８２がオフ状態となる。従って、信号８４は、ハイレベルとなる。

【0049】

再び図２を参照すると、出力バッファ６８の出力端子は、端子１１ｄに電気的に接続されている。出力バッファ６８は、前段の回路（図示せず）から受信した信号を、端子１１ｄを介して外部回路２に出力する。

【0050】

図４は、第１の実施の形態の電子回路モジュールの出力バッファの構成を示す図である。

【0051】

出力バッファ６８は、出力制御回路９１と、Ｐチャネルのトランジスタ９２と、Ｎチャネルのトランジスタ９３と、を含む。

【0052】

出力制御回路９１の入力端子には、端子６８ｃを介して、信号９４が入力される。

【0053】

トランジスタ９２のソースは、端子６８ａを介して、電源電位Ｖｃｃに電気的に接続されている。トランジスタ９２のドレインは、トランジスタ９３のドレインに電気的に接続されている。トランジスタ９３のソースは、端子６８ｂを介して、基準電位に電気的に接続されている。

【0054】

トランジスタ９２及び９３のゲートは、出力制御回路９１の２個の出力端子に電気的に夫々接続されている。トランジスタ９２及び９３のドレインは、端子６８ｄに電気的に接続されている。端子６８ｄからは、信号９５が出力される。

【0055】

出力制御回路９１は、信号９４に応じて、トランジスタ９２及びトランジスタ９３の内の一方をオン状態に制御する。

【0056】

トランジスタ９２がオフ状態に制御され、且つ、トランジスタ９３がオン状態に制御された場合、信号９５は、ローレベルとなる。

【0057】

トランジスタ９２がオン状態に制御され、且つ、トランジスタ９３がオフ状態に制御された場合、信号９５は、ハイレベルとなる。

【0058】

再び図２を参照すると、汎用入出力回路５２は、第１保護ダイオード７１と、第２保護ダイオード７２と、プルアップ抵抗７３と、第１スイッチ７４と、プルダウン抵抗７５と、第２スイッチ７６と、入力バッファ７７と、出力バッファ７８と、を含む。

【0059】

汎用入出力回路５２内の各回路要素の接続関係は、汎用入出力回路５１内の各回路要素の接続関係と同様であるので、説明を省略する。

【0060】

入力バッファ７７の回路構成は、入力バッファ６７の回路構成（図３参照）と同様であるので、説明を省略する。

【0061】

出力バッファ７８の回路構成は、出力バッファ６８の回路構成（図４参照）と同様であるので、説明を省略する。

【0062】

端子１１ｄは、使用されているＧＰＩＯ端子である。従って、第１スイッチ６４及び第２スイッチ６６は、半導体装置１１の動作状況に応じて、オン状態又はオフ状態に制御される。

【0063】

端子１１ｅは、未使用のＧＰＩＯ端子である。従って、第１スイッチ６４及び第２スイッチ６６は、常にオフ状態に制御される。

【0064】

（効果）
例えば、整合回路２１とアンテナ２２との接続部に、ノイズ３１（図１及び図２参照）が入る場合があり得る。なお、ノイズ３１が入る場所は、例示であり、本開示はこれに限定されない。また、ノイズ３１は、コモンノイズの一例であり、本開示はこれに限定されない。

【0065】

ノイズ３１は、整合回路２１、端子１１ａ、スイッチ４１、並びに、プリアンプ４２又はパワーアンプ４３を介して、電源電位ライン４４又は基準電位ライン４５に伝搬する。半導体装置１１内部の各トランジスタは、Ｓｉ（シリコン）の酸化皮膜で構成されており、ノイズ３１に対しては、数ｐＦ（ピコファラド）の容量として作用する。従って、電源電位ライン４４又は基準電位ライン４５に伝搬したノイズ３１は、半導体装置１１の内部に伝搬し、半導体装置１１が誤動作する可能性がある。

【0066】

その対策として、整合回路２１内に、高周波送信信号及び高周波受信信号が通過するラインと基準電位との間を電気的に接続するコンデンサを追加することが、考えられる。しかし、そうすると、整合回路２１は、アンテナ２２と半導体装置１１との間のインピーダンス整合が崩れてしまうので、好ましくない。

【0067】

そこで、第１の実施の形態の電子回路モジュール１では、端子１１ｅに、抵抗２３の一端が電気的に接続されている。抵抗２３の他端は、基準電位に電気的に接続されている。

【0068】

例えば、電源電位ライン４４に伝搬したノイズ３１は、第１保護ダイオード７１、端子１１ｅ、及び、抵抗２３を介して、基準電位に流れ出る。また、例えば、基準電位ライン４５に伝搬したノイズ３１は、第２保護ダイオード７２、端子１１ｅ、及び、抵抗２３を介して、基準電位に流れ出る。

【0069】

これにより、電子回路モジュール１は、ノイズ３１が半導体装置１１内部の素子に伝搬することを抑制することができる。これにより、電子回路モジュール１は、半導体装置１１が誤動作することを抑制することができ、イミュニティを向上できる。また、電子回路モジュール１は、アンテナ２２と半導体装置１１との間のインピーダンス整合を維持することができる。また、電子回路モジュール１は、１個の未使用ＧＰＩＯ端子があれば良く、一対の未使用ＧＰＩＯ端子までは不要である。

【0070】

＜第２の実施の形態＞
第２の実施の形態の電子回路モジュールの構成要素のうち、第１の実施の形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0071】

図５は、第２の実施の形態の電子回路モジュールの構成を示す図である。

【0072】

電子回路モジュール１Ａは、第１の実施の形態の電子回路モジュール１（図１参照）と比較して、抵抗２３に代えて、インダクタンス素子２４を含む。

【0073】

インダクタンス素子２４は、フェライトビーズが例示されるが、本開示はこれに限定されない。

【0074】

インダクタンス素子２４の一端は、端子１１ｅに電気的に接続されている。インダクタンス素子２４の他端は、端子１０ｂを介して、基準電位に電気的に接続されている。

【0075】

電源電位ライン４４（図２参照）に伝搬したノイズ３１は、第１保護ダイオード７１、端子１１ｅ、及び、インダクタンス素子２４を介して、基準電位に流れ出る。また、例えば、基準電位ライン４５（図２参照）に伝搬したノイズ３１は、第２保護ダイオード７２、端子１１ｅ、及び、インダクタンス素子２４を介して、基準電位に流れ出る。

【0076】

これにより、電子回路モジュール１Ａは、電子回路モジュール１と同様の効果を奏する。

【0077】

＜第３の実施の形態＞
第３の実施の形態の電子回路モジュールの構成要素のうち、他の実施の形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0078】

図６は、第３の実施の形態の電子回路モジュールの構成を示す図である。

【0079】

電子回路モジュール１Ｂは、第１の実施の形態の電子回路モジュール１（図１参照）と比較して、抵抗２３に加えて、インダクタンス素子２４を更に含む。

【0080】

インダクタンス素子２４の一端は、端子１１ｅに電気的に接続されている。インダクタンス素子２４の他端は、端子１０ｂを介して、基準電位に電気的に接続されている。

【0081】

つまり、抵抗２３とインダクタンス素子２４とは、並列接続されている。

【0082】

電源電位ライン４４（図２参照）に伝搬したノイズ３１は、第１保護ダイオード７１、端子１１ｅ、抵抗２３、及び、インダクタンス素子２４を介して、基準電位に流れ出る。また、例えば、基準電位ライン４５（図２参照）に伝搬したノイズ３１は、第２保護ダイオード７２、端子１１ｅ、抵抗２３、及び、インダクタンス素子２４を介して、基準電位に流れ出る。

【0083】

これにより、電子回路モジュール１Ｂは、電子回路モジュール１と同様の効果を奏する。

【0084】

＜第４の実施の形態＞
第４の実施の形態の電子回路モジュールの構成要素のうち、他の実施の形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0085】

図７は、第４の実施の形態の電子回路モジュールの構成を示す図である。

【0086】

電子回路モジュール１Ｃは、第１の実施の形態の電子回路モジュール１（図１参照）と比較して、抵抗２３に加えて、インダクタンス素子２４を更に含む。

【0087】

インダクタンス素子２４の一端は、抵抗２３の他端に電気的に接続されている。インダクタンス素子２４の他端は、端子１０ｂを介して、基準電位に電気的に接続されている。

【0088】

つまり、抵抗２３とインダクタンス素子２４とは、直列接続されている。

【0089】

電源電位ライン４４（図２参照）に伝搬したノイズ３１は、第１保護ダイオード７１、端子１１ｅ、抵抗２３、及び、インダクタンス素子２４を介して、基準電位に流れ出る。また、例えば、基準電位ライン４５（図２参照）に伝搬したノイズ３１は、第２保護ダイオード７２、端子１１ｅ、抵抗２３、及び、インダクタンス素子２４を介して、基準電位に流れ出る。

【0090】

これにより、電子回路モジュール１Ｃは、電子回路モジュール１と同様の効果を奏する。

【0091】

なお、第４の実施の形態では、抵抗２３の一端が端子１１ｅに電気的に接続され、抵抗２３の他端がインダクタンス素子２４の一端に電気的に接続され、インダクタンス素子２４の他端が基準電位に電気的に接続されることとしたが、本開示はこれに限定されない。インダクタンス素子２４の一端が端子１１ｅに電気的に接続され、インダクタンス素子２４の他端が抵抗２３の一端に電気的に接続され、抵抗２３の他端が基準電位に電気的に接続されることとしても良い。

【0092】

＜付記＞
（１）
各実施の形態では、未使用ＧＰＩＯ端子が１個（端子１１ｅ）の場合について説明したが、本開示はこれに限定されない。未使用ＧＰＩＯ端子は、２個以上であっても良い。その場合、各未使用ＧＰＩＯ端子と基準電位との間に、抵抗、インダクタンス素子、抵抗とインダクタンス素子との並列回路、又は、抵抗とインダクタンス素子との直列回路を接続することとしても良い。

【0093】

（２）
各実施の形態では、抵抗２３及びインダクタンス素子２４が基板１０上に実装されていることとしたが、本開示はこれに限定されない。抵抗２３及びインダクタンス素子２４の各々は、基板１０内に配線等を用いて形成されていても良い。

【0094】

なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

【符号の説明】

【0095】

１、１Ａ、１Ｂ、１Ｃ 電子回路モジュール
１０ 基板
１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ 端子
１１ 半導体装置
２１ 整合回路
２２ アンテナ
２３ 抵抗
２４ インダクタンス素子
４１ スイッチ
４２ プリアンプ
４３ パワーアンプ
５１、５２ 汎用入出力回路
６１、７１ 第１保護ダイオード
６２、７２ 第２保護ダイオード
６３、７３ プルアップ抵抗
６４、７４ 第１スイッチ
６５、７５ プルダウン抵抗
６６、７６ 第２スイッチ
６７、７７ 入力バッファ
６８、７８ 出力バッファ
８１、８２、９２、９３ トランジスタ
９１ 出力制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】