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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-30
(45)【発行日】2024-10-08
(54)【発明の名称】信号処理回路
(51)【国際特許分類】
H03H 19/00 20060101AFI20241001BHJP
H03M 1/12 20060101ALI20241001BHJP
【ＦＩ】
H03H19/00
H03M1/12 A
【請求項の数】
6
(21)【出願番号】P 2020070473
(22)【出願日】2020-04-09
(65)【公開番号】P2021168433
(43)【公開日】2021-10-21
【審査請求日】2023-03-29
(73)【特許権者】
【識別番号】000114215
【氏名又は名称】ミネベアミツミ株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】坂東 孝彦
(72)【発明者】
【氏名】中島 平裕
(72)【発明者】
【氏名】井上 文裕
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開昭５７－１２３４７４（ＪＰ，Ａ）
【文献】特開平０５－２６７９９１（ＪＰ，Ａ）
【文献】特開２００９－２００８０９（ＪＰ，Ａ）
【文献】特開昭５９－１２２２１６（ＪＰ，Ａ）
【文献】国際公開第２００７／１４２３４１（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｈ １９／００
Ｈ０３Ｍ １／１２
(57)【特許請求の範囲】
【請求項1】
一端がアナログ信号の入力信号路に対して接続され、他端がコモン電圧に接続された第１のサンプリング容量および第２のサンプリング容量と、一端が前記第１のサンプリング容量に接続され、他端が出力端子に接続された第１のフィードバック容量、および、一端が前記第２のサンプリング容量に接続され、他端が前記出力端子に接続された第２のフィードバック容量と、
前記第１のサンプリング容量にサンプリングされた前記アナログ信号、および、前記第２のサンプリング容量にサンプリングされた前記アナログ信号に対する所定の処理を行う増幅器を含む信号処理部と、
前記入力信号路と前記第１のサンプリング容量との間、前記第１のフィードバック容量と前記コモン電圧との間、前記第２のフィードバック容量と出力端子との間、および、前記第２のサンプリング容量と前記信号処理部との間に配置された複数の第１のスイッチと、
前記入力信号路と前記第２のサンプリング容量との間、前記第２のフィードバック容量と前記コモン電圧との間、前記第１のフィードバック容量と出力端子との間、および、前記第１のサンプリング容量と前記信号処理部との間に配置された複数の第２のスイッチと
を備え、
第１の期間および第２の期間が交互に発生し、
前記第１の期間において、
前記複数の第１のスイッチがオンに切り替わることによって、前記入力信号路が前記第１のサンプリング容量に接続されるとともに、前記第２のサンプリング容量が前記信号処理部に接続され、前記信号処理部が、前記第２のサンプリング容量にサンプリングされた前記アナログ信号に対する所定の処理を行い、
前記第２の期間において、
前記複数の第２のスイッチがオンに切り替わることによって、前記入力信号路が前記第２のサンプリング容量に接続されるとともに、前記第１のサンプリング容量が前記信号処理部に接続され、前記信号処理部が、前記第１のサンプリング容量にサンプリングされた前記アナログ信号に対する所定の処理を行う
ことを特徴とする信号処理回路。
【請求項2】
出力される前記アナログ信号のデータレートは、前記第１のサンプリング容量または前記第２のサンプリング容量のいずれか一方のみでサンプリングをした場合の２倍のデータレートであることを特徴とする請求項１に記載の信号処理回路。
【請求項3】
前記増幅器の前段に設けられ、前記増幅器によって増幅される前の前記アナログ信号のオフセット量を調整するオフセット調整回路をさらに備えることを特徴とする請求項１に記載の信号処理回路。
【請求項4】
前記所定の処理は、平均化フィルタ処理であることを特徴とする請求項１から３のいずれか一項に記載の信号処理回路。
【請求項5】
前記第１のサンプリング容量は複数の第１容量からなり、
前記第１のスイッチは前記複数の第１容量と前記入力信号路の間にそれぞれ配置された第３のスイッチを含み、
前記第２のサンプリング容量は複数の第２容量からなり、
前記第２のスイッチは前記複数の第２容量と前記入力信号路の間にそれぞれ配置された第４のスイッチを含み、
前記第１の期間において、前記第３のスイッチは順次オンに切り替えられ、
前記第２の期間において、前記第４のスイッチは順次オンに切り替えられる
ことを特徴とする請求項４に記載の信号処理回路。
【請求項6】
第２のアナログ信号の第２入力信号路に対して接続され、他端がコモン電圧に接続された第３のサンプリング容量および第４のサンプリング容量と、
一端が前記第３のサンプリング容量に接続され、他端が第２の出力端子に接続された第３のフィードバック容量、および、一端が前記第２のサンプリング容量に接続され、他端が前記第２の出力端子に接続された第４のフィードバック容量と
をさらに備え、
前記複数の第１のスイッチは、前記入力信号路と前記第３のサンプリング容量との間、前記第３のフィードバック容量と前記コモン電圧との間、前記第４のフィードバック容量と出力端子との間、および、前記第４のサンプリング容量と前記信号処理部との間に配置され、
前記複数の第２のスイッチは、前記入力信号路と前記第４のサンプリング容量との間、前記第４のフィードバック容量と前記コモン電圧との間、前記第３のフィードバック容量と出力端子との間、および、前記第３のサンプリング容量と前記信号処理部との間に配置され、
前記第１の期間において、
前記複数の第１のスイッチがオンに切り替わることによって、前記第２入力信号路が前記第３のサンプリング容量に接続されるとともに、前記第４のサンプリング容量が前記信号処理部に接続され、前記信号処理部が、前記第４のサンプリング容量にサンプリングされた前記アナログ信号に対する所定の処理を行い、
前記第２の期間において、
前記複数の第２のスイッチがオンに切り替わることによって、前記入力信号路が前記第４のサンプリング容量に接続されるとともに、前記第３のサンプリング容量が前記信号処理部に接続され、前記信号処理部が、前記第３のサンプリング容量にサンプリングされた前記アナログ信号に対する所定の処理を行う
ことを特徴とする請求項１に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号処理回路に関する。
【背景技術】
【0002】
従来、アナログ差動信号をキャパシタによってサンプリングし、サンプリングされたアナログ差動信号をアンプによって増幅するスイッチトキャパシタ回路に関する技術が考案されている（例えば、下記特許文献１，２参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００６－３３３０４号公報
【文献】特開平１１－２９８３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の技術では、アナログ信号のデータレートを２倍にして出力するためには、２つの増幅器を設けて、２つの増幅器から交互に増幅後のアナログ信号を出力する必要がある。このため、従来の技術では、２つの増幅器を駆動することによって、消費電力が増加してしまう虞がある。
【課題を解決するための手段】
【0005】
一実施形態に係る信号処理回路は、アナログ信号の入力信号路に対して接続された第１のサンプリング容量および第２のサンプリング容量と、第１のサンプリング容量にサンプリングされたアナログ信号、および、第２のサンプリング容量にサンプリングされたアナログ信号に対する所定の処理を行う信号処理部とを備え、第１のサンプリング容量および第２のサンプリング容量の一方へのアナログ信号のサンプリングと、第１のサンプリング容量および第２のサンプリング容量の他方にサンプリングされたアナログ信号に対する信号処理部による所定の処理とを、並行して行うことができる。
【発明の効果】
【0006】
一実施形態に係る信号処理回路によれば、消費電力の増加を抑制しつつ、アナログ信号のデータレートを増やすことができる。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る検出システムおよびＩＣの構成を示す図
【図2】第１実施形態に係る増幅回路の回路構成を示す図
【図3】第１実施形態に係る増幅回路の第１の期間の状態を示す図
【図4】第１実施形態に係る増幅回路の第２の期間の状態を示す図
【図5】第１実施形態に係る増幅回路の動作タイミングを示すタイミングチャート
【図6】第２実施形態に係る平均化フィルタ回路の回路構成を示す図
【図7】第２実施形態に係る平均化フィルタ回路の動作タイミングを示すタイミングチャート
【図8】第３実施形態に係る増幅回路の回路構成を示す図
【図9】第３実施形態に係るＤＡＣの回路構成を示す図
【図10】第３実施形態に係るＤＡＣに用いられるバイナリコードの一例を示す図
【図11】第３実施形態に係るＤＡＣに用いられる温度計コードの一例を示す図
【図12】第３実施形態に係るＤ－Ａコンバータの動作タイミングを示すタイミングチャート
【図13】第３実施形態に係るＤ－Ａコンバータの動作原理を説明するための図
【図14】第３実施形態に係るＤＡＣを設けない場合の増幅器から出力されるアナログ信号の出力電圧値の一例を示すグラフ
【図15】第３実施形態に係るＤＡＣを設けない場合の増幅器から出力されるアナログ信号の出力電圧値の一例を示すグラフ
【図16】第３実施形態に係るＤＡＣを設けた場合の増幅器から出力されるアナログ信号の出力電圧値の一例を示すグラフ
【図17】一実施形態に係る荷重検出装置の構成を示す図
【発明を実施するための形態】
【0008】
以下、図面を参照して、一実施形態について説明する。
【0009】
〔第１実施形態〕
（検出システム１０の構成）
図１は、第１実施形態に係る検出システム１０およびＩＣ２０の構成を示す図である。図１に示す検出システム１０は、センサ１２、ＩＣ（Integrated Circuit）２０、およびＭＣＵ（Micro Controller Unit）３０を備える。
（検出システム１０の構成）
図１は、第１実施形態に係る検出システム１０およびＩＣ２０の構成を示す図である。図１に示す検出システム１０は、センサ１２、ＩＣ（Integrated Circuit）２０、およびＭＣＵ（Micro Controller Unit）３０を備える。
【0010】
センサ１２は、各種検出対象（例えば、温度、歪み等）を検出する。センサ１２は、差動型センサであり、検出値を差分によって表す２つのセンサ信号（アナログ信号）を出力する。
【0011】
ＩＣ２０は、センサ１２から出力されたセンサ信号（アナログ信号）に対する所定の処理を行う集積回路である。例えば、ＩＣ２０は、センサ１２から出力されたセンサ信号を、増幅およびＡ－Ｄ変換する。そして、ＩＣ２０は、増幅およびＡ－Ｄ変換後のセンサ信号（デジタル信号）を、ＭＣＵ３０へ出力する。
【0012】
ＭＣＵ３０は、ＩＣ２０との通信を介して、ＩＣ２０から、増幅およびＡ－Ｄ変換後のセンサ信号（デジタル信号）を取得する。そして、ＭＣＵ３０は、ＩＣ２０から取得されたセンサ信号を用いた所定のデジタル処理を行う。
【0013】
（ＩＣ２０の構成）
図１に示すように、ＩＣ２０は、増幅回路２２、Ａ－Ｄコンバータ２４、およびデジタル処理回路２６を備える。
図１に示すように、ＩＣ２０は、増幅回路２２、Ａ－Ｄコンバータ２４、およびデジタル処理回路２６を備える。
【0014】
増幅回路２２は、「信号処理回路」の一例である。増幅回路２２は、ＩＣ２０の入力端子に接続されている。増幅回路２２は、センサ１２からＩＣ２０の入力端子を介して入力されるセンサ信号（アナログ信号）を増幅して、Ａ－Ｄコンバータ２４へ出力する。なお、図２以降で説明するように、増幅回路２２は、増幅回路２２において交互に発生する第１の期間と第２の期間との各々において増幅後のセンサ信号を出力することにより、入力されたセンサ信号の２倍のデータレートを有する増幅後のセンサ信号を出力することができる。
【0015】
Ａ－Ｄコンバータ２４は、増幅回路２２の出力端子に接続されている。Ａ－Ｄコンバータ２４は、増幅回路２２から出力された増幅後のセンサ信号を、アナログ信号からデジタル信号に変換して、デジタル処理回路２６へ出力する。
【0016】
デジタル処理回路２６は、Ａ－Ｄコンバータ２４の出力端子に接続されている。デジタル処理回路２６は、Ａ－Ｄコンバータ２４から出力されたセンサ信号（デジタル信号）に対して、所定のデジタル信号処理（例えば、デジタルフィルタ処理等）を行う。また、デジタル処理回路２６は、所定のデジタル信号処理が行われた後のセンサ信号を、ＭＣＵ３０との通信（例えば、Ｉ２Ｃ通信）を介して、ＭＣＵ３０へ送信する。
【0017】
（増幅回路２２の回路構成）
図２は、第１実施形態に係る増幅回路２２の回路構成を示す図である。図２に示すように、増幅回路２２は、入力端子ＶＩＮ＿Ｐ、入力端子ＶＩＮ＿Ｍ、増幅器ＡＭＰ、出力端子ＶＯＵＴ＿Ｐ、出力端子ＶＯＵＴ＿Ｍ、第１処理部Ｓ／Ｈ１、第２処理部Ｓ／Ｈ２、複数の第１のスイッチＰＰ１、および複数の第２のスイッチＰＰ２を備える。
図２は、第１実施形態に係る増幅回路２２の回路構成を示す図である。図２に示すように、増幅回路２２は、入力端子ＶＩＮ＿Ｐ、入力端子ＶＩＮ＿Ｍ、増幅器ＡＭＰ、出力端子ＶＯＵＴ＿Ｐ、出力端子ＶＯＵＴ＿Ｍ、第１処理部Ｓ／Ｈ１、第２処理部Ｓ／Ｈ２、複数の第１のスイッチＰＰ１、および複数の第２のスイッチＰＰ２を備える。
【0018】
入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍは、センサ１２から出力された差動信号を構成する、２つのアナログ信号（非反転信号および反転信号）の各々が入力される。
【0019】
増幅器ＡＭＰは、「信号処理部」の一例であり、第２の期間において、後述する第１処理部Ｓ／Ｈ１のサンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされた２つのアナログ信号の各々を所定のゲインで増幅して、増幅後の２つのアナログ信号の各々を出力することができる。
【0020】
また、増幅器ＡＭＰは、第１の期間において、後述する第２処理部Ｓ／Ｈ２サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされた２つのアナログ信号の各々を所定のゲインで増幅して、増幅後の２つのアナログ信号の各々を出力することができる。
【0021】
出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍは、増幅器ＡＭＰから出力された増幅後の２つのアナログ信号（非反転信号および反転信号）の各々を、増幅回路２２の外部へ出力する。
【0022】
第１処理部Ｓ／Ｈ１は、互いに直列接続されたサンプリング容量Ｃｓ１１およびフィードバック容量Ｃｆ１１と、互いに直列接続されたサンプリング容量Ｃｓ１２およびフィードバック容量Ｃｆ１２とを備える。
【0023】
サンプリング容量Ｃｓ１１は、第１の期間において、第１のスイッチＰＰ１を介して入力端子ＶＩＮ＿Ｐに接続され、入力端子ＶＩＮ＿Ｐから入力されたアナログ信号（非反転信号）がサンプリングされる。サンプリング容量Ｃｓ１２は、第１の期間において、第１のスイッチＰＰ１を介して入力端子ＶＩＮ＿Ｍに接続され、入力端子ＶＩＮ＿Ｍから入力されたアナログ信号（反転信号）がサンプリングされる。
【0024】
サンプリング容量Ｃｓ１１にサンプリングされたアナログ信号（非反転信号）は、当該アナログ信号（非反転信号）がサンプリングされた第１の期間の次の第２の期間において、フィードバック容量Ｃｆ１１に転送されることによって増幅器ＡＭＰで増幅され、出力端子ＶＯＵＴ＿Ｐから出力される。
【0025】
サンプリング容量Ｃｓ１２にサンプリングされたアナログ信号（反転信号）は、当該アナログ信号（反転信号）がサンプリングされた第１の期間の次の第２の期間において、フィードバック容量Ｃｆ１２に転送されることによって増幅器ＡＭＰで増幅され、出力端子ＶＯＵＴ＿Ｍから出力される。
【0026】
第２処理部Ｓ／Ｈ２は、互いに直列接続されたサンプリング容量Ｃｓ２１およびフィードバック容量Ｃｆ２１と、互いに直列接続されたサンプリング容量Ｃｓ２２およびフィードバック容量Ｃｆ２２とを備える。
【0027】
サンプリング容量Ｃｓ２１は、第２の期間において、第２のスイッチＰＰ２を介して入力端子ＶＩＮ＿Ｐに接続され、入力端子ＶＩＮ＿Ｐから入力されたアナログ信号（非反転信号）がサンプリングされる。サンプリング容量Ｃｓ２２は、第２の期間において、第２のスイッチＰＰ２を介して入力端子ＶＩＮ＿Ｍに接続され、入力端子ＶＩＮ＿Ｍから入力されたアナログ信号（反転信号）がサンプリングされる。
【0028】
サンプリング容量Ｃｓ２１にサンプリングされたアナログ信号（非反転信号）は、当該アナログ信号（非反転信号）がサンプリングされた第２の期間の次の第１の期間において、フィードバック容量Ｃｆ２１に転送されることによって増幅器ＡＭＰで増幅され、出力端子ＶＯＵＴ＿Ｐから出力される。
【0029】
サンプリング容量Ｃｓ２２にサンプリングされたアナログ信号（反転信号）は、当該アナログ信号（反転信号）がサンプリングされた第２の期間の次の第１の期間において、フィードバック容量Ｃｆ２２に転送されることによって増幅器ＡＭＰで増幅され、出力端子ＶＯＵＴ＿Ｍから出力される。
【0030】
なお、増幅回路２２において、複数の第１のスイッチＰＰ１は、第１の期間において、オン状態に切り替えられ、第２の期間において、オフ状態に切り替えられる。また、増幅回路２２において、複数の第２のスイッチＰＰ２は、第１の期間において、オフ状態に切り替えられ、第２の期間において、オン状態に切り替えられる。
【0031】
これにより、増幅回路２２では、第１の期間において、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに入力されたアナログ信号が、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされるともに、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号が、増幅器ＡＭＰで増幅されて出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力される。
【0032】
また、増幅回路２２では、第２の期間において、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに入力されたアナログ信号が、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされるともに、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号が、増幅器ＡＭＰで増幅されて出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力される。
【0033】
その結果、増幅回路２２は、交互に発生する第１の期間および第２の期間の各々において増幅後のアナログ信号を出力することができ、すなわち、アナログ信号のデータレートを２倍にすることができる。
【0034】
（増幅回路２２の動作）
次に、図３～図５を参照して、第１実施形態に係る増幅回路２２の動作について説明する。図３は、第１実施形態に係る増幅回路２２の第１の期間の状態を示す図である。図４は、第１実施形態に係る増幅回路２２の第２の期間の状態を示す図である。図５は、第１実施形態に係る増幅回路２２の動作タイミングを示すタイミングチャートである。
次に、図３～図５を参照して、第１実施形態に係る増幅回路２２の動作について説明する。図３は、第１実施形態に係る増幅回路２２の第１の期間の状態を示す図である。図４は、第１実施形態に係る増幅回路２２の第２の期間の状態を示す図である。図５は、第１実施形態に係る増幅回路２２の動作タイミングを示すタイミングチャートである。
【0035】
図５に示すように、増幅回路２２は、第１の期間および第２の期間が交互に発生する。
【0036】
【0037】
これにより、第１の期間では、サンプリング容量Ｃｓ１１，Ｃｓ１２が、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに接続され、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍから入力されたアナログ信号が、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされる。
【0038】
同時に、第１の期間では、サンプリング容量Ｃｓ２１，Ｃｓ２２が互いに短絡されて、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号が、フィードバック容量Ｃｆ２１，Ｃｆ２２に転送されることによって増幅器ＡＭＰで増幅されて、出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力される。
【0039】
【0040】
これにより、第２の期間では、サンプリング容量Ｃｓ２１，Ｃｓ２２が、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに接続され、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍから入力されたアナログ信号が、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされる。
【0041】
同時に、第２の期間では、サンプリング容量Ｃｓ１１，Ｃｓ１２が互いに短絡されて、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号が、フィードバック容量Ｃｆ１１，Ｃｆ１２に転送されることによって増幅器ＡＭＰで増幅されて、出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力される。
【0042】
その結果、増幅回路２２は、交互に発生する第１の期間および第２の期間の各々において増幅後のアナログ信号を出力することができ、すなわち、アナログ信号のデータレートを２倍にすることができる。
【0043】
例えば、図５に示す例では、最初の第１の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ１が、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされることが示されている。
【0044】
また、図５に示す例では、次の第２の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ２が、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされるとともに、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされていたアナログ信号ΔＶＩＮ１が、増幅されて出力端子ΔＶＯＵＴから出力されることが示されている。
【0045】
さらに、図５に示す例では、次の第１の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ３が、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされるとともに、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされていたアナログ信号ΔＶＩＮ２が、増幅されて出力端子ΔＶＯＵＴから出力されることが示されている。
【0046】
なお、図５において、入力端子ΔＶＩＮは、入力端子ＶＩＮ＿Ｐと入力端子ＶＩＮ＿Ｍとの差分を表している。また、出力端子ΔＶＯＵＴは、出力端子ＶＯＵＴ＿Ｐと出力端子ＶＯＵＴ＿Ｍとの差分を表している。また、アナログ信号ΔＶＩＮは、差動信号を構成するアナログ信号（非反転信号）とアナログ信号（反転信号）との差分を表している。
【0047】
また、図５に示すように、第１の期間から第２の期間へ遷移の間に、ＰＰ１とＰＰ２が同時オンしないノンオーバーラップ期間が設けられている。
【0048】
以上説明したように、第１実施形態に係る増幅回路２２は、アナログ信号の入力信号路に対して接続された第１のサンプリング容量Ｃｓ１１，Ｃｓ１２および第２のサンプリング容量Ｃｓ２１，Ｃｓ２２と、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号、および、第２のサンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号に対する増幅処理を行う増幅器ＡＭＰとを備え、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２および第２のサンプリング容量Ｃｓ２１，Ｃｓ２２の一方へのアナログ信号のサンプリングと、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２および第２のサンプリング容量Ｃｓ２１，Ｃｓ２２の他方にサンプリングされたアナログ信号に対する増幅器ＡＭＰによる増幅処理とを、並行して行うことができる。
【0049】
これにより、第１実施形態に係る増幅回路２２は、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号を出力する第２の期間と、第２のサンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号を出力する第１の期間とを交互に設けることにより、第１の期間および第２の期間の各々において、一の増幅器ＡＭＰによる増幅後のアナログ信号を出力することができる。このため、第１実施形態に係る増幅回路２２によれば、通常の形態では２つ用いなければならないアンプを１つにでき、消費電力の増加を抑制しつつ、アナログ信号のデータレートを２倍にすることができる。
【0050】
また、第１実施形態に係る増幅回路２２は、第１の期間および第２の期間が交互に発生し、第１の期間において、アナログ信号が第１のサンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされるとともに、増幅器ＡＭＰが、第２のサンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号に対する増幅処理を行い、第２の期間において、アナログ信号が第２のサンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされるとともに、増幅器ＡＭＰが、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号に対する増幅処理を行う。
【0051】
これにより、第１実施形態に係る増幅回路２２は、第１の期間および第２の期間の各々において、一の増幅器ＡＭＰによる増幅後のアナログ信号を出力することができる。このため、第１実施形態に係る増幅回路２２によれば、消費電力の増加を抑制しつつ、アナログ信号のデータレートを２倍にすることができる。
【0052】
また、第１実施形態に係る増幅回路２２は、第１の期間において、複数の第１のスイッチＰＰ１がオンに切り替わることによって、アナログ信号の入力信号路が第１のサンプリング容量Ｃｓ１１，Ｃｓ１２に接続されるとともに、第２のサンプリング容量Ｃｓ２１，Ｃｓ２２が増幅器ＡＭＰに接続され、第２の期間において、複数の第２のスイッチＰＰ２がオンに切り替わることによって、アナログ信号の入力信号路が第２のサンプリング容量Ｃｓ２１，Ｃｓ２２に接続されるとともに、第１のサンプリング容量Ｃｓ１１，Ｃｓ１２が増幅器ＡＭＰに接続される。
【0053】
これにより、第１実施形態に係る増幅回路２２は、複数の第１のスイッチＰＰ１および複数の第２のスイッチＰＰ２を交互にオンに切り替えるといった簡単な制御により、第１の期間の動作と第２の期間の動作とを交互に切り替えることができる。
【0054】
〔第２実施形態〕
次に、図６および図７を参照して、第２実施形態について説明する。第２実施形態では、第１実施形態で説明したアナログ信号のデータレートを２倍にする構成を、平均化フィルタ回路４０に適用する例を説明する。
次に、図６および図７を参照して、第２実施形態について説明する。第２実施形態では、第１実施形態で説明したアナログ信号のデータレートを２倍にする構成を、平均化フィルタ回路４０に適用する例を説明する。
【0055】
（平均化フィルタ回路４０の回路構成）
図６は、第２実施形態に係る平均化フィルタ回路４０の回路構成を示す図である。図６に示すように、平均化フィルタ回路４０（「信号処理回路」の他の一例）は、入力端子ＩＮＰ、入力端子ＩＮＭ、第１処理部ＡＶＧ＿ＦＬＴ１、第２処理部ＡＶＧ＿ＦＬＴ２、平均化フィルタ４２、出力端子ＯＵＴＰ、および出力端子ＯＵＴＭを備える。
図６は、第２実施形態に係る平均化フィルタ回路４０の回路構成を示す図である。図６に示すように、平均化フィルタ回路４０（「信号処理回路」の他の一例）は、入力端子ＩＮＰ、入力端子ＩＮＭ、第１処理部ＡＶＧ＿ＦＬＴ１、第２処理部ＡＶＧ＿ＦＬＴ２、平均化フィルタ４２、出力端子ＯＵＴＰ、および出力端子ＯＵＴＭを備える。
【0056】
入力端子ＩＮＰ，ＩＮＭは、差動信号を構成する２つのアナログ信号（非反転信号および反転信号）の各々が入力される。
【0057】
平均化フィルタ４２は、「信号処理部」の他の一例であり、後述する第１処理部ＡＶＧ＿ＦＬＴ１の＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）を出力するとともに、後述する第１処理部ＡＶＧ＿ＦＬＴ１の－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）を出力することができる。
【0058】
また、平均化フィルタ４２は、後述する第２処理部ＡＶＧ＿ＦＬＴ２の＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）を出力するとともに、後述する第２処理部ＡＶＧ＿ＦＬＴ２の－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）を出力することができる。
【0059】
出力端子ＯＵＴＰ，ＯＵＴＭは、平均化フィルタ４２から出力された平均化フィルタ後の２つのアナログ信号（非反転信号および反転信号）の各々を、平均化フィルタ回路４０の外部へ出力する。
【0060】
第１処理部ＡＶＧ＿ＦＬＴ１は、いずれも入力端子ＩＮＰとコモン電圧ＶＣＭとの間に接続された、４つの第１のサンプリング容量Ｃｓ１～Ｃｓ４（「＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４」と示す）を備える。また、第１処理部ＡＶＧ＿ＦＬＴ１は、いずれも入力端子ＩＮＭとコモン電圧ＶＣＭとの間に接続された、４つの第１のサンプリング容量Ｃｓ１～Ｃｓ４（「－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４」と示す）を備える。
【0061】
＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々と入力端子ＩＮＰとの間には、スイッチＳＷ１～ＳＷ４の各々が設けられている。また、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々と入力端子ＩＮＭとの間には、スイッチＳＷ１～ＳＷ４の各々が設けられている。
【0062】
＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々は、第１の期間において、順次、スイッチＳＷ１～ＳＷ４を介して入力端子ＩＮＰに接続され、入力端子ＩＮＰから入力されたアナログ信号（非反転信号）がサンプリングされる。－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々は、第１の期間において、順次、スイッチＳＷ１～ＳＷ４を介して入力端子ＩＮＭに接続され、入力端子ＩＮＭから入力されたアナログ信号（反転信号）がサンプリングされる。
【0063】
＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（非反転信号）は、当該アナログ信号（非反転信号）がサンプリングされた第１の期間の次の第２の期間において、第２のスイッチＰＰ５６７８を介して平均化フィルタ４２に転送され、平均化フィルタ４２によって平均化される。その結果、出力端子ＯＵＴＰから、４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）が出力される。
【0064】
－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（反転信号）は、当該アナログ信号（反転信号）がサンプリングされた第１の期間の次の第２の期間において、第２のスイッチＰＰ５６７８を介して平均化フィルタ４２に転送され、平均化フィルタ４２によって平均化される。その結果、出力端子ＯＵＴＭから、４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）が出力される。
【0065】
第２処理部ＡＶＧ＿ＦＬＴ２は、いずれも入力端子ＩＮＰとコモン電圧ＶＣＭとの間に接続された、４つの第２のサンプリング容量Ｃｓ５～Ｃｓ８（「＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８」と示す）を備える。また、第２処理部ＡＶＧ＿ＦＬＴ２は、いずれも入力端子ＩＮＭとコモン電圧ＶＣＭとの間に接続された、４つの第２のサンプリング容量Ｃｓ５～Ｃｓ８（「－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８」と示す）を備える。
【0066】
また、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々と入力端子ＩＮＰとの間には、スイッチＳＷ５～ＳＷ８の各々が設けられている。また、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々と入力端子ＩＮＭとの間には、スイッチＳＷ５～ＳＷ８の各々が設けられている。
【0067】
＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々は、第２の期間において、順次、スイッチＳＷ５～ＳＷ８を介して入力端子ＩＮＰに接続され、入力端子ＩＮＰから入力されたアナログ信号（非反転信号）がサンプリングされる。－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々は、第２の期間において、順次、スイッチＳＷ５～ＳＷ８を介して入力端子ＩＮＭに接続され、入力端子ＩＮＭから入力されたアナログ信号（反転信号）がサンプリングされる。
【0068】
＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（非反転信号）は、当該アナログ信号（非反転信号）がサンプリングされた第２の期間の次の第１の期間において、第１のスイッチＰＰ１２３４を介して平均化フィルタ４２に転送され、平均化フィルタ４２によって平均化される。その結果、出力端子ＯＵＴＰから、４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）が出力される。
【0069】
－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（反転信号）は、当該アナログ信号（反転信号）がサンプリングされた第２の期間の次の第１の期間において、第１のスイッチＰＰ１２３４を介して平均化フィルタ４２に転送され、平均化フィルタ４２によって平均化される。その結果、出力端子ＯＵＴＭから、４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）が出力される。
【0070】
なお、平均化フィルタ回路４０において、複数の第１のスイッチＰＰ１２３４は、第１の期間において、オン状態に切り替えられ、第２の期間において、オフ状態に切り替えられる。また、平均化フィルタ回路４０において、複数の第２のスイッチＰＰ５６７８は、第１の期間において、オフ状態に切り替えられ、第２の期間において、オン状態に切り替えられる。
【0071】
これにより、平均化フィルタ回路４０では、第１の期間において、入力端子ＩＮＰに入力されたアナログ信号（非反転信号）が、＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々に順次サンプリングされるともに、入力端子ＩＮＭに入力されたアナログ信号（反転信号）が、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々に順次サンプリングされる。同時に、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされた４つのアナログ信号（非反転信号）が、平均化フィルタ４２で平均化されて、当該４つのアナログ信号の平均値を表すアナログ信号（非反転信号）が、出力端子ＯＵＴＰから出力される。また、同時に、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされた４つのアナログ信号（反転信号）が、平均化フィルタ４２で平均化されて、当該４つのアナログ信号の平均値を表すアナログ信号（反転信号）が、出力端子ＯＵＴＭから出力される。
【0072】
また、平均化フィルタ回路４０では、第２の期間において、入力端子ＩＮＰに入力されたアナログ信号（非反転信号）が、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々に順次サンプリングされるともに、入力端子ＩＮＭに入力されたアナログ信号（反転信号）が、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々に順次サンプリングされる。同時に、＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされた４つのアナログ信号（非反転信号）が、平均化フィルタ４２で平均化されて、当該４つのアナログ信号の平均値を表すアナログ信号（非反転信号）が、出力端子ＯＵＴＰから出力される。また、同時に、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされた４つのアナログ信号（反転信号）が、平均化フィルタ４２で平均化されて、当該４つのアナログ信号の平均値を表すアナログ信号（反転信号）が、出力端子ＯＵＴＭから出力される。
【0073】
その結果、平均化フィルタ回路４０は、交互に発生する第１の期間および第２の期間の各々において平均化フィルタ後のアナログ信号（非反転信号および反転信号）を出力することができ、すなわち、アナログ信号のデータレートを２倍にすることができる。
【0074】
なお、図７に示すように、第１の期間から第２の期間へ遷移の間に、ＰＰ１２３４とＰＰ５６７８が同時オンしないノンオーバーラップ期間が設けられている。
【0075】
（平均化フィルタ回路４０の動作）
図７は、第２実施形態に係る平均化フィルタ回路４０の動作タイミングを示すタイミングチャートである。
図７は、第２実施形態に係る平均化フィルタ回路４０の動作タイミングを示すタイミングチャートである。
【0076】
図７に示すように、平均化フィルタ回路４０は、第１の期間および第２の期間が交互に発生する。
【0077】
図７に示すように、第１の期間においては、複数の第１のスイッチＰＰ１２３４が全てオンに切り替えられ、複数の第２のスイッチＰＰ５６７８が全てオフに切り替えられる。また、図７に示すように、第１の期間においては、スイッチＳＷ１～ＳＷ４の各々が、順次、オンに切り替えられる。
【0078】
これにより、第１の期間では、順次、＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々が、入力端子ＩＮＰに接続され、入力端子ＩＮＰから入力されたアナログ信号（非反転信号）が、＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされる。また、順次、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々が、入力端子ＩＮＭに接続され、入力端子ＩＮＭから入力されたアナログ信号（反転信号）が、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされる。
【0079】
同時に、第１の期間では、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（非反転信号）が、平均化フィルタ４２に転送されることによって、平均化フィルタ４２によって平均化される。その結果、４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）が、出力端子ＯＵＴＰから出力される。
【0080】
また、同時に、第１の期間では、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされた４つのアナログ信号（反転信号）が、平均化フィルタ４２に転送されることによって、平均化フィルタ４２によって平均化される。その結果、４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）が、出力端子ＯＵＴＭから出力される。
【0081】
一方、図７に示すように、第２の期間においては、複数の第１のスイッチＰＰ１２３４が全てオフに切り替えられ、複数の第２のスイッチＰＰ５６７８が全てオンに切り替えられる。また、図７に示すように、第２の期間においては、スイッチＳＷ５～ＳＷ８の各々が、順次、オンに切り替えられる。
【0082】
これにより、第２の期間では、順次、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々が、入力端子ＩＮＰに接続され、入力端子ＩＮＰから入力されたアナログ信号（非反転信号）が、＋側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされる。また、順次、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々が、入力端子ＩＮＭに接続され、入力端子ＩＮＭから入力されたアナログ信号（反転信号）が、－側の第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされる。
【0083】
同時に、第２の期間では、＋側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（非反転信号）が、平均化フィルタ４２に転送されることによって、平均化フィルタ４２によって平均化される。その結果、４つのアナログ信号（非反転信号）の平均値を表すアナログ信号（非反転信号）が、出力端子ＯＵＴＰから出力される。
【0084】
また、同時に、第２の期間では、－側の第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされた４つのアナログ信号（反転信号）が、平均化フィルタ４２に転送されることによって、平均化フィルタ４２によって平均化される。その結果、４つのアナログ信号（反転信号）の平均値を表すアナログ信号（反転信号）が、出力端子ＯＵＴＭから出力される。
【0085】
その結果、平均化フィルタ回路４０は、交互に発生する第１の期間および第２の期間の各々において平均化フィルタ後のアナログ信号を出力することができ、すなわち、アナログ信号のデータレートを２倍にすることができる。
【0086】
例えば、図５に示す例では、最初の第１の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ１～ΔＶＩＮ４の各々が、順次、第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされることが示されている。
【0087】
また、図５に示す例では、次の第２の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ５～ΔＶＩＮ８の各々が、順次、第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされるとともに、第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされたアナログ信号ΔＶＩＮ１～ΔＶＩＮ４の平均値を表すアナログ信号が、出力端子ΔＶＯＵＴから出力されることが示されている。
【0088】
さらに、図５に示す例では、次の第１の期間において、入力端子ΔＶＩＮから入力されたアナログ信号ΔＶＩＮ９～ΔＶＩＮ１２の各々が、順次、第１のサンプリング容量Ｃｓ１～Ｃｓ４の各々にサンプリングされるとともに、第２のサンプリング容量Ｃｓ５～Ｃｓ８の各々にサンプリングされたアナログ信号ΔＶＩＮ５～ΔＶＩＮ８の平均値を表すアナログ信号が、出力端子ΔＶＯＵＴから出力されることが示されている。
【0089】
なお、図７において、入力端子ΔＶＩＮは、入力端子ＩＮＰと入力端子ＩＮＭとの差分を表している。また、出力端子ΔＶＯＵＴは、出力端子ＯＵＴＰと出力端子ＯＵＴＭとの差分を表している。また、アナログ信号ΔＶＩＮは、差動信号を構成するアナログ信号（非反転信号）とアナログ信号（反転信号）との差分を表している。
【0090】
以上説明したように、第２実施形態に係る平均化フィルタ回路４０は、アナログ信号の入力信号路に対して接続された第１のサンプリング容量Ｃｓ１～Ｃｓ４および第２のサンプリング容量Ｃｓ５～Ｃｓ８と、第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされたアナログ信号、および、第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされたアナログ信号に対する平均化フィルタ処理を行う平均化フィルタ４２とを備え、第１のサンプリング容量Ｃｓ１～Ｃｓ４および第２のサンプリング容量Ｃｓ５～Ｃｓ８の一方へのアナログ信号のサンプリングと、第１のサンプリング容量Ｃｓ１～Ｃｓ４および第２のサンプリング容量Ｃｓ５～Ｃｓ８の他方にサンプリングされたアナログ信号に対する平均化フィルタ４２による平均化フィルタ処理とを、並行して行うことができる。
【0091】
これにより、第２実施形態に係る平均化フィルタ回路４０は、第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされたアナログ信号を出力する第２の期間と、第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされたアナログ信号を出力する第１の期間とを交互に設けることにより、第１の期間および第２の期間の各々において、一の平均化フィルタ４２による平均化フィルタ処理後のアナログ信号を出力することができる。このため、第２実施形態に係る平均化フィルタ回路４０によれば、消費電力の増加を抑制しつつ、アナログ信号のデータレートを２倍にすることができる。
【0092】
また、第２実施形態に係る平均化フィルタ回路４０は、第１の期間および第２の期間が交互に発生し、第１の期間において、アナログ信号が第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされるとともに、平均化フィルタ４２が、第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされたアナログ信号に対する平均化フィルタ処理を行い、第２の期間において、アナログ信号が第２のサンプリング容量Ｃｓ５～Ｃｓ８にサンプリングされるとともに、平均化フィルタ４２が、第１のサンプリング容量Ｃｓ１～Ｃｓ４にサンプリングされたアナログ信号に対する平均化フィルタ処理を行う。
【0093】
これにより、第２実施形態に係る平均化フィルタ回路４０は、第１の期間および第２の期間の各々において、一の平均化フィルタ４２による平均化フィルタ処理後のアナログ信号を出力することができる。このため、第２実施形態に係る平均化フィルタ回路４０によれば、消費電力の増加を抑制しつつ、アナログ信号のデータレートを２倍にすることができる。
【0094】
また、第２実施形態に係る平均化フィルタ回路４０は、第１の期間において、複数の第１のスイッチＰＰ１２３４がオンに切り替わることによって、アナログ信号の入力信号路が第１のサンプリング容量Ｃｓ１～Ｃｓ４に接続されるとともに、第２のサンプリング容量Ｃｓ５～Ｃｓ８が平均化フィルタ４２に接続され、第２の期間において、複数の第２のスイッチＰＰ５６７８がオンに切り替わることによって、アナログ信号の入力信号路が第２のサンプリング容量Ｃｓ５～Ｃｓ８に接続されるとともに、第１のサンプリング容量Ｃｓ１～Ｃｓ４が平均化フィルタ４２に接続される。
【0095】
これにより、第２実施形態に係る平均化フィルタ回路４０は、複数の第１のスイッチＰＰ１２３４および複数の第２のスイッチＰＰ５６７８を交互にオンに切り替えるといった簡単な制御により、第１の期間の動作と第２の期間の動作とを交互に切り替えることができる。
【0096】
〔第３実施形態〕
次に、図８および図９を参照して、第３実施形態について説明する。第３実施形態では、第１実施形態で説明した増幅回路２２の変形例として、オフセット調整機能を有する増幅回路２２Ａについて説明する。
次に、図８および図９を参照して、第３実施形態について説明する。第３実施形態では、第１実施形態で説明した増幅回路２２の変形例として、オフセット調整機能を有する増幅回路２２Ａについて説明する。
【0097】
（増幅回路２２Ａの回路構成）
図８は、第３実施形態に係る増幅回路２２Ａの回路構成を示す図である。図２に示すように、増幅回路２２Ａは、２つのＤＡＣ（Digital-to-Analog Converter）５０をさらに備える点で、第１実施形態で説明した増幅回路２２と異なる。
図８は、第３実施形態に係る増幅回路２２Ａの回路構成を示す図である。図２に示すように、増幅回路２２Ａは、２つのＤＡＣ（Digital-to-Analog Converter）５０をさらに備える点で、第１実施形態で説明した増幅回路２２と異なる。
【0098】
２つのＤ－Ａコンバータ５０は、互いに同一の回路構成を有する。２つのＤ－Ａコンバータ５０は、いずれも、複数の容量を備える容量型のＤ－Ａコンバータであり、「オフセット調整回路」として機能する。
【0099】
２つのＤ－Ａコンバータ５０のうち、一方のＤ－Ａコンバータ５０（以下、「Ｄ－Ａコンバータ５０Ａ」と示す）は、出力端子ＶＯＵＴＰが、第１処理部Ｓ／Ｈ１が備えるサンプリング容量Ｃｓ１１とフィードバック容量Ｃｆ１１との間の接続点Ｐ１に接続されており、出力端子ＶＯＵＴＭが、第１処理部Ｓ／Ｈ１が備えるサンプリング容量Ｃｓ１２とフィードバック容量Ｃｆ１２との間の接続点Ｐ２に接続されている。これにより、Ｄ－Ａコンバータ５０Ａは、フィードバック容量Ｃｆ１１，Ｃｆ１２に転送される２つのアナログ信号（非反転信号および反転信号）の各々のオフセット調整を行うことができる。
【0100】
２つのＤ－Ａコンバータ５０のうち、他方のＤ－Ａコンバータ５０（以下、「Ｄ－Ａコンバータ５０Ｂ」と示す）は、出力端子ＶＯＵＴＰが、第２処理部Ｓ／Ｈ２が備えるサンプリング容量Ｃｓ２１とフィードバック容量Ｃｆ２１との間の接続点Ｐ３に接続されており、出力端子ＶＯＵＴＭが、第２処理部Ｓ／Ｈ２が備えるサンプリング容量Ｃｓ２２とフィードバック容量Ｃｆ２２との間の接続点Ｐ４に接続されている。これにより、Ｄ－Ａコンバータ５０Ｂは、フィードバック容量Ｃｆ２１，Ｃｆ２２に転送される２つのアナログ信号（非反転信号および反転信号）の各々のオフセット調整を行うことができる。
【0101】
なお、「オフセット調整」とは、増幅器ＡＭＰによって増幅される前のセンサ信号の電圧のオフセット量を減少させる（好ましくは、０とする）ことである。「オフセット調整」を行うことにより、センサ信号を増幅器ＡＭＰによって高ゲインで増幅した場合であっても、増幅器ＡＭＰから出力されるセンサ信号の電圧が所定の上限閾値および下限閾値を超えないようにすることができる。
【0102】
（Ｄ－Ａコンバータ５０の回路構成）
図９は、第３実施形態に係るＤ－Ａコンバータ５０の回路構成を示す図である。
図９は、第３実施形態に係るＤ－Ａコンバータ５０の回路構成を示す図である。
【0103】
図９に示すように、Ｄ－Ａコンバータ５０は、出力端子ＶＯＵＴＰに繋がる信号線５１Ｐと、出力端子ＶＯＵＴＭに繋がる信号線５１Ｍとを備える。
【0104】
Ｄ－Ａコンバータ５０において、信号線５１Ｐには、５つの容量Ｃ１Ｐ，Ｃ２Ｐ，Ｃ３Ｐ，Ｃ４Ｐ，Ｃ５Ｐが接続されている。５つの容量Ｃ１Ｐ，Ｃ２Ｐ，Ｃ３Ｐ，Ｃ４Ｐ，Ｃ５Ｐは、それぞれ、接続部ＶＲＥＦＮ，ＯＳＰ，ｂｉｔ０Ｐ，ｂｉｔ１Ｐ，ｂｉｔ２Ｐに接続されている。スイッチＳＷ１Ｐは、５つの容量Ｃ１Ｐ，Ｃ２Ｐ，Ｃ３Ｐ，Ｃ４Ｐ，Ｃ５Ｐをコモン電圧ＶＣＭに対して接続可能である。
【0105】
また、信号線５１Ｐには、８つの容量Ｃ６Ｐ，Ｃ７Ｐ，Ｃ８Ｐ，Ｃ９Ｐ，Ｃ１０Ｐ，Ｃ１１Ｐ，Ｃ１２Ｐ，Ｃ１３Ｐが接続されている。８つの容量Ｃ６Ｐ，Ｃ７Ｐ，Ｃ８Ｐ，Ｃ９Ｐ，Ｃ１０Ｐ，Ｃ１１Ｐ，Ｃ１２Ｐ，Ｃ１３Ｐは、それぞれ、接続部ｂｉｔ３Ｐ，ＤＥＣ１Ｐ，ＤＥＣ２Ｐ，ＤＥＣ３Ｐ，ＤＥＣ４Ｐ，ＤＥＣ５Ｐ，ＤＥＣ６Ｐ，ＤＥＣ７Ｐに接続されている。スイッチＳＷ２Ｐは、８つの容量Ｃ６Ｐ，Ｃ７Ｐ，Ｃ８Ｐ，Ｃ９Ｐ，Ｃ１０Ｐ，Ｃ１１Ｐ，Ｃ１２Ｐ，Ｃ１３Ｐをコモン電圧ＶＣＭに対して接続可能である。
【0106】
スイッチＳＷ３Ｐは出力端子ＶＯＵＴＰに接続され、コモン電圧ＶＣＭに対して接続可能である。
【0107】
また、信号線５１Ｐには、容量Ｃ１Ｐ～Ｃ１３Ｐと、出力端子ＶＯＵＴＰとの間に、容量Ｃｓｐｌｉｔ２が設けられている。これにより、Ｄ－Ａコンバータ５０は、容量Ｃ１Ｐ～Ｃ１３Ｐに対して、容量Ｃｓｐｌｉｔ２による重み付けがなされている。
【0108】
また、信号線５１Ｐには、容量Ｃ１Ｐ～Ｃ５Ｐと、容量Ｃ６Ｐ～Ｃ１３Ｐとの間に、容量Ｃｓｐｌｉｔ１が設けられている。これにより、Ｄ－Ａコンバータ５０は、容量Ｃ１Ｐ～Ｃ５Ｐに対して容量Ｃｓｐｌｉｔ１によるさらなる重み付けがなされている。
【0109】
また、Ｄ－Ａコンバータ５０において、信号線５１Ｍには、５つの容量Ｃ１Ｍ，Ｃ２Ｍ，Ｃ３Ｍ，Ｃ４Ｍ，Ｃ５Ｍが接続されている。５つの容量Ｃ１Ｍ，Ｃ２Ｍ，Ｃ３Ｍ，Ｃ４Ｍ，Ｃ５Ｍは、それぞれ、接続部ＶＲＥＦＮ，ＯＳＭ，ｂｉｔ０Ｍ，ｂｉｔ１Ｍ，ｂｉｔ２Ｍに接続されている。スイッチＳＷ１Ｍは、５つの容量Ｃ１Ｍ，Ｃ２Ｍ，Ｃ３Ｍ，Ｃ４Ｍ，Ｃ５Ｍをコモン電圧ＶＣＭに対して接続可能である。
【0110】
また、信号線５１Ｍには、８つの容量Ｃ６Ｍ，Ｃ７Ｍ，Ｃ８Ｍ，Ｃ９Ｍ，Ｃ１０Ｍ，Ｃ１１Ｍ，Ｃ１２Ｍ，Ｃ１３Ｍが接続されている。８つの容量Ｃ６Ｍ，Ｃ７Ｍ，Ｃ８Ｍ，Ｃ９Ｍ，Ｃ１０Ｍ，Ｃ１１Ｍ，Ｃ１２Ｍ，Ｃ１３Ｍは、それぞれ、接続部ｂｉｔ３Ｍ，ＤＥＣ１Ｍ，ＤＥＣ２Ｍ，ＤＥＣ３Ｍ，ＤＥＣ４Ｍ，ＤＥＣ５Ｍ，ＤＥＣ６Ｍ，ＤＥＣ７Ｍに接続されている。スイッチＳＷ２Ｍは８つの容量Ｃ６Ｍ，Ｃ７Ｍ，Ｃ８Ｍ，Ｃ９Ｍ，Ｃ１０Ｍ，Ｃ１１Ｍ，Ｃ１２Ｍ，Ｃ１３Ｍをコモン電圧ＶＣＭに対して接続可能である。
【0111】
スイッチＳＷ３Ｍは、出力端子ＶＯＵＴＭに接続され、コモン電圧ＶＣＭに対して接続可能である。
【0112】
また、信号線５１Ｍには、容量Ｃ１Ｍ～Ｃ１３Ｍと、出力端子ＶＯＵＴＭとの間に、容量Ｃｓｐｌｉｔ２が設けられている。これにより、Ｄ－Ａコンバータ５０は、容量Ｃ１Ｍ～Ｃ１３Ｍに対して、容量Ｃｓｐｌｉｔ２による重み付けがなされている。
【0113】
また、信号線５１Ｍには、容量Ｃ１Ｍ～Ｃ５Ｍと、容量Ｃ６Ｍ～Ｃ１３Ｍとの間に、容量Ｃｓｐｌｉｔ１が設けられている。これにより、Ｄ－Ａコンバータ５０は、容量Ｃ１Ｍ～Ｃ５Ｍに対して容量Ｃｓｐｌｉｔ１によるさらなる重み付けがなされている。
【0114】
上記した各接続部には、スイッチＳＷ２１，ＳＷ２２が設けられている。図９では、代表例として、接続部ＤＥＣ２Ｍに設けられているスイッチＳＷ２１，ＳＷ２２と、接続部ＤＥＣ７Ｍに設けられているスイッチＳＷ２１，ＳＷ２２とが示されている。上記した各接続部は、スイッチＳＷ２１がオンに切り替わることにより、基準電圧ＶＲＥＦＰに接続される。また、上記した各接続部は、スイッチＳＷ２２がオンに切り替わることにより、基準電圧ＶＲＥＦＮに接続される。
【0115】
（Ｄ－Ａコンバータ５０に用いられるバイナリコードの一例）
図１０は、第３実施形態に係るＤ－Ａコンバータ５０に用いられるバイナリコードの一例を示す図である。
図１０は、第３実施形態に係るＤ－Ａコンバータ５０に用いられるバイナリコードの一例を示す図である。
【0116】
第３実施形態に係るＤ－Ａコンバータ５０において、図９に示す４つの接続部ｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３は、図１０に示すバイナリコードにより、駆動するか否か（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行うか否か）を切り替えることができる。
【0117】
図１０に示すように、本実施形態におけるバイナリコードの採り得る数値範囲は、０～１５である。また、図１０に示すように、各バイナリコードは、４ビットの２進数で表すことができる。そして、本実施形態では、４つのビットの各々が、４つの接続部ｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３の各々に割り当てられている。
【0118】
なお、図１０において、対応するビットが「０」となる接続部は、当該接続部を駆動しない（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行わないことで、当該接続部に接続されている容量の電位を変化させない）ことを表す。
【0119】
また、図１０において、対応するビットが「１」となる接続部は、当該接続部を駆動する（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行うことで、当該接続部に接続されている容量の電位を変化させる）ことを表す。
【0120】
なお、図１０では、４つの接続部ｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３の各々について、スイッチＳＷ２１，ＳＷ２２の切り替えによって電位が変動する容量（すなわち、図９に示す容量Ｃ３Ｐ，Ｃ４Ｐ，Ｃ５Ｐ，Ｃ６Ｐ、または、容量Ｃ３Ｍ，Ｃ４Ｍ，Ｃ５Ｍ，Ｃ６Ｍ）の容量値が示されている。ただし、容量Ｃ６Ｐ，Ｃ６Ｍは、Ｃｓｐｌｉｔ１による重み付けにより、０．８ｐＦ相当の容量値となる。
【0121】
例えば、図１０に示す例では、接続部ｂｉｔ０を駆動することによって電位が変動する容量の容量値が「０．１ｐＦ」である。また、接続部ｂｉｔ１を駆動することによって電位が変動する容量の容量値が「０．２ｐＦ」である。また、接続部ｂｉｔ２を駆動することによって電位が変動する容量の容量値が「０．４ｐＦ」である。さらに、接続部ｂｉｔ３を駆動することによって電位が変動する容量の容量値は、容量Ｃｓｐｌｉｔ１による重み付けで０．８ｐＦ相当となる。
【0122】
これにより、第３実施形態に係るＤ－Ａコンバータ５０は、外部のコントローラからバイナリコードを入力することで、電荷の転送時に４つの接続部ｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３によって電位を変動させる容量の総容量値を、０．０ｐＦ～１．５ｐＦの間で、０．１ｐＦ単位で、外部から任意に設定することができる。
【0123】
例えば、第３実施形態に係るＤ－Ａコンバータ５０は、外部のコントローラからバイナリコード「３」を入力することで、電荷の転送時に２つの接続部ｂｉｔ０，ｂｉｔ１を駆動し、電荷の転送時に変動させる容量の総容量値を「０．３ｐＦ」とすることができる。
【0124】
（Ｄ－Ａコンバータ５０に用いられる温度計コードの一例）
図１１は、第３実施形態に係るＤ－Ａコンバータ５０に用いられる温度計コードの一例を示す図である。
図１１は、第３実施形態に係るＤ－Ａコンバータ５０に用いられる温度計コードの一例を示す図である。
【0125】
第３実施形態に係るＤ－Ａコンバータ５０において、図９に示す７つの接続部ＤＥＣ１，ＤＥＣ２，ＤＥＣ３，ＤＥＣ４，ＤＥＣ５，ＤＥＣ６，ＤＥＣ７は、図１１に示す温度計コードにより、駆動するか否か（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行うか否か）を切り替えることができる。
【0126】
【0127】
なお、図１１において、「０」が示されている接続部は、当該接続部を駆動しない（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行わないことで、当該接続部に接続されている容量の電位を変化させない）ことを表す。
【0128】
また、図１１において、「１」が示されている接続部は、当該接続部を駆動する（すなわち、電荷の転送時にスイッチＳＷ２１，ＳＷ２２の切り替えを行うことで、当該接続部に接続されている容量の電位を変化させる）ことを表す。
【0129】
なお、図１１では、７つの接続部ＤＥＣ１～ＤＥＣ７の各々について、スイッチＳＷ２１，ＳＷ２２の切り替えによって電位が変動する容量（すなわち、図９に示す容量Ｃ７Ｐ～Ｃ１３Ｐの各々、または、容量Ｃ７Ｍ～Ｃ１３Ｍの各々）の容量値が示されている。
【0130】
例えば、図１１に示す例では、７つの接続部ＤＥＣ１～ＤＥＣ７の各々は、当該接続部に接続されている容量の容量値がいずれも「０．２ｐＦ」であるから、当該接続部を駆動することによって電位が変動する容量の容量値がいずれも「０．２ｐＦ」である。
【0131】
これにより、第３実施形態に係るＤ－Ａコンバータ５０は、外部のコントローラから温度計コードを入力することで、電荷の転送時に７つの接続部ＤＥＣ１～ＤＥＣ７によって電位を変動させる容量の総容量値を、０．０ｐＦ～１．４ｐＦの間で、０．２ｐＦ単位で、外部から任意に設定することができる。
【0132】
例えば、第３実施形態に係るＤ－Ａコンバータ５０は、外部のコントローラから温度計コード「３」を入力することで、電荷の転送時に３つの接続部ＤＥＣ１，ＤＥＣ２，ＤＥＣ３を駆動し、電荷の転送時に変動させる容量の総容量値を「０．６ｐＦ」とすることができる。
【0133】
なお、図１０に示すバイナリコードは、外部のコントローラから入力される８ビットの制御コードにおける４ビットを使用するものである。また、図１１に示す温度計コードは、外部のコントローラから入力される８ビットの制御コードにおける他の３ビットを使用するものである。すなわち、外部のコントローラから入力される８ビットの制御コードは、Ｄ－Ａコンバータ５０に対して、バイナリコードと温度計コードとを同時に指示することが可能である。
【0134】
バイナリコードを用いる構成の場合、複数の容量の総面積を小さくすることができるが、複数の容量の間でのばらつきが比較的大きくなるため、オフセット調整の精度が低下する虞がある。一方、温度計コードを用いる構成の場合、複数の容量の間でのばらつきが比較的小さくなるため、オフセット調整の精度を高めることができるが、複数の容量の総面積が大きくなる虞がある。第３実施形態に係るＤ－Ａコンバータ５０は、バイナリコードを用いる構成と、温度計コードを用いる構成との双方を備えるため、複数の容量の総面積を抑制しつつ、オフセット調整の精度を高めることができる。
【0135】
さらに、外部のコントローラから入力される８ビットの制御コードは、さらに他の１ビットにより、Ｄ－Ａコンバータ５０に対して、出力端子ＶＯＵＴＭに接続されている複数の容量の電位と、出力端子ＶＯＵＴＰに接続されている複数の容量の電位とのそれぞれを、基準電圧ＶＲＥＦＰとするか、または、基準電圧ＶＲＥＦＮとするかを指定可能である。
【0136】
例えば、Ｄ－Ａコンバータ５０は、８ビットの制御コードにおけるさらに他の１ビットが「１」の場合、出力端子ＶＯＵＴＰに接続されている複数の容量の電位（後述する第１の期間の電位）を、ＶＣＭ基準でのサンプリングによって基準電圧ＶＲＥＦＮとし、出力端子ＶＯＵＴＭに接続されている複数の容量の電位（後述する第１の期間の電位）を、ＶＣＭ基準でのサンプリングによって基準電圧ＶＲＥＦＰとする。
【0137】
反対に、Ｄ－Ａコンバータ５０は、８ビットの制御コードにおけるさらに他の１ビットが「０」の場合、出力端子ＶＯＵＴＰに接続されている複数の容量の電位（後述する第１の期間の電位）を、ＶＣＭ基準でのサンプリングによって基準電圧ＶＲＥＦＰとし、出力端子ＶＯＵＴＭに接続されている複数の容量の電位（後述する第１の期間の電位）を、ＶＣＭ基準でのサンプリングによって基準電圧ＶＲＥＦＮとする。
【0138】
（Ｄ－Ａコンバータ５０の動作）
図１２は、第３実施形態に係るＤ－Ａコンバータ５０の動作タイミングを示すタイミングチャートである。図１２では、代表例として、接続部ＤＥＣ２Ｍおよび接続部ＤＥＣ７Ｍの動作が示されている。また、図１２では、外部のコントローラから入力された温度計コードに従って、接続部ＤＥＣ２Ｍについては電荷の転送時の接続先の切り替えを行い、接続部ＤＥＣ７Ｍについては電荷の転送時の接続先の切り替えを行わない例が示されている。
図１２は、第３実施形態に係るＤ－Ａコンバータ５０の動作タイミングを示すタイミングチャートである。図１２では、代表例として、接続部ＤＥＣ２Ｍおよび接続部ＤＥＣ７Ｍの動作が示されている。また、図１２では、外部のコントローラから入力された温度計コードに従って、接続部ＤＥＣ２Ｍについては電荷の転送時の接続先の切り替えを行い、接続部ＤＥＣ７Ｍについては電荷の転送時の接続先の切り替えを行わない例が示されている。
【0139】
図１２に示すように、Ｄ－Ａコンバータ５０は、第１の期間および第２の期間が交互に発生する。
【0140】
図１２に示すように、第１の期間においては、接続部ＤＥＣ２Ｍおよび接続部ＤＥＣ７Ｍは、いずれも、スイッチＳＷ２２（図９参照）がオンに切り替えられ、且つ、スイッチＳＷ２１（図９参照）がオフに切り替えられることにより、接続先が基準電圧ＶＲＥＦＮに切り替えられる。
【0141】
これにより、第１の期間では、接続部ＤＥＣ２Ｍに接続されている容量Ｃ８Ｍ（図９参照）、および、接続部ＤＥＣ７Ｍに接続されている容量Ｃ１３Ｍ（図９参照）は、いずれも、ＶＣＭ基準でのサンプリングによって、電位が基準電圧ＶＲＥＦＮとなる。
【0142】
また、図１２に示すように、第２の期間において、接続部ＤＥＣ７Ｍは、接続先が基準電圧ＶＲＥＦＮのままである。このため、第２の期間において、接続部ＤＥＣ７Ｍに接続されている容量Ｃ１３Ｍは、電位が基準電圧ＶＲＥＦＮのままである。その結果、第２の期間において、容量Ｃ１３Ｍから電荷が出力端子ＶＯＵＴＭへ転送されないこととなる。
【0143】
一方、第２の期間において、接続部ＤＥＣ２Ｍは、スイッチＳＷ２２がオフに切り替えられ、且つ、スイッチＳＷ２１がオンに切り替えられることにより、接続先が基準電圧ＶＲＥＦＰに切り替えられる。このため、第２の期間において、接続部ＤＥＣ２Ｍに接続されている容量Ｃ８Ｍは、電位が基準電圧ＶＲＥＦＰに切り替えられる。その結果、第２の期間において、容量Ｃ８Ｍから電荷が出力端子ＶＯＵＴＭへ転送されることとなる。
【0144】
このように、第３実施形態に係るＤ－Ａコンバータ５０は、信号線５１Ｍに接続されている３つの容量Ｃ３Ｍ～Ｃ５Ｍと、信号線５１Ｍに接続されている８つの容量Ｃ６Ｍ～Ｃ１３Ｍとのうち、少なくともいずれか一つの容量の電位を、電荷の転送時に、基準電圧ＶＲＥＦＮから基準電圧ＶＲＥＦＰに変位させることにより、その容量から出力端子ＶＯＵＴＭへ電荷が転送されるようにすることができる。これにより、第３実施形態に係るＤ－Ａコンバータ５０は、出力端子ＶＯＵＴＭを通じて、増幅器ＡＭＰに入力されるアナログ信号（反転信号）のオフセット量を、電荷を転送する容量の総容量値に応じて、調整することができる。
【0145】
例えば、センサ１２から出力されるアナログ信号のオフセット量が予めわかっている場合、そのオフセット量が０となるように、電荷の転送を行う１または複数の容量を、外部のコントローラから８ｂｉｔの制御コード（バイナリコードおよび温度計コードを含む）によってＤ－Ａコンバータ５０に指示することにより、増幅器ＡＭＰに入力されるアナログ信号のオフセット量を０にすることができる。
【0146】
なお、図１２では、Ｄ－Ａコンバータ５０の出力端子ＶＯＵＴＭにおける非反転信号に対するオフセット量の調整動作について説明したが、図９に示すように、Ｄ－Ａコンバータ５０は、非反転信号側の構成と反転信号側の構成とが対象構造であるため、Ｄ－Ａコンバータ５０の出力端子ＶＯＵＴＰにおける反転信号に対するオフセット量の調整動作も同様である。
【0147】
すなわち、第３実施形態に係るＤ－Ａコンバータ５０は、信号線５１Ｐに接続されている３つの容量Ｃ３Ｐ～Ｃ５Ｐと、信号線５１Ｐに接続されている８つの容量Ｃ６Ｐ～Ｃ１３Ｐとのうち、少なくともいずれか一つの容量の電位を、電荷の転送時に、基準電圧ＶＲＥＦＰから基準電圧ＶＲＥＦＮに変位させることにより、その容量から出力端子ＶＯＵＴＰへ電荷が転送されるようにすることができる。これにより、第３実施形態に係るＤ－Ａコンバータ５０は、出力端子ＶＯＵＴＰを通じて、増幅器ＡＭＰに入力されるアナログ信号（非反転信号）のオフセット量を、電荷を転送する容量の総容量値に応じて、調整することができる。
【0148】
なお、図１２に示すように、Ｄ－Ａコンバータ５０において第１の期間から第２の期間へ遷移の間に、スイッチＳＷ２１とスイッチＳＷ２２とが同時にオンにならないノンオーバーラップ期間が設けられている。
【0149】
増幅回路２２での第１の期間において、増幅回路２２では、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに入力されたアナログ信号が、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされるとともに、Ｄ－Ａコンバータ５０Ａでは、第１の期間となり、ＶＣＭ基準でのサンプリングが行われる。また、増幅回路２２での第１の期間において、増幅回路２２では、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされたアナログ信号が、増幅器ＡＭＰで増幅されて出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力されるとともに、Ｄ－Ａコンバータ５０Ｂでは、第２の期間となり、電荷の転送が行われる。
【0150】
増幅回路２２での第２の期間において、増幅回路２２では、入力端子ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍに入力されたアナログ信号が、サンプリング容量Ｃｓ２１，Ｃｓ２２にサンプリングされるともに、Ｄ－Ａコンバータ５０Ｂでは、第１の期間となり、ＶＣＭ基準でのサンプリングが行われる。また、増幅回路２２での第２の期間において、増幅回路２２では、サンプリング容量Ｃｓ１１，Ｃｓ１２にサンプリングされたアナログ信号が、増幅器ＡＭＰで増幅されて出力端子ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍから出力されるとともに、Ｄ－Ａコンバータ５０Ａでは、第２の期間となり、電荷の転送が行われる。
【0151】
（Ｄ－Ａコンバータ５０の動作原理）
図１３は、第３実施形態に係るＤ－Ａコンバータ５０の動作原理を説明するための図である。
図１３は、第３実施形態に係るＤ－Ａコンバータ５０の動作原理を説明するための図である。
【0152】
図１３に示す回路において、容量Ｃ０，Ｃ１，Ｃ２，Ｃｓｐｌｉｔ２を含むノードＶｘの全容量は３．２ｐＦ（１．６ｐＦ＋０．１ｐＦ＋０．１ｐＦ＋１．４ｐＦ）である。
【0153】
図１３に示す回路において、各容量にサンプリングされた電荷の転送時に、容量Ｃ１（０．１ｐＦ）の電位を、基準電圧ＶＲＥＦＰから基準電圧ＶＲＥＦＮに変位させた場合、ノードＶｘにおける電位の低下分は、下記数式（１）によって求められる。
【0154】
０．１ｐＦ／３．２ｐＦ（ＶＲＥＦＰ－ＶＲＥＦＮ）・・・（１）
【0155】
【0156】
ΔＶＯＵＴ＝０．１ｐＦ／３．２ｐＦ×１．６ｐＦ／４ｐＦ（ＶＲＥＦＰ－ＶＲＥＦＮ）＝０．０１２５（ＶＲＥＦＰ－ＶＲＥＦＮ）・・・（２）
【0157】
第３実施形態に係るＤ－Ａコンバータ５０は、この原理を利用して、各容量にサンプリングされた電荷の転送時に、１または複数の容量の電位を変化させることにより、出力端子ＶＯＵＴの出力を調整し、すなわち、アナログ信号のオフセット量を調整するのである。なお、具体的な数値を用いて動作原理を説明したが、一例であり、数値は任意の値を用いることができる。
【0158】
（アナログ信号の出力電圧値の一例）
図１４および図１５は、第３実施形態に係るＤ－Ａコンバータ５０を設けない場合の増幅器ＡＭＰから出力されるアナログ信号の出力電圧値の一例を示すグラフである。図１６は、第３実施形態に係るＤ－Ａコンバータ５０を設けた場合の増幅器ＡＭＰから出力されるアナログ信号の出力電圧値の一例を示すグラフである。
図１４および図１５は、第３実施形態に係るＤ－Ａコンバータ５０を設けない場合の増幅器ＡＭＰから出力されるアナログ信号の出力電圧値の一例を示すグラフである。図１６は、第３実施形態に係るＤ－Ａコンバータ５０を設けた場合の増幅器ＡＭＰから出力されるアナログ信号の出力電圧値の一例を示すグラフである。
【0159】
【0160】
図１５に示すように、Ｄ－Ａコンバータ５０によるオフセット調整を行わない場合、アナログ信号を高ゲインで増幅した場合、オフセット成分も高ゲインで増幅されてしまうため、アナログ信号の出力電圧値が上限閾値および下限閾値を超えてしまう虞がある。
【0161】
一方、図１６に示すように、Ｄ－Ａコンバータ５０によるオフセット調整を行って、増幅器ＡＭＰに入力されるアナログ信号のオフセット成分を０にした場合、アナログ信号を高ゲインで増幅した場合であっても、オフセット成分が増幅されることはないため、アナログ信号の出力電圧値が上限閾値および下限閾値を超えてしまわないようにすることができる。
【0162】
以上説明したように、第３実施形態に係るＩＣ２０は、アナログ信号を増幅する増幅器ＡＭＰと、増幅器ＡＭＰの前段に設けられ、増幅器ＡＭＰによって増幅される前のアナログ信号のオフセット量を調整するＤ－Ａコンバータ５０とを備える。
【0163】
これにより、第３実施形態に係るＩＣ２０は、増幅器から出力されるアナログ信号に含まれるオフセット量を軽減することができる。したがって、第３実施形態に係るＩＣ２０は、増幅器ＡＭＰによってアナログ信号を高ゲインで増幅した場合であっても、増幅器ＡＭＰから出力されるアナログ信号の出力電圧値が、閾値を超えてしまわないようにすることができる。
【0164】
特に、第３実施形態に係るＩＣ２０において、オフセット調整回路として、複数の容量を備える容量型のＤ－Ａコンバータ５０を用いており、外部から入力される制御コードに応じて、複数の容量のうちの少なくともいずれか一つの電位を変動させることにより、アナログ信号のオフセット量を調整する。
【0165】
これにより、第３実施形態に係るＩＣ２０は、オペアンプやカレントミラー回路を用いてオフセット調整を行った場合に生じ得る１／ｆノイズを生じさせることなく、アナログ信号のオフセット量を調整することができる。
【0166】
以上、本発明の一実施形態について詳述したが、本発明はこれらの実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形又は変更が可能である。
【0167】
例えば、第３実施形態では、第１実施形態に係る増幅回路２２に対してＤ－Ａコンバータ５０を設けた構成としているが、これに限らない。例えば、第３実施形態のＤ－Ａコンバータ５０を、第１実施形態に係る増幅回路２２以外の増幅回路に設けてもよい。
【0168】
また、第３実施形態では、「オフセット調整回路」の一例としてＤ－Ａコンバータ５０を設けているが、これに限らず、「オフセット調整回路」は、少なくとも増幅器の前段においてアナログ信号のオフセット量を調整することが可能な構成であれば、如何なる構成であってもよい。
【0169】
また、図１７は、一実施形態に係る荷重検出装置１００の構成を示す図である。図１７に示すように、上記各実施形態で説明したＩＣ２０は、例えば、対象物１５０に加わる荷重を検出する荷重検出装置１００において、アナログ信号を出力する歪みゲージ（図１７に示す歪みセンサ１１２，１１４）と、デジタル処理を行うマイコン（図１７に示す信号処理回路１３０）との間を接続する、いわゆるＡＦＥ（Analog Front End）（図１７に示すＡＦＥチップ１２０）として使用される。但し、これに限らず、ＩＣ２０は、歪みゲージ以外のセンサと接続されてもよく、上記各実施形態で説明した検出システム１０以外のシステム構成で使用されてもよい。
【符号の説明】
【0170】
１０ 検出システム
１２ センサ
２０ ＩＣ
２２，２２Ａ 増幅回路（信号処理回路）
ＡＭＰ 増幅器（信号処理部）
Ｃｆ１１，Ｃｆ１２ フィードバック容量
Ｃｆ２１，Ｃｆ２２ フィードバック容量
Ｃｓ１１，Ｃｓ１２ サンプリング容量（第１のサンプリング容量）
Ｃｓ２１，Ｃｓ２２ サンプリング容量（第２のサンプリング容量）
ＰＰ１ 第１のスイッチ
ＰＰ２ 第２のスイッチ
Ｓ／Ｈ１ 第１処理部
Ｓ／Ｈ２ 第２処理部
ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍ 入力端子
ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍ 出力端子
２４ Ａ－Ｄコンバータ
２６ デジタル処理回路
３０ ＭＣＵ
４０ 平均化フィルタ回路（信号処理回路）
４２ 平均化フィルタ（信号処理部）
ＡＶＧ＿ＦＬＴ１ 第１処理部
ＡＶＧ＿ＦＬＴ２ 第２処理部
ＩＮＰ，ＩＮＭ 入力端子
ＯＵＴＰ，ＯＵＴＭ 出力端子
Ｃｓ１～Ｃｓ４ 第１のサンプリング容量
Ｃｓ５～Ｃｓ８ 第２のサンプリング容量
ＰＰ１２３４ 第１のスイッチ
ＰＰ５６７８ 第２のスイッチ
ＳＷ１～ＳＷ８ スイッチ
５０ Ｄ－Ａコンバータ（オフセット調整回路）
ＶＯＵＴＰ，ＶＯＵＴＭ 出力端子
Ｃ１Ｐ～Ｃ１３Ｐ，Ｃ１Ｍ～Ｃ１３Ｍ 容量
Ｃｓｐｌｉｔ１，Ｃｓｐｌｉｔ２ 容量
ＳＷ２１，ＳＷ２２ スイッチ
ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ スイッチ
ＳＷ１Ｍ，ＳＷ２Ｍ，ＳＷ３Ｍ スイッチ
５１Ｐ，５１Ｍ 信号線
ＶＲＥＦＮ，ＯＳＰ，ＯＳＭ 接続部
ｂｉｔ０Ｐ，ｂｉｔ１Ｐ，ｂｉｔ２Ｐ，ｂｉｔ３Ｐ 接続部
ｂｉｔ０Ｍ，ｂｉｔ１Ｍ，ｂｉｔ２Ｍ，ｂｉｔ３Ｍ 接続部
ＤＥＣ１Ｐ～ＤＥＣ７Ｐ，ＤＥＣ１Ｍ～ＤＥＣ７Ｍ 接続部
１２ センサ
２０ ＩＣ
２２，２２Ａ 増幅回路（信号処理回路）
ＡＭＰ 増幅器（信号処理部）
Ｃｆ１１，Ｃｆ１２ フィードバック容量
Ｃｆ２１，Ｃｆ２２ フィードバック容量
Ｃｓ１１，Ｃｓ１２ サンプリング容量（第１のサンプリング容量）
Ｃｓ２１，Ｃｓ２２ サンプリング容量（第２のサンプリング容量）
ＰＰ１ 第１のスイッチ
ＰＰ２ 第２のスイッチ
Ｓ／Ｈ１ 第１処理部
Ｓ／Ｈ２ 第２処理部
ＶＩＮ＿Ｐ，ＶＩＮ＿Ｍ 入力端子
ＶＯＵＴ＿Ｐ，ＶＯＵＴ＿Ｍ 出力端子
２４ Ａ－Ｄコンバータ
２６ デジタル処理回路
３０ ＭＣＵ
４０ 平均化フィルタ回路（信号処理回路）
４２ 平均化フィルタ（信号処理部）
ＡＶＧ＿ＦＬＴ１ 第１処理部
ＡＶＧ＿ＦＬＴ２ 第２処理部
ＩＮＰ，ＩＮＭ 入力端子
ＯＵＴＰ，ＯＵＴＭ 出力端子
Ｃｓ１～Ｃｓ４ 第１のサンプリング容量
Ｃｓ５～Ｃｓ８ 第２のサンプリング容量
ＰＰ１２３４ 第１のスイッチ
ＰＰ５６７８ 第２のスイッチ
ＳＷ１～ＳＷ８ スイッチ
５０ Ｄ－Ａコンバータ（オフセット調整回路）
ＶＯＵＴＰ，ＶＯＵＴＭ 出力端子
Ｃ１Ｐ～Ｃ１３Ｐ，Ｃ１Ｍ～Ｃ１３Ｍ 容量
Ｃｓｐｌｉｔ１，Ｃｓｐｌｉｔ２ 容量
ＳＷ２１，ＳＷ２２ スイッチ
ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ スイッチ
ＳＷ１Ｍ，ＳＷ２Ｍ，ＳＷ３Ｍ スイッチ
５１Ｐ，５１Ｍ 信号線
ＶＲＥＦＮ，ＯＳＰ，ＯＳＭ 接続部
ｂｉｔ０Ｐ，ｂｉｔ１Ｐ，ｂｉｔ２Ｐ，ｂｉｔ３Ｐ 接続部
ｂｉｔ０Ｍ，ｂｉｔ１Ｍ，ｂｉｔ２Ｍ，ｂｉｔ３Ｍ 接続部
ＤＥＣ１Ｐ～ＤＥＣ７Ｐ，ＤＥＣ１Ｍ～ＤＥＣ７Ｍ 接続部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】