(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-30
(45)【発行日】2024-10-08
(54)【発明の名称】パワーモジュール
(51)【国際特許分類】
H01L 25/07 20060101AFI20241001BHJP
H01L 25/18 20230101ALI20241001BHJP
H02M 7/48 20070101ALI20241001BHJP
H03K 17/16 20060101ALI20241001BHJP
H01L 23/48 20060101ALI20241001BHJP
【ＦＩ】
H01L25/04 C
H02M7/48 Z
H03K17/16 M
H01L23/48 R
H01L23/48 G
【請求項の数】
10
【外国語出願】
(21)【出願番号】P 2022184262
(22)【出願日】2022-11-17
(65)【公開番号】P2023083224
(43)【公開日】2023-06-15
【審査請求日】2023-02-10
(31)【優先権主張番号】17/541,543
(32)【優先日】2021-12-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】504162361
【氏名又は名称】台達電子工業股▲ふん▼有限公司
【氏名又は名称原語表記】ＤＥＬＴＡ ＥＬＥＣＴＲＯＮＩＣＳ， ＩＮＣ．
【住所又は居所原語表記】１８６ Ｒｕｅｙ Ｋｕａｎｇ Ｒｏａｄ， Ｎｅｉｈｕ， Ｔａｉｐｅｉ １１４， Ｔａｉｗａｎ
(74)【代理人】
【識別番号】110001139
【氏名又は名称】ＳＫ弁理士法人
(74)【代理人】
【識別番号】100130328
【弁理士】
【氏名又は名称】奥野 彰彦
(74)【代理人】
【識別番号】100130672
【弁理士】
【氏名又は名称】伊藤 寛之
(72)【発明者】
【氏名】桂盈盈
(72)【発明者】
【氏名】周彦
(72)【発明者】
【氏名】林才勝
(72)【発明者】
【氏名】ヒメネス オロスコ、ヘラルド
(72)【発明者】
【氏名】王澤
(72)【発明者】
【氏名】ハンポ、リチャード ジョセフ
(72)【発明者】
【氏名】パトワルダン、アジェイ ヴァスデオ
(72)【発明者】
【氏名】李忠樹
【審査官】安田 雅彦
(56)【参考文献】
【文献】国際公開第２０２１／０１５０５０（ＷＯ，Ａ１）
【文献】国際公開第２０１６／０６７８３５（ＷＯ，Ａ１）
【文献】特開２０１３－１６５５７８（ＪＰ，Ａ）
【文献】特表２０１８－５１０５０２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／００ －２５／１８
Ｈ０１Ｌ ２３／４８ －２３／５０
Ｈ０１Ｌ ２１／６０
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２７／０４ －２７／０９８
Ｈ０３Ｋ １７／００ －１７／９８
Ｈ０２Ｍ ３／１５５－ ３／１５８
Ｈ０２Ｍ ７／４２ － ７／９８
(57)【特許請求の範囲】
【請求項1】
電源に電気的に接続するように適合された第１の電極端子及び第２の電極端子と、前記第１の電極端子に電気的に接続された第１のスイッチ素子と、
前記第１のスイッチ素子と前記第２の電極端子との間に電気的に接続され、前記第１のスイッチ素子及び前記第２の電極端子にそれぞれ電気的に接続されたドレイン及びソースを含む、第２のスイッチ素子と、
前記第２のスイッチ素子の前記ソースに電気的に接続され、前記第２のスイッチ素子を駆動するためのゲート駆動信号を受信するように適合された、第１のＫｅｌｖｉｎソースピンと、
前記第２のスイッチ素子の前記ソースに電気的に接続され、スナバ回路に電気的に接続されるように構成された、第２のＫｅｌｖｉｎソースピンと、
を含み、
前記第１のＫｅｌｖｉｎソースピンを介して送信される前記ゲート駆動信号と、前記第２のＫｅｌｖｉｎソースピンを介して伝達される電力とは、互いにデカップリングされ、
前記第１のＫｅｌｖｉｎソースピン及び前記第２のＫｅｌｖｉｎソースピンは、異なるタイプの接続によって前記第２のスイッチ素子のソースに電気的に接続され、
前記第２のＫｅｌｖｉｎソースピンと前記第２のスイッチ素子のソースとの間のインダクタンスは、前記第１のＫｅｌｖｉｎソースピンと前記第２のスイッチ素子のソースとの間のインダクタンスと異なる、パワーモジュール。
【請求項2】
回路基板、第１のソースピン、第１のゲートピン、第１のドレインピン、第２のゲートピン、及び第２のドレインピンをさらに含み、前記パワーモジュールは、複数の前記第１のスイッチ素子と複数の前記第２のスイッチ素子とを含み、前記パワーモジュールの全てのスイッチ素子とピンは、前記回路基板に配置され、前記第１のソースピン、前記第１のゲートピン、及び前記第１のドレインピンは、それぞれ前記複数の第１のスイッチ素子のソース、ゲート、及びドレインに電気的に接続され、前記第２のゲートピン及び前記第２のドレインピンは、それぞれ前記複数の第２のスイッチ素子のゲート及びドレインに電気的に接続され、前記第１及び第２のＫｅｌｖｉｎソースピンは、それぞれ前記複数の第２のスイッチ素子のソースに電気的に接続される、請求項１に記載のパワーモジュール。
【請求項3】
前記回路基板は、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第１のソースピン、前記第１のゲートピン、前記第１のドレインピン、及び前記複数の第１のスイッチ素子は、前記第１の辺に隣接して配置され、前記第１のＫｅｌｖｉｎソースピン、前記第２のＫｅｌｖｉｎソースピン、前記第２のゲートピン、前記第２のドレインピン、及び前記複数の第２のスイッチ素子は、前記第２の辺に隣接して配置される、請求項２に記載のパワーモジュール。
【請求項4】
前記回路基板は、第１の辺、第２の辺、第３の辺、及び第４の辺を有し、前記第１の辺は前記第２の辺に対向し、前記第３の辺は前記第４の辺に対向し、前記パワーモジュールの全てのピンは、前記第２の辺に隣接して配置され、前記複数の第１のスイッチ素子は、前記第３の辺と第４の辺との間の中心線に沿って配置され、前記複数の第２のスイッチ素子は、前記複数の第１のスイッチ素子と前記第３及び第４の辺との間に配置される、請求項２に記載のパワーモジュール。
【請求項5】
前記第１のスイッチ素子はダイオードを含み、前記第２のスイッチ素子は電界効果トランジスタを含む、請求項１に記載のパワーモジュール。
【請求項6】
前記第１のスイッチ素子及び第２のスイッチ素子は、電界効果トランジスタを含む、請求項１に記載のパワーモジュール。
【請求項7】
前記第１のスイッチ素子は、前記第１の電極端子及び前記第２のスイッチ素子のドレインにそれぞれ電気的に接続されたドレイン及びソースを含み、前記パワーモジュールは、前記第１のスイッチ素子のドレインにそれぞれ電気的に接続された第１のＫｅｌｖｉｎコレクタピン及び第２のＫｅｌｖｉｎコレクタピンをさらに含み、前記第１のＫｅｌｖｉｎコレクタピンは、不飽和保護のために検出回路に電気的に接続されるように構成され、前記第２のＫｅｌｖｉｎコレクタピンは、前記スナバ回路に電気的に接続されるように構成され、前記第１のＫｅｌｖｉｎコレクタピンを介して送信される検出信号と、前記第２のＫｅｌｖｉｎコレクタピンを介して伝達される電力とは、互いにデカップリングされ、
前記第１のＫｅｌｖｉｎコレクタピン及び前記第２のＫｅｌｖｉｎコレクタピンは、異なるタイプの接続によって前記第１のスイッチ素子のドレインに電気的に接続され、
前記第２のＫｅｌｖｉｎコレクタピンと前記第１のスイッチ素子のドレインとの間のインダクタンスは、前記第１のＫｅｌｖｉｎコレクタピンと前記第１のスイッチ素子のドレインとの間のインダクタンスと異なる、請求項６に記載のパワーモジュール。
【請求項8】
回路基板、第１のソースピン、第１のゲートピン、第２のゲートピン、及び第２のドレインピンをさらに含み、前記パワーモジュールは、複数の前記第１のスイッチ素子と複数の前記第２のスイッチ素子とを含み、前記パワーモジュールの全てのスイッチ素子とピンは、前記回路基板に配置され、前記第１のソースピン及び前記第１のゲートピンは、それぞれ前記複数の第１のスイッチ素子のソース及びゲートに電気的に接続され、前記第１及び第２のＫｅｌｖｉｎコレクタピンは、前記複数の第１のスイッチ素子のドレインに電気的に接続され、前記第２のゲートピン及び前記第２のドレインピンは、それぞれ前記複数の第２のスイッチ素子のゲート及びドレインに電気的に接続され、前記第１及び第２のＫｅｌｖｉｎソースピンは、前記複数の第２のスイッチ素子のソースに電気的に接続される、請求項７に記載のパワーモジュール。
【請求項9】
前記回路基板は、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第１のソースピン、前記第１のゲートピン、前記第１及び第２のＫｅｌｖｉｎコレクタピン、及び前記複数の第１のスイッチ素子は、前記第１の辺に隣接して配置され、前記第１及び第２のＫｅｌｖｉｎソースピン、前記第２のゲートピン、前記第２のドレインピン、及び前記複数の第２のスイッチ素子は、前記第２の辺に隣接して配置される、請求項８に記載のパワーモジュール。
【請求項10】
前記回路基板は、第１の辺、第２の辺、第３の辺、及び第４の辺を有し、前記第１の辺は前記第２の辺に対向し、前記第３の辺は前記第４の辺に対向し、前記パワーモジュールの全てのピンは、前記第２の辺に隣接して配置され、前記複数の第１のスイッチ素子は、前記第３の辺と第４の辺との間の中心線に沿って配置され、前記複数の第２のスイッチ素子は、前記複数の第１のスイッチ素子と前記第３及び第４の辺との間に配置される、請求項８に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、パワーモジュール、特にＫｅｌｖｉｎピンを利用してパワーループとゲート駆動ループをデカップリングすることができるパワーモジュールに関するものである。
【背景技術】
【0002】
ＳｉＣパワーモジュールは、自動車用トラクションインバータ用途において新しい話題となっている。スイッチング損失が大幅に改善されたにもかかわらず、図１に示すスイッチングリンギングは、ＥＭＣ（電磁両立性）テストの失敗につながる可能性がある。図１において、３つの波形はローサイドＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のターンオン過渡を表す。Ｖｄｓ＿ＨはハイサイドＭＯＳＦＥＴのダイオード電圧、Ｉｄｓ＿ＨはハイサイドＭＯＳＦＥＴを流れるフリーホイーリング電流、Ｖｇｅ＿ｔｅｒｍｉｎａｌはオンになっているローサイドＭＯＳＦＥＴのゲート信号である。図１に示すように、ローサイドＭＯＳＦＥＴがオンになると、ハイサイドダイオードのスイッチング波形にスイッチングリンギングが観測される。従来、電圧スパイクやリンギングを抑えるために、システムにスナバ回路を導入することが一般的である。
【0003】
一方、インバータ用途でのより大きな出力電流に対する要求の高まりを満たすために、パワーモジュールには多くのダイが並列に接続されている。しかし、ほとんどのパワーモジュールには、スナバ設計用の専用ピンがない。その結果、回路に追加されたスナバ回路は、スイッチのソース及びドレイン信号ピンに直接接続される必要がある。スナバとゲート駆動ループは、パワーモジュール内の寄生の一部を共有する。このような特定の接続は、パワーループのノイズをゲート駆動ループにカップリングし、ゲート発振の問題を引き起こす可能性がある。図２に示すように、スナバの実装により、スナバ回路からのノイズは、ゲート信号に大きな電圧スパイクを引き起こす。ローサイドＭＯＳＦＥＴのゲート発振により、ゲートの故障が発生し、パワーモジュールの信頼性が低下する可能性がある。
【0004】
従って、従来技術の欠点を解消するためのパワーモジュールを提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示の目的は、Ｋｅｌｖｉｎピンを利用してパワーループとゲート駆動ループをデカップリングすることができるパワーモジュールを提供することである。特に、前記パワーモジュールは、それぞれゲート駆動目的及びスナバ設計専用の２本のＫｅｌｖｉｎピンを含む。従って、パワーループのリンギングがゲート駆動信号を汚染することが防止される。その結果、パワーループのリンギングが抑制され、ゲート駆動ループのノイズが低減され、パワーモジュールの信頼性が向上する。
【課題を解決するための手段】
【0006】
本開示の一態様によれば、第１の電極端子、第２の電極端子、第１のスイッチ素子、第２のスイッチ素子、第１のＫｅｌｖｉｎソースピン、及び第２のＫｅｌｖｉｎソースピンを含むパワーモジュールを提供する。前記第１のスイッチ素子は前記第１の電極端子に電気的に接続される。前記第２のスイッチ素子は、前記第１のスイッチ素子と前記第２の電極端子との間に電気的に接続され、前記第１のスイッチ素子及び前記第２の電極端子にそれぞれ電気的に接続されたドレイン及びソースを含む。前記第１のＫｅｌｖｉｎソースピンは、前記第２のスイッチ素子のソースに電気的に接続され、前記第２のスイッチ素子を駆動するためのゲート駆動信号を受信するように適合される。前記第２のＫｅｌｖｉｎソースピンは、前記第２のスイッチ素子のソースに電気的に接続され、スナバ回路に電気的に接続されるように構成される。
【図面の簡単な説明】
【0007】
【図1】ローサイドＭＯＳＦＥＴのターンオン過渡時のハイサイドＭＯＳＦＥＴのダイオード電圧及び電流、並びにローサイドＭＯＳＦＥＴのゲート信号の波形を示す概略オシログラムである。
【図2】ローサイドＭＯＳＦＥＴのターンオン過渡時のハイサイドＭＯＳＦＥＴのダイオード電圧及び電流、並びにローサイドＭＯＳＦＥＴのゲート信号の波形を示す概略オシログラムである。
【図3】本開示の第１の実施形態に係るパワーモジュールを示す概略回路図である。
【図4A】本開示の第１の実施形態に係るパワーモジュールのパッケージング・実装を示す概略斜視図である。
【図5A】本開示の第１の実施形態に係るパワーモジュールの別のパッケージング・実装を示す概略斜視図である。
【図6】本開示の第２の実施形態に係るパワーモジュールを示す概略回路図である。
【図7A】本開示の第２の実施形態に係るパワーモジュールのパッケージング・実装を示す概略斜視図である。
【図8A】本開示の第２の実施形態に係るパワーモジュールの別のパッケージング・実装を示す概略斜視図である。
【発明を実施するための形態】
【0008】
以下、実施形態を参照して、本開示をより具体的に説明する。なお、本開示の好ましい実施形態に関する以下の説明は、例示及び説明のみを目的として提示されており、網羅的であること、または開示された正確な形式に限定されることを意図するものではない。
【0009】
以下、実施形態を参照して、本発明をより具体的に説明する。なお、本発明の好ましい実施形態に関する以下の説明は、例示及び説明のみを目的として提示されており、網羅的であること、または開示された正確な形式に限定されることを意図するものではない。例えば、以下の説明において、第２の特徴の上方に、または第２の特徴の上に第１の特徴を形成することは、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、第１の特徴と第２の特徴とが直接接触しないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。さらに、本開示は、様々な例において参照番号及び／または文字を繰り返すことがある。この繰り返しは、単純かつ明確にするためであり、記載される様々な実施形態及び／または構成の間の関係をそれ自体規定するものではない。更に、「下方（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図面に示される、ある要素または特徴の別の要素（複数可）または特徴（複数可）に対する関係を記述するための説明を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図面に示された方向に加えて、使用中または動作中のデバイスの種々の方向を包含するように意図される。装置は、他の方向を向いていてもよく（９０度回転または他の方向）、本明細書で使用される空間的に相対的な記述語もそれに従って解釈され得る。ある要素が別の要素に「接続されている」または「カップリングされている」と呼ばれる場合、その要素は他の要素に直接接続またはカップリングされていてもよく、介在する要素が存在していてもよい。本開示の広い数値範囲及びパラメータは近似値であるが、特定の例で数値は可能な限り正確に記載されている。さらに、請求項における「第１」、「第２」、「第３」などの用語は、様々な要素を説明するために使用されるが、これらの要素は、これらの用語によって限定されるべきではなく、これらの要素は、それぞれの実施形態で異なる参照番号を使用して説明されるが、これらの用語は、ある要素を別の要素から区別するためにのみ使用される。例えば、例示的な実施形態の範囲から逸脱することなく、第１の要素は第２の要素と呼ばれることができ、同様に、第２の要素は第１の要素と呼ばれることができる。さらに、「及び／または」などは、関連する列挙された項目のうちの１つまたは複数の任意またはすべての組み合わせを含むために本明細書で使用され得る。本発明の広い範囲に記載された数値範囲及びパラメータは近似値であるが、具体的な例に報告される数値は、可能な限り正確に記載されている。ただし、すべての数値は、それぞれの試験測定の標準偏差により生じるある程度の誤差を本質的に有する。また、本明細書で使用されるように、「約」という用語は、一般に、所定の値から離れ、または１０％、５％、１％または０．５％の範囲内であることを意味する。あるいは、「約」という用語は、当業者が認める平均の許容可能な標準誤差内であることを意味する。操作／実施例に加えて、特に記載がない限り、すべての場合において、本明細書に開示されている材料の数、持続時間、温度、操作条件、量の割合などの数値範囲、量、値、及びパーセンテージのすべては、「約」という用語で修飾されているものと理解されたい。従って、特に明示がない限り、本発明の数値パラメータ及び添付の特許請求の範囲は、所望の近似値の変化に従うことである。少なくとも、各数値パラメータの有効桁数は、従来の四捨五入技術を適用することによって報告・解釈されるべきである。ここで、一つの端点からもう一つの端点まで、または二つの端点間の範囲として表すことができる。本明細書に開示されるすべての範囲は、特に断りのない限り、端点を含む。
【0010】
図３は、本開示の第１の実施形態に係るパワーモジュールを示す概略回路図である。図３に示すように、パワーモジュール１は、第１の電極端子、第２の電極端子、第１のスイッチ素子１１、第２のスイッチ素子１２、第１のＫｅｌｖｉｎソースピンＳ２-１、及び第２のＫｅｌｖｉｎソースピンＳ２-２を含む。第１及び第２の電極端子は、電源２に電気的に接続するように適合され、パワーモジュール１の第１及び第２の電極端子は、電源２の異なる端子にそれぞれ電気的に接続するように構成される。本実施形態では、パワーモジュール１の第１及び第２の電極端子は、それぞれ電源２の正極端子及び負極端子に電気的に接続される。第１のスイッチ素子１１は第１の電極端子と第２のスイッチ素子１２との間に電気的に接続される。第２のスイッチ素子１２は、第１のスイッチ素子１１と第２の電極端子との間に電気的に接続され、ソース、ゲート、及びドレインを含み、第２のスイッチ素子１２のドレイン及びソースは、それぞれ第１のスイッチ素子１１及び第２の電極端子に電気的に接続される。第１のＫｅｌｖｉｎソースピンＳ２-１は、第２のスイッチ素子１２のソースに電気的に接続され、第２のスイッチ素子１２を駆動するように構成されたゲート駆動信号を受信するように適合される。第２のＫｅｌｖｉｎソースピンＳ２-２は、第２のスイッチ素子１２のソースに電気的に接続され、スナバ回路３に電気的に接続されるように構成される。一例として、スナバ回路３は、電源２の正極端子と第２のＫｅｌｖｉｎソースピンＳ２-２との間に直列に接続されたインダクタ、コンデンサ、及び抵抗を含むが、これに限定されない。一実施形態では、スナバ回路３は、パワーループのリンギングを吸収するように適合される。一実施形態では、ＲＬは、インダクタ負荷であり、すべてのインダクタは、寄生インダクタである。一実施形態では、寄生インダクタを実インダクタに置き換えることができる。
【0011】
なお、パワーモジュール１の第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２は、それぞれゲート駆動目的及びスナバ設計専用である。従って、いくつかの実施形態では、第１のＫｅｌｖｉｎソースピンＳ２-１を介して送信されるゲート駆動信号と、第２のＫｅｌｖｉｎソースピンＳ２-２を介して伝達される電力とは、互いにデカップリングされ得る。本実施形態では、第１のＫｅｌｖｉｎソースピンＳ２-１を介して送信されるゲート駆動信号と、第２のＫｅｌｖｉｎソースピンＳ２-２を介して伝達される電力とが互いにデカップリングされることにより、パワーループのリンギングがゲート駆動信号を汚染することが防止される。その結果、パワーループのリンギングは、スナバ回路によって抑制され、ゲート駆動ループのノイズは、第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２によって実現されるデカップリングにより低減されるため、パワーモジュール１の信頼性が向上する。
【0012】
出力電流を増加させるために、パワーモジュール１は、並列に接続された多くのスイッチ素子を含むことができ、実際のスイッチ素子の数は、実際の要件に応じて決定される。いくつかの実施形態では、第１のスイッチ素子１１及び第２のスイッチ素子１２は、ダイオードまたは電界効果トランジスタ、例えばＭＯＳＦＥＴまたはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を含み得るパワー半導体デバイスであってもよいが、これらに限定されない。一実施形態では、第１のスイッチ素子１１は、ダイオードまたは電界効果トランジスタ、例えばＭＯＳＦＥＴまたはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を含み得、第２のスイッチ素子１２は、ＭＯＳＦＥＴまたはＩＧＢＴのような電界効果トランジスタを含み得る。以下に、パワーモジュール１の２つのパッケージング・実装形態を例示する。
【0013】
図４Ａは本開示の第１の実施形態に係るパワーモジュールのパッケージング・実装を示す概略斜視図であり、図４Ｂは図４Ａのパワーモジュールのパッケージング・実装の上面図である。図４Ａ及び図４Ｂのパッケージング・実装では、第１及び第２のスイッチ素子１１及び１２はＩＧＢＴである。図４Ａ及び図４Ｂに示すように、パワーモジュール１は、並列に接続された複数の第１のスイッチ素子１１と、並列に接続された複数の第２のスイッチ素子１２とを含む。また、パワーモジュール１は、回路基板１３、第１のソースピンＳ１、第１のゲートピンＧ１、第１のドレインピンＤ１、第２のゲートピンＧ２、及び第２のドレインピンＤ２をさらに含む。第１及び第２のスイッチ素子１１及び１２、第１のソースピンＳ１、第１のゲートピンＧ１、第１のドレインピンＤ１、第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２、第２のゲートピンＧ２、及び第２のドレインピンＤ２はすべて、回路基板１３に配置される。第１のソースピンＳ１、第１のゲートピンＧ１、及び第１のドレインピンＤ１は、それぞれ複数の第１のスイッチ素子１１のソース、ゲート、及びドレインに電気的に接続される。第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２は、それぞれ複数の第２のスイッチ素子１２のソースに電気的に接続される。第２のゲートピンＧ２及び第２のドレインピンＤ２は、それぞれ複数の第２のスイッチ素子１２のゲート及びドレインに電気的に接続される。ピンとスイッチ素子との電気的接続関係は図３にも示される。各ピンは、回路基板１３上でボンディングワイヤ、クリップまたは導電性パターンを介して、スイッチ素子の対応するソース、ゲートまたはドレインに電気的に接続される。なお、第１のＫｅｌｖｉｎソースピンＳ２-１及び第２のＫｅｌｖｉｎソースピンＳ２-２は、干渉を回避しデカップリングを実現するために、異なるワイヤ、クリップまたは導電性パターンを介して第２のスイッチ素子１２のソースに電気的に接続される。さらに、第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２が別々に配置されているため、ゲート駆動ループは、スナバループと同じソースインダクタンス（すなわち、図３に示されるインダクタンスＬ２）を共有しない。
【0014】
回路基板１３は長方形であり、第１の辺１３１、第２の辺１３２、第３の辺１３３、及び第４の辺１３４を有する。第１の辺１３１は第２の辺１３２に対向し、第３の辺１３３は第４の辺１３４に対向する。第１のソースピンＳ１、第１のゲートピンＧ１、第１のドレインピンＤ１、及び複数の第１のスイッチ素子１１は、第１の辺１３１に隣接して配置される。第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２、第２のゲートピンＧ２、第２のドレインピンＤ２、及び複数の第２のスイッチ素子１２は、第２の辺１３２に隣接して配置される。さらに、パワーモジュール１は、電源に電気的に接続されるように適合された受電及び出力用の電極端子１４、１５を含む。一実施形態では、パワーモジュール１は、サーミスタに接続されるように構成されたピンＴ１、Ｔ２をさらに含む。
【0015】
図５Ａは本開示の第１の実施形態に係るパワーモジュールの別のパッケージング・実装を示す概略斜視図であり、図５Ｂは図５Ａのパワーモジュールのパッケージング・実装の上面図である。図５Ａ及び図５Ｂのパッケージング・実装では、第１及び第２のスイッチ素子１１及び１２はＭＯＳＦＥＴである。図５Ａ及び図５Ｂにおいて、図４Ａ及び図４Ｂの構成部品及び要素に対応するものは同一の参照番号によって示され、それらの詳細な説明はここでは省略される。図４Ａ及び図４Ｂと比較すると、図５Ａ及び図５Ｂにおけるピンとスイッチ素子の配置位置が異なる。特に、図５Ａ及び図５Ｂに示すように、パワーモジュール１の全てのピンは第２の辺１３２に隣接して配置され、複数の第１のスイッチ素子１１は、第３の辺１３３と第４の辺１３４との間の中心線に沿って配置され、複数の第２のスイッチ素子１２は、複数の第１のスイッチ素子１１と第３及び第４の辺１３３及び１３４との間に配置される。すなわち、複数の第２のスイッチ素子１２は、第１のスイッチ素子１１と第３の辺１３３との間の領域、及び第１のスイッチ素子１１と第４の辺１３４との間の領域に配置される。一実施形態では、第２のスイッチ素子１２に電気的に接続された全てのピンにおいて、第１及び第２のＫｅｌｖｉｎソースピンＳ２-１及びＳ２-２間の距離が最も長い。
【0016】
また、図４Ａ～５Ｂに示す第１のスイッチ素子１１は、ＩＧＢＴまたはＭＯＳＦＥＴによって実装されるが、これに限定されない。第１のスイッチ素子１１は、接合ゲート電界効果トランジスタやバイポーラ接合トランジスタなどの他のタイプのトランジスタによって実装されてもよい。いくつかの実施形態では、第１のスイッチ素子１１はダイオードによって実装されてもよい。
【0017】
図６は本開示の第２の実施形態に係るパワーモジュールを示す概略回路図であり、図３の構成部品及び要素に対応するものは同一の参照番号によって示され、それらの詳細な説明はここでは省略される。第２の実施形態では、第１及び第２のスイッチ素子１１及び１２は共に電界効果トランジスタである。図６に示すように、第２の実施形態に係るパワーモジュール１ａは、第１のＫｅｌｖｉｎコレクタピンＤ１-１及び第２のＫｅｌｖｉｎコレクタピンＤ１-２をさらに含む。第１のスイッチ素子１１のドレイン及びソースは、それぞれ電源２及び第２のスイッチ素子１２のドレインに電気的に接続される。前記第１及び第２のＫｅｌｖｉｎコレクタピンＤ１-１及びＤ１-２は、それぞれ第１のスイッチ素子１１のドレインに電気的に接続される。第１のＫｅｌｖｉｎコレクタピンＤ１-１は、不飽和保護のために検出回路（図示せず）に電気的に接続されるように構成される。具体的には、検出回路は、第１のスイッチ素子１１を短絡故障から保護するように適合される。第１のＫｅｌｖｉｎコレクタピンＤ１-１により、パワーループが不飽和感知経路から分離されることで、第１のスイッチ素子１１のスイッチングリンギングが過渡時の不飽和感度に影響を与えることが防止される。第２のＫｅｌｖｉｎコレクタピンＤ１-２は、スナバ回路３に電気的に接続されるように構成される。第１のＫｅｌｖｉｎコレクタピンＤ１-１を介して送信される不飽和感知のための検出信号と、第２のＫｅｌｖｉｎコレクタピンＤ１-２を介して伝達される電力とは、互いにデカップリングされる。
【0018】
パワーモジュール１ａは、第１の実施形態のパワーモジュール１と同様に、出力電流を増加させるために、並列に接続された多くのスイッチ素子を含むことができ、実際のスイッチ素子の数は、実際の要件に応じて決定される。以下に、パワーモジュール１ａの２つのパッケージング・実装形態を例示する。
【0019】
図７Ａは本開示の第２の実施形態に係るパワーモジュールのパッケージング・実装を示す概略斜視図であり、図７Ｂは図７Ａのパワーモジュールのパッケージング・実装の上面図である。図７Ａ及び図７Ｂにおいて、図４Ａ及び図４Ｂの構成部品及び要素に対応するものは同一の参照番号によって示され、それらの詳細な説明はここでは省略される。さらに、図７Ａ及び図７Ｂにおいて、第１及び第２のスイッチ素子１１及び１２はＩＧＢＴである。図７Ａ及び図７Ｂに示すように、第１及び第２のＫｅｌｖｉｎコレクタピンＤ１-１及びＤ１-２は、回路基板１３に配置され、第１の辺１３１に隣接している。第１及び第２のＫｅｌｖｉｎコレクタピンＤ１-１及びＤ１-２は、回路基板１３上でボンディングワイヤまたは導電性パターンを介して、複数の第１のスイッチ素子１１のドレインにそれぞれ電気的に接続される。
【0020】
図８Ａは本開示の第２の実施形態に係るパワーモジュールの別のパッケージング・実装を示す概略斜視図であり、図８Ｂは図８Ａのパワーモジュールのパッケージング・実装の上面図である。図８Ａ及び図８Ｂにおいて、図５Ａ及び図５Ｂの構成部品及び要素に対応するものは同一の参照番号によって示され、それらの詳細な説明はここでは省略される。さらに、図８Ａ及び図８Ｂにおいて、第１及び第２のスイッチ素子１１及び１２はＭＯＳＦＥＴである。図８Ａ及び図８Ｂに示すように、第１及び第２のＫｅｌｖｉｎコレクタピンＤ１-１及びＤ１-２は、回路基板１３に配置され、第２の辺１３２に隣接している。第１及び第２のＫｅｌｖｉｎコレクタピンＤ１-１及びＤ１-２は、回路基板１３上でボンディングワイヤまたは導電性パターンを介して、複数の第１のスイッチ素子１１のドレインにそれぞれ電気的に接続される。
【0021】
上記のように、本開示は、Ｋｅｌｖｉｎピンを利用してパワーループとゲート駆動ループをデカップリングすることができるパワーモジュールを提供する。特に、前記パワーモジュールは、それぞれゲート駆動目的及びスナバ設計専用の２本のＫｅｌｖｉｎピンを含む。従って、パワーループのリンギングがゲート駆動信号を汚染することが防止される。その結果、パワーループのリンギングが抑制され、ゲート駆動ループのノイズが低減され、パワーモジュールの信頼性が向上する。
【0022】
本開示は、現在最も実用的で好ましい実施形態であると考えられるものについて説明されてきたが、本開示は、記載された実施形態に限定される必要はないことを理解されたい。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
