特許 7564425 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-01

(45)【発行日】2024-10-09

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241002BHJP

   H01L 29/06 20060101ALI20241002BHJP

   H01L 29/739 20060101ALI20241002BHJP

   H01L 21/336 20060101ALI20241002BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652C

H01L29/78 652M

H01L29/78 652F

H01L29/78 652K

H01L29/78 652Q

H01L29/06 301F

H01L29/06 301V

H01L29/78 655B

H01L29/78 655G

H01L29/78 653A

H01L29/78 652D

H01L29/78 658A

【請求項の数】 14

(21)【出願番号】P 2020105121

(22)【出願日】2020-06-18

(65)【公開番号】P2021197525

(43)【公開日】2021-12-27

【審査請求日】2023-06-05

(73)【特許権者】

【識別番号】000006220

【氏名又は名称】ミツミ電機株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】矢田郷 昌稔

(72)【発明者】

【氏名】白石 尚寛

(72)【発明者】

【氏名】近藤 勝則

(72)【発明者】

【氏名】渡部 憲佳

【審査官】戸川 匠

(56)【参考文献】

【文献】国際公開第２０１５／０２２９８９（ＷＯ，Ａ１）

【文献】特開２０１８－１３９３３５（ＪＰ，Ａ）

【文献】特開２０１７－１５７７３３（ＪＰ，Ａ）

【文献】国際公開第２０１８／１４７４６６（ＷＯ，Ａ１）

【文献】特開２０１４－０７５４８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１の主面と、前記第１の主面とは反対側の第２の主面とを備えた第１導電型の半導体基板と、
前記第１の主面に設けられた第１のトレンチと、
前記第１の主面に設けられた第２のトレンチと、
前記第１の主面に設けられた第３のトレンチと、
前記第１の主面に設けられた第４のトレンチと、
前記第１のトレンチと前記第２のトレンチとの間で前記第１の主面に設けられた第２導電型の第１の半導体層と、
前記第１の主面の前記第１の半導体層との間で前記第１のトレンチを挟む位置に設けられ、前記第１のトレンチに接する第１導電型の第２の半導体層と、
前記第２の半導体層の下に設けられ、前記第２の半導体層及び前記第１のトレンチに接する第２導電型の第３の半導体層と、
前記第３の半導体層の下に設けられ、前記第３の半導体層に接し、かつ前記第１のトレンチから離間している第１導電型の第４の半導体層と、
前記第１の主面の前記第１の半導体層との間で前記第２のトレンチを挟む位置に設けられた第２導電型の第５の半導体層と、
前記第１のトレンチの内壁に設けられた第１の絶縁膜と、
前記第１の絶縁膜を介して前記第１のトレンチ内に設けられ、前記第３の半導体層に対向する第１のゲートトレンチ電極と、
前記第２のトレンチの内壁に設けられた第２の絶縁膜と、
前記第３のトレンチの内壁に設けられた第３の絶縁膜と、
前記第４のトレンチの内壁に設けられた第４の絶縁膜と、
前記第２の絶縁膜を介して前記第２のトレンチ内に設けられた第１のエミッタトレンチ電極と、
前記第１のゲートトレンチ電極に接続されたゲート電極と、
前記第１のエミッタトレンチ電極と、前記第２の半導体層と、前記第３の半導体層と、前記第５の半導体層とに接続されたエミッタ電極と、
前記第２の主面に設けられたコレクタ電極と、
前記第３の半導体層の上に設けられ、前記第３の半導体層及び前記第３のトレンチに接し、前記第２の半導体層から離間し、前記エミッタ電極に接続された第１導電型の第６の半導体層と、
前記第３の絶縁膜を介して前記第３のトレンチ内に設けられ、前記第３の半導体層に対向し、前記ゲート電極に接続された第２のゲートトレンチ電極と、
前記第４の絶縁膜を介して前記第４のトレンチ内に設けられ、前記エミッタ電極に接続された第２のエミッタトレンチ電極と、
を有し、
前記第１のトレンチは、前記第２のトレンチと前記第３のトレンチとの間にあり、
前記第２のトレンチは、前記第１のトレンチと前記第４のトレンチとの間にあり、
前記第３の半導体層は、前記第３のトレンチにも接し、
前記第４の半導体層は、前記第３のトレンチからも離間し、
前記第５の半導体層は、前記第４のトレンチにも接し、
前記第３のトレンチ、前記第１のトレンチ、前記第２のトレンチ及び前記第４のトレンチは、ストライプ状に等間隔で配置され、
前記第１の半導体層は、電気的にフローティングである半導体装置。

【請求項2】

前記第５の半導体層の下に設けられ、前記第５の半導体層に接する第１導電型の第７の半導体層を有する請求項１に記載の半導体装置。

【請求項3】

前記第７の半導体層は、前記第２のトレンチから離間している請求項２に記載の半導体装置。

【請求項4】

前記第１の半導体層の深さは、前記第１のトレンチの深さ以上である請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記第５の半導体層の深さは、前記第３の半導体層の深さと等しい請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

前記第５の半導体層の深さは、前記第３の半導体層の深さより大きく、前記第１の半導体層の深さ以下である請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項7】

前記第１のトレンチと前記第２のトレンチとの間で前記第１の主面に設けられた第５のトレンチと、
前記第５のトレンチの内壁に設けられた第５の絶縁膜と、
前記第５の絶縁膜を介して前記第５のトレンチ内に設けられ、前記エミッタ電極に接続された第３のエミッタトレンチ電極と、
を有し、
前記第１のトレンチ、前記第５のトレンチ及び前記第２のトレンチは、ストライプ状に等間隔で配置され、
前記第１の半導体層は、隣り合う前記第１のトレンチと前記第５のトレンチとの間と、隣り合う前記第２のトレンチと前記第５のトレンチとの間とに設けられている請求項１乃至６のいずれか１項に記載の半導体装置。

【請求項8】

前記第１のトレンチと前記第２のトレンチとの間で前記第１の主面に複数の前記第５のトレンチが設けられており、
前記第５のトレンチごとに、前記第５の絶縁膜と、前記第３のエミッタトレンチ電極とが設けられており、
前記第１のトレンチ、複数の前記第５のトレンチ及び前記第２のトレンチは、ストライプ状に等間隔で配置され、
前記第１の半導体層は、隣り合う２個の前記第５のトレンチとの間にも設けられている請求項７に記載の半導体装置。

【請求項9】

隣り合う２個の前記第５のトレンチの間で前記第１の主面に設けられた第６のトレンチと、
前記第６のトレンチの内壁に設けられた第６の絶縁膜と、
前記第６の絶縁膜を介して前記第６のトレンチ内に設けられ、前記ゲート電極に接続された第３のゲートトレンチ電極と、
を有し、
複数の前記第５のトレンチ及び前記第６のトレンチは、ストライプ状に等間隔で配置され、
前記第１の半導体層は、隣り合う前記第５のトレンチと前記第６のトレンチとの間に設けられている請求項８に記載の半導体装置。

【請求項10】

第１の主面と、前記第１の主面とは反対側の第２の主面とを備えた第１導電型の半導体基板の前記第１の主面に、第１のトレンチ、第２のトレンチ、第３のトレンチ及び第４のトレンチを形成する工程と、
前記第１のトレンチと前記第２のトレンチとの間で前記第１の主面に第２導電型の第１の半導体層を形成する工程と、
前記第１の主面の前記第１の半導体層との間で前記第１のトレンチを挟む位置に、前記第１のトレンチに接する第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の下に、前記第２の半導体層及び前記第１のトレンチに接する第２導電型の第３の半導体層を形成する工程と、
前記第３の半導体層の下に、前記第３の半導体層に接し、かつ前記第１のトレンチから離間している第１導電型の第４の半導体層を形成する工程と、
前記第１の主面の前記第１の半導体層との間で前記第２のトレンチを挟む位置に第２導電型の第５の半導体層を形成する工程と、
前記第１のトレンチの内壁に第１の絶縁膜を形成する工程と、
前記第１のトレンチ内に前記第１の絶縁膜を介して前記第３の半導体層に対向する第１のゲートトレンチ電極を形成する工程と、
前記第２のトレンチの内壁に第２の絶縁膜を形成する工程と、
前記第２のトレンチ内に前記第２の絶縁膜を介して第１のエミッタトレンチ電極を形成する工程と、
前記第３のトレンチの内壁に第３の絶縁膜を形成する工程と、
前記第４のトレンチの内壁に第４の絶縁膜を形成する工程と、
前記第１のゲートトレンチ電極に接続されるゲート電極を形成する工程と、
前記第１のエミッタトレンチ電極と、前記第２の半導体層と、前記第３の半導体層と、前記第５の半導体層とに接続されるエミッタ電極を形成する工程と、
前記第２の主面にコレクタ電極を形成する工程と、
前記第３の半導体層の上に、前記第３の半導体層及び前記第３のトレンチに接し、前記第２の半導体層から離間し、前記エミッタ電極に接続される第１導電型の第６の半導体層を形成する工程と、
前記第３の絶縁膜を介して前記第３のトレンチ内に、前記第３の半導体層に対向し、前記ゲート電極に接続される第２のゲートトレンチ電極を形成する工程と、
前記第４の絶縁膜を介して前記第４のトレンチ内に、前記エミッタ電極に接続される第２のエミッタトレンチ電極を形成する工程と、
を有し、
前記第１のトレンチは、前記第２のトレンチと前記第３のトレンチとの間にあり、
前記第２のトレンチは、前記第１のトレンチと前記第４のトレンチとの間にあり、
前記第３の半導体層は、前記第３のトレンチにも接し、
前記第４の半導体層は、前記第３のトレンチからも離間し、
前記第５の半導体層は、前記第４のトレンチにも接し、
前記第３のトレンチ、前記第１のトレンチ、前記第２のトレンチ及び前記第４のトレンチは、ストライプ状に等間隔で配置され、
前記第１の半導体層は、電気的にフローティングである半導体装置の製造方法。

【請求項11】

前記エミッタ電極を形成する工程の前に、前記第２の半導体層と、前記第５の半導体層との上に絶縁膜を形成する工程と、
前記絶縁膜と、前記第２の半導体層とに前記第３の半導体層に到達する第１の開口部を形成する工程と、
前記絶縁膜に前記第５の半導体層に到達する第２の開口部を形成する工程と、
を有し、
前記エミッタ電極は、前記第１の開口部を通じて前記第２の半導体層と、前記第３の半導体層とに接続され、前記第２の開口部を通じて前記第５の半導体層に接続される請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記第４の半導体層を形成する工程は、前記第１の開口部を通じて第１導電型の不純物のイオン注入を行う工程を有する請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第１導電型の不純物のイオン注入により、少なくとも一部が前記第５の半導体層と重なる第１導電型の第７の半導体層が形成される請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第７の半導体層は、前記第２のトレンチから離間する請求項１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）において、Ｐ型のチャネル領域の下方にチャネル領域の下面の全体に接するように高濃度のＮ型半導体層を設けた半導体装置が公知である（特許文献１）。高濃度のＮ型半導体層を設けることで飽和電圧を下げることができる。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第３２８８２１８号公報

【文献】特許第５０８９１９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高濃度のＮ型半導体層が設けられた従来の半導体装置では、ＩＧＢＴのＭＯＳ構造の閾値電圧等の特性がばらつきやすい。

【0005】

本開示の目的は、飽和電圧を調整しやすく、特性のばらつきを抑制できる半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0006】

本開示の一形態に係る半導体装置は、第１の主面と、前記第１の主面とは反対側の第２の主面とを備えた第１導電型の半導体基板と、前記第１の主面に設けられた第１のトレンチと、前記第１の主面に設けられた第２のトレンチと、前記第１の主面に設けられた第３のトレンチと、前記第１の主面に設けられた第４のトレンチと、前記第１のトレンチと前記第２のトレンチとの間で前記第１の主面に設けられた第２導電型の第１の半導体層と、前記第１の主面の前記第１の半導体層との間で前記第１のトレンチを挟む位置に設けられ、前記第１のトレンチに接する第１導電型の第２の半導体層と、前記第２の半導体層の下に設けられ、前記第２の半導体層及び前記第１のトレンチに接する第２導電型の第３の半導体層と、前記第３の半導体層の下に設けられ、前記第３の半導体層に接し、かつ前記第１のトレンチから離間している第１導電型の第４の半導体層と、前記第１の主面の前記第１の半導体層との間で前記第２のトレンチを挟む位置に設けられた第２導電型の第５の半導体層と、前記第１のトレンチの内壁に設けられた第１の絶縁膜と、前記第１の絶縁膜を介して前記第１のトレンチ内に設けられ、前記第３の半導体層に対向する第１のゲートトレンチ電極と、前記第２のトレンチの内壁に設けられた第２の絶縁膜と、前記第３のトレンチの内壁に設けられた第３の絶縁膜と、前記第４のトレンチの内壁に設けられた第４の絶縁膜と、前記第２の絶縁膜を介して前記第２のトレンチ内に設けられた第１のエミッタトレンチ電極と、前記第１のゲートトレンチ電極に接続されたゲート電極と、前記第１のエミッタトレンチ電極と、前記第２の半導体層と、前記第３の半導体層と、前記第５の半導体層とに接続されたエミッタ電極と、前記第２の主面に設けられたコレクタ電極と、前記第３の半導体層の上に設けられ、前記第３の半導体層及び前記第３のトレンチに接し、前記第２の半導体層から離間し、前記エミッタ電極に接続された第１導電型の第６の半導体層と、前記第３の絶縁膜を介して前記第３のトレンチ内に設けられ、前記第３の半導体層に対向し、前記ゲート電極に接続された第２のゲートトレンチ電極と、前記第４の絶縁膜を介して前記第４のトレンチ内に設けられ、前記エミッタ電極に接続された第２のエミッタトレンチ電極と、を有し、前記第１のトレンチは、前記第２のトレンチと前記第３のトレンチとの間にあり、前記第２のトレンチは、前記第１のトレンチと前記第４のトレンチとの間にあり、前記第３の半導体層は、前記第３のトレンチにも接し、前記第４の半導体層は、前記第３のトレンチからも離間し、前記第５の半導体層は、前記第４のトレンチにも接し、前記第３のトレンチ、前記第１のトレンチ、前記第２のトレンチ及び前記第４のトレンチは、ストライプ状に等間隔で配置され、前記第１の半導体層は、電気的にフローティングである。

【発明の効果】

【0007】

本開示によれば、飽和電圧を調整しやすく、特性のばらつきを抑制できる。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態に係る半導体装置における半導体層及びトレンチ電極のレイアウトを示す図である。

【図2】第１の実施形態に係る半導体装置を示す断面図である。

【図3】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図4】第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図5】第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図6】第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図7】第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図8】第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図9】第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図10】第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図11】第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図12】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。

【図13】第１の実施形態の変形例に係る半導体装置を示す断面図である。

【図14】Ｖｃｅ－Ｉｃ特性を示す図である。

【図15】キャリア濃度に関するシミュレーションの結果を示す図である。

【図16】第２の実施形態に係る半導体装置を示す断面図である。

【図17】第３の実施形態に係る半導体装置を示す断面図である。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。

【0010】

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）を含む半導体装置に関する。図１は、第１の実施形態に係る半導体装置における半導体層及びトレンチ電極のレイアウトを示す図である。図２は、第１の実施形態に係る半導体装置を示す断面図である。図２は、図１中のII-II線に沿った断面図に相当する。

【0011】

第１の実施形態に係る半導体装置１００は、図１に示すように、第１の主面１０Ａと、第１の主面１０Ａとは反対側の第２の主面１０Ｂとを備えたＮ型の半導体基板１０を有する。半導体基板１０は、例えばシリコン基板である。第１の主面１０Ａに、複数のゲート用のトレンチ２１と、複数のエミッタ用のトレンチ２２とが形成されている。トレンチ２１及び２２は、例えばＹ方向に延びる。例えば、２本のトレンチ２１が対をなし、２本のトレンチ２２が対をなし、トレンチ２１の対と、トレンチ２２の対とがＸ方向に交互に配置されている。Ｘ方向で隣り合う２本のトレンチ２１の間の距離と、Ｘ方向で隣り合う２本のトレンチ２２の間の距離と、Ｘ方向で隣り合うトレンチ２１とトレンチ２２との間の距離とが等しい。つまり、トレンチ２１とトレンチ２２とを区別しない場合、第１の主面１０Ａには、複数のトレンチがＸ方向に等間隔でストライプ状に形成されている。Ｘ方向で隣り合う２本のトレンチ２１の間に第１領域Ｒ１が画定され、Ｘ方向で隣り合うトレンチ２１とトレンチ２２との間に第２領域Ｒ２が画定され、Ｘ方向で隣り合う２本のトレンチ２２の間に第３領域Ｒ３が画定されている。第１の実施形態では、Ｘ方向に、・・・、第３領域Ｒ３、第２領域Ｒ２、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第２領域Ｒ２、第１領域Ｒ１、・・・のように、第１領域Ｒ１と第３領域Ｒ３とが交互に配置され、第１領域Ｒ１と第３領域Ｒ３との間に１つの第２領域Ｒ２が配置されている。

【0012】

第１領域Ｒ１では、第１の主面１０ＡにＮ型半導体層１２が設けられている。Ｎ型半導体層１２は、半導体基板１０よりも高濃度でＮ型不純物を含有する。Ｎ型半導体層１２は、第１の主面１０Ａに露出し、トレンチ２１に接している。Ｎ型半導体層１２の下にＰ型半導体層１３が設けられている。Ｐ型半導体層１３は、Ｎ型半導体層１２及びトレンチ２１に接している。Ｚ方向で、Ｐ型半導体層１３の下端は、トレンチ２１の下端よりも上方にある。Ｐ型半導体層１３のＮ型半導体層１２との界面の近傍に、Ｐ型半導体層１７が形成されている。Ｐ型半導体層１７は、Ｎ型半導体層１２及びＰ型半導体層１３にわたって形成されていてもよく、Ｎ型半導体層１２とＰ型半導体層１３との界面を含むように形成されていてもよい。Ｐ型半導体層１７は、トレンチ２１から離間している。Ｐ型半導体層１７は、Ｐ型半導体層１３よりも高濃度でＰ型不純物を含有する。Ｚ方向で、Ｐ型半導体層１７の下端は、Ｐ型半導体層１３の下端よりも上方にある。Ｐ型半導体層１３の下にＮ型半導体層１４が設けられている。Ｎ型半導体層１４は、半導体基板１０よりも高濃度、かつＮ型半導体層１２よりも低濃度でＮ型不純物を含有する。Ｎ型半導体層１４は、Ｐ型半導体層１３に接し、トレンチ２１から離間している。

【0013】

第２領域Ｒ２では、第１の主面１０ＡにＰ型半導体層１１が設けられている。Ｐ型半導体層１１はトレンチ２１及びトレンチ２２に接している。例えば、Ｚ方向で、Ｐ型半導体層１１の下端は、トレンチ２１の下端よりも上方にある。例えば、Ｐ型半導体層１１の深さは、トレンチ２１の深さ以上である。Ｐ型半導体層１１は、Ｐ型半導体層１３よりも低濃度でＰ型不純物を含有する。

【0014】

第３領域Ｒ３では、第１の主面１０ＡにＰ型半導体層１５が設けられている。例えば、Ｐ型半導体層１５は、Ｐ型半導体層１３と同程度の濃度でＰ型不純物を含有する。Ｐ型半導体層１５は、第１の主面１０Ａに露出し、トレンチ２２に接している。例えば、Ｚ方向で、Ｐ型半導体層１５の下端は、Ｐ型半導体層１３の下端と同じ位置にあってもよく、Ｐ型半導体層１３の下端よりも下方にあってもよい。例えば、Ｚ方向で、Ｐ型半導体層１５の下端は、Ｐ型半導体層１１の下端と同じ位置にあってもよく、Ｐ型半導体層１１の下端よりも上方にあってもよい。Ｐ型半導体層１５の深さは、Ｐ型半導体層１３の深さと等しくてもよく、Ｐ型半導体層１３の深さより大きく、かつＰ型半導体層１１の深さ以下であってもよい。Ｐ型半導体層１８がＰ型半導体層１５の内部に形成されている。Ｐ型半導体層１８は、Ｐ型半導体層１５よりも高濃度でＰ型不純物を含有する。例えば、Ｐ型半導体層１８は、Ｐ型半導体層１７と同程度の濃度でＰ型不純物を含有する。Ｐ型半導体層１５の下にＮ型半導体層１６が設けられている。Ｎ型半導体層１６は、半導体基板１０よりも高濃度でＮ型不純物を含有する。例えば、Ｎ型半導体層１６は、Ｎ型半導体層１４と同程度の濃度でＮ型不純物を含有する。Ｎ型半導体層１６は、少なくとも一部がＰ型半導体層１５と重なり、Ｐ型半導体層１５に接し、トレンチ２２から離間している。

【0015】

トレンチ２１及び２２の内壁に絶縁膜３０が設けられている。第１の主面１０Ａの上には絶縁膜３１が設けられている。すなわち、絶縁膜３１は、Ｐ型半導体層１１及びＮ型半導体層１２を覆っている。絶縁膜３０及び３１は、例えば熱酸化膜である。トレンチ２１内には、絶縁膜３０を介してゲートトレンチ電極４１が設けられている。ゲートトレンチ電極４１は絶縁膜３０を介してＰ型半導体層１３に対向する。トレンチ２２内には、絶縁膜３０を介してエミッタトレンチ電極４２が設けられている。ゲートトレンチ電極４１及びエミッタトレンチ電極４２は、例えば多結晶シリコンを用いて形成されている。絶縁膜３１はゲートトレンチ電極４１及びエミッタトレンチ電極４２の上にも形成されている。

【0016】

絶縁膜３０のトレンチ２１内の部分はゲート絶縁膜として機能する。第１領域Ｒ１内では、Ｎ型半導体層１２、Ｐ型半導体層１３及びＮ型の半導体基板１０がトレンチ２１内の絶縁膜３０に沿って並んでおり、Ｐ型半導体層１３がチャネル領域として機能する。すなわち、第１領域Ｒ１と、絶縁膜３０と、ゲートトレンチ電極４１によりＭＯＳ構造が構成されている。

【0017】

絶縁膜３１の上に層間絶縁膜５０が設けられている。層間絶縁膜５０は、例えばＢＰＳＧ（borophosphosilicate glass）膜である。層間絶縁膜５０、絶縁膜３１及びＮ型半導体層１２に、Ｐ型半導体層１７に到達する開口部５１が形成されている。開口部５１により、Ｎ型半導体層１２が２つに分割されている。層間絶縁膜５０、絶縁膜３１及びＰ型半導体層１５に、Ｐ型半導体層１８に到達する開口部５２が形成されている。層間絶縁膜５０の上にエミッタ電極（エミッタパッド）６１が設けられている。エミッタ電極６１は、開口部５１を通じてＮ型半導体層１２及びＰ型半導体層１３に接触し、開口部５２を通じてＰ型半導体層１５及び１８に接触している。エミッタ電極６１は、例えばアルミニウムを用いて形成されている。

【0018】

第２の主面１０ＢにＰ型半導体層６３が設けられ、Ｐ型半導体層６３の上方にＮ型半導体層６２が設けられている。Ｎ型半導体層６２は、Ｐ型半導体層６３に接している。Ｎ型半導体層６２は、半導体基板１０よりも高濃度でＮ型不純物を含有する。第２の主面１０Ｂの上に、すなわちＰ型半導体層６３の下方にコレクタ電極６４が設けられている。コレクタ電極６４は、Ｐ型半導体層６３に接している。コレクタ電極６４は、例えばＰ型半導体層６３から下方に向かって順に積層されたＡｌ、Ｔｉ、Ｎｉ及びＡｕの積層膜を用いて形成されている。コレクタ電極６４は、Ｐ型半導体層６３から下方に向かって順に積層されたＡｌ、Ｔｉ、Ｎｉ及びＡｇの積層膜など、他の材料を使用してもよい。

【0019】

各ゲートトレンチ電極４１は、例えば半導体装置１００の外周の近傍に引き出され、図示しないゲート電極（ゲートパッド）に共通に接続されている。半導体装置１００の全体で給電の遅延時間が均等になるように、ゲートトレンチ電極４１とゲート電極との間に、適宜シャント（抵抗）が設けられていてもよい。ゲート電極は、例えばアルミニウムを用いて形成されている。各エミッタトレンチ電極４２は、例えば半導体装置１００の外周の近傍に引き出され、エミッタ電極（エミッタパッド）６１に接続されている。

【0020】

Ｐ型半導体層１１は、エミッタ電極６１、コレクタ電極６４及びゲート電極と直接接続はされていないため、電気的にフローティングである。

【0021】

なお、図示を省略しているが、半導体装置１００の外周部には、いわゆるガードリング構造が設けられており、耐圧が保持される。

【0022】

次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図３～図１２は、第１の実施形態に係る半導体装置１００の製造方法を示す断面図である。

【0023】

まず、図３に示すように、第１の主面１０Ａと、第２の主面１０Ｂとを備えた半導体基板１０を準備し、Ｐ型不純物のイオン注入及びその後の熱処理により、第２領域Ｒ２となる領域において第１の主面１０ＡにＰ型半導体層１１を形成する。

【0024】

次に、図４に示すように、第１の主面１０Ａに、複数のゲート用のトレンチ２１と、複数のエミッタ用のトレンチ２２とを形成する。トレンチ２１及びトレンチ２２の形成では、例えば、第１の主面１０Ａの上にフォトレジストのマスクを形成し、このマスクを用いて半導体基板１０のエッチングを行う。Ｘ方向で隣り合う２本のトレンチ２１の間に第１領域Ｒ１が画定され、Ｘ方向で隣り合うトレンチ２１とトレンチ２２との間に第２領域Ｒ２が画定され、Ｘ方向で隣り合う２本のトレンチ２２の間に第３領域Ｒ３が画定される。

【0025】

次に、図５に示すように、トレンチ２１及び２２の内壁に絶縁膜３０を形成する。絶縁膜３０は、第１の主面１０Ａの上にも形成する。絶縁膜３０は、例えば熱酸化により形成することができる。

【0026】

次に、図６に示すように、トレンチ２１内に絶縁膜３０を介してゲートトレンチ電極４１を形成し、トレンチ２２内に絶縁膜３０を介してエミッタトレンチ電極４２を形成する。

【0027】

なお、Ｐ型半導体層１１は、絶縁膜３０の形成等における加熱により所定の深さに形成することができる。

【0028】

次に、図７に示すように、絶縁膜３０の、半導体基板１０上の部分と、Ｐ型半導体層１１上の部分とを除去する。すなわち、第１領域Ｒ１内のＰ型半導体層１３、Ｎ型半導体層１２が形成される領域と、第３領域Ｒ３内のＰ型半導体層１５が形成される領域と、第２領域Ｒ２内のＰ型半導体層１１が形成された領域との上から絶縁膜３０を除去する。そして、これら絶縁膜３０を除去した領域にイオン注入用の絶縁膜３１を形成する。イオン注入用の絶縁膜３１は、絶縁膜３０よりも薄い絶縁膜である。絶縁膜３１は、例えば熱酸化により形成することができる。絶縁膜３１は、ゲートトレンチ電極４１及びエミッタトレンチ電極４２の上にも形成される。その後、Ｐ型不純物のイオン注入により、第１領域Ｒ１内にＰ型半導体層１３を形成し、第３領域Ｒ３内にＰ型半導体層１５を形成する。Ｐ型半導体層１３及びＰ型半導体層１５は同時に形成することができる。Ｐ型半導体層１３及びＰ型半導体層１５を互いに異なる工程で形成してもよい。次いで、Ｎ型不純物のイオン注入により、第１領域Ｒ１内にＮ型半導体層１２を形成する。絶縁膜３１は、これらイオン注入の際に半導体基板１０及びＰ型半導体層１１の表面を保護する。

【0029】

次に、図８に示すように、絶縁膜３１の上に層間絶縁膜５０を形成する。

【0030】

次に、図９に示すように、層間絶縁膜５０、絶縁膜３１及びＮ型半導体層１２に、Ｐ型半導体層１３に到達する開口部５１を形成し、層間絶縁膜５０及び絶縁膜３１に、Ｐ型半導体層１５に到達する開口部５２を形成する。開口部５１及び開口部５２は同時に形成することができる。開口部５１及び開口部５２の形成では、例えば、層間絶縁膜５０の上にフォトレジストのマスクを形成し、このマスクを用いて層間絶縁膜５０、絶縁膜３１、Ｎ型半導体層１２及びＰ型半導体層１５のエッチングを行う。開口部５２はＰ型半導体層１５に入り込む。開口部５１がＰ型半導体層１３に入り込んでもよい。

【0031】

次に、図１０に示すように、第１領域Ｒ１内のＮ型半導体層１４及びＰ型半導体層１７と、第３領域Ｒ３内のＮ型半導体層１６及びＰ型半導体層１８とを形成する。これら半導体層の形成では、Ｎ型半導体層１４、Ｎ型半導体層１６を形成するためのＮ型不純物のイオン注入を、それぞれ第１領域Ｒ１内、第３領域Ｒ３内に行う。次いで、Ｐ型半導体層１７、Ｐ型半導体層１８を形成するためのＰ型不純物のイオン注入を、それぞれ第１領域Ｒ１内、第３領域Ｒ３内に行う。そして、これらイオン注入の後に熱処理を行う。このようにして、Ｎ型半導体層１４、Ｎ型半導体層１６、Ｐ型半導体層１７及びＰ型半導体層１８を形成することができる。Ｎ型半導体層１４の少なくとも一部がＰ型半導体層１３と重なり、Ｎ型半導体層１６の少なくとも一部がＰ型半導体層１５と重なる。

【0032】

次に、図１１に示すように、層間絶縁膜５０の上にエミッタ電極６１を形成する。エミッタ電極６１は、開口部５１を通じてＮ型半導体層１２及びＰ型半導体層１３に接触し、開口部５２を通じてＰ型半導体層１５及び１８に接触する。

【0033】

次に、図１２に示すように、Ｎ型不純物のイオン注入により、第２の主面１０ＢにＮ型半導体層６２を形成する。更に、Ｐ型不純物のイオン注入により、第２の主面１０ＢにＰ型半導体層６３を形成する。次いで、第２の主面１０Ｂの上に、コレクタ電極６４を形成する。

【0034】

また、図示を省略するが、各ゲートトレンチ電極４１に接続されるゲート電極を形成する。

【0035】

例えば、Ｐ型半導体層１７、Ｐ型半導体層１８、Ｎ型半導体層１４及びＮ型半導体層１６の形成後で、エミッタ電極６１の形成前に、半導体装置１００の外周の近傍において層間絶縁膜５０にエミッタトレンチ電極４２に到達する開口部（図示せず）を形成してもよい。エミッタ電極６１は、この開口部を通じてエミッタトレンチ電極４２に接続できる。

【0036】

ここで、第１の実施形態に係る半導体装置１００の効果について説明する。

【0037】

第１の実施形態に係る半導体装置１００では、Ｎ型半導体層１４がホールバリア層として機能する。また、Ｎ型半導体層１４がトレンチ２１から離間している。従って、第１領域Ｒ１のＭＯＳ構造の閾値電圧等の特性がＮ型半導体層１４の影響を受けにくい。すなわち、第１の実施形態によれば、ＭＯＳ構造の特性のばらつきを抑制することができる。

【0038】

第１領域Ｒ１に隣接して第２領域Ｒ２が設けられ、第２領域Ｒ２にフローティングのＰ型半導体層１１が設けられている。このため、電子注入促進（injection enhancement：ＩＥ）効果により、良好なＩＧＢＴの静特性が得られる。また、Ｐ型半導体層１１とＰ型半導体層１３とを別工程で形成でき、例えばＰ型半導体層１１をＰ型半導体層１３よりも深く形成できる。このため、第１領域Ｒ１に良好なＭＯＳ特性を得ながら、優れた耐圧を得ることができる。

【0039】

第１領域Ｒ１との間で第２領域Ｒ２を挟むように第３領域Ｒ３が設けられ、第２領域Ｒ２と第３領域Ｒ３との間に、トレンチ２２が設けられている。トレンチ２２内にゲートトレンチ電極４１が設けられた場合、ゲート容量の増大により、安全動作領域（short circuit safe operation area：ＳＣＳＯＡ）及びスイッチング特性が悪化するおそれがある。第１の実施形態では、トレンチ２２内に、エミッタ電極６１に接続されたエミッタトレンチ電極４２が設けられているため、ゲート容量の増大に伴う特性の低下を回避できる。

【0040】

トレンチ２１とトレンチ２２とを区別しない場合、第１の主面１０Ａには、複数のトレンチがＸ方向に等間隔でストライプ状に配置される。このため、トレンチの密度の均一性が高く、トレンチを形成する際のエッチングの加工ばらつきを抑制できる。加工ばらつきの抑制により、半導体装置１００の歩留まりを向上し、また、電気的特性のばらつきを低減できる。

【0041】

第３領域Ｒ３に、エミッタ電極６１に接続されたＰ型半導体層１５がＮ型の半導体基板１０と接するようにして設けられている。このため、ＩＧＢＴのスイッチング動作時に速やかにキャリアを排出することが可能となり、スイッチング特性を向上することができる。

【0042】

更に、Ｐ型半導体層１５の深さに応じて飽和電圧Ｖｃｅ（ｓａｔ）を調整することができる。図２に示す断面図では、Ｐ型半導体層１５の深さがＰ型半導体層１３の深さと等しいが、Ｐ型半導体層１５の深さがＰ型半導体層１３の深さよりも大きくてもよい。図１３は、第１の実施形態の変形例に係る半導体装置を示す断面図である。

【0043】

第１の実施形態の変形例に係る半導体装置１０１では、Ｐ型半導体層１５の深さが、Ｐ型半導体層１３の深さより大きく、Ｐ型半導体層１１の深さ以下である。Ｎ型半導体層１６は、その全体がＰ型半導体層１５と重なるように形成されている。他の構成は第１の実施形態と同様である。

【0044】

半導体装置１００と半導体装置１０１とを比較すると、ＭＯＳ特性が同等であるとともに、半導体装置１００の飽和電圧Ｖｃｅ（ｓａｔ）が半導体装置１０１の飽和電圧Ｖｃｅ（ｓａｔ）よりも低い。本願発明者らが第１の実施形態、その変形例に倣った半導体装置を作製し、それぞれについてコレクタ－エミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃとの関係（Ｖｃｅ－Ｉｃ特性）を実際に測定した結果を図１４に示す。図１４に示すように、第１の実施形態と、その変形例との間で閾値電圧は同等であった。一方、定格のコレクタ電流Ｉｃを流したときのコレクタ－エミッタ間電圧Ｖｃｅ（飽和電圧Ｖｃｅ（ｓａｔ））は第１の実施形態において変形例よりも小さかった。

【0045】

また、本願発明者らが第１の実施形態、その変形例について行ったキャリア濃度に関するシミュレーションの結果を図１５に示す。このシミュレーションでは、第１領域Ｒ１の平面視でＮ型半導体層１４を含む部分と、第３領域Ｒ３の平面視でＮ型半導体層１６を含む部分とについてＺ方向での正孔の濃度分布を計算した。図１５中の実線は、第１実施形態の第１領域Ｒ１についてのシミュレーション結果を示し、破線は、第１実施形態の第３領域Ｒ３についてのシミュレーション結果を示し、一点鎖線は、変形例の第１領域Ｒ１についてのシミュレーション結果を示し、二点鎖線は、変形例の第３領域Ｒ３についてのシミュレーション結果を示す。

【0046】

図１５に示すように、第１の実施形態では、変形例と比較して、第１領域Ｒ１及び第３領域Ｒ３の両方において、正孔濃度が高いというシミュレーション結果が得られた。これは、変形例よりもＰ型半導体層１５が浅く形成された第１の実施形態において、一種のキャリア蓄積効果がもたらされているためであると考えられる。

【0047】

このように、ＭＯＳ特性から独立して、Ｐ型半導体層１５の深さに応じて飽和電圧Ｖｃｅ（ｓａｔ）を調整することができる。なお、Ｐ型半導体層１５の深さがＰ型半導体層１３の深さと等しい場合、Ｐ型半導体層１５とＰ型半導体層１３とを同時に形成することができる。その一方で、Ｐ型半導体層１５とＰ型半導体層１３とを別工程で形成することで、所望のＭＯＳ特性を得ながら、飽和電圧Ｖｃｅ（ｓａｔ）を調整することができる。

【0048】

Ｎ型半導体層１６はトレンチ２２から離間していることが好ましい。これは、より優れたＩＥ効果を引き出し、飽和電圧Ｖｃｅ（ｓａｔ）を更に下げて半導体装置１００の効率を向上できるためである。

【0049】

Ｐ型半導体層１１の深さはトレンチ２１の深さ以上であることが好ましい。これは、トレンチ２１の下端における電界集中を緩和しやすくなるためである。

【0050】

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主として、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３の配置の点で第１の実施形態と相違している。図１６は、第２の実施形態に係る半導体装置を示す断面図である。

【0051】

第２の実施形態に係る半導体装置２００では、第１の主面１０Ａに、複数のゲート用のトレンチ２１と、複数のエミッタ用のトレンチ２２とに加えて、複数のエミッタ用のトレンチ２５が形成されている。トレンチ２５は、例えばＹ方向に延びる。第１の実施形態と同様に、トレンチ２１の対と、トレンチ２２の対とがＸ方向に交互に配置されている。また、隣り合うトレンチ２１の対と、トレンチ２２の対との間に、２本ずつトレンチ２５が配置されている。Ｘ方向で隣り合う２本のトレンチ２１の間の距離と、Ｘ方向で隣り合う２本のトレンチ２２の間の距離と、Ｘ方向で隣り合う２本のトレンチ２５の間の距離と、Ｘ方向で隣り合うトレンチ２１とトレンチ２５との間の距離と、Ｘ方向で隣り合うトレンチ２２とトレンチ２５との間の距離とが等しい。つまり、トレンチ２１とトレンチ２２とトレンチ２５とを区別しない場合、第１の主面１０Ａには、複数のトレンチがＸ方向に等間隔でストライプ状に形成されている。第１の実施形態と同様に、Ｘ方向で隣り合う２本のトレンチ２１の間に第１領域Ｒ１が画定され、Ｘ方向で隣り合う２本のトレンチ２２の間に第３領域Ｒ３が画定されている。第２領域Ｒ２は、Ｘ方向で隣り合うトレンチ２１とトレンチ２５との間と、Ｘ方向で隣り合う２本のトレンチ２５の間と、Ｘ方向で隣り合うトレンチ２５とトレンチ２２との間に画定されている。第２の実施形態では、Ｘ方向に、・・・、第３領域Ｒ３、３つの第２領域Ｒ２、第１領域Ｒ１、３つの第２領域Ｒ２、第３領域Ｒ３、３つの第２領域Ｒ２、第１領域Ｒ１、・・・のように、第１領域Ｒ１と第３領域Ｒ３とが交互に配置され、第１領域Ｒ１と第３領域Ｒ３との間に３つの第２領域Ｒ２が配置されている。

【0052】

第２領域Ｒ２では、第１の主面１０ＡにＰ型半導体層１１が設けられている。Ｐ型半導体層１１は、Ｘ方向で当該第２領域Ｒ２を画定する２つのトレンチ（トレンチ２１、トレンチ２２又はトレンチ２５）に接している。

【0053】

トレンチ２５の内壁にも絶縁膜３０が設けられている。トレンチ２５内には、絶縁膜３０を介してエミッタトレンチ電極４５が設けられている。エミッタトレンチ電極４５は、例えば多結晶シリコンを用いて形成されている。エミッタトレンチ電極４５は、エミッタトレンチ電極４２と同様に、例えば半導体装置１００の外周の近傍に引き出され、エミッタ電極（エミッタパッド）６１に接続されている。

【0054】

他の構成は第１の実施形態と同様である。

【0055】

第２の実施形態によっても、第１の実施形態と同様の効果が得られる。また、ＩＥ効果がより向上し、飽和電圧Ｖｃｅ（ｓａｔ）をより低減することができる。

【0056】

なお、隣り合うトレンチ２１の対と、トレンチ２２の対との間に配置されるトレンチ２５の数は限定されず、トレンチ２５の数は１本でもよく、３本以上であってもよい。

【0057】

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、主として、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３の配置の点で第２の実施形態と相違している。図１７は、第３の実施形態に係る半導体装置を示す断面図である。

【0058】

第３の実施形態に係る半導体装置３００では、第１の主面１０Ａに、複数のゲート用のトレンチ２１と、複数のエミッタ用のトレンチ２２と、複数のエミッタ用のトレンチ２５とに加えて、複数のゲート用のトレンチ２６が形成されている。トレンチ２６は、例えばＹ方向に延びる。第２の実施形態と同様に、トレンチ２１の対と、トレンチ２２の対とがＸ方向に交互に配置されている。また、隣り合うトレンチ２１の対と、トレンチ２２の対との間に、２本ずつトレンチ２５が配置されている。更に、隣り合う２本のトレンチ２５の間に１本のトレンチ２６が配置されている。Ｘ方向で隣り合う２本のトレンチ２１の間の距離と、Ｘ方向で隣り合う２本のトレンチ２２の間の距離と、Ｘ方向で隣り合うトレンチ２１とトレンチ２５との間の距離と、Ｘ方向で隣り合うトレンチ２５とトレンチ２６との間の距離と、Ｘ方向で隣り合うトレンチ２２とトレンチ２５との間の距離とが等しい。つまり、トレンチ２１とトレンチ２２とトレンチ２５とトレンチ２６とを区別しない場合、第１の主面１０Ａには、複数のトレンチがＸ方向に等間隔でストライプ状に形成されている。第２の実施形態と同様に、Ｘ方向で隣り合う２本のトレンチ２１の間に第１領域Ｒ１が画定され、Ｘ方向で隣り合う２本のトレンチ２２の間に第３領域Ｒ３が画定されている。第２領域Ｒ２は、Ｘ方向で隣り合うトレンチ２１とトレンチ２５との間と、Ｘ方向で隣り合うトレンチ２５とトレンチ２６との間と、Ｘ方向で隣り合うトレンチ２６とトレンチ２２との間に画定されている。第３の実施形態では、Ｘ方向に、・・・、第３領域Ｒ３、４つの第２領域Ｒ２、第１領域Ｒ１、４つの第２領域Ｒ２、第３領域Ｒ３、４つの第２領域Ｒ２、第１領域Ｒ１、・・・のように、第１領域Ｒ１と第３領域Ｒ３とが交互に配置され、第１領域Ｒ１と第３領域Ｒ３との間に４つの第２領域Ｒ２が配置されている。

【0059】

第２領域Ｒ２では、第１の主面１０ＡにＰ型半導体層１１が設けられている。Ｐ型半導体層１１は、Ｘ方向で当該第２領域Ｒ２を画定する２つのトレンチ（トレンチ２１、トレンチ２２、トレンチ２５又はトレンチ２６）に接している。

【0060】

トレンチ２６の内壁にも絶縁膜３０が設けられている。トレンチ２６内には、絶縁膜３０を介してゲートトレンチ電極４６が設けられている。ゲートトレンチ電極４６は、例えば多結晶シリコンを用いて形成されている。ゲートトレンチ電極４６は、ゲートトレンチ電極４１と同様に、例えば半導体装置１００の外周の近傍に引き出され、図示しないゲート電極（ゲートパッド）に接続されている。

【0061】

他の構成は第２の実施形態と同様である。

【0062】

第３の実施形態によっても、第２の実施形態と同様の効果が得られる。また、ＩＧＢＴの特性に影響するＭＯＳ構造におけるゲート容量の増加を避けながら入力容量を増加させることができる。これにより、ゲートノイズを低減できる。

【0063】

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

【符号の説明】

【0064】

１０：半導体基板
１０Ａ、１０Ｂ：主面
１１、１３、１５、１７、１８、６３：Ｐ型半導体層
１２、１４、１６、６２：Ｎ型半導体層
２１、２２、２５、２６：トレンチ
３０、３１：絶縁膜
４１、４６：ゲートトレンチ電極
４２、４５：エミッタトレンチ電極
５０：層間絶縁膜
６１：エミッタ電極
６４：コレクタ電極
１００、１０１、２００、３００：半導体装置
Ｒ１、Ｒ２、Ｒ３：領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】