特許 7564924 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-01

(45)【発行日】2024-10-09

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20241002BHJP

   H10K 50/10 20230101ALI20241002BHJP

   H10K 59/126 20230101ALI20241002BHJP

   H10K 59/131 20230101ALI20241002BHJP

   H10K 59/35 20230101ALI20241002BHJP

   H10K 59/80 20230101ALI20241002BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 349C

G09F9/30 365

H10K50/10

H10K59/126

H10K59/131

H10K59/35

H10K59/80

【請求項の数】 11

(21)【出願番号】P 2023161819

(22)【出願日】2023-09-26

(65)【公開番号】P2024095963

(43)【公開日】2024-07-11

【審査請求日】2023-09-26

(31)【優先権主張番号】10-2022-0190696

(32)【優先日】2022-12-30

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】イム， ビョンジュン

【審査官】村上 遼太

(56)【参考文献】

【文献】米国特許出願公開第２０２２／０３３６５６５（ＵＳ，Ａ１）

【文献】特開２０２０－１６６２３９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／００８８１９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００８１１２８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００４４００６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３４５８７７（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０８４４７８８７（ＣＮ，Ａ）

【文献】韓国公開特許第１０－２０１８－００６２８９７（ＫＲ，Ａ）

【文献】中国特許出願公開第１０９６９７９５８（ＣＮ，Ａ）

【文献】特開２００８－１７１９０７（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１４－００８１６６２（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ １／１３３－１／１３３４

１／１３３９－１／１３４１

１／１３４７

Ｇ０９Ｆ ９／００－９／４６

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

複数のサブ画素を含む表示領域及び非表示領域を含む基板；
前記複数のサブ画素に配置される複数の発光素子；
前記表示領域に配置される複数のデータ配線；
前記表示領域に配置され、前記複数のデータ配線にデータ電圧を伝達する複数のデータリンク配線；
前記複数のサブ画素に配置された駆動トランジスタ；及び
前記駆動トランジスタの上部に配置される遮蔽層を含み、
前記遮蔽層は、前記駆動トランジスタのゲート電極と連結された導電層と重畳するように配置され、前記駆動トランジスタのゲート電極と同一電位を有し、
前記遮蔽層は、前記複数のデータリンク配線と同一層上に配置される、表示装置。

【請求項2】

複数のサブ画素を含む表示領域及び非表示領域を含む基板；
前記複数のサブ画素に配置される複数の発光素子；
前記表示領域に配置される複数のデータ配線；
前記表示領域に配置され、前記複数のデータ配線にデータ電圧を伝達する複数のデータリンク配線；
前記複数のサブ画素に配置された駆動トランジスタ；及び
前記駆動トランジスタの上部に配置される遮蔽層を含み、
前記遮蔽層は、前記駆動トランジスタのゲート電極と連結された導電層と重畳するように配置され、前記駆動トランジスタのゲート電極と同一電位を有し、
前記遮蔽層には、高電位電源が印加される、表示装置。

【請求項3】

前記複数のデータリンク配線は、前記駆動トランジスタと重畳する、請求項１に記載の表示装置。

【請求項4】

前記複数のデータリンク配線のうち前記駆動トランジスタと重畳するように配置されたデータリンク配線は、前記駆動トランジスタが配置されたサブ画素と異なるサブ画素にデータ信号を伝達する、請求項３に記載の表示装置。

【請求項5】

前記遮蔽層は、高電位電源配線から延びている、請求項２に記載の表示装置。

【請求項6】

前記複数のサブ画素に配置される複数の画素回路は、
高電位電源配線と連結されたソース電極及び発光信号配線と連結されたゲート電極を含む第１トランジスタ；
前記高電位電源配線と連結されたキャパシタ；
前記複数のデータ配線と連結されたソース電極、前記第１トランジスタと連結されたドレイン電極及び第２スキャン配線と連結されたゲート電極を含む第２トランジスタ；
前記第１トランジスタ及び前記第２トランジスタと第１ノードで連結されたソース電極を有し、前記キャパシタと連結されたゲート電極を含む駆動トランジスタ；
前記駆動トランジスタのゲート電極及び前記キャパシタと第２ノードで連結されたソース電極、前記駆動トランジスタのドレイン電極と連結されたドレイン電極及び第１スキャン配線と連結されたゲート電極を含む第３トランジスタ；及び
前記駆動トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極と連結されたソース電極、前記発光素子と連結されたドレイン電極及び前記発光信号配線と連結されたゲート電極を有する第４トランジスタを含む、請求項１に記載の表示装置。

【請求項7】

前記遮蔽層は、前記第２ノードと重畳するように配置される、請求項６に記載の表示装置。

【請求項8】

前記遮蔽層は、発光期間の間、前記複数のデータリンク配線が電圧変化により前記第２ノードの電圧が変動することを減少させるように、前記高電位電源配線と連結されている、請求項６に記載の表示装置。

【請求項9】

前記複数のデータリンク配線は、前記基板の中央部に配置された前記複数のデータ配線ののうちのデータ配線間に配置された複数の第１部分と、前記複数の第１部分に接続され、前記複数のデータ配線と交差する方向に配置された複数の第２部分とを含む、請求項６に記載の表示装置。

【請求項10】

前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記駆動トランジスタはＰタイプのトランジスタであり、前記第３トランジスタはＮタイプのトランジスタである、請求項６に記載の表示装置。

【請求項11】

前記高電位電源配線は、前記第２ノードと前記データリンク配線との間に発生する寄生キャパシタンスが低減されるように、前記第２ノード上に配置されている、請求項６に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、表示装置に関し、より詳細には、寄生キャパシタンスによる画面斑が低減された表示装置に関する。

【背景技術】

【0002】

コンピュータのモニタやＴＶ、携帯電話等に使用される表示装置には、自ら光を発光する有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等と、別途の光源を要する液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等がある。

【0003】

表示装置は、コンピュータのモニタ及びＴＶだけではなく、個人携帯機器までその適用範囲が多様になっており、広い表示面積を有しながらも減少した体積及び重さを有する表示装置についての研究が進行している。

【0004】

一方、表示装置の一側には、基板上にボンディングされる印刷回路基板が配置される。このような印刷回路基板が配置される領域は、実際の映像が表示されない領域であり、表示装置の前面に配置される場合、該当領域を隠すためのベゼルが必要である。そこで、このようなベゼル領域を最小化するために、印刷回路基板が配置される基板の一側を基板の背面にベンディングする技術が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本明細書が解決しようとする課題は、リンク配線を表示領域に配置してベゼル領域が減少した表示装置を提供することである。

【0006】

本明細書が解決しようとする他の課題は、表示装置の表示領域でリンク配線と駆動トランジスタとの間に発生する寄生キャパシタンスが低減された表示装置を提供することである。

【0007】

本明細書が解決しようとするまた他の課題は、リンク配線が配置された領域で発生する画面斑が減少した表示装置を提供することである。

【0008】

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

【課題を解決するための手段】

【0009】

前述したような課題を解決するために、本明細書の一実施例に係る表示装置は、複数のサブ画素を含む表示領域及び非表示領域を含む基板、複数のサブ画素に配置される複数の発光素子、表示領域に配置される複数のデータ配線、表示領域に配置され、複数のデータ配線にデータ電圧を伝達する複数のデータリンク配線、複数のサブ画素に配置される駆動トランジスタ及び、駆動トランジスタの上部に配置される遮蔽層を含み、遮蔽層は、駆動トランジスタのゲート電極と同一電位を有する部分と重畳するように配置される。従って、表示装置の画面斑を低減させることができる。

【0010】

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

【発明の効果】

【0011】

本明細書は、ベンディング領域と表示領域との間に配置されるリンク配線を表示領域に配置してベゼル領域を減少させることができる。

【0012】

本明細書は、駆動トランジスタに発生する寄生キャパシタンスを遮蔽することができる。

【0013】

本明細書は、表示領域に配置されたリンク配線の電圧変化によって発生し得る輝度偏差を低減させて、表示装置の信頼性を改善することができる。

【0014】

本明細書に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本明細書内に含まれている。

【図面の簡単な説明】

【0015】

【図1】本明細書の一実施例に係る表示装置の平面図である。

【図2】本明細書の一実施例に係る表示装置の表示領域に対する概略的な平面図である。

【図3】本明細書の一実施例に係る表示装置のサブ画素の回路図である。

【図4】一つのフレームの間、本明細書の一実施例に係る有機発光表示装置の画素に印加される信号を示す波形図である。

【図5】本明細書の一実施例に係る表示装置の拡大平面図である。

【図6】図５のＶＩ－ＶＩ’に沿った断面図である。

【図7】図５のＶＩＩ－ＶＩＩ’に沿った断面図である。

【発明を実施するための形態】

【0016】

本明細書の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本明細書は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形状に具現され、単に、本実施例は、本明細書の開示が完全なものとなるようにし、本明細書の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

【0017】

本明細書の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本明細書が図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本明細書を説明するにあたって、関連した公知技術についての具体的な説明が本明細書の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0018】

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0019】

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

【0020】

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

【0021】

また、第１、第２等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本明細書の技術的思想内で第２構成要素であってもよい。

【0022】

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

【0023】

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本明細書は、示された構成の面積及び厚さに必ずしも限定されるものではない。

【0024】

本明細書の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

【0025】

以下においては、添付の図面を参照して、本明細書の多様な実施例を詳細に説明する。

【0026】

図１は、本明細書の一実施例に係る表示装置の概略的な平面図である。図１においては、図示の便宜上、基板１１０、パッド部ＰＡＤ、駆動集積回路Ｄ－ＩＣ、印刷回路基板ＰＣＢ及び複数のサブ画素ＳＰだけを示している。

【0027】

図１を参照すると、表示装置１００は、基板１１０、パッド部ＰＡＤ、ゲート駆動部、駆動集積回路Ｄ－ＩＣ及び印刷回路基板ＰＣＢを含む。

【0028】

基板１１０には、表示領域ＡＡ及び表示領域ＡＡを囲む非表示領域ＮＡが定義され得る。表示領域ＡＡは、表示装置１００で実際に映像が表示される領域であり、表示領域ＡＡには、後述する発光素子及び発光素子を駆動するための多様な駆動素子が配置され得る。非表示領域ＮＡは、映像が表示されない領域であり、表示領域ＡＡを囲む領域と定義され得る。非表示領域ＮＡには、表示領域ＡＡに配置された複数のサブ画素ＳＰを駆動するための多様な構成要素が配置され得る。

【0029】

図１を参照すると、基板１１０は、第１非ベンディング領域ＮＢＡ１と、表示領域ＡＡの一側から延びてベンディングされたベンディング領域ＢＡ、及びベンディング領域ＢＡの一側から延びて非表示領域ＮＡを含む第２非ベンディング領域ＮＢＡ２を含むことができる。第１非ベンディング領域ＮＢＡ１は、複数のサブ画素ＳＰが配置される表示領域ＡＡと対応し、フラット（ｆｌａｔ）な状態を維持する領域である。第２非ベンディング領域ＮＢＡ２は、第１非ベンディング領域ＮＢＡ１に対向する領域であり、駆動集積回路Ｄ－ＩＣ及びパッド部ＰＡＤに連結された印刷回路基板ＰＣＢのように回路素子が配置され、フラットな状態を維持する領域である。

【0030】

ベンディング領域ＢＡは、ベンディングされた状態を維持する領域である。一方、基板１１０中、ベンディング領域ＢＡで基板１１０の両側コーナーを切断して形成されたノッチ（ｎｏｔｃｈ）が配置され得る。例えば、母基板でパネル単位に切断する工程で基板１１０の両側面を切断してノッチを形成することができる。そこで、ベンディング領域ＢＡに配置される基板１１０の面積が相対的に減少して基板１１０が受けるようになる応力が減少し得る。一方、切断工程時に発生し得るクラック（Ｃｒａｃｋ）の伝播を防ぐためにノッチを含む切断面に沿って基板１１０の内側にクラック防止構造が配置され得る。

【0031】

第２非ベンディング領域ＮＢＡ２にパッド部ＰＡＤが配置される。パッド部ＰＡＤは、外部電源とデータ駆動信号等を受けるかタッチ信号をやり取りするために印刷回路基板ＰＣＢと電気的に連結され得る。そこで、パッド部ＰＡＤを通して駆動信号、データ電圧等のような多様な駆動信号を駆動集積回路Ｄ－ＩＣに供給できる。

【0032】

第２非ベンディング領域ＮＢＡ２に駆動集積回路Ｄ－ＩＣが配置され得る。駆動集積回路Ｄ－ＩＣは、複数のサブ画素ＳＰにデータ信号を提供できる。例えば、駆動集積回路Ｄ－ＩＣは、タイミングコントローラから供給されたデータタイミング制御信号に応答してタイミングコントローラから供給されるデータ信号をサンプリングし、ラッチして、ガンマ基準電圧に変換して出力できる。駆動集積回路Ｄ－ＩＣは、複数のデータ配線を通してデータ信号を出力できる。

【0033】

ベンディング領域ＢＡがベンディングされることで駆動集積回路Ｄ－ＩＣ及びパッド部ＰＡＤに連結された印刷回路基板ＰＣＢが基板１１０の背面側に移動するようになり、第１非ベンディング領域ＮＢＡ１と重畳し得る。そこで、基板１１０の上部から眺めたとき、駆動集積回路Ｄ－ＩＣ、パッド部ＰＡＤに連結された印刷回路基板ＰＣＢのような回路素子が視認されないことがあり得る。また、ベンディング領域ＢＡがベンディングされることで基板１１０の上部で視認される非表示領域ＮＡの大きさが減少してナローベゼル（ｎａｒｒｏｗ ｂｅｚｅｌ）が具現され得る。

【0034】

第１非ベンディング領域ＮＢＡ１で非表示領域ＮＡにゲート駆動部が配置され得る。ゲート駆動部は、表示領域ＡＡの側面に配置され、タイミングコントローラの制御下にゲート信号と発光制御信号を出力して、ゲート配線、発光制御信号配線等のような配線を通してデータ電圧が充電されるサブ画素ＳＰを選択し、発光タイミングを調整することができる。ゲート駆動部は、シフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を利用してスキャン信号と発光制御信号をシフトさせ、ゲート信号と発光制御信号を順次に供給できる。ゲート駆動部は、ＧＩＰ（Ｇａｔｅ－ｄｒｉｖｅｒ Ｉｎ Ｐａｎｅｌ）方式で基板１１０上に直接形成され得るが、これに制限されるものではない。

【0035】

第１非ベンディング領域ＮＢＡ１に複数の高電位電源配線ＶＤＤＬが配置され得る。高電位電源配線は、複数のサブ画素ＳＰそれぞれに高電位電源電圧を伝達する配線である。複数の高電位電源配線ＶＤＤＬは、第１高電位電源配線ＶＤＤＬ１、第１高電位電源配線上に配置される第２高電位電源配線ＶＤＤＬ２及び第２高電位電源配線上に配置される第３高電位電源配線ＶＤＤＬ３を含むことができる。

【0036】

駆動集積回路Ｄ－ＩＣと連結されてベンディング領域ＢＡ及び第１非ベンディング領域ＮＢＡ１に延びる複数のデータ配線が配置され得る。複数のデータ配線は、駆動集積回路Ｄ－ＩＣに印加された信号を表示領域ＡＡに配置されたサブ画素ＳＰに伝達できる。

【0037】

第１非ベンディング領域ＮＢＡ１に駆動集積回路Ｄ－ＩＣとゲート駆動部を連結する複数のゲートリンク配線が配置され得る。ゲートリンク配線は、パッド部ＰＡＤから入る外部電源を第１非ベンディング領域ＮＢＡ１に配置されたゲート駆動部に伝達できる。以下においては、複数のデータ配線の詳細な説明のために図２を共に参照する。

【0038】

図２は、本明細書の一実施例に係る表示装置の表示領域に対する概略的な拡大平面図である。図２においては、説明の便宜のために、表示装置１００の多様な構成要素のうち、基板１１０、低電位電源配線ＶＳＳＬ及び複数のデータ配線ＤＬだけを示している。

【0039】

図２を参照すると、基板１１０上に低電位電源配線ＶＳＳＬが配置される。低電位電源配線ＶＳＳＬは、複数のサブ画素ＳＰの発光素子のカソードと電気的に連結され得る。低電位電源配線ＶＳＳＬは、表示領域ＡＡで列方向に延びて配置され得る。例えば、低電位電源配線ＶＳＳＬは、基板１１０の中央部で第１データ配線ＤＬ１と第１部分ＤＬＬ１との間に配置され得る。一方、図２において示していないが、低電位電源配線ＶＳＳＬと連結される低電位電源リンク配線が配置され得る。低電位電源リンク配線は、表示領域ＡＡで行方向に配置されて複数のサブ画素ＳＰの発光素子のカソードと電気的に連結され得るが、これに制限されるものではない。

【0040】

図２を参照すると、複数のデータ配線ＤＬは、複数の第１データ配線ＤＬ１及び複数の第２データ配線ＤＬ２及び複数のデータリンク配線ＤＬＬを含む。

【0041】

複数の第１データ配線ＤＬ１は、駆動集積回路Ｄ－ＩＣと表示領域ＡＡとの間で直線形態に配置され得る。そこで、複数の第１データ配線ＤＬ１は、駆動集積回路Ｄ－ＩＣの幅と対応する領域に配置され得る。例えば、駆動集積回路Ｄ－ＩＣが基板１１０の中央部に配置される場合、複数の第１データ配線ＤＬ１は、基板１１０の中央部に配置され、基板１１０の外郭部に配置されなくて済む。

【0042】

複数の第１データ配線ＤＬ１は、別途のリンク配線なしに複数のサブ画素ＳＰと連結され得る。即ち、複数の第１データ配線ＤＬ１は、駆動集積回路Ｄ－ＩＣで延びて複数のサブ画素ＳＰと直接連結され得る。

【0043】

複数の第２データ配線ＤＬ２は、複数の第１データ配線ＤＬ１の外側に配置される。例えば、複数の第１データ配線ＤＬ１が基板１１０の中央部に配置される場合、複数の第２データ配線ＤＬ２は、基板１１０の外郭部に配置され得る。

【0044】

複数の第２データ配線ＤＬ２は、複数のデータリンク配線ＤＬＬを通して複数のサブ画素ＳＰと連結され得る。即ち、複数の第２データ配線ＤＬ２は、駆動集積回路Ｄ－ＩＣで延びて配置される複数のデータリンク配線ＤＬＬを通して複数のサブ画素ＳＰと連結され得る。

【0045】

図２を参照すると、複数のデータリンク配線ＤＬＬは、表示領域ＡＡに配置される。複数のデータリンク配線ＤＬＬは、複数の第１データ配線ＤＬ１の間に配置される複数の第１部分ＤＬＬ１及び複数の第１部分ＤＬＬ１と連結され、複数のデータ配線ＤＬと交差する方向に配置される第２部分ＤＬＬ２を含む。

【0046】

複数の第１部分ＤＬＬ１は、駆動集積回路Ｄ－ＩＣで延びて配置される。複数の第１部分ＤＬＬ１は、駆動集積回路Ｄ－ＩＣと表示領域ＡＡとの間で直線形態に配置され得る。例えば、複数の第１部分ＤＬＬ１は、駆動集積回路Ｄ－ＩＣの幅と対応する領域で複数の第１データ配線ＤＬ１の間に配置され得る。そこで、駆動集積回路Ｄ－ＩＣが基板１１０の中央部に配置される場合、複数の第１部分ＤＬＬ１は、基板１１０の中央部に配置され、基板１１０の外郭部に配置されなくて済む。

【0047】

複数の第２部分ＤＬＬ２は、第１データ配線ＤＬ１、第２データ配線ＤＬ２及び複数の第１部分ＤＬＬ１と交差する方向に配置され、複数の第２データ配線ＤＬ２と複数の第１部分ＤＬＬ１を連結する。そこで、駆動集積回路Ｄ－ＩＣで印加される信号は、表示領域ＡＡに配置された第１部分ＤＬＬ１及び第２部分ＤＬＬ２を通して第２データ配線ＤＬ２に伝達され得る。

【0048】

そこで、データリンク配線ＤＬＬは、表示領域ＡＡの内部で配置されるので、表示装置１００のベゼル領域が縮小できる。既存の表示装置１００においては、複数のデータ配線ＤＬのうち基板１１０の外郭部に配置されるデータ配線ＤＬと駆動集積回路Ｄ－ＩＣを連結するためのデータリンク配線ＤＬＬが表示領域ＡＡとベンディング領域ＢＡとの間の非表示領域ＮＡに配置された。そこで、表示装置１００のベゼル領域縮小が制限され、高解像度の表示装置１００の具現に困難が発生した。これに対して、本明細書の一実施例に係る表示装置１００においては、基板１１０の外郭部に配置されるデータ配線ＤＬと駆動集積回路Ｄ－ＩＣを連結するためのデータリンク配線ＤＬＬが表示領域ＡＡの内部に配置され、表示領域ＡＡとベンディング領域ＢＡとの間に配置される非表示領域ＮＡを縮小でき、高解像度の表示装置１００を具現できる。

【0049】

図３は、本明細書の一実施例に係る表示装置のサブ画素の回路図である。

【0050】

図３を参照すると、複数のサブ画素ＳＰの発光素子ＯＬＥＤを駆動するための駆動回路は、第１トランジスタＴ１、第２トランジスタＴ２、駆動トランジスタＤＴ、第３トランジスタＴ３、第４トランジスタＴ４及びストレージキャパシタＳＣを含む。そして、このような駆動回路を駆動させるために、第１スキャン配線ＳＬ１、第２スキャン配線ＳＬ２、発光信号配線ＥＭＬ、データ配線ＤＬ、高電位電源配線ＶＤＤＬ、低電位電源配線ＶＳＳＬ及びデータリンク配線ＤＬＬを含む複数の配線を含む。

【0051】

サブ画素ＳＰの駆動回路に含まれた第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及び駆動トランジスタＤＴそれぞれは、ゲート電極、ソース電極及びドレイン電極を含むことができる。

【0052】

サブ画素ＳＰの駆動回路の複数のトランジスタのうち一部は、Ｐタイプのトランジスタに具現され、他の一部は、Ｎタイプのトランジスタに具現され得る。例えば、第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４及び駆動トランジスタＤＴは、Ｐタイプのトランジスタに具現され、第３トランジスタＴ３は、Ｎタイプのトランジスタに具現され得るが、これに制限されるものではない。

【0053】

Ｐタイプのトランジスタである第１トランジスタＴ１、第２トランジスタＴ２、第４トランジスタＴ４及び駆動トランジスタＤＴは、ＬＴＰＳ（Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）薄膜トランジスタであってよい。Ｎタイプのトランジスタである第３トランジスタＴ３は、酸化物（Ｏｘｉｄｅ）薄膜トランジスタであってよい。

【0054】

Ｐタイプのトランジスタは、ソース電極からドレイン電極に正孔（Ｈｏｌｅ）が流れるので、ソース電極からドレイン電極に電流が流れ得る。Ｎタイプのトランジスタは、ソース電極からドレイン電極に電子（Ｅｌｅｃｔｒｏｎ）が流れるので、ドレイン電極からソース電極に電流が流れ得る。

【0055】

第１トランジスタＴ１は、高電位電源電圧ＶＤＤを駆動トランジスタＤＴのソース電極である第１ノードＮ１に印加することができる。第１トランジスタＴ１は、発光信号配線ＥＭＬと連結されたゲート電極、高電位電源配線ＶＤＤＬと連結されたソース電極及び第１ノードＮ１に連結されたドレイン電極を含むことができる。第１トランジスタＴ１は、ターンオンレベルであるローレベルの発光信号ＥＭに応答して、高電位電源電圧ＶＤＤを駆動トランジスタＤＴのソース電極である第１ノードＮ１に印加することができる。

【0056】

ストレージキャパシタＳＣは、それぞれのサブ画素ＳＰに格納されたデータ電圧Ｖｄａｔａを一つのフレームの間維持させることができる。ストレージキャパシタＳＣは、第２ノードＮ２に連結される第１電極及び高電位電源配線ＶＤＤＬに連結される第２電極を含むことができる。即ち、ストレージキャパシタＳＣの第１電極は、駆動トランジスタＤＴのゲート電極に連結され、ストレージキャパシタＳＣの第２電極は、高電位電源配線ＶＤＤＬに連結され得る。

【0057】

第２トランジスタＴ２は、データ配線ＤＬから供給を受けるデータ電圧Ｖｄａｔａを駆動トランジスタＤＴのソース電極である第１ノードＮ１に印加することができる。第２トランジスタＴ２は、第２スキャン配線ＳＬ２に連結されるゲート電極、データ配線ＤＬに連結されたソース電極及び第１トランジスタＴ１のドレイン電極である第１ノードＮ１に連結されたドレイン電極を含むことができる。第２トランジスタＴ２は、ターンオンレベルであるローレベルの第２スキャン信号Ｓｃａｎ２に応答して、データ配線ＤＬから供給を受けるデータ電圧Ｖｄａｔａを駆動トランジスタＤＴのソース電極である第１ノードＮ１に印加することができる。

【0058】

駆動トランジスタＤＴは、ソース電極とゲート電極間の電圧Ｖｓｇによって発光素子ＯＬＥＤに印加される駆動電流を制御できる。駆動トランジスタＤＴのソース電極は第１ノードＮ１に連結され、ゲート電極は第２ノードＮ２に連結され、ドレイン電極は第３ノードＮ３に連結され得る。具体的に、駆動トランジスタＤＴのソース電極は、第１ノードＮ１で第１トランジスタＴ１のドレイン電極及び第２トランジスタＴ２のドレイン電極と連結され得る。また、駆動トランジスタＤＴのゲート電極は、第２ノードＮ２でストレージキャパシタＳＣと連結され得る。また、駆動トランジスタＤＴのドレイン電極は、第３ノードＮ３で第３トランジスタＴ３のドレイン電極及び第４トランジスタＴ４のソース電極と連結され得る。

【0059】

第３トランジスタＴ３は、駆動トランジスタＤＴのゲート電極及びドレイン電極をダイオードコネクティングさせることができる。第３トランジスタＴ３は、漏れ電流を最小化させるために、Ｎタイプのトランジスタである酸化物薄膜トランジスタであってよい。第３トランジスタＴ３は、第３ノードＮ３に連結されたドレイン電極、第２ノードＮ２に連結されたソース電極及び第１スキャン配線ＳＬ１に連結されたゲート電極を含むことができる。具体的に、第３トランジスタＴ３のゲート電極は、第１スキャン配線ＳＬ１と連結され、第３トランジスタＴ３のドレイン電極は、駆動トランジスタＤＴのドレイン電極及び第４トランジスタＴ４のドレイン電極と連結され、第３トランジスタＴ３のソース電極は、ストレージキャパシタＳＣ及び駆動トランジスタＤＴのゲート電極と連結され得る。

【0060】

第４トランジスタＴ４は、駆動トランジスタＤＴと発光素子ＯＬＥＤ間の電流パス（ｐａｔｈ）を形成することができる。第４トランジスタＴ４は、第３ノードＮ３に連結されたソース電極、発光素子ＯＬＥＤのアノードに連結されたドレイン電極及び発光信号配線ＥＭＬに連結されたゲート電極を含むことができる。具体的に、第４トランジスタＴ４のソース電極は、駆動トランジスタＤＴのドレイン電極及び第３トランジスタＴ３のドレイン電極と連結され得る。

【0061】

次いで、サブ画素ＳＰの駆動回路に対する動作を説明するために図４を共に参照する。

【0062】

図４は、本明細書の一実施例に係る表示装置のサブ画素に印加される信号を示す波形図である。

【0063】

図４を参照すると、本明細書の一実施例に係る表示装置１００において、一つのフレームは、サンプリング（Ｓａｍｐｌｉｎｇ）期間及び発光（Ｅｍｉｓｓｉｏｎ）期間に区分され得る。図４においては示されていないが、一つのフレームは、初期化（Ｉｎｉｔｉａｌ）期間をさらに含んでもよい。例えば、初期化期間は、駆動トランジスタＤＴのゲート電極を初期化する期間であってよいが、これに制限されるものではない。

【0064】

図４を参照すると、サンプリング期間の間、第１スキャン配線ＳＬ１を通して伝達される第１スキャン信号Ｓｃａｎ１は、ターンオンレベルであるハイレベルであり、第２スキャン配線ＳＬ２を通して伝達される第２スキャン信号Ｓｃａｎ２は、ターンオンレベルであるローレベルであり、発光信号配線ＥＭＬを通して伝達される発光信号ＥＭは、ターンオフレベルであるハイレベルであってよい。そこで、第２トランジスタＴ２、第３トランジスタＴ３及び駆動トランジスタＤＴはターンオンされ、第１トランジスタＴ１及び第４トランジスタＴ４はターンオフされ得る。

【0065】

サンプリング期間の間、第２トランジスタＴ２はターンオンされて、データ電圧Ｖｄａｔａは第１ノードＮ１に印加され得る。また、第３トランジスタＴ３もターンオンされるので、駆動トランジスタＤＴはダイオードコネクション（ｄｉｏｄｅ ｃｏｎｎｅｃｔｉｏｎ）されて、駆動トランジスタＤＴのゲート電極とドレイン電極がショートされることで、駆動トランジスタＤＴがダイオードのように動作され得る。サンプリング期間で、駆動トランジスタＤＴのソース電極とドレイン電極との間には、電流Ｉｄｓが流れ得る。駆動トランジスタＤＴのゲート電極とドレイン電極は、ダイオードコネクションされた状態であるため、ソース電極からドレイン電極に流れる電流によって、第２ノードＮ２の電圧は、駆動トランジスタＤＴのゲート電極とソース電極間の電圧Ｖｇｓが閾値電圧Ｖｔｈである時まで上昇し得る。サンプリング期間の間に、第２ノードＮ２の電圧は、データ電圧Ｖｄａｔａと駆動トランジスタＤＴの閾値電圧Ｖｔｈの差に該当する電圧に充電される。

【0066】

発光期間の間、第１スキャン配線ＳＬ１を通して伝達される第１スキャン信号Ｓｃａｎ１は、ターンオフレベルであるローレベルであり、第２スキャン配線ＳＬ２を通して伝達される第２スキャン信号Ｓｃａｎ２は、ターンオフレベルであるハイレベルであり、発光信号配線ＥＭＬを通して伝達される発光信号ＥＭは、ターンオンレベルであるローレベルであってよい。そこで、第１トランジスタＴ１、駆動トランジスタＤＴ及び第４トランジスタＴ４はターンオンされ、第２トランジスタＴ２及び第３トランジスタＴ３はターンオフされ得る。

【0067】

発光期間の間、第１トランジスタＴ１がターンオンされて第１ノードＮ１に高電位電源電圧ＶＤＤが印加され得る。また、駆動トランジスタＤＴ及び第４トランジスタＴ４がターンオンされて、駆動トランジスタＤＴ、第３ノードＮ３、第４トランジスタＴ４を経て発光素子ＯＬＥＤにつながる電流パスが形成され得る。結局、駆動トランジスタＤＴのソース電極とドレイン電極を経由する駆動電流Ｉｏｌｅｄは、発光素子ＯＬＥＤに印加され得る。

【0068】

一方、上述した駆動回路が配置された一つのサブ画素ＳＰには、データリンク配線ＤＬＬが配置され得る。本明細書の一実施例に係る表示装置１００は、データリンク配線ＤＬＬが表示領域ＡＡ内に配置された表示装置１００であるので、一つのサブ画素ＳＰには、他のサブ画素ＳＰにデータ電圧Ｖｄａｔａを伝達するデータリンク配線ＤＬＬが配置され得る。このとき、データリンク配線ＤＬＬに印加されるデータ電圧Ｖｄａｔａは、任意の時点でスイングし得る。図４においては、データリンク配線ＤＬＬに印加されるデータ電圧Ｖｄａｔａが発光期間で第１レベルＬ１から第２レベルＬ２に変化した場合を仮定して、第２ノードＮ２での電圧変化を説明する。

【0069】

サンプリング期間の間、第１ノードＮ１である駆動トランジスタＤＴのソース電極の電圧は、データ電圧Ｖｄａｔａレベルに上昇し、駆動トランジスタＤＴのゲート電極の電圧は、データ電圧Ｖｄａｔａと駆動トランジスタＤＴの閾値電圧Ｖｔｈの差に該当するレベルに上昇し得る。以後、発光期間に第１ノードである駆動トランジスタＤＴのソース電極の電圧は、高電位電源電圧ＶＤＤレベルに上昇し得る。駆動トランジスタＤＴのゲート電極の電圧は、ストレージキャパシタＳＣに格納されるので、発光期間にも維持され得る。

【0070】

ただし、発光期間でデータリンク配線ＤＬＬに印加されるデータ電圧Ｖｄａｔａが第１レベルＬ１から第２レベルＬ２に下降する場合、データリンク配線ＤＬＬと第２ノードＮ２間のフリンジキャパシタンス（ｆｒｉｎｇｅ ｃａｐａｃｉｔａｎｃｅ）ＦＣにより第２ノードＮ２に該当する駆動トランジスタＤＴのゲート電極の電圧もまた変動し得る。具体的に、第２ノードＮ２と隣接するように配置されるデータリンク配線ＤＬＬに印加されるデータ電圧Ｖｄａｔａが変動することで、第２ノードＮ２にカップリング現象が発生し得る。そこで、第２ノードＮ２とデータリンク配線ＤＬＬとの間にフリンジキャパシタンスＦＣが形成され得る。従って、図４に示されたように、発光期間で第２ノードＮ２の電圧は点線に維持されなければならないが、実線に該当する大きさに減少し得る。このようなフリンジキャパシタンスＦＣにより、駆動トランジスタＤＴのゲート電極とソース電極間の電圧Ｖｇｓが変動してクロストーク（ｃｒｏｓｓ ｔａｌｋ）が発生して画面に斑が生じる問題が発生し得る。

【0071】

図５は、本明細書の一実施例に係る表示装置の拡大平面図である。図６は、図５のＶＩ－ＶＩ’に沿った断面図である。図７は、図５のＶＩＩ－ＶＩＩ’に沿った断面図である。図５は、一つのサブ画素ＳＰに対する拡大平面図である。図５においては、説明の便宜のために発光素子ＯＬＥＤの図示は省略している。図５乃至図７を参照すると、本明細書の一実施例に係る表示装置１００は、基板１１０、第１平坦化層ＰＮＬ１、第２平坦化層ＰＮＬ２、駆動トランジスタＤＴ、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及びストレージキャパシタＳＣ、第１スキャン配線ＳＬ１、第２スキャン配線ＳＬ２、データ配線ＤＬ、高電位電源配線ＶＤＤＬ及び発光信号配線ＥＭＬを含む。

【0072】

複数のサブ画素ＳＰは、赤色サブ画素、緑色サブ画素、青色サブ画素及び白色サブ画素を含むことができる。例えば、行方向に沿って赤色サブ画素、白色サブ画素、青色サブ画素及び緑色サブ画素が順次に配置され得るが、複数のサブ画素ＳＰの配置順序は、これに制限されない。

【0073】

複数のサブ画素ＳＰそれぞれには、駆動トランジスタＤＴ、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、ストレージキャパシタＳＣを含む駆動回路及び複数の高電位電源配線ＶＤＤＬ、複数のデータ配線ＤＬ、複数の高電位電源配線ＶＤＤＬ、複数の低電位電源配線及び複数の発光信号配線ＥＭＬ、第１スキャン配線ＳＬ１、第２スキャン配線ＳＬ２及びバンク等が配置され得る。

【0074】

図６及び図７を参照すると、基板１１０上にバッファ層１１１が配置される。バッファ層１１１は、基板１１０の外側から浸透した水分および／または酸素が拡散されることを防止できる。即ち、バッファ層１１１の厚さや積層構造を制御して表示装置１００の透湿特性を制御できる。バッファ層１１１は、無機物質からなり得、例えば、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単層や複層で構成され得るが、これに制限されるものではない。

【0075】

バッファ層１１１上で複数のサブ画素ＳＰそれぞれに駆動トランジスタＤＴ、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及びストレージキャパシタＳＣが配置される。

【0076】

駆動トランジスタＤＴは、アクティブ層ＡＣＴ、ゲート電極ＧＥ、ソース電極及びドレイン電極を含むことができる。

【0077】

バッファ層１１１上に駆動トランジスタＤＴのアクティブ層ＡＣＴが配置される。駆動トランジスタＤＴのアクティブ層ＡＣＴは、ポリシリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。例えば、アクティブ層ＡＣＴは、低温ポリシリコン（ＬＴＰＳ）を含むことができる。例えば、バッファ層１１１上に非晶質シリコン（ａ－Ｓｉ）物質を蒸着し、脱水素化工程及び結晶化工程を遂行する方式でポリシリコンが形成され、ポリシリコンをパターニングしてアクティブ層ＡＣＴが形成され得る。

【0078】

駆動トランジスタＤＴのアクティブ層ＡＣＴは、チャネル領域、ソース領域及びドレイン領域を含むことができる。ソース領域は、ソース電極と連結されたアクティブ層ＡＣＴの部分を意味し、ドレイン領域は、ドレイン電極と連結されたアクティブ層ＡＣＴの部分を意味する。例えば、ソース領域及びドレイン領域は、アクティブ層ＡＣＴのイオンドーピング（不純物ドーピング）により構成され得る。

【0079】

アクティブ層ＡＣＴ上に第１ゲート絶縁層１１２が配置される。第１ゲート絶縁層１１２は、ゲート電極ＧＥとアクティブ層ＡＣＴを絶縁させるための層であり、絶縁物質からなり得る。例えば、第１ゲート絶縁層１１２は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。第１ゲート絶縁層１１２には、駆動トランジスタＤＴのソース電極及びドレイン電極それぞれが駆動トランジスタＤＴのアクティブ層ＡＣＴのソース領域及びドレイン領域それぞれに連結されるためのコンタクトホールが形成され得る。

【0080】

第１ゲート絶縁層１１２上でアクティブ層ＡＣＴに重畳するようにゲート電極ＧＥが配置される。ゲート電極ＧＥは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0081】

第１ゲート絶縁層１１２上で駆動トランジスタＤＴと重畳するように第１キャパシタ電極ＳＣ１が配置され得る。図６に示されたように、第１キャパシタ電極ＳＣ１は、ゲート電極ＧＥと一体になされ得る。そこで、第１キャパシタ電極ＳＣ１は、ゲート電極ＧＥと同じ物質からなり得る。例えば、第１キャパシタ電極ＳＣ１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。第１キャパシタ電極ＳＣ１は、第２ノードＮ２と連結され得るが、これに制限されるものではない。

【0082】

第１ゲート絶縁層１１２上で第２スキャン配線ＳＬ２及び発光信号配線ＥＭＬが配置される。第２スキャン配線ＳＬ２及び発光信号配線ＥＭＬは、ゲート電極ＧＥと同じ物質からなり得る。例えば、第２スキャン配線ＳＬ２及び発光信号配線ＥＭＬは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0083】

第２スキャン配線ＳＬ２は、第２トランジスタＴ２のゲート電極と連結され得る。第２スキャン配線ＳＬ２は、第２トランジスタＴ２のゲート電極と一体になされ得るが、これに制限されるものではない。

【0084】

発光信号配線ＥＭＬは、第１トランジスタＴ１のゲート電極及び第４トランジスタＴ４のゲート電極と連結され得る。第１トランジスタＴ１のゲート電極及び第４トランジスタＴ４のゲート電極と一体になされ得るが、これに制限されるものではない。

【0085】

ゲート電極ＧＥ、第１キャパシタ電極ＳＣ１、第２スキャン配線ＳＬ２及び発光信号配線ＥＭＬ上で第１層間絶縁層１１３が配置される。第１層間絶縁層１１３は、絶縁性物質からなり得る。例えば、第１層間絶縁層１１３は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単層や複層で構成され得るが、これに制限されるものではない。第１層間絶縁層１１３には、駆動トランジスタＤＴのアクティブ層ＡＣＴのソース領域及びドレイン領域を露出させるためのコンタクトホールが形成され得る。

【0086】

第１層間絶縁層１１３上で第２キャパシタ電極ＳＣ２が配置される。第２キャパシタ電極ＳＣ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。第２キャパシタ電極ＳＣ２は、第１キャパシタ電極ＳＣ１と重畳するように配置され、駆動トランジスタＤＴ上で駆動トランジスタＤＴと重畳するように配置され得る。

【0087】

第１層間絶縁層１１３上で第１高電位電源配線ＶＤＤＬ１が配置される。第１高電位電源配線ＶＤＤＬ１は、図６に示された第２キャパシタ電極ＳＣ２と一体になされ得るが、これに制限されるものではない。第１高電位電源配線ＶＤＤＬ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0088】

第２キャパシタ電極ＳＣ２上に第２層間絶縁層１１４が配置される。第２層間絶縁層１１４は、絶縁性物質からなり得る。例えば、第２層間絶縁層１１４は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単層や複層で構成され得るが、これに制限されるものではない。第１層間絶縁層１１３には、駆動トランジスタＤＴのアクティブ層ＡＣＴのソース領域及びドレイン領域を露出させるためのコンタクトホールが形成され得る。

【0089】

図６及び図７に示していないが、第２層間絶縁層１１４上に追加バッファ層が配置され得る。追加バッファ層は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単層や複層で構成され得るが、これに制限されるものではない。第２層間絶縁層１１４上に第３トランジスタＴ３が配置される。第３トランジスタＴ３は、第３高電位電源配線ＶＤＤＬ３と重畳する領域に配置され得る。

【0090】

図６及び図７に示していないが、第２層間絶縁層１１４上に第３トランジスタＴ３のアクティブ層が配置され得る。第３トランジスタＴ３のアクティブ層は、駆動トランジスタＤＴのアクティブ層ＡＣＴの活性化及び水素化工程以後に配置され得る。第３トランジスタＴ３のアクティブ層は、酸化物半導体からなり得る。例えば、第３トランジスタＴ３のアクティブ層は、ＩＧＺＯ（ｉｎｄｉｕｍ－ｇａｌｌｉｕｍ－ｚｉｎｃ－ｏｘｉｄｅ）等のような多様な酸化物半導体からなり得るが、これに制限されるものではない。

【0091】

第３トランジスタＴ３のアクティブ層上に第２ゲート絶縁層１１５が配置され得る。第２ゲート絶縁層１１５は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。第２ゲート絶縁層１１５には、駆動トランジスタＤＴのソース電極及びドレイン電極それぞれが駆動トランジスタＤＴのアクティブ層ＡＣＴのソース領域及びドレイン領域それぞれに連結されるためのコンタクトホールが形成され得る。

【0092】

図６及び図７に示していないが、第２ゲート絶縁層１１５上に第３トランジスタＴ３のゲート電極が配置され得る。第３トランジスタＴ３のゲート電極は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0093】

図６及び図７に示していないが、第２ゲート絶縁層１１５上に第１スキャン配線ＳＬ１が配置され得る。第１スキャン配線ＳＬ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。第１スキャン配線ＳＬ１は、第３トランジスタＴ３のゲート電極と連結され得る。例えば、第１スキャン配線ＳＬ１は、第３トランジスタＴ３のゲート電極と一体になされ得るが、これに制限されるものではない。

【0094】

第３トランジスタＴ３のゲート電極及び第１スキャン配線ＳＬ１上に第３層間絶縁層１１６が配置され得る。第３層間絶縁層１１６は、絶縁性物質からなり得る。例えば、第３層間絶縁層１１６は、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単層や複層で構成され得るが、これに制限されるものではない。第３層間絶縁層１１６には、駆動トランジスタＤＴのアクティブ層ＡＣＴのソース領域及びドレイン領域を露出させるためのコンタクトホールが形成され得る。

【0095】

図６及び図７に示していないが、第３層間絶縁層１１６上に駆動トランジスタＤＴのソース電極及びドレイン電極が配置され得る。駆動トランジスタＤＴのソース電極は、第１ゲート絶縁層１１２、第１層間絶縁層１１３、第２層間絶縁層１１４、第２ゲート絶縁層１１５、及び第３層間絶縁層１１６に形成されたコンタクトホールを通してアクティブ層ＡＣＴと連結され得る。駆動トランジスタＤＴのソース電極及びドレイン電極は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0096】

一方、第３層間絶縁層１１６上に配置された駆動トランジスタＤＴのドレイン電極は、第３トランジスタＴ３のドレイン電極及び第４トランジスタＴ４のソース電極と連結され得る。そこで、駆動トランジスタＤＴのドレイン電極は、第３ノードＮ３と称され得る。

【0097】

第３層間絶縁層１１６上に第３トランジスタＴ３のドレイン電極と駆動トランジスタＤＴのゲート電極ＧＥが連結される第２ノードＮ２が配置され得る。第２ノードＮ２は、駆動トランジスタのゲート電極と連結され、駆動トランジスタＤＴのゲート電極ＧＥと同一電位が印加される導電層を指し得る。第２ノードＮ２は、駆動トランジスタＤＴのソース電極及びドレイン電極と同じ物質からなり得る。第２ノードＮ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0098】

第３層間絶縁層１１６上に第２高電位電源配線ＶＤＤＬ２が配置される。第２高電位電源配線ＶＤＤＬ２は、第１高電位電源配線ＶＤＤＬ１と第３高電位電源配線ＶＤＤＬ３を連結できる。第２高電位電源配線ＶＤＤＬ２は、駆動トランジスタＤＴのソース電極、ドレイン電極と同じ物質からなり得る。第２高電位電源配線ＶＤＤＬ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。また、図６を参照すると、第２高電位電源配線ＶＤＤＬ２は、第２キャパシタ電極ＳＣ２上でストレージキャパシタＳＣと重畳するように配置され得る。

【0099】

第３層間絶縁層１１６上にデータリンク配線ＤＬＬの第２部分ＤＬＬ２が配置され得る。データリンク配線ＤＬＬの第２部分ＤＬＬ２は、駆動トランジスタＤＴのソース電極、ドレイン電極と同じ物質からなり得る。第２部分ＤＬＬ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0100】

データリンク配線ＤＬＬの第２部分ＤＬＬ２は、基板１１０上でデータリンク配線ＤＬＬの第１部分ＤＬＬ１と交差するように配置され、データリンク配線ＤＬＬの第１部分ＤＬＬ１と電気的に連結され得る。

【0101】

駆動トランジスタＤＴのソース電極、ドレイン電極、第２高電位電源配線ＶＤＤＬ２、及び第２部分ＤＬＬ２上に第１平坦化層ＰＮＬ１が配置される。第１平坦化層ＰＮＬ１は、基板１１０の上部を平坦化する絶縁層である。第１平坦化層ＰＮＬ１は、有機物質からなり得、例えば、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）またはフォトアクリル（Ｐｈｏｔｏ Ａｃｒｙｌ）の単一層または複層で構成され得るが、これに制限されない。

【0102】

第１平坦化層ＰＮＬ１上にデータ配線ＤＬ、データリンク配線ＤＬＬの第１部分ＤＬＬ１及び第３高電位電源配線ＶＤＤＬ３が配置される。

【0103】

第１平坦化層ＰＮＬ１上にデータ配線ＤＬが配置される。データ配線ＤＬは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0104】

図５を参照すると、データ配線ＤＬは、列方向に延びて配置され、第２トランジスタＴ２のソース電極と連結されて、駆動トランジスタＤＴにデータ電圧を印加することができる。

【0105】

一方、図５乃至図７に示されたデータ配線ＤＬは、別途のリンク配線なしに駆動集積回路Ｄ－ＩＣで延びてサブ画素ＳＰと連結され得る。そこで、図５乃至図７に示されたデータ配線ＤＬは、第１データ配線ＤＬ１であってよい。

【0106】

第１平坦化層ＰＮＬ１上にデータリンク配線ＤＬＬの第１部分ＤＬＬ１が配置される。データリンク配線ＤＬＬの第１部分ＤＬＬ１は、データ配線ＤＬと同じ物質からなり得る。データリンク配線ＤＬＬの第１部分ＤＬＬ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0107】

図５を参照すると、第１部分ＤＬＬ１は、上でデータ配線ＤＬのように列方向に延びて配置され得る。このとき、図６を参照すると、第１部分ＤＬＬ１は、第１平坦化層ＰＮＬ１上でデータ配線ＤＬと第３高電位電源配線ＶＤＤＬ３との間に配置され得る。

【0108】

一方、複数のデータリンク配線ＤＬＬの第１部分ＤＬＬ１は、駆動トランジスタＤＴの上部で駆動トランジスタＤＴと重畳するように配置され得る。例えば、列方向に延びて配置される第１部分ＤＬＬ１は、同じ列に配置された複数の駆動トランジスタＤＴと重畳するように配置され得る。

【0109】

一方、第１部分ＤＬＬ１は、下部で重畳するように配置された複数の駆動トランジスタＤＴと絶縁された状態であり得る。また、第１部分ＤＬＬ１は、第１部分ＤＬＬ１と同じ列に配置された複数の駆動トランジスタＤＴと互いに異なるデータ信号を受け得る。例えば、第１部分ＤＬＬ１が第１列に配置された駆動トランジスタＤＴ上に配置される場合、第１列に配置された第１部分ＤＬＬ１は、第２部分ＤＬＬ２を通して第１列と異なる列に配置された駆動トランジスタＤＴにデータ信号を印加することができる。そこで、複数のデータリンク配線ＤＬＬのうち駆動トランジスタＤＴと重畳するように配置されたデータリンク配線ＤＬＬは、駆動トランジスタＤＴが配置されたサブ画素ＳＰと異なるサブ画素ＳＰにデータ信号を伝達できる。

【0110】

第１平坦化層ＰＮＬ１上に第３高電位電源配線ＶＤＤＬ３が配置される。第３高電位電源配線ＶＤＤＬ３は、データリンク配線ＤＬＬの第１部分ＤＬＬ１及びデータ配線ＤＬと同じ物質からなり得る。第３高電位電源配線ＶＤＤＬ３は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0111】

図５を参照すると、第３高電位電源配線ＶＤＤＬ３は、第１部分ＤＬＬ１及びデータ配線ＤＬのように列方向に延びて配置され得る。このとき、図５及び図６を参照すると、第３高電位電源配線ＶＤＤＬ３は、第３ノードＮ３と重畳するように配置され得る。

【0112】

図５及び図７を参照すると、第１平坦化層ＰＮＬ１上に遮蔽層１９０が配置される。遮蔽層１９０は、第３高電位電源配線ＶＤＤＬ３、データリンク配線ＤＬＬの第１部分ＤＬＬ１及びデータ配線ＤＬと同じ物質からなり得る。遮蔽層１９０は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

【0113】

図５を参照すると、遮蔽層１９０は、駆動トランジスタＤＴ上に配置される。例えば、遮蔽層１９０は、図５及び図７に示されたように、駆動トランジスタＤＴのゲート電極と同一電位を有する第２ノードＮ２と重畳するように配置される。

【0114】

図５及び図６を参照すると、遮蔽層１９０は、第３高電位電源配線ＶＤＤＬ３と電気的に連結され得る。遮蔽層１９０が第３高電位電源配線ＶＤＤＬ３と一体になされた場合、遮蔽層１９０は、図５に示されたように、高電位電源配線ＶＤＤＬから延びて第２ノードＮ２と重畳するように配置され得る。そこで、遮蔽層１９０には、高電位電源である定電圧が印加され得、遮蔽層１９０は、発光期間の間、複数のデータリンク配線ＤＬＬの電圧変化により第２ノードＮ２の電圧が変動することを減少させることができる。

【0115】

データ配線ＤＬ、データリンク配線ＤＬＬの第１部分ＤＬＬ１、第３高電位電源配線ＶＤＤＬ３及び遮蔽層１９０上に第２平坦化層ＰＮＬ２が配置される。第２平坦化層ＰＮＬ２は、基板１１０の上部を平坦化する絶縁層である。第２平坦化層ＰＮＬ２は、有機物質からなり得る。第２平坦化層ＰＮＬ２は、有機物質からなり得、例えば、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）またはフォトアクリル（Ｐｈｏｔｏ Ａｃｒｙｌ）の単一層または複層で構成され得るが、これに制限されない。

【0116】

一方、図面に示していないが、第２平坦化層ＰＮＬ２上にアノード、発光層及びカソードを含む発光素子ＯＬＥＤが配置され得る。発光素子ＯＬＥＤは、第４トランジスタＴ４のドレイン電極と連結されてデータ配線ＤＬに印加されるデータ信号によって発光できる。

【0117】

非表示領域ＮＡに配置される駆動回路及び外部回路と表示領域ＡＡに配置された複数のサブ画素ＳＰとの連結のためのリンク配線が非表示領域ＮＡに配置された表示装置が使用された。例えば、駆動回路及び外部回路が基板１１０の背面にベンディングされる場合、ベンディング領域ＢＡ及びベンディング領域ＢＡと表示領域ＡＡとの間に配置される非表示領域ＮＡに複数のリンク配線を配置した。ただし、基板１１０の外郭部に配置されるデータ配線ＤＬと駆動集積回路Ｄ－ＩＣを連結するために非表示領域ＮＡで斜線に配置されるリンク配線の場合、応力に脆弱で破損される危険がある。そこで、複数のリンク配線は、ベンディング領域ＢＡと表示領域ＡＡとの間に配置される非表示領域ＮＡに配置された。そこで、リンク配線が非表示領域ＮＡに配置されることで表示装置１００のベゼル領域縮小が制限された。

【0118】

そこで、表示装置１００のベゼル領域を縮小するためにリンク配線を表示装置１００の表示領域ＡＡの内部に配置した。例えば、駆動集積回路Ｄ－ＩＣで直線形態に延びて複数のサブ画素ＳＰと連結される第１データ配線ＤＬ１、及び駆動集積回路Ｄ－ＩＣで直線形態に延びて、複数のデータリンク配線ＤＬＬで複数のサブ画素ＳＰと連結される第２データ配線ＤＬ２を表示領域ＡＡに配置した。そこで、データリンク配線ＤＬＬを表示領域ＡＡに配置することで表示装置１００のベゼル領域が縮小された。ただし、列方向に配置されたサブ画素ＳＰ上に他のサブ画素ＳＰにデータ電圧Ｖｄａｔａを伝達するデータリンク配線ＤＬＬが配置されることで、サブ画素ＳＰに配置された駆動トランジスタＤＴと駆動トランジスタＤＴと重畳して配置されたデータリンク配線ＤＬＬとの間に寄生キャパシタンスが発生する問題が発生した。例えば、駆動トランジスタＤＴと重畳して配置されたデータリンク配線ＤＬＬには、駆動トランジスタＤＴと連結されたデータ配線ＤＬと異なるデータ信号が印加され得る。そこで、駆動トランジスタＤＴの上部に第２ノードＮ２と異なる時点で変動する信号が印加されるデータリンク配線ＤＬＬが配置されることで、第２ノードＮ２に寄生キャパシタンスが形成され得る。そこで、データリンク配線ＤＬＬと第２ノードＮ２間の寄生キャパシタンスにより、駆動トランジスタＤＴのゲート電極とソース電極間の電圧が変動して輝度差が発生し、画面に斑が生じる問題が発生し得る。

【0119】

そこで、本明細書の一実施例に係る表示装置１００においては、第２ノードＮ２上に高電位電源配線ＶＤＤＬを配置して第２ノードＮ２とデータリンク配線ＤＬＬとの間に発生する寄生キャパシタンスを低減させることができる。具体的に、第２ノードＮ２と隣接して配置された配線のうち定電圧が印加される高電位電源配線ＶＤＤＬを延ばして第２ノードＮ２と重畳するように配置する。そこで、第２ノードＮ２と第２ノードＮ２と隣接して配置されたデータリンク配線ＤＬＬとの間に発生する寄生キャパシタンスが最小化され得、駆動トランジスタＤＴのゲート電極とソース電極間の電圧Ｖｇｓが変動することを低減できる。従って、本明細書の一実施例に係る表示装置１００においては、第２ノードＮ２の変動による輝度差を低減して画面に斑が生じる問題を低減できる。

【0120】

本明細書の実施例に係る表示装置は、下記のように説明され得る。

【0121】

本明細書の一実施例に係る表示装置は、複数のサブ画素を含む表示領域及び非表示領域を含む基板、複数のサブ画素に配置された複数の発光素子、表示領域に配置される複数のデータ配線、表示領域に配置され、複数のデータ配線にデータ電圧を伝達する複数のデータリンク配線、複数のサブ画素に配置された駆動トランジスタ及び駆動トランジスタの上部に配置される遮蔽層を含み、遮蔽層は、駆動トランジスタのゲート電極と同一電位を有する部分と重畳するように配置される。

【0122】

本明細書の他の特徴によれば、複数のデータリンク配線は、駆動トランジスタと重畳し得る。

【0123】

本明細書のまた他の特徴によれば、複数のデータリンク配線は、駆動トランジスタの上部に配置され得る。

【0124】

本明細書のまた他の特徴によれば、複数のデータリンク配線のうち駆動トランジスタと重畳するように配置されたデータリンク配線は、駆動トランジスタが配置されたサブ画素と異なるサブ画素にデータ信号を伝達できる。

【0125】

本明細書のまた他の特徴によれば、遮蔽層は、複数のデータリンク配線と同一層上に配置され得る。

【0126】

本明細書のまた他の特徴によれば、遮蔽層には、定電圧が印加され得る。

【0127】

本明細書のまた他の特徴によれば、遮蔽層には、高電位電源が印加され得る。

【0128】

本明細書のまた他の特徴によれば、装置は、複数のサブ画素に配置される複数の画素回路は、高電位電源配線と連結されたソース電極及び発光信号配線と連結されたゲート電極を含む第１トランジスタ、高電位電源配線と連結されたキャパシタ、データ配線と連結されたソース電極、第１トランジスタと連結されたドレイン電極及び第２スキャン配線と連結されたゲート電極を含む第２トランジスタ、第１トランジスタ及び第２トランジスタと第１ノードで連結されたソース電極を有し、キャパシタと連結されたゲート電極を含む駆動トランジスタ、駆動トランジスタのゲート電極及びキャパシタと第２ノードで連結されたソース電極、駆動トランジスタのドレイン電極と連結されたドレイン電極及び第２スキャン配線と連結されたゲート電極を含む第３トランジスタ、及び駆動トランジスタのドレイン電極及び第３トランジスタのドレイン電極と連結されたソース電極、発光素子と連結されたドレイン電極及び発光信号配線と連結されたゲート電極を有する第４トランジスタを含むことができる。

【0129】

本明細書のまた他の特徴によれば、遮蔽層は、第２ノードと重畳するように配置され得る。

【0130】

本明細書のまた他の特徴によれば、遮蔽層は、発光期間の間、複数のデータリンク配線が電圧変化により第２ノードの電圧が変動することを減少させるように高電位電源配線と連結され得る。

【0131】

以上、添付の図面を参照して、本明細書の実施例をさらに詳細に説明したが、本明細書は、必ずしもこのような実施例に限定されるものではなく、本明細書の技術思想を外れない範囲内で多様に変形実施され得る。従って、本明細書に開示された実施例は、本明細書の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本明細書の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。本明細書の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本明細書の権利範囲に含まれるものと解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】