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特許7565622低消費動作モードを有するディスプレイスクリーンを備えたデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-03
(45)【発行日】2024-10-11
(54)【発明の名称】低消費動作モードを有するディスプレイスクリーンを備えたデバイス
(51)【国際特許分類】
G09G 3/32 20160101AFI20241004BHJP
G09G 3/20 20060101ALI20241004BHJP
H01L 33/00 20100101ALI20241004BHJP
【ＦＩ】
G09G3/32 A
G09G3/20 611A
G09G3/20 611B
G09G3/20 621D
G09G3/20 621K
G09G3/20 622D
G09G3/20 622E
G09G3/20 623D
G09G3/20 623H
G09G3/20 631V
H01L33/00 L
【請求項の数】
10
(21)【出願番号】P 2022535774
(86)(22)【出願日】2020-12-02
(65)【公表番号】
(43)【公表日】2023-02-13
(86)【国際出願番号】 EP2020084209
(87)【国際公開番号】W WO2021115860
(87)【国際公開日】2021-06-17
【審査請求日】2023-09-28
(31)【優先権主張番号】1914283
(32)【優先日】2019-12-12
(33)【優先権主張国・地域又は機関】FR
(73)【特許権者】
【識別番号】515113307
【氏名又は名称】アルディア
(74)【代理人】
【識別番号】100114557
【弁理士】
【氏名又は名称】河野 英仁
(74)【代理人】
【識別番号】100078868
【弁理士】
【氏名又は名称】河野 登夫
(72)【発明者】
【氏名】メルシェ，フレデリック
(72)【発明者】
【氏名】シャルボニエ，マチュー
【審査官】川俣 郁子
(56)【参考文献】
【文献】特開２００２－３５１３８４（ＪＰ，Ａ）
【文献】特開２００３－３１６３１５（ＪＰ，Ａ）
【文献】特開平１０－１８７１０６（ＪＰ，Ａ）
【文献】特開２００５－３０９３０４（ＪＰ，Ａ）
【文献】特開平０２－０３４８９４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３２９０３３（ＵＳ，Ａ１）
【文献】韓国公開特許第１０－２０１８－０１２２５２５（ＫＲ，Ａ）
【文献】特開２００１－０９２４３３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ１／１３３
Ｇ０９Ｇ３／００－３／０８
３／１２－３／２６
３／３０－３／３８
Ｈ０１Ｌ３３／００
３３／４８－３３／６４
(57)【特許請求の範囲】
【請求項1】
ディスプレイスクリーンを備えているデバイスであって、前記ディスプレイスクリーンは、第１行及び第１列を夫々含む行及び列に配置された表示画素を有しており、
前記デバイスは、
第１のモードで第１行及び第１列での第１の画像の表示を開始して、第２のモードで前記第１行とは異なる行の１つ及び／又は前記第１列とは異なる列の１つでの第２の画像の表示を開始するように構成されているディスプレイスクリーン制御回路と、
第１のビットを含む第１のバイナリメッセージが記憶される第１のメモリと
を更に備えており、
前記第１のビットは、前記ディスプレイスクリーンの列の１つに夫々に関連付けられており、前記第１のビットの１つが第１の状態であり、他の第１のビットは夫々第２の状態である、デバイス。
【請求項2】
第１のメモリセルを含む一連のメモリセルを有するシフトレジスタと、、前記第１のモードでは、前記第１の画像に関連する第１の画像データを前記第１のメモリセルに連続して送出し、前記第２のモードでは、前記第２の画像に関連する第２の画像データを、前記第１のメモリセル以外の前記メモリセルの１つに連続して送出するように構成されているデータ送出回路と
を更に備えている、請求項１に記載のデバイス。
【請求項3】
第２のビットを含む第２のバイナリメッセージが記憶される第２のメモリを更に備えており、前記第２のビットは、前記ディスプレイスクリーンの行の１つに夫々に関連付けられており、前記第２のビットの１つが第３の状態であり、他の第２のビットは夫々第４の状態である、請求項１又は２に記載のデバイス。
【請求項4】
前記第２の画像は画像画素を有し、前記画像画素の数は前記ディスプレイスクリーンの表示画素の数より小さい、請求項１～３のいずれか１つに記載のデバイス。
【請求項5】
前記表示画素は、発光ダイオードを含む表示回路と、発光ダイオード制御回路とを夫々有している、請求項１～４のいずれか１つに記載のデバイス。
【請求項6】
各表示画素の前記発光ダイオード制御回路は、デジタル信号又はアナログ信号を受信するように構成されている、請求項５に記載のデバイス。
【請求項7】
前記ディスプレイスクリーン制御回路は、前記第２のモードで、前記第２の画像の表示が開始する行とは異なる行の１つでの第３の画像の表示を開始するように構成されている、請求項１～６のいずれか１つに記載のデバイス。
【請求項8】
第１行及び第１列を夫々含む行及び列に配置された表示画素を有するディスプレイスクリーンと、第１のビットを含む第１のバイナリメッセージが記憶される第１のメモリとを備えているデバイスを用いて、前記ディスプレイスクリーンを制御するための方法であって、－ 第１のモードで、前記第１行及び前記第１列での第１の画像の表示を開始するステップ、並びに、
－ 第２のモードで、前記第１行とは異なる行の１つ及び／又は前記第１列とは異なる列の１つでの第２の画像の表示を開始するステップ
を有し、
前記第１のビットは、前記ディスプレイスクリーンの列の１つに夫々に関連付けられており、前記第１のビットの１つが第１の状態であり、他の第１のビットは夫々第２の状態である、方法。
【請求項9】
第１のメモリセルを含む一連のメモリセルを有するシフトレジスタに対して、前記第１のモードで、前記第１の画像に関連する第１の画像データを前記第１のメモリセルに連続して送出し、前記第２のモードで、前記第２の画像に関連する第２の画像データを、前記第１のメモリセル以外の前記メモリセルの１つに連続して送出する、請求項８に記載の方法。
【請求項10】
前記第２のモードで、前記第２の画像の表示が開始する行とは異なる行の１つでの第３の画像の表示を開始する、請求項８又は９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ディスプレイスクリーン、特に低電力動作モードを有するディスプレイスクリーンを備えたデバイスに関する。
【背景技術】
【0002】
ある用途では、ディスプレイスクリーンを備えたデバイスの電力消費量を削減することが重要である。これは、セルの電池から電力が供給される少なくとも１つのディスプレイスクリーンを備えたスタンドアロンのバーチャルリアリティヘッドセットの場合であり得る。
【発明の概要】
【発明が解決しようとする課題】
【0003】
画像がディスプレイスクリーンに表示されないディスプレイスクリーンの低電力モードとも称される低電力動作モードを設けることが知られている。しかしながら、低電力モードでも、幾つかのデータ、例えばデータ又は時間がディスプレイスクリーンに表示されたままであることが望ましい場合がある。低電力モードでの画像表示中に電力が供給されるディスプレイスクリーンの表示画素の数が減少するように、低電力モードで表示される映像は、一般にディスプレイスクリーンのサイズに対して小さい寸法を有するため、低電力モードでの電力消費量を制限することが可能である。しかしながら、大きさが小さい画像が表示される場合、低電力モードでの電力消費量を更に削減することが望ましい。
【0004】
従って、実施形態の目的は、前述したデバイスの不利点の内の少なくとも一部を克服する、低電力モードを有するディスプレイスクリーンを備えたデバイスを提供することである。
【0005】
実施形態の別の目的によれば、デバイスの低電力モードでの電力消費量を削減する。
【0006】
実施形態の別の目的によれば、大きさが減少した映像を低電力モードでディスプレイスクリーンに表示する。
【課題を解決するための手段】
【0007】
実施形態は、ディスプレイスクリーンを備えているデバイスであって、前記ディスプレイスクリーンは、第１行及び第１列を夫々含む行及び列に配置された表示画素を有しており、前記デバイスは、第１のモードで第１行及び第１列での第１の画像の表示を開始して、第２のモードで前記第１行とは異なる行の１つ及び／又は前記第１列とは異なる列の１つでの第２の画像の表示を開始するように構成されているディスプレイスクリーン制御回路を更に備えている、デバイスを提供する。
【0008】
実施形態によれば、前記デバイスは、第１のメモリセルを含む一連のメモリセルを有するシフトレジスタと、前記第１のモードでは、前記第１の画像に関連する第１の画像データを前記第１のメモリセルに連続して送出し、前記第２のモードでは、前記第２の画像に関連する第２の画像データを、前記第１のメモリセル以外の前記メモリセルの１つに連続して送出するように構成されているデータ送出回路とを更に備えている。
【0009】
実施形態によれば、前記デバイスは、第１のビットを含む第１のバイナリメッセージが記憶されている第１のメモリを更に備えており、前記第１のビットは、前記ディスプレイスクリーンの列の１つに夫々に関連付けられており、前記第１のビットの１つが第１の状態であり、他の第１のビットは夫々第２の状態である。
【0010】
実施形態によれば、前記デバイスは、第２のビットを含む第２のバイナリメッセージが記憶されている第２のメモリを更に備えており、前記第２のビットは、前記ディスプレイスクリーンの行の１つに夫々に関連付けられており、前記第２のビットの１つが第３の状態であり、他の第２のビットは夫々第４の状態である。
【0011】
実施形態によれば、前記第２の画像は画像画素を有し、前記画像画素の数は前記ディスプレイスクリーンの表示画素の数より小さい。
【0012】
実施形態によれば、前記表示画素は、発光ダイオードを含む表示回路と、発光ダイオード制御回路とを夫々有している。
【0013】
実施形態によれば、各表示画素の前記発光ダイオード制御回路は、デジタル信号又はアナログ信号を受信するように構成されている。
【0014】
実施形態によれば、前記ディスプレイスクリーン制御回路は、前記第２のモードで、前記第２の画像の表示が開始する行とは異なる行の１つでの第３の画像の表示を開始するように構成されている。
【0015】
実施形態は、第１行及び第１列を夫々含む行及び列に配置された表示画素を有するディスプレイスクリーンを制御するための方法であって、
－ 第１のモードで、前記第１行及び前記第１列での第１の画像の表示を開始するステップ、並びに、
－ 第２のモードで、前記第１行とは異なる行の１つ及び／又は前記第１列とは異なる列の１つでの第２の画像の表示を開始するステップ
を有する、方法を更に提供する。
－ 第１のモードで、前記第１行及び前記第１列での第１の画像の表示を開始するステップ、並びに、
－ 第２のモードで、前記第１行とは異なる行の１つ及び／又は前記第１列とは異なる列の１つでの第２の画像の表示を開始するステップ
を有する、方法を更に提供する。
【0016】
実施形態によれば、前記方法では、第１のメモリセルを含む一連のメモリセルを有するシフトレジスタに対して、前記第１のモードで、前記第１の画像に関連する第１の画像データを前記第１のメモリセルに連続して送出し、前記第２のモードで、前記第２の画像に関連する第２の画像データを、前記第１のメモリセル以外の前記メモリセルの１つに連続して送出する。
【0017】
実施形態によれば、前記方法では、前記第２のモードで、前記第２の画像の表示が開始する行とは異なる行の１つでの第３の画像の表示を開始する。
【図面の簡単な説明】
【0018】
前述及び他の特徴及び利点は、添付図面を参照して本発明を限定するものではない実例として与えられる以下の特定の実施形態に詳細に記載されている。
【0019】
【図1A】ディスプレイスクリーンに画像を表示する表示方法のステップを示す図である。
【図1B】表示方法の別のステップを示す図である。
【図1C】表示方法の別のステップを示す図である。
【図1D】表示方法の別のステップを示す図である。
【図2】ディスプレイスクリーンの表示画素の実施形態を示す図である。
【図3】大きさが減少した画像をディスプレイスクリーンに表示する原理を示す図である。
【図4】低電力モードを有するディスプレイスクリーンを備えたデバイスの実施形態を部分的且つ概略的に示す図である。
【図7】低電力モードでディスプレイスクリーンに少なくとも２つの画像を表示するための回路の実施形態を部分的且つ概略的に示す図である。
【発明を実施するための形態】
【0020】
同様の特徴が、様々な図で同様の参照符号によって示されている。特に、様々な実施形態に共通する構造的特徴及び／又は機能的特徴は同一の参照符号を有してもよく、同一の構造特性、寸法特性及び材料特性を有してもよい。明瞭化のために、本明細書に記載されている実施形態の理解に有用なステップ及び要素のみが示されて詳細に記載されている。
【0021】
特に示されていない場合、共に接続された２つの要素を参照するとき、これは、導体以外のいかなる中間要素も無しの直接接続を表し、共に連結された２つの要素を参照するとき、これは、これら２つの要素が接続され得るか、又は一若しくは複数の他の要素を介して連結され得ることを表す。更に、「０」と示される第１の一定の状態、例えば低状態と「１」と示される第２の一定の状態、例えば高状態との間で交互に生じる信号が、「二値信号」と称される。同じ電子回路の異なる二値信号の高状態及び低状態は異なってもよい。実際、二値信号は、高状態又は低状態で完全に一定でなくてもよい電圧又は電流に対応してもよい。
【0022】
以下の開示では、特に指定されていない場合、「前」、「後ろ」、「最上部」、「底部」、「左」、「右」などの絶対位置、若しくは「上方」、「下方」、「上側」、「下側」などの相対位置を限定する文言、又は「水平」、「垂直」などの向きを限定する文言を参照するとき、この文言は図面の向きを指す。特に指定されていない場合、「約」、「略」、「実質的に」及び「程度」という表現は、該当する値の１０％以内、好ましくは５％以内を意味する。
【0023】
画像の画素は、ディスプレイスクリーンによって表示される画像の単位素子に相当する。ディスプレイスクリーンがカラー画像のディスプレイスクリーンである場合、ディスプレイスクリーンは、各画像画素を表示するために、実質的に単一色（例えば赤色、緑色又は青色）の光放射線を夫々放射する表示サブ画素とも称される少なくとも３つの発光素子及び／又は光強度調整素子を一般に備えている。３つの表示サブ画素によって放射される放射線を重ね合わせることにより、表示画像の画素に対応する色付けの感覚が観察者に与えられる。この場合、画像の画素を表示するために使用される３つの表示サブ画素によって形成される集合体がディスプレイスクリーンの表示画素と称される。
【0024】
映像をディスプレイスクリーンに表示する際に、フレームとも称される連続する画像を、一般に50Hz～240 Hzの範囲内のリフレッシュレートとも称される表示周波数でディスプレイスクリーンに表示する。
【0025】
図１Ａ～図１Ｄは、表示デバイス5 のディスプレイスクリーン10にフレームを表示する方法の連続的なステップを示す。ディスプレイスクリーン10は、Ｍ行及びＮ列に配置された表示画素Pixi,jのアレイを備えており、ｉは１～Ｍの範囲内の整数であり、ｊは１～Ｎの範囲内の整数である。例として、Ｍは１～2,000 の範囲内の整数であり、Ｎは１～4,000 の範囲内の整数である。例として、図１Ａ～図１Ｄでは、Ｍは５であり、Ｎは12である。
【0026】
表示デバイス5 は、少なくとも１つの行電極WLi によって各行の表示画素Pixi,jに連結されている選択回路SEL を更に備えている。ｉは１～Ｍの範囲内である。表示デバイス5 は、各列電極BLjの表示画素Pixi,jに連結されているデータ回路COL を更に備えている。ｊは１～Ｎの範囲内である。データ回路COL は、Ｎ個のメモリセル22j（ｊは１～Ｎの範囲内である）を有するシフトレジスタ20と、Ｎ個のメモリセル32j（ｊは１～Ｎの範囲内である）を有するバッファメモリ30とを有している。
【0027】
データ回路COL は、表示する画像画素に関連する情報を含むデジタル画像信号DATAを受信する。各メモリセル22j及び各メモリセル32jは、１つの表示画素に関連する情報を含むデジタル画像信号を記憶してもよい。選択回路SEL 及びデータ回路COL は、同期信号SYNC、例えば二値信号を受信する。第１の同期信号は、画像画素毎に、この画像画素に関連するデジタル画像信号DATAの送信の終了を示してもよい。第２の同期信号は、表示するフレームの行毎に、この行に関連するデジタル画像信号DATAの送信の終了を示してもよい。第３の同期信号は、表示するフレーム毎に、このフレームに関連するデジタル画像信号DATAの送信の終了を示してもよい。
【0028】
図２は、発光ダイオードLED を有する表示回路DISPと、行電極WLi及び列電極BLjに連結されている制御回路COM とを有する表示画素Pixi,jの実施形態を示す。制御回路COM は、行電極WLiから起動信号を受信すると、列電極BLjから受信したデジタル又はアナログの画像信号から表示回路DISPの発光ダイオードLED を制御するように構成されている。ディスプレイスクリーン10及び表示画素Pixi,jは、国際公開第2019／016481号パンフレット又は国際公開第2019／016482号パンフレットに記載されている構造を有してもよい。
【0029】
図１Ａ～図１Ｄを再度参照すると、ディスプレイスクリーン10の第１行に表示される画像画素に関連するデジタル画像信号DATAが、第１のメモリセル221によってシフトレジスタ20に連続して供給され、新たな画像画素に関連するデジタル画像信号をメモリセル221に送出すると、メモリセル22jに記憶されているデジタル画像信号を次のメモリセル22j+1 に移す。
【0030】
図１Ａは、シフトレジスタ20の第１のメモリセル221に記憶された画像画素に関連するデジタル画像信号を概略的に示す。図１Ｂでは、ディスプレイスクリーン10の第１行に表示される表示画素に関連する全てのデジタル画像信号がシフトレジスタ20に連続して送出されており、シフトレジスタ20の各メモリセル22jに記憶されているデジタル画像信号は、バッファメモリ30のメモリセル32jにロードされている。更に、第１行の表示画素Pix1,j（ｊは１～Ｎの範囲内である）は、選択回路SEL によって起動している。
【0031】
図１Ｃは、バッファメモリ30に記憶されて表示画素Pix1,jに列電極BL1～列電極BLNによってデジタル形式又はアナログ形式で伝送されたデジタル画像画素に相当する画像画素を表示する第１行の表示画素Pix1,j（ｊは１～Ｎの範囲内である）を示す。表示画素Pix1,jは、選択回路SEL によって再度選択されない限り、表示画素が受信するデジタル信号に関連する表示画素の表示を継続することが好ましい。同時的に、ディスプレイスクリーン10の第２行に表示される表示画素に関連するデジタル画像信号が、シフトレジスタ20に連続して送出される。
【0032】
図１Ｄでは、ディスプレイスクリーン10の第２行に表示される表示画素に関連する全てのデジタル画像信号がシフトレジスタ20に連続して送出されており、シフトレジスタ20に記憶されているデジタル画像信号はバッファメモリ30にロードされている。その後、第２行の表示画素Pix2,j（ｊは１～Ｎの範囲内である）は、選択回路SEL によって選択される。前述したステップが、ディスプレイスクリーン10のＭ番目の行まで繰り返される。次に、選択回路SEL は、フレームの終わりを示す同期信号SYNCを受信し、その後、次のフレームを表示するためにディスプレイスクリーン10の第１行を再度選択する。
【0033】
図３は、以下に縮小画像IMと称される、大きさが減少した画像IMをディスプレイスクリーン10に低電力モードで表示する方法の実施形態を示す。画像IMの画像画素の数がディスプレイスクリーン10の表示画素の数より小さいため、画像IMは縮小と称される。より具体的には、画像IMの画像画素の行の数は、ディスプレイスクリーン10の行の数Ｍより小さい、及び／又は、画像IMの画像画素の列の数は、ディスプレイスクリーン10の列の数Ｎより小さい。実施形態によれば、選択回路SEL は、ディスプレイスクリーン10の第１行以外の、図３の矢印F1で示されている数Ｋの行で縮小画像IMの表示を開始するように制御される、及び／又は、データ回路COL は、ディスプレイスクリーン10の第１列とは異なる、図３の矢印F2で示されている数Ｌの列からデジタル画像信号を送るだけである。このため、低電力モードで画像を表示するために起動するディスプレイスクリーンの表示画素の数を減らし得ることが有利である。
【0034】
図４は、表示画素Pixi,jに送出される画像信号がデジタル信号である場合における低電力モードを有する表示デバイス40の実施形態を部分的且つ概略的に示し、図５は、表示画素Pixi,jに送出される画像信号がアナログ信号である場合における低電力モードを有する表示デバイス40の変形例を部分的且つ概略的に示す。
【0035】
表示デバイス40は、図１Ａに示されている表示デバイス5 の全ての要素を備えている。表示画素Pixi,jに送出される画像信号がデジタル信号である場合（図４）、バッファメモリ30の各メモリセル32j（ｊは１～Ｎの範囲内である）は列電極BLjに直接連結されてもよい。表示画素Pixi,jに送出される画像信号がアナログ信号である場合（図５）、バッファメモリ30の各メモリセル32j（ｊは１～Ｎの範囲内である）は、デジタル／アナログ変換器41j(DAC) を介して列電極BLj に連結されてもよい。
【0036】
表示デバイス40は、レジスタとも称されるメモリ42と、入力としてデジタル画像信号DATAを受信して、メモリ42に記憶された信号に応じてシフトレジスタ20のメモリセル221～メモリセル22Nの１つにデジタル画像信号DATAを送出するルート指定回路44とを更に備えている。実施形態によれば、メモリ42はＮ個のビットB1～ビットBNを有し、メモリ42のシングルビットBjは「１」であり、メモリ42の他の全てのビットは「０」であり、デジタル画像信号DATAが送出されるメモリセル22jのランクｊは、「１」であるメモリ42のビットBjと同じである。表示デバイス40は、縮小画像IMが表示されるディスプレイスクリーン10の第１列を表す信号SCOLを受信するように構成されて、信号SCOLを表す信号をメモリ42に記憶するように構成されているモジュール46を更に備えている。
【0037】
実施形態によれば、ルート指定回路44はＮ個のスイッチSW1 ～スイッチSWN を有している。各スイッチSWj （ｊは１～Ｎの範囲内である）は、デジタル画像信号DATAを受信する入力ノードINをスイッチSWjの端子に連結し、スイッチSWjの他の端子はメモリセル22jに連結されている。各スイッチSWj（ｊは１～Ｎの範囲内である）は、メモリ42に記憶されているビットBjから送出される制御信号ENjによって制御される。実施形態によれば、ビットBjが「１」であるとき、信号ENj はスイッチSWjのオンを制御し、ビットBjが「０」であるとき、信号ENj はスイッチSWjのオフを制御する。スイッチSW1～スイッチSWN の１つがオンであるように、ビットB1～ビットBNの１つが「１」である。図４では、ルート指定回路44は、Ｎ個のスイッチSW1～スイッチSWN で示されている。しかしながら、ルート指定回路44はＮ個未満のスイッチを有してもよい。変形例として、ルート指定回路44は、デジタル画像信号DATAをメモリセル22j の１つのみに送出するように構成されている。ｊは１～Ｑの範囲内であり、ＱはＮより小さい整数である。
【0038】
別の実施形態によれば、メモリ42は、Ｎが２の累乗の数nbits より小さいようなビット数nbits 、例えば16ビットを有し、デジタル画像信号DATAが送出されるメモリセル22jのランクｊはメモリ42に記憶される。その後、スイッチSWjがオンであり、ルート指定回路44の他の全てのスイッチがオフであるように、制御信号ENj（ｊは１～Ｎの範囲内である）は、メモリ42に記憶されたデータに基づき、不図示の論理回路によって送出される。
【0039】
表示デバイス40は、レジスタとも称されるメモリ48を更に備えており、選択回路SEL は、新たなフレームの第１行を表示するために、メモリ48に記憶されている信号に応じてディスプレイスクリーン10の行を最初に選択するように構成されている。実施形態によれば、メモリ48はＭ個のビットB'1～ビットB'Mを有し、メモリ48のシングルビットB'iは「１」であり、メモリ48の他の全てのビットは「０」であり、最初に選択された行のランクｉは、「１」であるメモリ48のビットB'iの指標と同一である。メモリ42と同様に、別の実施形態では、メモリ48は、最初に選択された行のランクｉを含む。選択回路SEL は、選択されるディスプレイスクリーン10の第１行SROWを示す信号を受信するように構成されて、信号SROWに適合されたメッセージをメモリ48に記憶するように構成されているモジュール50を有している。
【0040】
表示される各フレームが、ディスプレイスクリーン10と同一の大きさ、すなわち、ディスプレイスクリーン10の表示画素の行数と同一の画像画素の行数、及びディスプレイスクリーン10の表示画素の列数と同一の画像画素の列数を有する通常の動作モードでは、信号SROWは、新たなフレームの第１行を表示するために選択される行がディスプレイスクリーン10の第１行であることを示し、信号SCOLは、新たな各フレームが表示されるディスプレイスクリーン10の列がディスプレイスクリーン10の第１列であることを示す。
【0041】
表示される各フレームがディスプレイスクリーン10の大きさより小さい大きさを有する低電力モードでは、フレームの第１行を表示するために選択される、信号SROWによって表されるディスプレイスクリーン10の行は、ディスプレイスクリーン10の第１行とは異なってもよく、フレームが表示されるべき、信号SCOLによって表されるディスプレイスクリーン10の列は、ディスプレイスクリーン10の第１列とは異なってもよい。
【0042】
図６は、図４又は図５に示されているシフトレジスタ20、ルート指定回路44及びメモリ42の一部のより詳細な実施形態を部分的且つ概略的に示す。この実施形態では、各メモリセル22j（ｊは１～Ｎの範囲内である）はＤ型フリップフロップに相当し、図６には例として、３つのメモリセル22j-1 、メモリセル22j 及びメモリセル22j+1 が示されている。各フリップフロップ22j は、データ入力Ｄと、２つのセット入力Ｒ及びセット入力Ｓと、２つの相補出力（１つの相補出力Ｑが図示されている）とを有しており、クロック信号CLK によって同期する。メモリセル22jのＤ入力は、メモリセル22j-1 のＱ出力に連結されている。更に、各メモリセルBj （ｊは１～Ｎの範囲内である）はＤ型フリップフロップに相当し、図６には例として、３つのメモリセルBj-1、メモリセルBj及びメモリセルBj+1 が示されている。各フリップフロップBjは、データ入力Ｄと、２つのセット入力Ｒ及びセット入力Ｓと、２つの相補出力（１つの相補出力Ｑが図示されている）とを有しており、クロック信号CLK’ によって同期する。メモリセルBjのＤ入力は、メモリセルBj-1のＱ出力に連結されている。
【0043】
各メモリセル22j 及び各メモリセルBjの真理値表［表１］は以下の通りである。
【0044】
【表1】
【0045】
各スイッチSWj は、信号ENjによって制御されてもよく、信号ENjが「１」である場合、入力ノードINをフリップフロップのＤ入力に連結するように構成されている。信号ENjは、メモリセルBjのＱ出力によって送出される。リセット信号Reset が、各メモリセルBj（ｊは２～Ｎの範囲内である）のＲ入力、及び（図６に例としてメモリセルBj-1によって示されている）メモリセルB1のＳ入力に送出される。このため、リセットステップ中、画像の表示を、デフォルトでディスプレイスクリーンの第１列で開始することが可能になる。低電力モードで新たな各フレームが表示されるべきディスプレイスクリーン10の列の情報が、第１のメモリセルB1のＤ入力に連結されている入力LOADを介してメモリ42にロードされる。
【0046】
図５に関連して前述した実施形態では、メモリセル22j 及びメモリセルBjはＤ型フリップフロップによって形成されている。しかしながら、メモリセル22j及びメモリセルBjは、他の型のフリップフロップ又は論理ラッチで形成されてもよい。
【0047】
前述した実施形態では、低電力モードでは、１つの縮小画像がディスプレイスクリーン10に表示される。
【0048】
実施形態によれば、ディスプレイスクリーン10の大きさより小さい大きさを夫々有する２以上の縮小画像が、低電力モードでディスプレイスクリーン10に表示されてもよい。
【0049】
図７は、Ｐ個の縮小画像が低電力モードでディスプレイスクリーンに表示される場合における信号SROW及び信号SCOLを送出すための回路51の実施形態を示し、Ｐは２以上の整数であり、例えば２～10の範囲内である。回路51は、ｋ番目の縮小画像（ｋは１～Ｑの範囲内である）のために、縮小画像の行の整数Nbkを表すデータが記憶されているメモリ52を有している。メモリ52は、値Nbkの１つに等しい信号Nbを送る。回路51は、ｋ番目の縮小画像（ｋは１～Ｑの範囲内である）のために、縮小画像の第１行が表示されるべきディスプレイスクリーン10の第１行Lkを表すデータが記憶されているメモリ54を有している。メモリ54は、値Lkの１つに等しい信号SROWを送る。回路51は、ｋ番目の縮小画像（ｋは１～Ｑの範囲内である）のために、縮小画像の第１列が表示されるべきディスプレイスクリーン10の第１列Ckを表すデータが記憶されているメモリ56を有している。メモリ56は、値Ckの１つに等しい信号SCOLを送る。
【0050】
実施形態によれば、各メモリ52, 54, 56は信号Shift_enによって制御される。実施形態によれば、信号Shift_enは二値信号である。例として、信号Shift_enが変わらない場合、メモリ52, 54, 56によって送出される信号SROW, SCOL, Nbは変更されず、信号Shift_enが「０」から「１」に切り替わる場合、メモリ52, 54, 56によって送出される信号SROW, SCOL, Nbは変更される。例として、メモリ52が値Nbk（ｋはＱより小さい）と等しい信号Nbを送出する場合、信号Shift_enのパルスの受信の際にメモリ52は値Nbk+1と等しい信号Nbを送出してもよい。更に、メモリ54が値Lk（ｋはＱより小さい）と等しい信号SROWを送出する場合、信号Shift_enのパルスの受信の際にメモリ54は値Lk+1と等しい信号SROWを送出してもよい。更に、メモリ56が値Ck（ｋはＱより小さい）と等しい信号SCOLを送出する場合、信号Shift_enのパルスの受信の際にメモリ56は値Ck+1と等しい信号SCOLを送出してもよい。
【0051】
実施形態によれば、回路51は、信号CPT をインクリメントする計数器58と、信号CPT 及び信号Nbを受信して信号Shift_enを送出し、リセット信号resetnを計数器58に送出するモジュール60とを更に有している。計数器58は、計数器がフレームの終わりの同期信号SYNCを受信する毎に信号CPT をインクリメントする。実施形態によれば、モジュール60は、計数器の信号CPT をメモリ52によって供給される数Nbと比較するように構成されており、信号CPT が数Nbと等しい場合に信号Shift_enのパルスを発生させて、計数器58をリセットするように構成されている。このため、信号Nb、信号SROW及び信号SCOLは、新たな縮小画像が表示される毎に変更される。
【0052】
様々な実施形態及び変形例が記載されている。当業者は、これらの様々な実施形態及び変形例のある特徴を組み合わせることができると理解し、他の変形例が当業者に想起される。最後に、記載されている実施形態及び変形例の実際の実施は、上述した機能的な表示に基づく当業者の技能の範囲内である。
【0053】
本特許出願は、参照によって本明細書に組み込まれている仏国特許出願第19／14283 号明細書の優先権を主張している。
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】