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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-03
(45)【発行日】2024-10-11
(54)【発明の名称】時刻保持回路
(51)【国際特許分類】
H04L 7/00 20060101AFI20241004BHJP
【ＦＩ】
H04L7/00 990
【請求項の数】
3
(21)【出願番号】P 2021018643
(22)【出願日】2021-02-09
(65)【公開番号】P2022121763
(43)【公開日】2022-08-22
【審査請求日】2023-04-04
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】今野 拓
(72)【発明者】
【氏名】今村 剛
【審査官】竹内 亨
(56)【参考文献】
【文献】国際公開第２０１２／０３５６２９（ＷＯ，Ａ１）
【文献】特開２００５－３１１６９７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ７／００－７／１０
(57)【特許請求の範囲】
【請求項1】
時刻カウント値を有する時刻カウンタと、第１の値から第２の値の範囲で変化する制御カウント値を有しており、前記時刻カウント値がインクリメントされる毎に前記制御カウント値がインクリメントされ、前記制御カウント値が前記第２の値に到達した次のタイミングで、前記制御カウント値が前記第１の値にリセットされる制御カウンタと、
送信パケットが送信されたタイミングでの前記制御カウント値を第１の制御カウント値として保持する第１の保持回路と、
受信パケットが受信されたタイミングでの前記制御カウント値を第２の制御カウント値として保持する第２の保持回路と、
前記制御カウント値が前記第１の値にリセットされる１つ前のタイミングでの前記時刻カウント値を演算用時刻カウント値として保持する第３の保持回路と、
前記送信パケットが送信されたタイミングより後で前記制御カウント値が最初にリセットされるタイミングでの前記演算用時刻カウント値を第１の演算用時刻カウント値、
前記受信パケットが受信されたタイミングより後で前記制御カウント値が最初にリセットされるタイミングでの前記演算用時刻カウント値を第２の演算用時刻カウント値とし、
前記送信パケットの送信時刻として、前記第１の制御カウント値と前記第１の演算用時刻カウント値との和と、前記第２の値との差分を算出し、前記受信パケットの受信時刻として、前記第２の制御カウント値と前記第２の演算用時刻カウント値との和と、前記第２の値との差分を算出する演算回路と
を備えた時刻保持回路。
【請求項2】
前記第１の保持回路は、前記送信パケットが送信されたタイミングで第１のパルスを出力する第１のパルス出力回路から、前記第１のパルスが出力されたとき、前記制御カウンタが有している制御カウント値を第１の制御カウント値として保持し、
前記第２の保持回路は、
前記受信パケットが受信されたタイミングで第２のパルスを出力する第２のパルス出力回路から、前記第２のパルスが出力されたとき、前記制御カウンタが有している制御カウント値を第２の制御カウント値として保持することを特徴とする請求項１記載の時刻保持回路。
【請求項3】
前記制御カウンタの代わりに、ビット取出回路を備え、前記ビット取出回路は、前記時刻カウンタが有する時刻カウント値を表している複数のビットの中から、前記制御カウンタが有する制御カウント値として、１つ以上のビットを取り出し、取り出したビットが表す値を保持することを特徴とする請求項１記載の時刻保持回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、時刻保持回路に関するものである。
【背景技術】
【0002】
従来より、マスタ装置とネットワークを介して接続されているスレーブ装置が、マスタ装置との時刻同期を図る技術（以下「時刻同期技術」という）がある。
当該時刻同期技術では、スレーブ装置がパケットをマスタ装置に送信したとき、当該パケットが、スレーブ装置から送信されてからマスタ装置に到達までに要する時間である到達遅延時間が、スレーブ装置によって測定される。スレーブ装置は、マスタ装置のクロック周波数とスレーブ装置のクロック周波数との比と、当該到達遅延時間とを用いて、マスタ装置との時刻同期を実現する。
当該到達遅延時間については、スレーブ装置が、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４から求めることができる。時刻ｔ１は、スレーブ装置が第１のパケットをマスタ装置に送信したときのスレーブ装置内時刻である。時刻ｔ２は、マスタ装置が第１のパケットを受信したときのマスタ装置内時刻である。時刻ｔ３は、マスタ装置が、時刻ｔ２及び時刻ｔ３のそれぞれを含む第２のパケットをスレーブ装置に送信したときのマスタ装置内時刻である。時刻ｔ４は、スレーブ装置が第２のパケットを受信したときのスレーブ装置内時刻である。
当該時刻同期技術では、スレーブ装置がパケットをマスタ装置に送信したとき、当該パケットが、スレーブ装置から送信されてからマスタ装置に到達までに要する時間である到達遅延時間が、スレーブ装置によって測定される。スレーブ装置は、マスタ装置のクロック周波数とスレーブ装置のクロック周波数との比と、当該到達遅延時間とを用いて、マスタ装置との時刻同期を実現する。
当該到達遅延時間については、スレーブ装置が、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４から求めることができる。時刻ｔ１は、スレーブ装置が第１のパケットをマスタ装置に送信したときのスレーブ装置内時刻である。時刻ｔ２は、マスタ装置が第１のパケットを受信したときのマスタ装置内時刻である。時刻ｔ３は、マスタ装置が、時刻ｔ２及び時刻ｔ３のそれぞれを含む第２のパケットをスレーブ装置に送信したときのマスタ装置内時刻である。時刻ｔ４は、スレーブ装置が第２のパケットを受信したときのスレーブ装置内時刻である。
【0003】
ところで、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４の代わりに、送信時刻、送信カウント値、受信時刻及び受信カウント値を用いて、マスタ装置との時刻同期を図るスレーブ装置が特許文献１に開示されている。当該送信時刻は、マスタ装置がＳｙｎｃフレームを送信するタイミングでの時刻であり、当該送信カウント値は、マスタ装置が有するスレーブカウンタのカウント値である。当該受信時刻は、スレーブ装置がＳｙｎｃフレームを受信した時刻であり、当該受信カウント値は、スレーブ装置が有するスレーブカウンタのカウント値である。
【先行技術文献】
【特許文献】
【0004】
【文献】国際公開第２０１９／００３３２０号
【発明の概要】
【発明が解決しようとする課題】
【0005】
スレーブ装置内時刻及びマスタ装置内時刻のそれぞれは、一般的に、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度の時刻カウント値で表される。したがって、従来のスレーブ装置は、マスタ装置との時刻同期に用いる到達遅延時間を算出するために、１００ビット程度の時刻カウント値で表される、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４を保持することが可能な記憶領域を確保する必要があるという課題があった。
特許文献１に開示されているスレーブ装置においても、１００ビット程度の時刻カウント値で表される、送信カウント値及び受信カウント値を保持することが可能な記憶領域を確保する必要があり、また、送信時刻及び受信時刻を保持することが可能な記憶領域を確保する必要がある。
特許文献１に開示されているスレーブ装置においても、１００ビット程度の時刻カウント値で表される、送信カウント値及び受信カウント値を保持することが可能な記憶領域を確保する必要があり、また、送信時刻及び受信時刻を保持することが可能な記憶領域を確保する必要がある。
【0006】
本開示は、上記のような課題を解決するためになされたもので、１００ビット程度の時刻カウント値については１つ保持するだけで、到達遅延時間の算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出することができる時刻保持回路を得ることを目的とする。
【課題を解決するための手段】
【0007】
本開示に係る時刻保持回路は、時刻カウント値を有する時刻カウンタと、第１の値から第２の値の範囲で変化する制御カウント値を有しており、時刻カウント値がインクリメントされる毎に制御カウント値がインクリメントされ、制御カウント値が第２の値に到達した次のタイミングで、制御カウント値が第１の値にリセットされる制御カウンタと、送信パケットが送信されたタイミングでの制御カウント値を第１の制御カウント値として保持する第１の保持回路と、受信パケットが受信されたタイミングでの制御カウント値を第２の制御カウント値として保持する第２の保持回路と、制御カウント値が第１の値にリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する第３の保持回路と、送信パケットが送信されたタイミングより後で制御カウント値が最初にリセットされるタイミングでの演算用時刻カウント値を第１の演算用時刻カウント値、受信パケットが受信されたタイミングより後で制御カウント値が最初にリセットされるタイミングでの演算用時刻カウント値を第２の演算用時刻カウント値とし、送信パケットの送信時刻として、第１の制御カウント値と第１の演算用時刻カウント値との和と、第２の値との差分を算出し、受信パケットの受信時刻として、第２の制御カウント値と第２の演算用時刻カウント値との和と、第２の値との差分を算出する演算回路とを備えるものである。
【発明の効果】
【0008】
本開示によれば、１００ビット程度の時刻カウント値については１つ保持するだけで、到達遅延時間の算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出することができる。
【図面の簡単な説明】
【0009】
【図1】マスタ装置１及びスレーブ装置２－１を含むシステムを示す構成図である。
【図2】実施の形態１に係る時刻保持回路５を示す構成図である。
【図3】時刻保持回路５における時刻算出動作を示すタイミングチャートである。
【図4】マスタ装置１及びスレーブ装置２－１～２－３を含むシステムを示す構成図である。
【図5】実施の形態２に係る時刻保持回路５を示す構成図である。
【図6】時刻保持回路５における時刻算出動作を示すタイミングチャートである。
【図7】マスタ装置１及びスレーブ装置２－１，２－２を含むシステムを示す構成図である。
【図8】実施の形態３に係る時刻保持回路５を示す構成図である。
【図9】時刻保持回路５における時刻算出動作を示すタイミングチャートである。
【発明を実施するための形態】
【0010】
以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
【0011】
実施の形態１．
図１は、マスタ装置１及びスレーブ装置２－１を含むシステムを示す構成図である。
図１に示すシステムでは、スレーブ装置２－１がマスタ装置１との時刻同期を実現する。
マスタ装置１とスレーブ装置２－１とは、イーサネット（Ｅｔｈｅｒｎｅｔ）等のネットワークで接続されている。
マスタ装置１とスレーブ装置２－１とは、時刻情報を含むＥｔｈｅｒｎｅｔフレームを送受信する。時刻情報が示す時刻は、例えば、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値で表されている。
マスタ装置１は、時刻カウンタを有している。時刻カウンタは、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値を有している。
スレーブ装置２－１は、マスタ装置１との時刻同期を図るために、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいる。
図１に示すシステムでは、スレーブ装置２－１が、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいる。しかし、これは一例に過ぎず、マスタ装置１が、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいるものであってもよい。
図１は、マスタ装置１及びスレーブ装置２－１を含むシステムを示す構成図である。
図１に示すシステムでは、スレーブ装置２－１がマスタ装置１との時刻同期を実現する。
マスタ装置１とスレーブ装置２－１とは、イーサネット（Ｅｔｈｅｒｎｅｔ）等のネットワークで接続されている。
マスタ装置１とスレーブ装置２－１とは、時刻情報を含むＥｔｈｅｒｎｅｔフレームを送受信する。時刻情報が示す時刻は、例えば、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値で表されている。
マスタ装置１は、時刻カウンタを有している。時刻カウンタは、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値を有している。
スレーブ装置２－１は、マスタ装置１との時刻同期を図るために、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいる。
図１に示すシステムでは、スレーブ装置２－１が、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいる。しかし、これは一例に過ぎず、マスタ装置１が、第１のパルス出力回路３、第２のパルス出力回路４、時刻保持回路５及び時刻同期回路６を含んでいるものであってもよい。
【0012】
第１のパルス出力回路３は、スレーブ装置２－１の送信部が、Ｅｔｈｅｒｎｅｔフレームとして、送信パケットを送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
第２のパルス出力回路４は、マスタ装置１から送信されたＥｔｈｅｒｎｅｔフレームが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
時刻保持回路５は、到達遅延時間ＭＬＤの算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出する。
時刻同期回路６は、送信パケットの送信時刻及び受信パケットの受信時刻を用いて、到達遅延時間ＭＬＤを算出する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
第２のパルス出力回路４は、マスタ装置１から送信されたＥｔｈｅｒｎｅｔフレームが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
時刻保持回路５は、到達遅延時間ＭＬＤの算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出する。
時刻同期回路６は、送信パケットの送信時刻及び受信パケットの受信時刻を用いて、到達遅延時間ＭＬＤを算出する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
【0013】
図２は、実施の形態１に係る時刻保持回路５を示す構成図である。
図２に示す時刻保持回路５は、入力ポート１１－１，１１－２、時刻カウンタ１２、制御カウンタ１３、第１の保持回路１４、第２の保持回路１５、第３の保持回路１６及び演算回路１７を備えている。
図２に示す時刻保持回路５は、入力ポート１１－１，１１－２、時刻カウンタ１２、制御カウンタ１３、第１の保持回路１４、第２の保持回路１５、第３の保持回路１６及び演算回路１７を備えている。
【0014】
入力ポート１１－１は、第１のパルス出力回路３から出力された第１のパルスを受け付けるためのポートである。
入力ポート１１－１により受け付けられた第１のパルスは、第１の保持回路１４に与えられる。
入力ポート１１－２は、第２のパルス出力回路４から出力された第２のパルスを受け付けるためのポートである。
入力ポート１１－２により受け付けられた第２のパルスは、第２の保持回路１５に与えられる。
入力ポート１１－１により受け付けられた第１のパルスは、第１の保持回路１４に与えられる。
入力ポート１１－２は、第２のパルス出力回路４から出力された第２のパルスを受け付けるためのポートである。
入力ポート１１－２により受け付けられた第２のパルスは、第２の保持回路１５に与えられる。
【0015】
時刻カウンタ１２は、時刻カウント値を有しており、時刻カウント値を第３の保持回路１６に出力する。時刻カウント値は、例えば、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００程度のビットで表されている。
【0016】
制御カウンタ１３は、第１の値から第２の値の範囲で変化する制御カウント値を有している。第１の値は、例えば０であり、第２の値は、例えば４である。
制御カウンタ１３が有する制御カウント値は、時刻カウンタ１２が有している時刻カウント値がインクリメントされる毎にインクリメントされる。
制御カウンタ１３が有する制御カウント値は、第２の値に到達した次のタイミングで、第１の値にリセットされる。
制御カウンタ１３は、制御カウント値を第１の保持回路１４、第２の保持回路１５、第３の保持回路１６、演算回路１７のそれぞれに出力する。
制御カウンタ１３が有する制御カウント値は、時刻カウンタ１２が有している時刻カウント値がインクリメントされる毎にインクリメントされる。
制御カウンタ１３が有する制御カウント値は、第２の値に到達した次のタイミングで、第１の値にリセットされる。
制御カウンタ１３は、制御カウント値を第１の保持回路１４、第２の保持回路１５、第３の保持回路１６、演算回路１７のそれぞれに出力する。
【0017】
第１の保持回路１４は、スレーブ装置２－１から送信パケットが送信されたタイミングでの制御カウント値を第１の制御カウント値として保持する。
即ち、第１の保持回路１４は、入力ポート１１－１から第１のパルスが出力されたとき、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７に出力する。
即ち、第１の保持回路１４は、入力ポート１１－１から第１のパルスが出力されたとき、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７に出力する。
【0018】
第２の保持回路１５は、スレーブ装置２－１により受信パケットが受信されたタイミングでの制御カウント値を第２の制御カウント値として保持する。
即ち、第２の保持回路１５は、入力ポート１１－２から第２のパルスが出力されたとき、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７に出力する。
即ち、第２の保持回路１５は、入力ポート１１－２から第２のパルスが出力されたとき、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７に出力する。
【0019】
第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が第１の値にリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７に出力する。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７に出力する。
【0020】
演算回路１７は、セレクタ１８及び演算器１９を備えている。
演算回路１７は、送信パケットの送信時刻として、第１の保持回路１４から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７は、受信パケットの受信時刻として、第２の保持回路１５から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７は、送信パケットの送信時刻として、第１の保持回路１４から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７は、受信パケットの受信時刻として、第２の保持回路１５から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
【0021】
セレクタ１８は、制御カウンタ１３が有している制御カウント値が例えば第１の値であるとき、第１の保持回路１４から出力された第１の制御カウント値を演算器１９に出力する。
セレクタ１８は、制御カウンタ１３が有している制御カウント値が例えば第１の値＋１であるとき、第２の保持回路１５から出力された第２の制御カウント値を演算器１９に出力する。
セレクタ１８は、制御カウンタ１３が有している制御カウント値が例えば第１の値＋１であるとき、第２の保持回路１５から出力された第２の制御カウント値を演算器１９に出力する。
【0022】
演算器１９は、送信パケットの送信時刻として、セレクタ１８から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９は、受信パケットの受信時刻として、セレクタ１８から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９は、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを時刻同期回路６に出力する。
演算器１９は、受信パケットの受信時刻として、セレクタ１８から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９は、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを時刻同期回路６に出力する。
【0023】
次に、図１に示すシステムの動作について説明する。
図３は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
スレーブ装置２－１は、マスタ装置１との時刻同期を図る際、送信パケットが、スレーブ装置２－１から送信されてからマスタ装置１に到達までに要する時間である到達遅延時間ＭＬＤを算出する。
以下、スレーブ装置２－１による到達遅延時間ＭＬＤの算出処理を具体的に説明する。
図３は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
スレーブ装置２－１は、マスタ装置１との時刻同期を図る際、送信パケットが、スレーブ装置２－１から送信されてからマスタ装置１に到達までに要する時間である到達遅延時間ＭＬＤを算出する。
以下、スレーブ装置２－１による到達遅延時間ＭＬＤの算出処理を具体的に説明する。
【0024】
スレーブ装置２－１の送信部は、到達遅延時間ＭＬＤを算出する際に送信パケットをマスタ装置１に送信する。
マスタ装置１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
マスタ装置１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
【0025】
スレーブ装置２－１の第１のパルス出力回路３は、スレーブ装置２－１の送信部が送信パケットを送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
【0026】
時刻保持回路５の入力ポート１１－１は、第１のパルス出力回路３から第１のパルスを受けると、第１のパルスを第１の保持回路１４に出力する。
時刻保持回路５の入力ポート１１－２は、第２のパルス出力回路４から第２のパルスを受けると、第２のパルスを第２の保持回路１５に出力する。
時刻保持回路５の入力ポート１１－２は、第２のパルス出力回路４から第２のパルスを受けると、第２のパルスを第２の保持回路１５に出力する。
【0027】
第１の保持回路１４は、入力ポート１１－１から第１のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
図２に示す時刻保持回路５では、制御カウンタ１３が有する制御カウント値が、０→１→２→３→４→０→・・・４→０→・・・のように遷移する。
図３の例では、制御カウント値が“１”のとき、入力ポート１１－１から第１のパルスが出力されているため、第１の保持回路１４には、第１の制御カウント値として“１”が保持される。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７のセレクタ１８に出力する。
図２に示す時刻保持回路５では、制御カウンタ１３が有する制御カウント値が、０→１→２→３→４→０→・・・４→０→・・・のように遷移する。
図３の例では、制御カウント値が“１”のとき、入力ポート１１－１から第１のパルスが出力されているため、第１の保持回路１４には、第１の制御カウント値として“１”が保持される。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７のセレクタ１８に出力する。
【0028】
第２の保持回路１５は、入力ポート１１－２から第２のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
図３の例では、制御カウント値が“４”のとき、入力ポート１１－２から第２のパルスが出力されているため、第２の保持回路１５には、第２の制御カウント値として“４”が保持される。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７のセレクタ１８に出力する。
図３の例では、制御カウント値が“４”のとき、入力ポート１１－２から第２のパルスが出力されているため、第２の保持回路１５には、第２の制御カウント値として“４”が保持される。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７のセレクタ１８に出力する。
【0029】
時刻カウンタ１２は、時刻カウント値を有しており、時刻カウント値を第３の保持回路１６に出力する。時刻情報が示す時刻は、１００ビット程度の時刻カウント値で表されている。
図２に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
図２に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
【0030】
第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が第１の値にリセットされたとき、制御カウント値がリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する。
即ち、第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が“０”にリセットされたとき、制御カウント値が“４”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図３の例では、制御カウント値が“４”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７の演算器１９に出力する。
即ち、第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が“０”にリセットされたとき、制御カウント値が“４”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図３の例では、制御カウント値が“４”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７の演算器１９に出力する。
【0031】
セレクタ１８は、第１の制御カウント値が第１の保持回路１４に保持されてから、制御カウンタ１３が有している制御カウント値が最初に“０”になるタイミングで、第１の制御カウント値である“１”を演算器１９に出力する。
即ち、セレクタ１８は、制御カウンタ１３が有している制御カウント値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持するタイミングのとき、第１の保持回路１４から出力された第１の制御カウント値である“１”を演算器１９に出力する。
演算器１９は、送信パケットの送信時刻ｔ１として、以下の式（１）に示すように、セレクタ１８から出力された第１の制御カウント値である“１”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ１＝１＋（ｎ＋６）－４＝ｎ＋３ （１）
演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８は、制御カウンタ１３が有している制御カウント値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持するタイミングのとき、第１の保持回路１４から出力された第１の制御カウント値である“１”を演算器１９に出力する。
演算器１９は、送信パケットの送信時刻ｔ１として、以下の式（１）に示すように、セレクタ１８から出力された第１の制御カウント値である“１”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ１＝１＋（ｎ＋６）－４＝ｎ＋３ （１）
演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
【0032】
セレクタ１８は、第２の制御カウント値が第２の保持回路１５に保持されてから、制御カウンタ１３が有している制御カウント値が最初に“１”になるタイミングで、第２の制御カウント値である“４”を演算器１９に出力する。
即ち、セレクタ１８は、制御カウンタ１３が有している制御カウント値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持しているとき、第２の保持回路１５から出力された第２の制御カウント値である“４”を演算器１９に出力する。
演算器１９は、受信パケットの受信時刻ｔ４として、以下の式（２）に示すように、セレクタ１８から出力された第２の制御カウント値である“４”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ４＝４＋（ｎ＋６）－４＝ｎ＋６ （２）
演算器１９は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８は、制御カウンタ１３が有している制御カウント値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持しているとき、第２の保持回路１５から出力された第２の制御カウント値である“４”を演算器１９に出力する。
演算器１９は、受信パケットの受信時刻ｔ４として、以下の式（２）に示すように、セレクタ１８から出力された第２の制御カウント値である“４”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ４＝４＋（ｎ＋６）－４＝ｎ＋６ （２）
演算器１９は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
【0033】
時刻同期回路６は、演算器１９から、送信パケットの送信時刻ｔ１を示すカウント値が出力されると、送信時刻ｔ１を示すカウント値を内部メモリに格納する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
【0034】
時刻同期回路６は、以下の式（３）に示すように、送信時刻ｔ１、受信時刻ｔ２、送信時刻ｔ３及び受信時刻ｔ４を用いて、到達遅延時間ＭＬＤを算出する。
式（３）及び式（４）において、ＮＲＲは、マスタ装置１におけるクロック周波数とスレーブ装置２－１におけるクロック周波数との比である。ｔ３’は、上記の送信パケットよりも、一定時間前に、スレーブ装置２－１の送信部から、当該送信パケットと同様の送信パケットが、マスタ装置１に送信されたときに、マスタ装置１が、送信パケットに対する応答パケットをスレーブ装置２－１に送信したときの時刻である。時刻ｔ３’を示す時刻カウント値は、当該応答パケットに含まれている。また、ｔ４’は、スレーブ装置２－１の受信部が、当該応答パケットを受信した時刻であり、式（２）を用いて算出される。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する処理自体は、公知の技術であるため詳細な説明を省略する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する処理自体は、公知の技術であるため詳細な説明を省略する。
【0035】
以上の実施の形態１では、時刻カウント値を有する時刻カウンタ１２と、第１の値から第２の値の範囲で変化する制御カウント値を有しており、時刻カウント値がインクリメントされる毎に制御カウント値がインクリメントされ、制御カウント値が第２の値に到達した次のタイミングで、制御カウント値が第１の値にリセットされる制御カウンタ１３と、送信パケットが送信されたタイミングでの制御カウント値を第１の制御カウント値として保持する第１の保持回路１４と、受信パケットが受信されたタイミングでの制御カウント値を第２の制御カウント値として保持する第２の保持回路１５と、制御カウント値が第１の値にリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する第３の保持回路１６と、送信パケットの送信時刻として、第１の制御カウント値と演算用時刻カウント値との和と、第２の値との差分を算出し、受信パケットの受信時刻として、第２の制御カウント値と演算用時刻カウント値との和と、第２の値との差分を算出する演算回路１７とを備えるように、時刻保持回路５を構成した。したがって、時刻保持回路５は、１００ビット程度の時刻カウント値については１つ保持するだけで、到達遅延時間の算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出することができる。
【0036】
ここでの１００ビット程度の時刻カウント値は、第３の保持回路１６により保持されている演算用時刻カウント値のみである。第１の保持回路１４により保持されている第１の制御カウント値及び第２の保持回路１５により保持されている第２の制御カウント値のそれぞれは、３ビットで表されるものである。
時刻同期回路６の内部メモリは、演算器１９から、送信時刻ｔ１を示すカウント値が出力されてから、受信パケットの受信時刻ｔ４を示すカウント値が出力されるまでの間、送信時刻ｔ１を示すカウント値を保持しておく必要がある。
したがって、スレーブ装置２－１の全体では、演算用時刻カウント値と、送信時刻ｔ１を示すカウント値とを保持するための記憶領域を確保する必要がある。ただし、当該記憶領域は、従来のスレーブ装置が、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４を保持するために確保する必要がある記憶領域の約半分である。
時刻同期回路６の内部メモリは、演算器１９から、送信時刻ｔ１を示すカウント値が出力されてから、受信パケットの受信時刻ｔ４を示すカウント値が出力されるまでの間、送信時刻ｔ１を示すカウント値を保持しておく必要がある。
したがって、スレーブ装置２－１の全体では、演算用時刻カウント値と、送信時刻ｔ１を示すカウント値とを保持するための記憶領域を確保する必要がある。ただし、当該記憶領域は、従来のスレーブ装置が、４つの時刻ｔ１，ｔ２，ｔ３，ｔ４を保持するために確保する必要がある記憶領域の約半分である。
【0037】
図１に示すシステムでは、スレーブ装置２－１がマスタ装置１との時刻同期を実現している。しかし、これは一例に過ぎず、例えば、図４に示すように、複数のスレーブ装置２－１～２－３がマスタ装置１との時刻同期を実現するようにしてもよい。
図４は、マスタ装置１及びスレーブ装置２－１～２－３を含むシステムを示す構成図である。
スレーブ装置２－２がマスタ装置１との時刻同期を実現する場合、スレーブ装置２－２は、送信パケットを、スレーブ装置２－１を介して、マスタ装置１に送信し、マスタ装置１から送信された応答パケットを、スレーブ装置２－１を介して、受信する必要がある。
また、スレーブ装置２－３がマスタ装置１との時刻同期を実現する場合、スレーブ装置２－３は、送信パケットを、スレーブ装置２－１を介して、マスタ装置１に送信し、マスタ装置１から送信された応答パケットを、スレーブ装置２－１を介して、受信する必要がある。
このため、スレーブ装置２－１は、入力ポート１１－１，１１－２のほかに、スレーブ装置２－２との送受信に係る２つの入力ポートと、スレーブ装置２－３との送受信に係る２つの入力ポートとを備える必要がある。
また、スレーブ装置２－１は、第１の保持回路１４のほかに、スレーブ装置２－２に送信する送信パケットに係る第１の保持回路と、スレーブ装置２－３に送信する送信パケットに係る第１の保持回路とを備える必要がある。
また、スレーブ装置２－１は、第２の保持回路１５のほかに、スレーブ装置２－２からの受信パケットに係る第２の保持回路と、スレーブ装置２－３からの受信パケットに係る第２の保持回路とを備える必要がある。
即ち、スレーブ装置２－１は、６つの入力ポートと、３つの第１の保持回路と、３つの第２の保持回路とを備える必要がある。
図４は、マスタ装置１及びスレーブ装置２－１～２－３を含むシステムを示す構成図である。
スレーブ装置２－２がマスタ装置１との時刻同期を実現する場合、スレーブ装置２－２は、送信パケットを、スレーブ装置２－１を介して、マスタ装置１に送信し、マスタ装置１から送信された応答パケットを、スレーブ装置２－１を介して、受信する必要がある。
また、スレーブ装置２－３がマスタ装置１との時刻同期を実現する場合、スレーブ装置２－３は、送信パケットを、スレーブ装置２－１を介して、マスタ装置１に送信し、マスタ装置１から送信された応答パケットを、スレーブ装置２－１を介して、受信する必要がある。
このため、スレーブ装置２－１は、入力ポート１１－１，１１－２のほかに、スレーブ装置２－２との送受信に係る２つの入力ポートと、スレーブ装置２－３との送受信に係る２つの入力ポートとを備える必要がある。
また、スレーブ装置２－１は、第１の保持回路１４のほかに、スレーブ装置２－２に送信する送信パケットに係る第１の保持回路と、スレーブ装置２－３に送信する送信パケットに係る第１の保持回路とを備える必要がある。
また、スレーブ装置２－１は、第２の保持回路１５のほかに、スレーブ装置２－２からの受信パケットに係る第２の保持回路と、スレーブ装置２－３からの受信パケットに係る第２の保持回路とを備える必要がある。
即ち、スレーブ装置２－１は、６つの入力ポートと、３つの第１の保持回路と、３つの第２の保持回路とを備える必要がある。
【0038】
実施の形態２．
実施の形態２では、制御カウンタ１３の代わりに、ビット取出回路２０を備える時刻保持回路５について説明する。
実施の形態２では、制御カウンタ１３の代わりに、ビット取出回路２０を備える時刻保持回路５について説明する。
【0039】
実施の形態２に係る時刻保持回路５を含むスレーブ装置２－１とマスタ装置１とを備えるシステムの構成は、実施の形態１に係るシステムの構成と同様であり、実施の形態２に係るシステムを示す構成図は、図１である。
図５は、実施の形態２に係る時刻保持回路５を示す構成図である。図５において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
ビット取出回路２０は、時刻カウンタ１２が有する時刻カウント値を表している複数のビットの中から、制御カウンタ１３が有する制御カウント値として、１つ以上のビットを取り出し、取り出したビットが表す値を保持する。取り出したビットが表す値は、第１の値から第２の値の範囲で変化するものである。また、取り出したビットが表す値は、時刻カウント値がインクリメントされる毎にインクリメントされる。当該ビットが表す値が第２の値に到達した次のタイミングで、当該ビットが表す値は、第１の値にリセットされる。
ビット取出回路２０は、取り出したビットが表す値である制御カウント値を第１の保持回路１４、第２の保持回路１５及びセレクタ１８のそれぞれに出力する。
図５は、実施の形態２に係る時刻保持回路５を示す構成図である。図５において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
ビット取出回路２０は、時刻カウンタ１２が有する時刻カウント値を表している複数のビットの中から、制御カウンタ１３が有する制御カウント値として、１つ以上のビットを取り出し、取り出したビットが表す値を保持する。取り出したビットが表す値は、第１の値から第２の値の範囲で変化するものである。また、取り出したビットが表す値は、時刻カウント値がインクリメントされる毎にインクリメントされる。当該ビットが表す値が第２の値に到達した次のタイミングで、当該ビットが表す値は、第１の値にリセットされる。
ビット取出回路２０は、取り出したビットが表す値である制御カウント値を第１の保持回路１４、第２の保持回路１５及びセレクタ１８のそれぞれに出力する。
【0040】
ビット取出回路２０により取り出されるビットの数は、入力ポート１１－１，１１－２の数の２のべき乗であればよく、任意の数とすることができる。
図５に示す時刻保持回路５では、入力ポート１１－１，１１－２の数が２つであるため、ビット取出回路２０により取り出されるビットの数は、例えば、１つであってもよいし、２つであってもよいし、４つであってもよい。
ビット取出回路２０により取り出されるビットの数が１つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の最下位ビットである。この場合、ビット取出回路２０から、最下位ビットが表す“０”、又は、“１”が出力される。
ビット取出回路２０により取り出されるビットの数が２つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の下位２ビットである。この場合、ビット取出回路２０から、下位２ビットが表す“０”、“１”、“２”、又は、“３”が出力される。
ビット取出回路２０により取り出されるビットの数が３つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の下位３ビットである。この場合、ビット取出回路２０から、下位２ビットが表す“０”、“１”、“２”、“３”、“４”、“５”、“６”、又は、“７”、が出力される。
図６は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
図６では、ビット取出回路２０によって、“０”、“１”、“２”、又は、“３”を表すビットが取り出される例を示している。
図５に示す時刻保持回路５では、入力ポート１１－１，１１－２の数が２つであるため、ビット取出回路２０により取り出されるビットの数は、例えば、１つであってもよいし、２つであってもよいし、４つであってもよい。
ビット取出回路２０により取り出されるビットの数が１つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の最下位ビットである。この場合、ビット取出回路２０から、最下位ビットが表す“０”、又は、“１”が出力される。
ビット取出回路２０により取り出されるビットの数が２つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の下位２ビットである。この場合、ビット取出回路２０から、下位２ビットが表す“０”、“１”、“２”、又は、“３”が出力される。
ビット取出回路２０により取り出されるビットの数が３つである場合、ビット取出回路２０により取り出されるビットは、時刻カウント値を表している複数のビットの中の下位３ビットである。この場合、ビット取出回路２０から、下位２ビットが表す“０”、“１”、“２”、“３”、“４”、“５”、“６”、又は、“７”、が出力される。
図６は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
図６では、ビット取出回路２０によって、“０”、“１”、“２”、又は、“３”を表すビットが取り出される例を示している。
【0041】
次に、スレーブ装置２－１の動作について説明する。
スレーブ装置２－１の送信部は、到達遅延時間ＭＬＤを算出する際に送信パケットをマスタ装置１に送信する。
マスタ装置１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
スレーブ装置２－１の送信部は、到達遅延時間ＭＬＤを算出する際に送信パケットをマスタ装置１に送信する。
マスタ装置１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
【0042】
スレーブ装置２－１の第１のパルス出力回路３は、スレーブ装置２－１の送信部が送信パケットを送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
【0043】
時刻保持回路５の入力ポート１１－１は、第１のパルス出力回路３から第１のパルスを受けると、第１のパルスを第１の保持回路１４に出力する。
時刻保持回路５の入力ポート１１－２は、第２のパルス出力回路４から第２のパルスを受けると、第２のパルスを第２の保持回路１５に出力する。
時刻保持回路５の入力ポート１１－２は、第２のパルス出力回路４から第２のパルスを受けると、第２のパルスを第２の保持回路１５に出力する。
【0044】
第１の保持回路１４は、入力ポート１１－１から第１のパルスが出力されたときに、ビット取出回路２０により取り出されたビットが表す値を第１の制御カウント値として保持する。
図５に示す時刻保持回路５では、ビット取出回路２０により取り出されたビットが表す値が、０→１→２→３→０→・・・３→０→・・・のように遷移する。この場合、第１の値は、“０”であり、第２の値は、“３”である。
図６の例では、ビット取出回路２０により取り出されたビットが表す値が“１”のとき、入力ポート１１－１から第１のパルスが出力されているため、第１の保持回路１４には、第１の制御カウント値として“１”が保持される。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７のセレクタ１８に出力する。
図５に示す時刻保持回路５では、ビット取出回路２０により取り出されたビットが表す値が、０→１→２→３→０→・・・３→０→・・・のように遷移する。この場合、第１の値は、“０”であり、第２の値は、“３”である。
図６の例では、ビット取出回路２０により取り出されたビットが表す値が“１”のとき、入力ポート１１－１から第１のパルスが出力されているため、第１の保持回路１４には、第１の制御カウント値として“１”が保持される。
第１の保持回路１４は、保持した第１の制御カウント値を演算回路１７のセレクタ１８に出力する。
【0045】
第２の保持回路１５は、入力ポート１１－２から第２のパルスが出力されたときに、ビット取出回路２０により取り出されたビットが表す値を第２の制御カウント値として保持する。
図６の例では、ビット取出回路２０により取り出されたビットが表す値が“０”のとき、入力ポート１１－２から第２のパルスが出力されているため、第２の保持回路１５には、第２の制御カウント値として“０”が保持される。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７のセレクタ１８に出力する。
図６の例では、ビット取出回路２０により取り出されたビットが表す値が“０”のとき、入力ポート１１－２から第２のパルスが出力されているため、第２の保持回路１５には、第２の制御カウント値として“０”が保持される。
第２の保持回路１５は、保持した第２の制御カウント値を演算回路１７のセレクタ１８に出力する。
【0046】
時刻カウンタ１２は、時刻カウント値を有しており、時刻カウント値を第３の保持回路１６及びビット取出回路２０のそれぞれに出力する。
図５に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
図５に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
【0047】
第３の保持回路１６は、ビット取出回路２０により取り出されたビットが表す値が“０”にリセットされたとき、ビットが表す値が“０”にリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する。
即ち、第３の保持回路１６は、ビット取出回路２０により取り出されたビットが表す値が“０”にリセットされたとき、当該ビットが表す値が“３”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図６の例では、ビットが表す値が“３”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋５”、“ｎ＋９”、“ｎ＋１３”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋５”、“ｎ＋９”、“ｎ＋１３”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７の演算器１９に出力する。
即ち、第３の保持回路１６は、ビット取出回路２０により取り出されたビットが表す値が“０”にリセットされたとき、当該ビットが表す値が“３”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図６の例では、ビットが表す値が“３”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋５”、“ｎ＋９”、“ｎ＋１３”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋５”、“ｎ＋９”、“ｎ＋１３”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算回路１７の演算器１９に出力する。
【0048】
セレクタ１８は、第１の制御カウント値が第１の保持回路１４に保持されてから、ビット取出回路２０により取り出されたビットが表す値が最初に“０”になるタイミングで、第１の制御カウント値である“１”を演算器１９に出力する。
即ち、セレクタ１８は、ビット取出回路２０により取り出されたビットが表す値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋５”を保持するタイミングのとき、第１の保持回路１４から出力された第１の制御カウント値である“１”を演算器１９に出力する。
演算器１９は、送信パケットの送信時刻ｔ１として、以下の式（５）に示すように、セレクタ１８から出力された第１の制御カウント値である“１”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋５”との和と、第２の値である“３”との差分を算出する。
ｔ１＝１＋（ｎ＋５）－３＝ｎ＋３ （５）
演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８は、ビット取出回路２０により取り出されたビットが表す値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋５”を保持するタイミングのとき、第１の保持回路１４から出力された第１の制御カウント値である“１”を演算器１９に出力する。
演算器１９は、送信パケットの送信時刻ｔ１として、以下の式（５）に示すように、セレクタ１８から出力された第１の制御カウント値である“１”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋５”との和と、第２の値である“３”との差分を算出する。
ｔ１＝１＋（ｎ＋５）－３＝ｎ＋３ （５）
演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
【0049】
セレクタ１８は、第１の制御カウント値が第２の保持回路１５に保持されてから、ビット取出回路２０により取り出されたビットが表す値が２番目に“１”になるタイミングで、第２の制御カウント値である“０”を演算器１９に出力する。
即ち、セレクタ１８は、ビット取出回路２０により取り出されたビットが表す値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋９”を保持しているとき、第２の保持回路１５から出力された第２の制御カウント値である“０”を演算器１９に出力する。
演算器１９は、受信パケットの受信時刻ｔ４として、以下の式（６）に示すように、セレクタ１８から出力された第２の制御カウント値である“０”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋９”との和と、第２の値である“３”との差分を算出する。
ｔ４＝０＋（ｎ＋９）－３＝ｎ＋６ （６）
演算器１９は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８は、ビット取出回路２０により取り出されたビットが表す値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋９”を保持しているとき、第２の保持回路１５から出力された第２の制御カウント値である“０”を演算器１９に出力する。
演算器１９は、受信パケットの受信時刻ｔ４として、以下の式（６）に示すように、セレクタ１８から出力された第２の制御カウント値である“０”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋９”との和と、第２の値である“３”との差分を算出する。
ｔ４＝０＋（ｎ＋９）－３＝ｎ＋６ （６）
演算器１９は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
【0050】
時刻同期回路６は、演算器１９から、送信パケットの送信時刻ｔ１を示すカウント値が出力されると、送信時刻ｔ１を示すカウント値を内部メモリに格納する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
【0051】
時刻同期回路６は、上記の式（３）に示すように、送信時刻ｔ１、受信時刻ｔ２、送信時刻ｔ３及び受信時刻ｔ４を用いて、到達遅延時間ＭＬＤを算出する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１との時刻同期を実現する。
【0052】
以上の実施の形態２では、制御カウンタ１３の代わりに、ビット取出回路２０を備えるように、図５に示す時刻保持回路５を構成した。ビット取出回路２０は、時刻カウンタ１２が有する時刻カウント値を表している複数のビットの中から、制御カウンタ１３が有する制御カウント値として、１つ以上のビットを取り出し、取り出したビットが表す値を保持する。したがって、図５に示す時刻保持回路５は、図２に示す時刻保持回路５と同様に、１００ビット程度の時刻カウント値については１つ保持するだけで、到達遅延時間の算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出することができる。
【0053】
実施の形態３．
実施の形態３では、入力ポート１１－１，１１－２、第１の保持回路１４、第２の保持回路１５及び演算回路１７を２セット備える時刻保持回路５について説明する。
実施の形態３では、入力ポート１１－１，１１－２、第１の保持回路１４、第２の保持回路１５及び演算回路１７を２セット備える時刻保持回路５について説明する。
【0054】
図７は、マスタ装置１－１，１－２及びスレーブ装置２－１を含むシステムを示す構成図である。
マスタ装置１－１，１－２は、時刻カウンタを有している。時刻カウンタは、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値を有している。
図７に示すシステムでは、スレーブ装置２－１が、例えば、マスタ装置１－１、又は、マスタ装置１－２との時刻同期を実現する。
ここでは、スレーブ装置２－１が、マスタ装置１－１、又は、マスタ装置１－２との時刻同期を実現する例を説明する。しかし、これは一例に過ぎず、例えば、スレーブ装置２－１が、マスタ装置１－１との時刻同期を実現し、かつ、マスタ装置１－２との時刻同期を実現するものであってもよい。また、スレーブ装置２－１が、マスタ装置１－１、又は、スレーブ装置２－１以外のスレーブ装置との時刻同期を実現するものであってもよい。
図７に示すシステムでは、スレーブ装置２－１が、第１のパルス出力回路３、第２のパルス出力回路４、第１のパルス出力回路３’、第２のパルス出力回路４’、時刻保持回路５及び時刻同期回路６を含んでいる。
マスタ装置１－１，１－２は、時刻カウンタを有している。時刻カウンタは、ナノ秒以下の精度で数十年分の時刻を表現できるように、１００ビット程度のカウント値を有している。
図７に示すシステムでは、スレーブ装置２－１が、例えば、マスタ装置１－１、又は、マスタ装置１－２との時刻同期を実現する。
ここでは、スレーブ装置２－１が、マスタ装置１－１、又は、マスタ装置１－２との時刻同期を実現する例を説明する。しかし、これは一例に過ぎず、例えば、スレーブ装置２－１が、マスタ装置１－１との時刻同期を実現し、かつ、マスタ装置１－２との時刻同期を実現するものであってもよい。また、スレーブ装置２－１が、マスタ装置１－１、又は、スレーブ装置２－１以外のスレーブ装置との時刻同期を実現するものであってもよい。
図７に示すシステムでは、スレーブ装置２－１が、第１のパルス出力回路３、第２のパルス出力回路４、第１のパルス出力回路３’、第２のパルス出力回路４’、時刻保持回路５及び時刻同期回路６を含んでいる。
【0055】
第１のパルス出力回路３’は、スレーブ装置２－１の送信部が、Ｅｔｈｅｒｎｅｔフレームとして、送信パケットをマスタ装置１－２に送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
第２のパルス出力回路４’は、マスタ装置１－２から送信されたＥｔｈｅｒｎｅｔフレームが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
第２のパルス出力回路４’は、マスタ装置１－２から送信されたＥｔｈｅｒｎｅｔフレームが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
【0056】
図８は、実施の形態３に係る時刻保持回路５を示す構成図である。図８において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
図８に示す時刻保持回路５は、入力ポート１１－１，１１－２、時刻カウンタ１２、制御カウンタ１３、第１の保持回路１４、第２の保持回路１５、第３の保持回路１６及び演算回路１７を備えている。
また、図８に示す時刻保持回路５は、入力ポート１１－１’，１１－２’、第１の保持回路１４’、第２の保持回路１５’及び演算回路１７’を備えている。
時刻カウンタ１２、制御カウンタ１３及び第３の保持回路１６は、２セットにおいて、共通に使用される。
図８に示す時刻保持回路５は、入力ポート１１－１，１１－２、時刻カウンタ１２、制御カウンタ１３、第１の保持回路１４、第２の保持回路１５、第３の保持回路１６及び演算回路１７を備えている。
また、図８に示す時刻保持回路５は、入力ポート１１－１’，１１－２’、第１の保持回路１４’、第２の保持回路１５’及び演算回路１７’を備えている。
時刻カウンタ１２、制御カウンタ１３及び第３の保持回路１６は、２セットにおいて、共通に使用される。
【0057】
入力ポート１１－１’は、第１のパルス出力回路３’から出力された第１のパルスを受け付けるためのポートである。
入力ポート１１－１’により受け付けられた第１のパルスは、第１の保持回路１４’に与えられる。
入力ポート１１－２’は、第２のパルス出力回路４’から出力された第２のパルスを受け付けるためのポートである。
入力ポート１１－２’により受け付けられた第２のパルスは、第２の保持回路１５’に与えられる。
入力ポート１１－１’により受け付けられた第１のパルスは、第１の保持回路１４’に与えられる。
入力ポート１１－２’は、第２のパルス出力回路４’から出力された第２のパルスを受け付けるためのポートである。
入力ポート１１－２’により受け付けられた第２のパルスは、第２の保持回路１５’に与えられる。
【0058】
第１の保持回路１４’は、スレーブ装置２－１の送信部から送信パケットが送信されたタイミングでの制御カウント値を第１の制御カウント値として保持する。
即ち、第１の保持回路１４’は、入力ポート１１－１から第１のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
第１の保持回路１４’は、保持した第１の制御カウント値を演算回路１７’に出力する。
即ち、第１の保持回路１４’は、入力ポート１１－１から第１のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
第１の保持回路１４’は、保持した第１の制御カウント値を演算回路１７’に出力する。
【0059】
第２の保持回路１５’は、スレーブ装置２－１の受信部により受信パケットが受信されたタイミングでの制御カウント値を第２の制御カウント値として保持する。
即ち、第２の保持回路１５’は、入力ポート１１－２’から第２のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
第２の保持回路１５’は、保持した第２の制御カウント値を演算回路１７’に出力する。
即ち、第２の保持回路１５’は、入力ポート１１－２’から第２のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
第２の保持回路１５’は、保持した第２の制御カウント値を演算回路１７’に出力する。
【0060】
演算回路１７’は、セレクタ１８’及び演算器１９’を備えている。
演算回路１７’は、送信パケットの送信時刻として、第１の保持回路１４’から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７’は、受信パケットの受信時刻として、第２の保持回路１５’から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７’は、送信パケットの送信時刻として、第１の保持回路１４’から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算回路１７’は、受信パケットの受信時刻として、第２の保持回路１５’から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
【0061】
セレクタ１８’は、制御カウンタ１３が有している制御カウント値が例えば第１の値であるとき、第１の保持回路１４’から出力された第１の制御カウント値を演算器１９’に出力する。
セレクタ１８’は、制御カウンタ１３が有している制御カウント値が例えば第１の値＋１であるとき、第２の保持回路１５’から出力された第２の制御カウント値を演算器１９’に出力する。
セレクタ１８’は、制御カウンタ１３が有している制御カウント値が例えば第１の値＋１であるとき、第２の保持回路１５’から出力された第２の制御カウント値を演算器１９’に出力する。
【0062】
演算器１９’は、送信パケットの送信時刻として、セレクタ１８’から出力された第１の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９’は、受信パケットの受信時刻として、セレクタ１８’から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９’は、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを時刻同期回路６に出力する。
演算器１９’は、受信パケットの受信時刻として、セレクタ１８’から出力された第２の制御カウント値と第３の保持回路１６から出力された演算用時刻カウント値との和と、第２の値との差分を算出する。
演算器１９’は、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを時刻同期回路６に出力する。
【0063】
次に、図７に示すシステムの動作について説明する。
図９は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
スレーブ装置２－１は、マスタ装置１－１との時刻同期を実現する場合、送信部が送信パケットをマスタ装置１－１に送信する。
マスタ装置１－１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１－１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
図９は、時刻保持回路５における時刻算出動作を示すタイミングチャートである。
スレーブ装置２－１は、マスタ装置１－１との時刻同期を実現する場合、送信部が送信パケットをマスタ装置１－１に送信する。
マスタ装置１－１は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１－１は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
【0064】
スレーブ装置２－１の第１のパルス出力回路３は、スレーブ装置２－１の送信部が送信パケットを送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１－１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４は、マスタ装置１－１から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
【0065】
時刻保持回路５における入力ポート１１－１，１１－２、時刻カウンタ１２、制御カウンタ１３、第１の保持回路１４、第２の保持回路１５、第３の保持回路１６、演算回路１７及び時刻同期回路６の動作は、実施の形態１と同様であるため、詳細な説明を省略する。
図９の例では、演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値として、“ｎ＋３”を時刻同期回路６に出力し、受信パケットの受信時刻ｔ４を示すカウント値として、“ｎ＋６”を時刻同期回路６に出力している。
図９の例では、演算器１９は、送信パケットの送信時刻ｔ１を示すカウント値として、“ｎ＋３”を時刻同期回路６に出力し、受信パケットの受信時刻ｔ４を示すカウント値として、“ｎ＋６”を時刻同期回路６に出力している。
【0066】
スレーブ装置２－１は、マスタ装置１－２との時刻同期を実現する場合、送信部が送信パケットをマスタ装置１－２に送信する。
マスタ装置１－２は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１－２は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
マスタ装置１－２は、スレーブ装置２－１から送信された送信パケットを受信すると、自己が有している時刻カウンタから、送信パケットを受信した時刻ｔ２を示すカウント値を取得する。
マスタ装置１－２は、時刻ｔ２を示すカウント値を含む応答パケットをスレーブ装置２－１に返信する。当該応答パケットには、時刻ｔ２を示すカウント値のほかに、応答パケットを返信した時刻ｔ３を示すカウント値を含んでいる。
【0067】
スレーブ装置２－１の第１のパルス出力回路３’は、スレーブ装置２－１の送信部が送信パケットを送信したタイミングで、第１のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４’は、マスタ装置１－２から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
スレーブ装置２－１の第２のパルス出力回路４’は、マスタ装置１－２から送信された応答パケットが、受信パケットとして、スレーブ装置２－１の受信部によって受信されたタイミングで、第２のパルスを時刻保持回路５に出力する。
【0068】
時刻保持回路５の入力ポート１１－１’は、第１のパルス出力回路３’から第１のパルスを受けると、第１のパルスを第１の保持回路１４’に出力する。
時刻保持回路５の入力ポート１１－２’は、第２のパルス出力回路４’から第２のパルスを受けると、第２のパルスを第２の保持回路１５’に出力する。
時刻保持回路５の入力ポート１１－２’は、第２のパルス出力回路４’から第２のパルスを受けると、第２のパルスを第２の保持回路１５’に出力する。
【0069】
第１の保持回路１４’は、入力ポート１１－１’から第１のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第１の制御カウント値として保持する。
図８に示す時刻保持回路５では、制御カウンタ１３が有する制御カウント値が、０→１→２→３→４→０→・・・４→０→・・・のように遷移する。
図９の例では、制御カウント値が“２”のとき、入力ポート１１－１’から第１のパルスが出力されているため、第１の保持回路１４’には、第１の制御カウント値として“２”が保持される。
第１の保持回路１４’は、保持した第１の制御カウント値を演算回路１７’のセレクタ１８’に出力する。
図８に示す時刻保持回路５では、制御カウンタ１３が有する制御カウント値が、０→１→２→３→４→０→・・・４→０→・・・のように遷移する。
図９の例では、制御カウント値が“２”のとき、入力ポート１１－１’から第１のパルスが出力されているため、第１の保持回路１４’には、第１の制御カウント値として“２”が保持される。
第１の保持回路１４’は、保持した第１の制御カウント値を演算回路１７’のセレクタ１８’に出力する。
【0070】
第２の保持回路１５’は、入力ポート１１－２’から第２のパルスが出力されたときに、制御カウンタ１３が有している制御カウント値を第２の制御カウント値として保持する。
図９の例では、制御カウント値が“３”のとき、入力ポート１１－２’から第２のパルスが出力されているため、第２の保持回路１５’には、第２の制御カウント値として“３”が保持される。
第２の保持回路１５’は、保持した第２の制御カウント値を演算回路１７’のセレクタ１８’に出力する。
図９の例では、制御カウント値が“３”のとき、入力ポート１１－２’から第２のパルスが出力されているため、第２の保持回路１５’には、第２の制御カウント値として“３”が保持される。
第２の保持回路１５’は、保持した第２の制御カウント値を演算回路１７’のセレクタ１８’に出力する。
【0071】
時刻カウンタ１２は、時刻カウント値を有しており、時刻カウント値を第３の保持回路１６に出力する。
図８に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
図８に示す時刻保持回路５では、時刻カウンタ１２が有する時刻カウント値が、ｎ＋０→ｎ＋１→ｎ＋２→・・・→ｎ＋１８のように遷移する。
【0072】
第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が第１の値にリセットされたとき、制御カウント値がリセットされる１つ前のタイミングでの時刻カウント値を演算用時刻カウント値として保持する。
即ち、第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が“０”にリセットされたとき、制御カウント値が“４”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図９の例では、制御カウント値が“４”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算器１９及び演算器１９’のそれぞれに出力する。
即ち、第３の保持回路１６は、制御カウンタ１３が有している制御カウント値が“０”にリセットされたとき、制御カウント値が“４”であるときの時刻カウント値を演算用時刻カウント値として保持する。
図９の例では、制御カウント値が“４”のときの時刻カウント値は、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”であるため、制御カウント値が“０”にリセットされたときに、“ｎ＋１”、“ｎ＋６”、“ｎ＋１１”、“ｎ＋１６”の時刻カウント値のそれぞれが、順番に、演算用時刻カウント値として第３の保持回路１６に保持される。
第３の保持回路１６は、保持した演算用時刻カウント値を演算器１９及び演算器１９’のそれぞれに出力する。
【0073】
セレクタ１８’は、第１の制御カウント値が第１の保持回路１４’に保持されてから、制御カウンタ１３が有している制御カウント値が最初に“０”になるタイミングで、第１の制御カウント値である“２”を演算器１９’に出力する。
即ち、セレクタ１８’は、制御カウンタ１３が有している制御カウント値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持するタイミングのとき、第１の保持回路１４’から出力された第１の制御カウント値である“２”を演算器１９’に出力する。
演算器１９’は、送信パケットの送信時刻ｔ１として、以下の式（７）に示すように、セレクタ１８’から出力された第１の制御カウント値である“２”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ１＝２＋（ｎ＋６）－４＝ｎ＋４ （７）
演算器１９’は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８’は、制御カウンタ１３が有している制御カウント値が“０”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持するタイミングのとき、第１の保持回路１４’から出力された第１の制御カウント値である“２”を演算器１９’に出力する。
演算器１９’は、送信パケットの送信時刻ｔ１として、以下の式（７）に示すように、セレクタ１８’から出力された第１の制御カウント値である“２”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ１＝２＋（ｎ＋６）－４＝ｎ＋４ （７）
演算器１９’は、送信パケットの送信時刻ｔ１を示すカウント値を時刻同期回路６に出力する。
【0074】
セレクタ１８’は、第２の制御カウント値が第２の保持回路１５’に保持されてから、制御カウンタ１３が有している制御カウント値が最初に“１”になるタイミングで、第２の制御カウント値である“３”を演算器１９’に出力する。
即ち、セレクタ１８’は、制御カウンタ１３が有している制御カウント値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持しているとき、第２の保持回路１５’から出力された第２の制御カウント値である“３”を演算器１９’に出力する。
演算器１９’は、受信パケットの受信時刻ｔ４として、以下の式（８）に示すように、セレクタ１８’から出力された第２の制御カウント値である“３”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ４＝３＋（ｎ＋６）－４＝ｎ＋５ （８）
演算器１９’は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
即ち、セレクタ１８’は、制御カウンタ１３が有している制御カウント値が“１”になり、第３の保持回路１６が、演算用時刻カウント値として、“ｎ＋６”を保持しているとき、第２の保持回路１５’から出力された第２の制御カウント値である“３”を演算器１９’に出力する。
演算器１９’は、受信パケットの受信時刻ｔ４として、以下の式（８）に示すように、セレクタ１８’から出力された第２の制御カウント値である“３”と第３の保持回路１６から出力された演算用時刻カウント値である“ｎ＋６”との和と、第２の値である“４”との差分を算出する。
ｔ４＝３＋（ｎ＋６）－４＝ｎ＋５ （８）
演算器１９’は、受信パケットの受信時刻ｔ４を示すカウント値を時刻同期回路６に出力する。
【0075】
時刻同期回路６は、演算器１９から、送信パケットの送信時刻ｔ１を示すカウント値が出力されると、送信時刻ｔ１を示すカウント値を内部メモリに格納する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
時刻同期回路６は、演算器１９から、受信パケットの受信時刻ｔ４を示すカウント値が出力されると、受信パケットの受信時刻ｔ４を示すカウント値を取得し、内部メモリから、送信時刻ｔ１を示すカウント値を取得する。また、時刻同期回路６は、スレーブ装置２－１の受信部により受信された応答パケットに含まれている、時刻ｔ２を示すカウント値及び時刻ｔ３を示すカウント値のそれぞれを取得する。
【0076】
時刻同期回路６は、上記の式（３）に示すように、送信時刻ｔ１、受信時刻ｔ２、送信時刻ｔ３及び受信時刻ｔ４を用いて、到達遅延時間ＭＬＤを算出する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１－２との時刻同期を実現する。
時刻同期回路６は、到達遅延時間ＭＬＤを用いて、マスタ装置１－２との時刻同期を実現する。
【0077】
以上より、図８に示す時刻保持回路５は、図２に示す時刻保持回路５と同様に、１００ビット程度の時刻カウント値については１つ保持するだけで、到達遅延時間の算出に必要な時刻として、送信パケットの送信時刻及び受信パケットの受信時刻のそれぞれを算出することができる。
【0078】
なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【0079】
１，１－１，１－２ マスタ装置、２－１，２－２，２－３ スレーブ装置、３，３’ 第１のパルス出力回路、４，４’ 第２のパルス出力回路、５ 時刻保持回路、６ 時刻同期回路、１１－１，１１－２，１１－１’，１１－２’ 入力ポート、１２ 時刻カウンタ、１３ 制御カウンタ、１４，１４’ 第１の保持回路、１５，１５’ 第２の保持回路、１６ 第３の保持回路、１７，１７’ 演算回路、１８，１８’ セレクタ、１９，１９’ 演算器、２０ ビット取出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】