特許 7565828 ＳｉＣ－ＭＯＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-03

(45)【発行日】2024-10-11

(54)【発明の名称】ＳｉＣ－ＭＯＳＦＥＴ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241004BHJP

   H01L 29/12 20060101ALI20241004BHJP

   H01L 29/06 20060101ALI20241004BHJP

【ＦＩ】

H01L29/78 652C

H01L29/78 652T

H01L29/78 652H

H01L29/78 652M

H01L29/78 652B

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652N

【請求項の数】 7

(21)【出願番号】P 2021037173

(22)【出願日】2021-03-09

(65)【公開番号】P2022137613

(43)【公開日】2022-09-22

【審査請求日】2023-03-14

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】菅原 勝俊

(72)【発明者】

【氏名】香川 泰宏

(72)【発明者】

【氏名】福井 裕

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２００５－１９７４３９（ＪＰ，Ａ）

【文献】特開２０１５－０７３０５１（ＪＰ，Ａ）

【文献】特開２０１４－１９２１９１（ＪＰ，Ａ）

【文献】特開２０１５－１４１９２０（ＪＰ，Ａ）

【文献】特開２０１３－１０５７９９（ＪＰ，Ａ）

【文献】特開２００９－００４６６８（ＪＰ，Ａ）

【文献】特開２０１７－１９１８１７（ＪＰ，Ａ）

【文献】中国特許出願公開第１１１１４６２９０（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に形成された第２導電型のベース領域と、
前記ベース領域の表層に形成された第１導電型のソース領域と、
前記ドリフト層および前記ソース領域に挟まれた前記ベース領域の領域であるチャネル領域に、ゲート絶縁膜を介して対向するゲート電極と、
前記ソース領域に電気的に接触するソース電極と、
前記ベース領域の下面に隣接して形成された第２導電型の複数の第１埋込領域と、を備え、
複数の前記第１埋込領域は、少なくとも前記ベース領域の両端部の直下に形成され、前記ベース領域の幅方向において互いに離間して３つ以上形成され、
隣り合う２つの前記第１埋込領域に挟まれる前記ドリフト層の幅は、０．４μｍ以上４．０μｍ以下である、
ＳｉＣ－ＭＯＳＦＥＴ。

【請求項2】

第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に形成された第２導電型のベース領域と、
前記ベース領域の表層に形成された第１導電型のソース領域と、
前記ドリフト層および前記ソース領域に挟まれた前記ベース領域の領域であるチャネル領域に、ゲート絶縁膜を介して対向するゲート電極と、
前記ソース領域に電気的に接触するソース電極と、
前記ベース領域の下面に隣接して形成された第２導電型の複数の第１埋込領域と、を備え、
複数の前記第１埋込領域は、少なくとも前記ベース領域の両端部の直下に形成され、前記ベース領域の幅方向において互いに離間して３つ以上形成され、
前記ベース領域の深さに対する前記第１埋込領域の深さの比は１．２以上である、
ＳｉＣ－ＭＯＳＦＥＴ。

【請求項3】

複数の前記第１埋込領域は、前記ベース領域の幅方向において等間隔に配置される、
請求項１または請求項２に記載のＳｉＣ－ＭＯＳＦＥＴ。

【請求項4】

第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に形成された第２導電型のベース領域と、
前記ベース領域の表層に形成された第１導電型のソース領域と、
前記ドリフト層および前記ソース領域に挟まれた前記ベース領域の領域であるチャネル領域に、ゲート絶縁膜を介して対向するゲート電極と、
前記ソース領域に電気的に接触するソース電極と、
前記ベース領域の下面に隣接して形成された第２導電型の複数の第１埋込領域と、を備え、
複数の前記第１埋込領域は、少なくとも前記ベース領域の両端部の直下に形成され、前記ベース領域の幅方向において互いに離間して３つ以上形成され、
前記ベース領域の両端部の直下に位置する前記第１埋込領域の幅は、前記ベース領域の両端部の直下に位置しない前記第１埋込領域の幅より広い、
ＳｉＣ－ＭＯＳＦＥＴ。

【請求項5】

前記ベース領域の両端部の直下に位置する前記第１埋込領域の深さは、前記ベース領域の両端部の直下に位置しない前記第１埋込領域の深さと同じである、
請求項１から請求項４のいずれか１項に記載のＳｉＣ－ＭＯＳＦＥＴ。

【請求項6】

第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に形成された第２導電型のベース領域と、
前記ベース領域の表層に形成された第１導電型のソース領域と、
前記ドリフト層および前記ソース領域に挟まれた前記ベース領域の領域であるチャネル領域に、ゲート絶縁膜を介して対向するゲート電極と、
前記ソース領域に電気的に接触するソース電極と、
前記ベース領域の下面に隣接して形成された第２導電型の複数の第１埋込領域と、を備え、
複数の前記第１埋込領域は、少なくとも前記ベース領域の両端部の直下に形成され、前記ベース領域の幅方向において互いに離間して３つ以上形成され、
前記ゲート電極、前記ベース領域、および前記ソース領域により構成される単位セルが複数配置された活性領域と、
前記活性領域を囲む外周領域と、を備え、
前記外周領域は、
前記ドリフト層の表層に形成された第２導電型の複数のガードリングと、
前記複数のガードリングのうち最内周のガードリングの下面に隣接して形成された第２導電型の複数の第２埋込領域と、を備え、
複数の前記第２埋込領域は、少なくとも最内周の前記ガードリングの両端部の下面に隣接し、互いに離間して３つ以上形成される、
ＳｉＣ－ＭＯＳＦＥＴ。

【請求項7】

前記第１埋込領域と前記第２埋込領域の深さは同じである、
請求項６に記載のＳｉＣ－ＭＯＳＦＥＴ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＳｉＣ－ＭＯＳＦＥＴに関する。

【背景技術】

【0002】

パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が広く使用されている。

【0003】

特に、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴまたはＩＧＢＴは、次世代のスイッチング素子として、１ｋＶ程度またはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体には、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。

【0004】

縦型構造のＭＯＳＦＥＴでは、ｎ型ドリフト層とｐ型ベース領域とからなるｐｎ接合により、ボディダイオードと呼ばれる逆方向のｐｎダイオードが形成される。このボディダイオードを用いることで、ＭＯＳＦＥＴに並列接続される外付けダイオードを省略し、回路の素子数を削減することができる。しかし、半導体材料にＳｉＣを用いるＭＯＳＦＥＴ（以下、「ＳｉＣ－ＭＯＳＦＥＴ」と称する）のボディダイオードに電流（以下、「ボディダイオード電流」と称する）が流れると、電子－正孔対が再結合する際に発生するエネルギーによって結晶中の積層欠陥が伸長することが知られている。積層欠陥は高抵抗層として働くため、伸長するとＭＯＳＦＥＴおよびボディダイオードの特性を劣化させてしまう。従って、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードを用いるためには、積層欠陥の伸長を抑制することが必要である。

【0005】

ボディダイオード電流により伸長する積層欠陥のほとんどは、基板に由来する。基板に存在する欠陥の９９％以上は、基板とドリフト層との界面で無害な欠陥に変換され、ドリフト層中には伸長しない。しかし、ボディダイオード電流が増加し正孔がドリフト層と基板との界面に到達すると、基板に存在する欠陥を起点に多数の積層欠陥が伸長する。積層欠陥は高抵抗層として働くため、伸長するとＭＯＳＦＥＴおよびボディダイオードの特性を大きく劣化させる。なお、ドリフト層に注入された正孔は、ドリフト層において少数キャリアとして振る舞うため、その到達する深さは少数キャリアのライフタイムに支配される。

【0006】

これに対し、ＭＯＳＦＥＴ内にＳＢＤ（Schottky Barrier Diode）を設け、ダイオード電流をＳＢＤに流す技術が知られている。これによれば、ボディダイオードと並列に設けられたＳＢＤの立ち上がり電圧はボディダイオードを構成するＳｉＣのｐｎ接合の立ち上がり電圧より低いため、ＭＯＳＦＥＴのオフ時のダイオード電流はボディダイオードではなくＳＢＤに流れる。ＳＢＤを流れる電流は正孔が介在しない電子電流であるため、これによる積層欠陥の伸長は発生せず、ＭＯＳＦＥＴ等の特性の劣化も生じない。しかし、ダイオード電流がある程度増加するとボディダイオードが動作して正孔電流が流れてしまう。また、単位セル内にＳＢＤを設けることによってＭＯＳＦＥＴの領域が減ってしまう。これらの理由により、オン電圧が増加してしまうという問題がある。

【0007】

特許文献１は、ＭＯＳＦＥＴの単位セル内のｐ型ベース領域の下に隣接して追加のｐ型領域を複数設ける構成を提案している。特許文献１の構成によれば、ｐ型領域に挟まれたドリフト層の領域において、注入された正孔のライフタイムが短くなることから、ドリフト層と基板との界面に到達する正孔の数を少なくすることができる。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２００５－２８５９８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

特許文献１の構成では、ｐ型ベース領域の端部の下に追加のｐ型領域がないため（段落００４５）、耐圧が低下するという課題がある。これは、ｐ型ベース領域の端部に隣接するｎ型領域の幅が広いと空乏層が広がりきらずに電界が集中し、耐圧が低下する懸念があるためである。

【0010】

本開示は上記の課題に鑑みてなされたものであり、ＳｉＣ－ＭＯＳＦＥＴにおいて、耐圧低下およびオン電圧増加を抑制すると共にボディダイオード電流を増加させることを目的とする。

【課題を解決するための手段】

【0011】

本開示のＳｉＣ－ＭＯＳＦＥＴは、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に形成された第２導電型のベース領域と、ベース領域の表層に形成された第１導電型のソース領域と、ドリフト層およびソース領域に挟まれたベース領域の領域であるチャネル領域に、ゲート絶縁膜を介して対向するゲート電極と、ソース領域に電気的に接触するソース電極と、ベース領域の下面に隣接して形成された第２導電型の複数の第１埋込領域と、を備える。複数の第１埋込領域は、少なくともベース領域の両端部の直下に形成され、ベース領域の幅方向において互いに離間して３つ以上形成され、隣り合う２つの第１埋込領域に挟まれるドリフト層の幅は、０．４μｍ以上４．０μｍ以下である。

【発明の効果】

【0012】

本開示のＳｉＣ－ＭＯＳＦＥＴによれば、第１埋込領域の間のドリフト層の領域において正孔のライフタイムが低下するため、ドリフト層と基板との界面に到達する正孔の数を減らし、積層欠陥の伸長を抑制することができる。これにより、ボディダイオード電流を増加させることができる。また、第１埋込領域はベース領域の両端部の直下に形成されるため、耐圧の低下が抑制される。また、第１埋込領域を設けてもＭＯＳＦＥＴの通電経路は変化しないため、オン電圧の上昇は生じない。

【図面の簡単な説明】

【0013】

【図1】実施の形態１の第１比較例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図2】実施の形態１の第２比較例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図3】実施の形態１のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図4】実施の形態１の変形例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図5】実施の形態２の比較例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図6】実施の形態２のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図7】実施の形態２の第１変形例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【図8】実施の形態２の第２変形例のＳｉＣ－ＭＯＳＦＥＴの断面図である。

【発明を実施するための形態】

【0014】

以下に、様々なＳｉＣ－ＭＯＳＦＥＴの構成を説明するが、各ＳｉＣ－ＭＯＳＦＥＴの構成要素におけるｎ型またはｐ型は、逆の導電型であってもよい。

【0015】

＜Ａ．実施の形態１＞
＜Ａ－１．比較例＞
図１は、実施の形態１の第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１の断面図である。ＳｉＣ－ＭＯＳＦＥＴ１５１は、縦型構造のＭＯＳＦＥＴである。ＳｉＣ－ＭＯＳＦＥＴ１５１は、ｎ型のＳｉＣ基板１、ｎ型のドリフト層２、ｐ型のベース領域３、ｎ型のソース領域４、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８、およびドレイン電極９を備えて構成される。ＳｉＣ基板１の上面にはｎ型のドリフト層２が形成される。ドリフト層２の表層には、ｐ型のベース領域３が形成される。ベース領域３の表層には、ｎ型のソース領域４が形成される。ベース領域３の表層のうちドリフト層２とソース領域４とで挟まれる部分は、チャネル領域となる。このチャネル領域の上には、ゲート絶縁膜５が形成され、その上にはゲート電極６が形成される。すなわち、ゲート電極６はゲート絶縁膜５を介してチャネル領域と対向する位置に形成される。ゲート電極６の側面および上面は、層間絶縁膜７に覆われる。ソース領域４、ベース領域３、層間絶縁膜７を覆うように、ソース電極８が形成される。ソース電極８は、ベース領域３のうち、チャネル領域以外のソース領域４が形成されていない上面と接触する。ＳｉＣ基板１の下面にはドレイン電極９が形成される。

【0016】

ＳｉＣ－ＭＯＳＦＥＴ１５１では、ｎ型のドリフト層２とｐ型のベース領域３とからなるｐｎ接合により、ボディダイオードと呼ばれる逆方向のｐｎダイオードが形成される。このボディダイオードを用いることで、ＳｉＣ－ＭＯＳＦＥＴ１５１に並列接続される外付けダイオードを省略し、回路の素子数を削減することができる。しかし、ＳｉＣ－ＭＯＳＦＥＴにおいてボディダイオード電流が流れると、電子－正孔対が再結合する際に発生するエネルギーによって結晶中の積層欠陥が伸長し、ＭＯＳＦＥＴおよびボディダイオードの特性を劣化させてしまう。従って、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードを用いるためには、積層欠陥の伸長を抑制することが必要である。

【0017】

図２は、実施の形態１の第２比較例２のＳｉＣ－ＭＯＳＦＥＴ１５２の断面図である。ＳｉＣ－ＭＯＳＦＥＴ１５２は、ｐ型の複数の第１埋込領域１０がベース領域３の下面に隣接して設けられる点で、第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１と異なる。１つのベース領域３に対して複数の第１埋込領域１０が設けられる。隣り合う２つの第１埋込領域１０に挟まれるドリフト層２の領域を、ｎ型領域１１と称する。ＳｉＣ－ＭＯＳＦＥＴ１５２によれば、ｎ型領域１１において注入された正孔のライフタイムが短くなるため、ドリフト層２とＳｉＣ基板１との界面に到達する正孔の数が少なくなる。しかし、第１埋込領域１０はベース領域３の端部の下には設けられないため、耐圧が低下するという課題がある。これは、ベース領域３の端部に隣接するｎ型領域の幅が広いと空乏層が広がりきらずに電界が集中し、耐圧が低下する懸念があるためである。

【0018】

＜Ａ－２．構成＞
図３は、実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１の断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０１は、第１埋込領域１０がベース領域３の端部の直下にも設けられている点で、第２比較例のＳｉＣ－ＭＯＳＦＥＴ１０２と異なる。

【0019】

第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１では、ボディダイオード電流はソース領域４の下に位置する部分を含めたベース領域３の全体からドリフト層２へ流れる。ドリフト層２における正孔のライフタイムは一定である。

【0020】

これに対して、ＳｉＣ－ＭＯＳＦＥＴ１０１では、第１埋込領域１０の周囲で正孔のライフタイムが低下する。そのため、ＳｉＣ－ＭＯＳＦＥＴ１０１に第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１と同じボディダイオード電流を流しても、ベース領域３からｎ型領域１１に流入した正孔の一部がｎ型領域１１で再結合する。その結果、ドリフト層２とＳｉＣ基板１との界面に到達する正孔が少なくなる。すなわち、ＳｉＣ－ＭＯＳＦＥＴ１０１は、第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１と比べて、欠陥伸長なしに流すことのできるボディダイオード電流が大きい。

【0021】

正孔のライフタイムが低下する効果は第１埋込領域１０の周囲で発生する。これは、正孔が第１埋込領域１０に挟まれたｎ型領域１１で再結合するため、より下方のドリフト層２に到達しにくいためである。従って、隣り合う第１埋込領域１０の間隔、すなわちｎ型領域１１の幅は狭い方が望ましい。しかし、ベース領域３に対するｎ型領域１１の面積比が小さくなれば、ｎ型領域１１からドリフト層２へ流れる正孔よりも第１埋込領域１０からドリフト層２へ流れる正孔が支配的となるため、ｎ型領域１１はある程度の幅を持つ必要がある。従って、ｎ型領域１１の幅は０．４μｍ以上４．０μｍ以下であることが望ましい。一方で、第１埋込領域１０の幅が大きくなると、第１埋込領域１０からドリフト層２へ流れる正孔が増加する。そのため、第１埋込領域１０の幅は、ｎ型領域１１の幅の０．５倍以上、かつ２倍以下であることが望ましい。

【0022】

また、ベース領域３の幅にもよるが、ｎ型領域１１は１つのベース領域３に対して２つ以上設けられることが望ましい。言い換えれば、第１埋込領域１０は１つのベース領域３に対して３つ以上設けられることが望ましい。このとき、第１埋込領域１０とｎ型領域１１の幅は異なっていても構わない。そのため、図３に示すように、ベース領域３の両端部の直下に位置する第１埋込領域１０の幅は、ベース領域３の両端部の直下に位置しない第１埋込領域１０の幅より広くてもよい。

【0023】

ベース領域３またはソース領域４のうちソース電極８と接触する部分をソースコンタクト領域と称する。ソースコンタクト領域の直下、とりわけその中央において正孔の流入量が多い。従って、ソースコンタクト領域の直下の第１埋込領域１０について言えば、中央に位置する第１埋込領域１０の幅を最も狭くすることにより正孔の消滅効果を高め、中央から外側にいくにつれて第１埋込領域１０の幅が広くなるようにしてもよい。また、１つのベース領域３について第１埋込領域１０は等間隔に配置されてもよい。第１埋込領域１０が等間隔に配置されることで、ボディダイオード電流が均等に第１埋込領域１０から流れ、電流特性が安定するという効果がある。

【0024】

ｎ型領域１１が深いほど、正孔がライフタイムの低い領域を走行する距離が長くなる。そのため、ベース領域３の深さに対する第１埋込領域１０の深さの比は少なくとも１．２以上であり、望ましくは１．５以上である。ベース領域３の端部の直下に位置する第１埋込領域１０の深さは、その他の第１埋込領域１０の深さと同じにすることで、耐圧が向上する。

【0025】

図３に示すように、ｎ型領域１１がソース領域４の直下にも形成される場合、ｎ型領域１１の幅が広いと空乏層が広がりきらずに電界が集中し、耐圧が低下する懸念がある。そのため、ｎ型領域１１の幅は狭いことが望ましい。この場合、ｎ型領域１１の幅は、上述した「０．４μｍ以上４．０μｍ以下」より狭くても良い。この場合の第１埋込領域１０の深さも、上記と同じように、ベース領域３の深さに対する比が１．２以上であり、望ましくは１．５以上である。

【0026】

第１埋込領域１０の不純物濃度が高いほど、正孔のライフタイムを低下させる効果は大きくなる。しかし、第１埋込領域１０の不純物濃度が高くなると、ＳｉＣ－ＭＯＳＦＥＴ１０１がオフ状態となって高電圧が保持されている際に、第１埋込領域１０の下部にかかる電界が高くなるため、不純物濃度を高濃度化する際には注意が必要である。

【0027】

第１埋込領域１０は、その間にｎ型領域１１を挟むという構造上、ベース領域３の直下に複数設けられる必要がある。単位セルの平面形状には四角、六角、または円などからなる格子型、もしくはストライプ型などが挙げられる。単位セルの平面形状が格子型である場合、第１埋込領域１０の平面形状は同心円状でもストライプ状でもよい。単位セルの平面形状がストライプ型である場合、第１埋込領域１０の配置は単位セルのストライプの長手方向に平行でも垂直でもよい。また、第１埋込領域１０の配置は、同心円状のパターンが単位セルのストライプの長手方向に沿って周期的に繰り返されるパターンであってもよい。

【0028】

＜Ａ－３．変形例＞
図４は、実施の形態１の変形例のＳｉＣ－ＭＯＳＦＥＴ１０２の断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０２では、ソース領域４の上面、およびベース領域３のソースコンタクト部に凹部１２が形成されており、ソース電極８が凹部１２に入り込む。そして、第１埋込領域１０は、ベース領域３の端部の下と、凹部１２の下とに形成される。凹部１２を有するＳｉＣ－ＭＯＳＦＥＴ１０２の構成によれば、ベース領域３を形成する際のマスクを用いて第１埋込領域１０を形成することが可能であるため、マスクを削減する効果がある。

【0029】

凹部１２の深さと第１埋込領域１０の深さとの関係によっては、第１埋込領域１０がベース領域３と分離される可能性がある、そのような場合であっても第１埋込領域１０は接地されることが望ましい。図４に示すように凹部１２内にソース電極８を埋め込めば、第１埋込領域１０を接地することができる。または、凹部１２の側壁の一部または全部をｐ型とし、ベース領域３と第１埋込領域１０を接続してもよい。

【0030】

＜Ａ－４．効果＞
実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１は、第１導電型のＳｉＣ基板１と、ＳｉＣ基板１上に形成された第１導電型のドリフト層２と、ドリフト層２の表層に形成された第２導電型のベース領域３と、ベース領域３の表層に形成された第１導電型のソース領域４と、ドリフト層２およびソース領域４に挟まれたベース領域３の領域であるチャネル領域に、ゲート絶縁膜５を介して対向するゲート電極６と、ソース領域４に電気的に接触するソース電極８と、ベース領域３の下面に隣接して形成された第２導電型の複数の第１埋込領域１０と、を備える。そして、複数の第１埋込領域１０は、少なくともベース領域３の両端部の直下に形成され、互いに離間して３つ以上形成される。第１埋込領域１０の間のドリフト層２の領域において正孔のライフタイムが低下するため、ドリフト層２とＳｉＣ基板１との界面に到達する正孔の数を減らし、積層欠陥の伸長を抑制することができる。これにより、ボディダイオード電流を増加させることができる。また、第１埋込領域１０はベース領域３の両端部の直下に形成されるため、耐圧の低下が抑制される。また、第１埋込領域１０を設けてもＭＯＳＦＥＴの通電経路は変化しないため、オン電圧の上昇は生じない。

【0031】

＜Ｂ．実施の形態２＞
＜Ｂ－１．比較例＞
図５は、実施の形態２の比較例のＳｉＣ－ＭＯＳＦＥＴ２５１の断面図である。ＳｉＣ－ＭＯＳＦＥＴ２５１は、ＭＯＳＦＥＴとして動作する単位セルを有する活性領域１４と、活性領域１４より外側の外周領域１３とを備えて構成される。ＳｉＣ－ＭＯＳＦＥＴ２５１の活性領域１４の構成は、実施の形態１の第１比較例のＳｉＣ－ＭＯＳＦＥＴ１５１の構成と同様である。また、ＳｉＣ基板１、ドリフト層２、ソース電極８、およびドレイン電極９は、活性領域１４と外周領域１３とで共通である。

【0032】

外周領域１３では、ドリフト層２の表層に複数のガードリング１５が設けられる。ガードリング１５はｐ型の領域であり、活性領域１４を囲むように同心円状に配置される。各ガードリング１５の幅は、外周領域１３の内側から外側にいくにつれて徐々に小さくなる。また、ＳｉＣ－ＭＯＳＦＥＴの構成によっては、外周領域１３にゲート電極６およびゲートパッド、またはフィールド酸化膜などが設けられることがある。

【0033】

ＳｉＣ－ＭＯＳＦＥＴ２５１では、スイッチング動作の際にドリフト層２中およびガードリング１５において生じた空乏層の伸び縮みに伴って変位電流と呼ばれる電流が発生する。この電流によってガードリング１５内の電位が高くなると、ソース電極８またはゲート電極６との間の電位差が大きくなり、その間に設けられたフィールド絶縁膜、層間絶縁膜７、またはゲート絶縁膜５が破壊される。そのため、最内周のガードリング１５であるガードリング１５ａには、ソース電極８と電気的に接触する部分、すなわちソースコンタクト１６が設けられる。このソースコンタクト１６を有するガードリング１５ａもまた、ボディダイオードとして動作するため、ボディダイオード電流による積層欠陥の伸長が問題となる。

【0034】

＜Ｂ－２．構成＞
図６は、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ２０１の断面図である。ＳｉＣ－ＭＯＳＦＥＴ２０１の活性領域１４は、実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１と同一の構成である。ＳｉＣ－ＭＯＳＦＥＴ２０１の外周領域１３は、最内周のガードリング１５ａの下に隣接して複数のｐ型の第２埋込領域２０が設けられる点で、比較例のＳｉＣ－ＭＯＳＦＥＴ２５１の外周領域１３と異なっている。隣り合う第２埋込領域２０に挟まれたドリフト層２の領域をｎ型領域２１と称する。

【0035】

図６では、第２埋込領域２０がソースコンタクト１６の直下だけでなくガードリング１５ａの両端部の下にも形成されている。しかし、第２埋込領域２０はソースコンタクト１６の直下にのみ設けられていてもよい。実施の形態１で第１埋込領域１０とｎ型領域１１について説明したように、第２埋込領域２０を設けることにより、ｎ型領域２１における正孔のライフタイムを低下させることができる。

【0036】

第２埋込領域２０の幅、深さ、および不純物濃度は、第１埋込領域１０のそれらと同様である。また、ｎ型領域２１はガードリング１５ａに対して２つ以上設けられることが望ましい。言い換えれば、第２埋込領域２０はガードリング１５ａに対して３つ以上設けられることが望ましい。

【0037】

なお、外周領域１３の第２埋込領域２０は、活性領域１４の第１埋込領域１０と同じ深さであってもよい。両者の深さが同じであることで、耐圧が向上する。また、外周領域１３の第２埋込領域２０は、外側から活性領域１４側に向かって徐々に深くなってもよい。

【0038】

＜Ｂ－３．変形例＞
図７は、実施の形態２の第１変形例のＳｉＣ－ＭＯＳＦＥＴ２０２の断面図である。ＳｉＣ－ＭＯＳＦＥＴ２０２は、活性領域１４においてソース領域４の上面、およびベース領域３のソースコンタクト部に凹部１２が形成され、外周領域１３において最内周のガードリング１５ａの上面に凹部２２が形成されるという点で、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ２０１と異なる。ＳｉＣ－ＭＯＳＦＥＴ２０２の活性領域１４は、実施の形態１の変形例のＳｉＣ－ＭＯＳＦＥＴ１０２と同じ構成である。凹部２２には、ゲート絶縁膜５、層間絶縁膜７またはソース電極８が入り込む。

【0039】

図８は、実施の形態２の第２変形例のＳｉＣ－ＭＯＳＦＥＴ２０３の断面図である。ＳｉＣ－ＭＯＳＦＥＴ２０３は、凹部２２の幅をＳｉＣ－ＭＯＳＦＥＴ２０２における凹部２２の幅より大きくし、ガードリング１５ａの外側端部の上面と、ガードリング１５ａより外側のガードリング１５の上面を、凹部２２の底面の高さに合わせたものである。

【0040】

なお、上記のＳｉＣ－ＭＯＳＦＥＴ１０１，１０２，２０１，２０２，２０３ではプレーナ型の単位セルが用いられたが、トレンチ型の単位セルが用いられてもよい。

【0041】

＜Ｂ－４．効果＞
実施の形態２のＳｉＣ－ＭＯＳＦＥＴ２０１は、ゲート電極６、ベース領域３、およびソース領域４により構成される単位セルが複数配置された活性領域１４と、活性領域１４を囲む外周領域１３と、を備える。外周領域１３は、ドリフト層２の表層に形成された第２導電型の複数のガードリング１５と、複数のガードリング１５のうち最内周のガードリング１５ａの下面に隣接して形成された第２導電型の複数の第２埋込領域２０と、を備える。複数の第２埋込領域２０は、少なくとも最内周のガードリング１５ａの両端部の下面に隣接し、互いに離間して３つ以上形成される。従って、ＳｉＣ－ＭＯＳＦＥＴ２０１によれば、外周領域１３においても、欠陥伸長なしに流すことが可能なボディダイオード電流を増加させることができる。

【0042】

なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

【符号の説明】

【0043】

１ ＳｉＣ基板、２ ドリフト層、３ ベース領域、４ ソース領域、５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、８ ソース電極、９ ドレイン電極、１０ 第１埋込領域、１１，２１ ｎ型領域、１２，２２ 凹部、１３ 外周領域、１４ 活性領域、１５，１５ａ ガードリング、１６ ソースコンタクト、２０ 第２埋込領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】