特許7566002複数の積層ダイを有する集積回路デバイスおよびその集積回路デバイスを製造する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-03
(45)【発行日】2024-10-11
(54)【発明の名称】複数の積層ダイを有する集積回路デバイスおよびその集積回路デバイスを製造する方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20241004BHJP
H01L 25/065 20230101ALI20241004BHJP
H01L 25/18 20230101ALI20241004BHJP
H01L 21/8238 20060101ALI20241004BHJP
H01L 27/092 20060101ALI20241004BHJP
H01L 21/8234 20060101ALI20241004BHJP
H01L 27/088 20060101ALI20241004BHJP
G11C 5/04 20060101ALI20241004BHJP
【ＦＩ】
H01L25/08 C
H01L27/092 K
H01L27/092 G
H01L27/088 E
G11C5/04 220
【請求項の数】
12
(21)【出願番号】P 2022502070
(86)(22)【出願日】2020-06-08
(65)【公表番号】
(43)【公表日】2022-09-22
(86)【国際出願番号】 US2020036697
(87)【国際公開番号】W WO2021011115
(87)【国際公開日】2021-01-21
【審査請求日】2023-06-02
(31)【優先権主張番号】16/511,796
(32)【優先日】2019-07-15
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】リン， チー
【審査官】秋山 直人
(56)【参考文献】
【文献】特開２００６－２７７８７０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０１２００２１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００８／０３１０２４２（ＵＳ，Ａ１）
【文献】米国特許第０５４３０８５９（ＵＳ，Ａ）
【文献】米国特許第０９１０６２２９（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２１／８２３４
Ｇ１１Ｃ ５／０４
(57)【特許請求の範囲】
【請求項1】
複数の積層ダイを有する集積回路デバイスであって、前記集積回路デバイスは、入力信号を受信するように構成された入出力要素を有する、前記複数の積層ダイのうちの第１のダイであって、前記第１のダイが、前記複数の積層ダイの各ダイに前記入力信号を提供するように構成された信号ドライバ回路と、前記複数の積層ダイのために複数のチップ選択信号を生成するためのチップ選択回路とを備える、第１のダイと、
前記第１のダイに結合された、前記複数の積層ダイのうちの第２のダイと、を備え、
前記第２のダイは、
前記入力信号を受信するように構成された機能ブロックを有し、
前記第２のダイに対応する、前記複数のチップ選択信号のうちのチップ選択信号に応答して前記入力信号を受信し、かつ
データ入力において前記信号ドライバ回路から前記入力信号を受信し、イネーブル入力において前記チップ選択回路から前記チップ選択信号を受信するように構成された、レジスタを備える、
集積回路デバイス。
【請求項2】
前記第１のダイが、前記機能ブロックの出力信号を受信するように構成された受信機を備える、請求項１に記載の集積回路デバイス。
【請求項3】
前記第２のダイがメモリ要素を備える、請求項１に記載の集積回路デバイス。
【請求項4】
前記第２のダイが、前記機能ブロックに関連するデータを記憶するように構成されたメモリをさらに備える、請求項１に記載の集積回路デバイス。
【請求項5】
前記第２のダイに結合された、前記複数の積層ダイのうちの第３のダイをさらに備え、前記第３のダイが、データ入力において前記信号ドライバ回路から前記入力信号を受信し、イネーブル入力において前記チップ選択回路から前記チップ選択信号を受信するように構成された、別のレジスタを備える、請求項１に記載の集積回路デバイス。
【請求項6】
複数の積層ダイを有する集積回路デバイスを実装する方法であって、前記方法は、入出力要素において入力信号を受信するように複数の積層ダイのうちの第１のダイを構成することと、
前記複数の積層ダイの各ダイに前記入力信号を提供するように前記第１のダイの信号ドライバ回路を構成することと、
前記複数の積層ダイのために複数のチップ選択信号を生成するためのチップ選択回路を構成することと、
前記複数の積層ダイのうちの第２のダイを前記第１のダイに結合することであって、前記第２のダイが、前記入力信号を受信するように構成された機能ブロックを有する、前記複数の積層ダイのうちの第２のダイを前記第１のダイに結合することと、
前記第２のダイに対応する、前記複数のチップ選択信号のうちのチップ選択信号に応答して前記第２のダイにおいて前記入力信号を受信することと、を含み、
前記第２のダイのレジスタは、データ入力において前記信号ドライバ回路から前記入力信号を受信することと、イネーブル入力において前記チップ選択回路から前記チップ選択信号を受信することとを行うように構成された、
方法。
【請求項7】
前記機能ブロックの出力信号を受信するように前記第１のダイの受信機を構成することをさらに含む、請求項６に記載の方法。
【請求項8】
前記出力信号を受信するように前記第１のダイの第２の入出力要素を結合することをさらに含む、請求項７に記載の方法。
【請求項9】
前記第２のダイがメモリ要素を備える、請求項６に記載の方法。
【請求項10】
前記機能ブロックに関連するデータを前記第２のダイのメモリに記憶することをさらに含む、請求項６に記載の方法。
【請求項11】
前記レジスタの出力は前記メモリの入力へのものである、請求項１０に記載の方法。
【請求項12】
前記複数の積層ダイのうちの第３のダイを前記第２のダイに結合することをさらに含み、前記第３のダイが、データ入力において前記信号ドライバ回路から前記入力信号を受信し、イネーブル入力において前記チップ選択回路から前記チップ選択信号を受信するように構成された、別のレジスタを備える、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、集積回路デバイスに関し、特に、複数の積層ダイを有する集積回路デバイス、および複数の積層ダイを有する集積回路デバイスを実装する方法に関する。
【背景技術】
【0002】
集積回路デバイスの実装は、集積回路デバイスの、サイズを低減するための努力、電力を低減するための努力、および性能を増加させるための努力により変化し続けている。異なるタイプの集積回路デバイスが、一般にチップとも呼ばれる複数のダイを含み得る。複数のダイを有する集積回路デバイスは、しばしば、３Ｄ集積回路デバイスと呼ばれる。複数のダイを有するいくつかの３Ｄ集積回路デバイスは、インターポーザを含み得、しばしば、積層シリコン相互接続技術（ＳＳＩＴ）を実装するデバイスと呼ばれる。たとえば、複数のダイが、互いの上に積層されるのではなく、インターポーザの表面上に個々に置かれ得る。ダイの各々をインターポーザに接続するために、マイクロバンプとスルーシリコンビア（ＴＳＶ）とが使用され得る。しかしながら、マイクロバンプのサイズにより、ダイ間の接続が限定されることがある。より最近の世代の３Ｄ ＩＣデバイスは、シリコンインターポーザを含まないことがあり、ここで、ダイ間の接続は、ハイブリッドバンプとスルーシリコンビアとを使用して実装され得る直接接続によって提供される。ハイブリッドバンプのサイズは、概して、マイクロバンプよりも小さく、これは、ダイ間のより多くの接続を可能にする。
【0003】
積層集積回路デバイスにおけるダイの積層は集積回路デバイスの論理容量を増加させるが、その積層はまた、ダイエッジ幅と、集積回路デバイス自体のコンタクトによってアクセスされ得るダイのコンタクトパッドを有するダイ表面積とを減少させる。ダイ表面積のこの低減の結果として、積層集積回路デバイス上のコンタクトからアクセス可能であるダイの上部のより少数のパッドが、テスト、および集積回路デバイスのダイへの他のアクセスのために利用可能である。上部ダイ上の利用可能なパッドの低減された数のために、上部ダイ上の電源パッドおよび接地パッドの数が、従来のモノリシック集積回路デバイス、またはインターポーザの表面上に個々に置かれた複数のダイを有する集積回路デバイスと比較して、低減されなければならないことがある。また、上部ダイ上の、しばしば入出力（ＩＯ）パッドと呼ばれるＩＯコンタクトの利用可能性が、テスト機能など、積層ＩＣデバイスのいくつかの必要な機能に影響を及ぼし得る。
【0004】
したがって、積層ダイの上部ダイ上のＩＯコンタクトの低減された数に関連する問題など、積層ダイに関連する問題を克服する、積層ダイを有する集積回路デバイスを実装するための回路および実装する方法が必要である。
【発明の概要】
【0005】
複数の積層ダイを有する集積回路デバイスが説明される。集積回路デバイスは、入力信号を受信するように構成された入出力要素を有する、複数の積層ダイのうちの第１のダイであって、第１のダイが、複数の積層ダイの各ダイに入力信号を提供するように構成された信号ドライバ回路と、複数の積層ダイのために複数のチップ選択信号を生成するためのチップ選択回路とを備える、第１のダイと、第１のダイに結合された、複数の積層ダイのうちの第２のダイであって、第２のダイが、入力信号を受信するように構成された機能ブロックを有し、第２のダイが、第２のダイに対応する、複数のチップ選択信号のうちのチップ選択信号に応答して入力信号を受信する、第２のダイとを備える。
【0006】
複数の積層ダイを有する集積回路デバイスを実装する方法も説明される。方法は、入出力要素において入力信号を受信するように複数の積層ダイのうちの第１のダイを構成することと、複数の積層ダイの各ダイに入力信号を提供するように第１のダイの信号ドライバ回路を構成することと、複数の積層ダイのために複数のチップ選択信号を生成するためのチップ選択回路を構成することと、複数の積層ダイのうちの第２のダイを第１のダイに結合することであって、第２のダイが、入力信号を受信するように構成された機能ブロックを有する、複数の積層ダイのうちの第２のダイを第１のダイに結合することと、第２のダイに対応する、複数のチップ選択信号のうちのチップ選択信号に応答して第２のダイにおいて入力信号を受信することとを含む。
【図面の簡単な説明】
【0007】
【図1】例示的な積層集積回路デバイスのブロック図である。
【図3】積層集積回路ダイを有する集積回路デバイスの一部分のブロック図である。
【図4】積層集積回路デバイスのダイにおいて実装され得るチップ選択回路のブロック図である。
【図5】積層集積回路ダイを有する集積回路デバイスの一部分の別のブロック図である。
【図6】積層集積回路デバイスのダイにおいて実装され得る、集積回路デバイスのダイ間で信号を送信するための信号ドライバ回路のブロック図である。
【図7】積層集積回路デバイスのダイにおいて実装され得る信号ドライバ回路のシフトレジスタを使用して送信され得る例示的なデータの図である。
【図8】集積回路デバイスにおいて信号を送信するための回路および方法を実装することができるプログラマブル論理デバイスのブロック図である。
【図10】積層集積回路デバイスにおいて複数のダイを実装する方法を示すフローチャートである。
【発明を実施するための形態】
【0008】
積層ダイを有する集積回路デバイスを実装するための回路および方法は、ダイのＩＯコンタクトと積層ダイのうちの１つまたは複数の他のダイ上の機能ブロックとの間の制御回路を含む。複数の積層ダイのうちの１つのダイ上の制御回路が、プログラミング目的、テスト目的、または動作目的を含む、任意の目的のために、複数の積層ダイのうちの他のダイへのアクセスを可能にする。たとえば、信号ドライバ回路からの信号が、機能ブロックなど、複数の積層ダイのうちの他のダイのうちの１つの回路にルーティングされることを可能にするために、第１のダイ上のチップ選択回路が使用され得る。すなわち、チップ選択回路を使用することによって、他のダイのうちのどれがチップ選択回路によって選択されたかに応じて他のダイの各々に信号を送信するために、共通の信号ドライバ回路が使用され得る。いくつかの実装形態によれば、回路および方法は、プログラマブル論理デバイス（ＰＬＤ）とともに使用され得、データが、機能ブロックに関係する、しばしば構成ランダムアクセスメモリ（ＣＲＡＭ）と呼ばれる構成メモリアレイにルーティングされ得る。回路および方法はまた、３Ｄ積層ダイ技術におけるテスタビリティを改善するために使用され得る。積層ダイ配置における他のダイの回路要素にアクセスするためにダイ上の制御回路を使用することによって、ダイの上部の少数のＩＯパッドが、積層ダイの各々における、ＣＲＡＭまたは機能ブロックなど、テスト回路に割り振られ得る。
【0009】
本明細書は、新規と見なされる本発明の１つまたは複数の実装形態の特徴を定義する特許請求の範囲を含むが、回路および方法は、図面とともにその説明を考慮することにより、より良く理解されると考えられる。様々な回路および方法が開示されるが、それらの回路および方法は、本発明の配置の例にすぎず、様々な形態で具現され得ることを理解されたい。したがって、本明細書内で開示される特定の構造的および機能的詳細は、限定するものとして解釈されるべきではなく、単に、特許請求の範囲のための基礎として、およびほぼすべての適切に詳細な構造において本発明の配置を様々に採用するように当業者に教示するための代表的基礎として解釈されるべきである。さらに、本明細書で使用される用語および句は、限定するものではなく、むしろ、回路および方法の理解可能な説明を提供するものである。
【0010】
まず図１を参照すると、例示的な積層集積回路デバイス１００のブロック図が示されている。より詳細には、パッケージ基板として例としてここに示されている基板１０２が、図２でより詳細に説明されるように、相互接続要素によって電気的に接続される複数のダイを受けるように構成される。パッケージ基板は、はんだボール１０３を備え、はんだボール１０３は、たとえば回路板への取付けのために使用され得、パッケージ基板に取り付けられたダイに信号を提供するかまたはそれらのダイから信号を受信するために使用され得る。代替的に、基板は、パッケージ基板上に位置するインターポーザ、または、集積回路デバイスのダイを受けるために使用される任意の他の要素を備えることができる。図１に示されているように、ダイの第１のスタックが、パッケージ基板に信号をルーティングすることを可能にする相互接続要素を含む対応する相互接続層１０８を有する第１の基板１０６を備える。相互接続要素は、たとえば、はんだバンプ、ハイブリッド相互接続技術、またはダイにおよびダイから信号をルーティングするための任意の他の導電要素を含み得る。第２の基板１１０が、信号をルーティングすることを可能にする相互接続要素を含む対応する相互接続層１１２を有する。第３の基板１１６が、同じく信号をルーティングすることを可能にする相互接続要素を含む対応する相互接続層１１８を有する。第４の基板１２０が、同じく信号をルーティングすることを可能にする相互接続要素を含む対応する相互接続層１２２を有する。第５の基板１２４が、同じく信号をルーティングすることを可能にする相互接続要素を含む対応する相互接続層１２６を有する。基板１２４を覆うかまたは複数のダイをカプセル化するために、パッケージリッド１２８が含まれ得る。示されている基板および相互接続層ペア（１０６および１０８、１１０および１１２、ならびに１１６および１１８、１２０および１２２、１２４および１２６）が、５つのダイを形成し、図２を参照して以下でより詳細に説明されるように、ダイ間で信号をルーティングするように構成される。相互接続層１０８は、はんだボール１０３とつながることを可能にするために、はんだバンプ１３０（たとえばＣ４バンプ）によってパッケージ基板の対応するコンタクトパッド１３２に接続され得る。
【0011】
図１の配置が、例として積層ダイの一般的な配置を示すことが意図されており、ダイの特定の配置が、（アクティブオンアクティブ（ＡｏＡ：Ａｃｔｉｖｅ－ｏｎ－Ａｃｔｉｖｅ）ダイとしても知られる）フェースツーフェース（Ｆａｃｅ－ｔｏ－Ｆａｃｅ）ダイとフェースツーバック（Ｆａｃｅ－ｔｏ－Ｂａｃｋ）ダイとの異なる構成を有することができ、ここで、フェースが金属層側バックエンドオブライン（ＢＥＯＬ：ｂａｃｋ ｅｎｄ－ｏｆ－ｌｉｎｅ）を表し、バックが基板を表すことを理解されたい。相互接続要素は、ダイの構成に応じて、ダイのＴＳＶまたはＢＥＯＬ金属層を含むことができる。フェースツーバック接合では、ダイ間の相互接続は、（たとえばＴＳＶを使用して）基板において実装される。一例によれば、相互接続層１１２は、基板１１０（すなわちバック）のビアに結合された金属層（すなわちフェース上）を含み得、相互接続層１１２と基板１１０とが一緒に１つのダイ層を作る。あるダイから別のダイへの相互接続または基板パッケージとダイとの間の相互接続は、ダイの配向に応じて、金属層（たとえばハイブリッドバンプ）またはＴＳＶを含み得る。例示的な積層集積回路デバイス１００が例として示されているが、ダイの複数のスタックを含む、他の配置のダイが埋め込まれ得ることを理解されたい。
【0012】
次に図２を参照すると、図１の集積回路デバイスの一部分の断面図であり得る、例示的な積層集積回路デバイス２００の一部分の断面図が示されている。積層集積回路デバイス２００は、ダイ１～ダイ５として例としてここに示されている、複数のダイを備える。ダイの各々は、概して、シリコン、金属トレースおよびビアにおいて形成されたアクティブ要素など、同じタイプの要素を備え得、同じタイプの要素は、同じ参照番号で、ダイの各々において示される。たとえば、各ダイは、ウェル領域２０９におけるソース２０６およびドレイン２０８と、ゲート領域２１０とを備えるトランジスタとして例としてここに示されている、アクティブ要素２０４を有する基板２０２を備え得る。
【0013】
ダイの基板のアクティブ要素は、互いにおよび他のダイの要素に相互接続要素として接続され、これは、非導電層によって分離された金属層の金属トレースと、非導電層を通して金属層の部分を接続するビアとを備え得る。より詳細には、様々な層における相互接続要素２１２は、示されているように、ビア２１４によって互いに結合され得る。しばしばスルーシリコンビア（ＴＳＶ）と呼ばれる、基板を通って延びるビア２１６が、基板のバックサイド上のコンタクト要素２１８から延び、コンタクト要素２１８はコンタクト要素２２０に結合され得、これは、外部接続を提供するための、絶縁層２２４を通って延びるコンタクトパッド２２２への接続を可能にする。コンタクトパッド２２２は、コンタクトパッド１３２上のはんだバンプ１３０への接続を可能にするための相互接続層１０８のコンタクトパッドに対応することができ、基板１０２の相互接続要素は、ＩＣデバイスから信号を送信することまたはＩＣデバイスにおいて信号を受信することを行うための、はんだボール１０３への接続を可能にする。他のコンタクト要素も、ダイ間の電気的接続を提供するために実装され得る。たとえば、第１のダイの第１のコンタクト要素２２６が第２のダイの第２のコンタクト要素２２８に電気的に結合され得、ここで、コンタクト要素２２６および２２８は、ハイブリッドコンタクト要素２３０の一部であり得る。図２の例は、以下でより詳細に説明される、図３および図４の回路が実装され得る、デバイスの一例を示すために提供される。
【0014】
図２の回路は、例として示されており、任意の配向において実装され得る、任意の数のダイを含むことができる。ダイのフェースツーフェースダイ配置がダイ１とダイ２との間で示されており、フェースツーバックサイド（ｆａｃｅ－ｔｏ－ｂａｃｋｓｉｄｅ）配置が他のダイの接続において示されているが、ダイの他の配向が実装され得ることを理解されたい。ダイの一部または全部が、プログラマブル論理デバイス（ＰＬＤ）など、同じタイプのデバイスであり得るか、あるいは、異なるダイにおける、メモリまたは論理など、特定の機能を有し得る。
【0015】
次に図３を参照すると、積層集積回路ダイを有する集積回路デバイスの一部分３００のブロック図が示されている。集積回路デバイスは、図１および図２に示されているように実装され得、集積回路デバイス上のＩＯコンタクトによってアクセスされ得る、ドライバ回路などの回路の使用を可能にするための、集積回路デバイスの異なるダイにおける要素の配置が例として示されている。複数の積層ダイのうちの他のダイの各々への信号を駆動するために、複数の積層ダイのうちの第１のダイ上のドライバ回路など、共通の回路を使用することによって、第１のダイ上の同じＩＯコンタクトが、機能ブロックなど、他のダイの各々の回路にアクセスするために使用され得る。すなわち、複数の積層ダイのうちの１つのダイ上の回路にアクセスするために必要な１つまたは複数の同じＩＯコンタクトが、複数の積層ダイのうちの他のダイの各々の回路にアクセスするために使用され得る。
【0016】
特に図３のダイの要素を参照すると、図３の集積回路デバイスの一部分は、例として、（上部ダイとしても知られ、たとえば図２のダイ１に対応し得る）第１のダイ３０２と、第２のダイ３０４と、第３のダイ３０６と、第４のダイ３０８と、第５のダイ３１０とを含む５つの積層ダイを備える。上部ダイのＩＯ回路３１２が、集積回路の外部にアクセス可能であるコンタクト要素を備え得る。ＩＯ回路３１２は制御回路３１３に結合され、ＩＯ回路３１２は、ＩＯ回路３１２のコンタクト要素における受信された入力（ＩＮＰＵＴ）信号であり得る信号を制御回路３１３に提供するものとしてここに例として示されている。たとえば、ＩＯ回路３１２は、たとえば図２のコンタクト要素２２２に結合され得る。ＩＯ回路は、制御回路の動作、あるいは信号ドライバ回路から信号を受信する機能ブロックまたは他の回路の機能性に応じて、専用入力回路として実装され得るか、専用出力回路として実装され得るか、あるいは入力信号を受信することまたは出力信号を生成することの両方を行うように機能し得ることを理解されたい。機能ブロックの例が、図８および図９を参照して以下でより詳細に説明される。
【0017】
制御回路３１３は、信号ドライバ回路３１４とチップ選択回路３１６とを備え得る。すなわち、制御回路は、チップ選択回路３１６によって生成されたチップ選択信号を使用することによって複数のダイのうちの別のダイの回路への信号の転送を可能にし、ここで、チップ選択信号は、選択されたチップ上の回路が信号ドライバ回路３１４から信号を受信することを可能にするためのイネーブル信号として動作し得る。より詳細には、信号ドライバ回路３１４は、信号線３１８を介してダイ３０４～３１０の各々に信号を提供する。単一の信号線３１８が示されているが、単一の線３１８が、異なる信号（たとえばアドレス信号、データ信号および制御信号）を送信するための信号バスなど、多線の信号線であり得ること、または複数の信号線が信号ドライバ回路によって駆動され得ることを理解されたい。信号線３１８は、信号入力３２２においてレジスタ３２０に提供される。
【0018】
チップ選択回路３１６は、チップ選択信号線３２３上のチップ選択信号を生成し、チップ選択信号線３２３のうちの第１の信号線からの信号がレジスタ３２０のイネーブル入力３２４にルーティングされる。図３の実装形態によれば、選択信号線３２３は、４つの線を含み、ここで、４つのダイ３０４～３１０の各々が、チップ選択信号線のうちの対応する１つに結合される。他の実装形態によれば、ダイの各々に提供された単一の線上の信号は、データがそのダイを対象とするかどうかを決定するために、復号され得る。チップ選択回路３１６は、図４を参照してより詳細に説明されるように、イネーブル選択信号（ａおよびｂ）に応答してあるダイに受け渡されるイネーブル（ＥＮＡＢＬＥ）信号を受信し得る。チップ選択信号は、たとえばクロック信号など、レジスタ３２０をイネーブルする任意のタイプの信号であり得る。信号ドライバ回路３１４によって駆動される信号は、以下でより詳細に説明されるように、メモリに記憶されたデータ、ＰＬＤの回路についての構成メモリにおける構成データ、制御信号、または集積回路デバイスの様々な回路をテストするためのテスト信号であり得る。レジスタ３２０の出力３２５が機能ブロック３２８の入力３２６に提供され、機能ブロックの出力が出力３２９において生成される。
【0019】
信号ドライバ回路３１４によって生成された信号はまた、信号線３１８を介して他のダイ３０６～３１０の機能ブロックに提供される。より詳細には、ダイ３０６は、信号入力３３２において信号線３１８上のデータ信号を受信し、イネーブル入力３３４において複数の信号線３２３のうちの第２の信号線上のイネーブル信号を受信するように適応された、レジスタ３３０を備える。レジスタ３３０の出力３３５において生成されたデータが機能ブロック３３８の入力３３６に提供され、機能ブロックの出力が出力３３９において生成される。同様に、ダイ３０８は、信号入力３４２において信号線３１８上のデータ信号を受信し、イネーブル入力３４４において複数の信号線３２３のうちの第３の信号線上のイネーブル信号を受信するように適応された、レジスタ３４０を備える。レジスタ３４０の出力３４５において生成されたデータが機能ブロック３４８の入力３４６に提供され、機能ブロックの出力が出力３４９において生成される。さらに、ダイ３１０は、信号入力３５２において信号線３１８上のデータ信号を受信し、イネーブル入力３５４において複数の信号線３２３のうちの第４の信号線上のイネーブル信号を受信するように適応された、レジスタ３５０を備える。レジスタ３５０の出力３５５において生成されたデータが機能ブロック３５８の入力３５６に提供され、機能ブロックの出力が出力３５９において生成される。機能ブロックによって生成されたデータが、信号受信機３６２の入力３６４に結合された信号線３６３を介して、その信号受信機を有する制御回路３６０にルーティングされ得る。制御信号は、ＩＯ回路３６６において出力（ＯＵＴＰＵＴ）信号を生成し得る。
【0020】
図３に示されているように、信号線３１８上で提供された信号が、たとえば図２を参照して上記で説明されたハイブリッドボンド（ｈｙｂｒｉｄ ｂｏｎｄ）またはＴＳＶを介してなど、複数のダイに提供され、信号線３１８上の信号は、チップ選択回路３１６によって生成されたチップ選択信号に基づいて特定の１つまたは複数のダイによって受信され得る。したがって、ＩＯ回路３１２のボンドパッドなど、単一のコンタクト要素のみが、ダイ３０４～３１０の機能ブロック３２８、３３８、３４８、および３５８に信号をルーティングするために必要であることが諒解され得る。すなわち、共通のＩＯコンタクトと共通の信号ドライバ回路とが、第１のダイにおいて生成されたチップ選択信号に基づいて、異なる積層ダイにおける機能ブロックに信号を選択的にルーティングするために使用され得る。
【0021】
したがって、複数の積層ダイのうちの１つのダイ上の制御回路３１３が、プログラミング目的、テスト目的、または動作目的を含む、任意の目的のために、複数の積層ダイのうちの他のダイへのアクセスを可能にするために使用され得る。いくつかの実装形態によれば、回路および方法は、図８および図９を参照して以下でより詳細に説明されるように、ＰＬＤとともに使用され得、データが、図５を参照して以下でより詳細に説明されるように、機能ブロックに関係する、ＣＲＡＭなど、構成メモリアレイにルーティングされ得る。回路および方法はまた、３Ｄ積層ダイ技術におけるテスタビリティを改善するために使用され得る。積層ダイ配置における他のダイの回路要素にアクセスするためにダイ上の制御回路を使用することによって、ダイの上部の少数のテストパッドが、積層ダイの各々におけるＣＲＡＭまたは機能ブロックをテストするのに十分である。制御回路を有するダイ３０２も機能ブロックを含み得、信号が、ダイ３０２の機能ブロックのテスト動作または機能的動作を可能にするために、制御回路によって機能ブロックにルーティングされ得ることに留意されたい。さらに、構成、テストおよび他の動作のための入力信号および出力信号がＩＯ回路（たとえば３１２および３６６）を介して提供されるが、ダイ３０４～３１０のいずれかにルーティングされるかまたはダイ３０４～３１０のいずれかから受信される信号が、ダイ３０２に記憶されるかまたはダイ３０２において生成され得ることを理解されたい。単一の機能ブロックが、ダイ３０４～３１０の各々において示されており、ダイ３０２にデータを提供するためのＩＯ回路またはダイ３０２から信号をルーティングするためのＩＯ回路を介してアクセスされるが、多くの機能ブロックおよびＩＯ回路が、上記で説明されたようにダイにおいて実装され、図８および図９を参照して以下で説明されるように相互接続され得ることを理解されたい。回路は、機能ブロックのグループにテスト信号または他の信号を提供するラッパー回路の一部として実装され得、これは、ラッパーと呼ばれることがある。
【0022】
次に図４を参照すると、積層集積回路デバイスのダイにおいて実装され得るチップ選択回路４００のブロック図が示されている。図４に示されているように、たとえばチップ選択回路３１６に結合されたイネーブル信号など、イネーブル（ＥＮＡＢＬＥ）信号が、イネーブル選択信号ａ、ａ＿バー、ｂ、およびｂ＿バーを使用して生成され得、イネーブル信号は、イネーブル選択信号の値に基づいてダイのうちの１つに提供される。より詳細には、イネーブル選択信号ａは、インバータ４０２の入力に提供され、ａ＿バーは、インバータ４０２の出力において生成される。同様に、イネーブル選択信号ｂは、インバータ４０４の入力に提供され、イネーブル選択信号ｂ＿バーは、インバータ４０４の出力において生成される。イネーブル選択信号ａおよびｂ（したがってａ＿バーおよびｂ＿バー）は、ダイ２～ダイ５のうちの１つにイネーブル信号をルーティングするために選択される。すなわち、イネーブル選択信号ａは、ダイ２にイネーブル信号をルーティングするためにトランジスタ４０６のゲートに提供され、ダイ３にイネーブル信号をルーティングするためにトランジスタ４０８のゲートに提供される。イネーブル選択信号ａ＿バーは、ダイ４にイネーブル信号をルーティングするためにトランジスタ４１０のゲートに提供され、ダイ５にイネーブル信号をルーティングするためにトランジスタ４１２のゲートに提供される。イネーブル選択信号ｂは、ダイ２にイネーブル信号をルーティングするためにトランジスタ４１４のゲートに提供され、ダイ４にイネーブル信号をルーティングするためにトランジスタ４１６のゲートに提供される。イネーブル選択信号ｂ＿バーは、ダイ３にイネーブル信号をルーティングするためにトランジスタ４１８のゲートに提供され、ダイ５にイネーブル信号をルーティングするためにトランジスタ４２０のゲートに提供される。図４に示されているように、ａとｂとの４つの組合せが、４つのダイのうちのいずれか１つを選択して、それらのダイにデータ信号をルーティングすることを可能にすることができる。チップ選択回路４００が例として示されているが、他の同様の回路が、ダイのうちの１つまたは複数にイネーブル信号を提供するために実装され得ることを理解されたい。
【0023】
次に図５を参照すると、積層集積回路ダイを有する集積回路デバイスの一部分５００の別のブロック図が示されている。図５の配置によれば、集積回路デバイスの異なる部分のために、異なるＩＯ回路が使用される。図５の集積回路配置は、図１および図２を参照して上記で説明されたように実装され得るダイ５０２～５１０を含む、５つのダイを備え、ダイ間の接続が、たとえばハイブリッドボンドまたはＴＳＶを使用して実装され得る。ＩＯ回路５１２が、ダイ５０２のコンタクトパッドなど、コンタクト要素において集積回路デバイスへの入力信号を受信するように構成され、受信された入力信号は制御回路５１３に提供される。制御回路５１３は、異なるダイにおける様々な回路ブロックに信号を選択的に提供するように信号ドライバ回路５１４およびチップ選択回路５１５を制御するように適応される。たとえば、信号ドライバ回路によって駆動される信号は、以下でより詳細に説明されるように、メモリに記憶されたデータ、データを記憶または受信するためのアドレス、構成メモリに記憶されたＰＬＤの回路についての構成データ、制御信号、または集積回路デバイスの様々な回路をテストするためのテスト信号であり得る。
【0024】
信号ドライバ回路５１４は、ダイ５０４～５１０の回路への信号を駆動するように構成され、チップ選択回路５１５は、チップ選択信号線５１６からの信号に基づいて、信号ドライバ回路５１４から信号を受信するダイを選択するように構成される。図５の実装形態によれば、信号出力５１８において生成された第１の出力信号が第１の信号線５１９上で提供され、信号出力５２０において生成された第２の出力信号が信号線５２１上で提供され、信号線５１９および５２１はダイ５０４～５１０の各々にルーティングされる。図５の実装形態のダイの各々は、メモリと機能ブロックの両方を備え、メモリは、以下でより詳細に説明されるように、機能ブロックについての構成データを備え得る。
【0025】
ダイの各々は、ＣＲＡＭアレイとして例としてここに示されているメモリ５２４のためのデータを受信するように適応されたレジスタ５２２と、メモリ５２４とレジスタ５２９とに結合されたビット線バッファ５２８のためのデータを受信するための別のレジスタ５２６とを含み、レジスタ５２９は、たとえば、ダイに関連するチップ選択信号をも受信するシフトレジスタであり得る。より詳細には、たとえばアドレス信号であり得る信号線５２１からの信号が入力５３０に結合され、複数のチップ選択信号線５１６のうちの第１のチップ選択信号線からのチップ選択信号がイネーブル入力５３２に結合される。チップ選択信号が、レジスタ５２２をイネーブルするための任意のタイプのイネーブル信号であり得、入力５３０に提供されたデータを受信するためのクロック信号を含み得ることを理解されたい。レジスタ５２２は、メモリ５２４に記憶されるべきデータに関連するアドレスを提供するためのシフトレジスタを備え得る。レジスタ５２２の出力５３４において生成されたデータがメモリ５２４の入力５３６に提供される。メモリ５２４は、インターフェース５３８を介してビット線バッファ５２８と通信し、これは、メモリ５２４からビット線バッファへのデータを読み取ることまたはビット線バッファからメモリ５２４へのデータを書き込むことを可能にする。ダイ５０２は、制御回路５４４の受信機回路５４２をも備える。受信機回路５４２は、受信機回路５４２の入力５４６に結合された信号線５４５を介して、選択されたダイのビット線バッファのレジスタ５２９の出力を受信するように構成される。
【0026】
信号線５１９は入力５５１に結合され、複数のチップ選択信号線５１６のうちの第１のチップ選択信号線は、レジスタ５２６のイネーブル入力５５２に結合され、出力５４７が、ビット線バッファ５２８の入力５４９に結合される。ビット線バッファ５２８に提供されたデータがメモリ５２４に書き込まれ得るか、またはメモリ５２４から読み取られ、ビット線バッファに提供されたデータが、ビット線バッファ５２８の出力５５９において生成され、レジスタ５２９に提供され得る。ダイ５０２は、テスト中になど、レジスタ５２９を介して受信機回路５４２に提供された信号に基づいて出力を生成することを可能にするＩＯ回路５４８をも備える。すなわち、制御回路は、受信機回路５４２によって受信された信号をＩＯ回路５４８に提供することができる。別の実装形態によれば、ビット線バッファ５２８の出力はトライステート値において保持され得、これは、ビット線バッファ５２８の出力におけるレジスタ５２９の要件をなくすことになる。
【0027】
図５の回路配置は機能ブロックをも含み得、制御回路５５０が、ＩＯ回路５５７に結合され、ドライバ５５３と、複数のチップ選択線５５５に結合されたチップ選択回路５５４とをも備える。ダイの各々は、レジスタ５５６と機能ブロック５５８とを含み、ここで、ドライバ５５３の出力５６０において生成された信号がレジスタ５５６の入力５６２に結合される。レジスタ５５６は、機能ブロックのための信号と、入力５６４において複数のチップ選択線５５５のうちの第１のチップ選択線からのチップ選択信号とを受信するように構成される。レジスタ５５６の出力５６６が機能ブロック５５８の入力５６８に結合される。機能ブロックの出力５７０が、信号線５７２によって、制御回路５５０の受信機回路５７５の入力５７４に提供され得る。機能ブロックの出力は、選択されたダイの機能ブロックの出力のみが信号線５７２上で提供されるようなトライステート値において保持され得る。代替的に、ビット線バッファ５２８の出力におけるレジスタ５２９など、レジスタが出力５７０において実装され得る。
【0028】
機能ブロックが設計された後に、通常、この機能ブロックをテストすることを容易にすることができる回路、たとえば走査チェーン回路を設計することが必要である。図３および図５の制御回路は、複数の積層ダイの各ダイの回路のテストを容易にするための単一の回路を実装することによって、テスタビリティを向上させ、回路要件を低減するために実装される。制御回路は、ＩＯ回路と、テストされる、機能ブロックなど、ダイの回路との間のインターフェースとして働く。たとえば、テストパターンおよび制御信号が、ＩＯ回路から、制御回路５１３または５５０などの制御回路にロードされ得る。これらのパターンおよび信号は、次いで、別のダイ上の機能ブロックをテストするために使用される。テストした後に、テスト結果が、別の制御回路にロードされ、ＩＯ回路に提供されて、集積回路デバイスによって出力され得る。いくつかの実装形態によれば、制御回路は、機能ブロックをテストするための入力データおよび制御データを記憶し得る。たとえば、数学プロセッサをテストするために、ｉｎｐｕｔ＿Ａ＝００００１、ｉｎｐｕｔ＿Ｂ＝０００１０、ｃｏｎｔｒｏｌ＝００＝＞ｉｎｐｕｔ＿Ａ＋ｉｎｐｕｔ＿Ｂであり、ｉｆ ｃｏｎｔｒｏｌ＝０１＝＞ｉｎｐｕｔ＿Ａ×ｉｎｐｕｔ＿Ｂである。
【0029】
様々なブロックの入力および出力が、チップ選択信号によって選択された特定のダイに信号をルーティングする適用例のために示されていること、機能ブロックなどの様々なブロックが他の出力を有し得ること、ならびに、示されている様々なブロックの出力が集積回路デバイスの他の部分に提供され得ることに留意されたい。ダイの回路要素への様々な接続が、ダイの各々、および特に、チップ選択信号によって選択されたダイの回路に信号をルーティングするために、第１のダイ（たとえばダイ５０２）から別のダイ（たとえばダイ５０４～５１０のうちの１つ）へのデータのルーティングを可能にする一実装形態を示すために提供される。いくつかの実装形態によれば、データが、たとえばテスト動作中になど、第１のダイにおいて、選択されたダイから受信され得る。
【0030】
図５の回路配置は、メモリおよび機能ブロックに信号をルーティングするための制御回路の使用を示すが、複数の積層ダイのうちのダイに信号をルーティングする回路および方法が、図８および図９において以下で説明される任意のタイプの回路ブロックなど、任意のタイプの回路ブロックを使用して実装され得ることを理解されたい。さらに、ダイの各々における同様の回路ブロック（すなわち関連するビット線バッファと機能ブロックとを有するＣＲＡＭアレイ）の使用が例として示されている。ダイのいずれも同じ回路を有することが必要でないことと、異なるダイが、同様の回路を含むことができるかまたは異なる回路を含むことができることとを理解されたい。たとえば、ダイのうちの１つが主にメモリ要素を含むことができ、他のダイのうちの２つが、主に、ＰＬＤに関連する機能ブロックを含むことができる。
【0031】
次に図６を参照すると、積層集積回路デバイスのダイにおいて実装され得る、集積回路デバイスのダイ間で信号を送信するための信号ドライバ回路６００のブロック図が示されている。信号ドライバ回路６００は、図３の信号ドライバ回路３１４または図５の信号ドライバ回路５１４および５５３として実装され得る。信号ドライバ回路６００は、アドレス入力６０３においてアドレスを受信するように構成された第１のシフトレジスタ６０２を備える。シフトレジスタ６０２の出力がアドレスデコーダ６０４に提供され得る。ワード線制御回路６０６が、復号されたアドレスを受信し、ワード線ドライバ６０８に出力を提供するように構成される。ワード線ドライバによって生成されたアドレスが信号ドライバ回路６００の出力として生成される。たとえば、アドレスは、レジスタ５２２の入力５３０に提供され得る。このアドレスは、特定のダイにおけるフレームアドレスを選択するために使用され得る。信号ドライバ回路６００は、ビット線データ入力６１１においてデータを受信するように構成されたシフトレジスタ６１０をも備え得る。シフトレジスタ６１０の出力がビット線デコーダ６１２に提供される。復号された値を表す出力がビット線制御回路６１４に提供され、ビット線制御回路６１４は、信号ドライバ回路６００によって出力されるデータを生成する。このデータは、選択されたフレームアドレス上のＣＲＡＭセルのデータ線に適用され得る。また、制御信号が、入力６１８に提供された入力制御ビットに応答してシフトレジスタ６１６によって生成される。これらの制御ビットは、読取りおよび書込み動作など、選択されたＣＲＡＭセルの動作を制御するために使用される。
【0032】
図７に示されているように、積層集積回路デバイスのダイにおいて実装され得る信号ドライバ回路のシフトレジスタを使用して送信され得る例示的なデータの図が示されている。一実装形態によれば、アドレスは、マイナーアドレスと、メジャーアドレスと、積層（ｓｔａｃｋｅｄ ｌａｙｅｒ）と含む、複数のフィールドを含み得る。図７の例示的なシフトレジスタによれば、最上行は「ラベル」であり、最下行は、各小さいブロック（「０」、「１」、．．．）が１ビット（ビット０、ビット１、ビット２．．．）を記憶する、シフトレジスタである。図７のシフトレジスタは、多くのセクタに分割された各チップ上のＣＲＡＭアレイのためのＣＲＡＭアドレスを記憶することに専用であり得る。各セクタは、ある密度のＣＲＡＭセルを含んでいることがある。「積層」（ビット０～ビット２）は、「チップアドレス」（たとえばチップ２、チップ３、チップ４、チップ５）を記憶するために使用され得、「メジャーアドレス」（ビット３～ビット７）は、セクタアドレスを記憶するために使用され得、「マイナーアドレス」（ビット８～ビン（ｎ－１））は、ワード線アドレス（ＷＬ０、ＷＬ１、ＷＬ２．．．．）を記憶するために使用され得る。これらのアドレスビットは、選択されたチップのメモリアレイに関連する、１つのチップ、１つのセクタおよび１つのワード線を選択するために復号され得る。
【0033】
次に図８を参照すると、積層集積回路デバイスにおいて信号を送信するための回路および方法を実装することができるプログラマブル論理デバイスのブロック図が示されている。プログラマブルリソースを有するデバイスは、プログラマブルリソースを有する特定用途向け集積回路（ＡＳＩＣ）など、任意のタイプの集積回路デバイスにおいて実装され得るが、他のデバイスは、専用プログラマブル論理デバイス（ＰＬＤ）を備える。１つのタイプのＰＬＤが複合プログラマブル論理デバイス（ＣＰＬＤ）である。ＣＰＬＤは、相互接続スイッチマトリックスによって一緒に接続されたおよび入出力（Ｉ／Ｏ）リソースに接続された２つまたはそれ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックが、プログラマブル論理アレイ（ＰＬＡ）またはプログラマブルアレイ論理（ＰＡＬ）デバイスにおいて使用されるものと同様の、２レベルＡＮＤ／ＯＲ構造を含む。別のタイプのＰＬＤが、様々な機能ブロックを有するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。典型的なＦＰＧＡでは、構成可能論理ブロック（ＣＬＢ）のアレイがプログラマブル入出力ブロック（ＩＯＢ）に結合される。ＣＬＢとＩＯＢとは、プログラマブルルーティングリソースの階層によって相互接続される。これらのＣＬＢ、ＩＯＢ、およびプログラマブルルーティングリソースは、典型的にはオフチップメモリから、ＦＰＧＡの構成メモリセルに構成ビットストリームをロードすることによって、カスタマイズされた機能ブロックを備える。これらのタイプのプログラマブル論理デバイスの両方について、デバイスの機能性は、その目的でデバイスに提供された、構成ビットストリームの構成データビット（または部分的再構成中に送られた構成データビット）によって制御される。構成データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤの場合のような、スタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤの場合のようなフラッシュメモリ）、または任意の他のタイプのメモリセルに記憶され得る。
【0034】
図８のデバイスは、マルチギガビットトランシーバ（ＭＧＴ：ｍｕｌｔｉ－ｇｉｇａｂｉｔ ｔｒａｎｓｃｅｉｖｅｒ）８０１、ＣＬＢ８０２、ランダムアクセスメモリブロック（ＢＲＡＭ）８０３、入出力ブロック（ＩＯＢ）８０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）８０５、デジタル信号処理ブロック（ＤＳＰ）８０６、特殊な入出力ブロック（Ｉ／Ｏ）８０７（たとえば、構成ポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログデジタル変換器、システム監視論理などの他のプログラマブル論理８０８を含む、プログラマブルタイルとして実装される多数の異なる機能ブロックを有するＦＰＧＡアーキテクチャ８００を備える。いくつかのＦＰＧＡは、たとえば、ソフトウェアアプリケーションを実装するために使用され得る、専用プロセッサブロック（ＰＲＯＣ）８１０をも含む。
【0035】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、プログラマブル相互接続要素（ＩＮＴ）８１１を含み、ＩＮＴ８１１は、各隣接するタイル中の対応する相互接続要素との間の規格化された接続を有する。したがって、プログラマブル相互接続要素は、まとめると、示されているＦＰＧＡのためのプログラマブル相互接続構造を実装する。プログラマブル相互接続要素８１１は、図８の上部に含まれる例によって示されているように、同じタイル内のプログラマブル論理要素との間の接続をも含む。
【0036】
たとえば、ＣＬＢ８０２は、ユーザ論理を実装するようにプログラムされ得る構成可能論理要素（ＣＬＥ）８１２と、単一のプログラマブル相互接続要素８１１とを含み得る。ＢＲＡＭ８０３は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理要素（ＢＲＬ）８１３を含み得る。ＢＲＡＭは、構成論理ブロックの分散ＲＡＭとは別個の専用メモリを含む。典型的には、タイル中に含まれる相互接続要素の数は、タイルの高さに依存する。描かれている実装形態では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数も使用され得る。ＤＳＰタイル８０６は、適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理要素（ＤＳＰＬ）８１４を含み得る。ＩＯＢ８０４は、たとえば、プログラマブル相互接続要素８１１の１つのインスタンスに加えて入出力論理要素（ＩＯＬ）８１５の２つのインスタンスを含み得る。回路および方法は、ＩＯＬ８１５を使用して実装され得る。デバイスの接続のロケーションが、その目的でデバイスに提供された、構成ビットストリームの構成データビットによって制御される。プログラマブル相互接続は、構成ビットストリームのビットに応答して、相互接続線を備える接続が、プログラマブル論理において実装された回路、あるいはＢＲＡＭまたはプロセッサなどの他の回路に様々な信号を結合するために使用されることを可能にする。
【0037】
描かれている実装形態では、ダイの中心の近くの列状エリアが、構成、クロック、および他の制御論理のために使用される。この列から延びる構成／クロック分散領域８０９が、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させるために使用される。図８に示されているアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的な列状構造を損なう追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用の論理であり得る。たとえば、図８に示されているプロセッサブロックＰＲＯＣ８１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがる。
【0038】
図８は、例示的なＦＰＧＡアーキテクチャを示すことを意図されているにすぎないことに留意されたい。１つの列中の論理ブロックの数、列の相対幅、列の数および順序、列中に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および図８の上部に含まれる相互接続／論理実装形態は、例にすぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接する列は、典型的には、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが現れるところならどこでも含まれる。図８の実装形態は、プログラマブルリソースを有する集積回路に関係するが、上記に記載された回路および方法が、プログラマブルリソースとハードブロックとの組合せを有する任意のタイプのデバイスにおいて実装され得ることを理解されたい。
【0039】
次に図９を参照すると、図８のプログラマブル論理デバイスの構成可能論理要素のブロック図が示されている。特に、図９は、図８の構成論理ブロック８０２の、プログラマブル論理の一例である構成可能論理要素を簡略化された形式で示す。図９の実装形態では、スライスＭ９０１が、６つのＬＵＴデータ入力端子Ａ１～Ａ６、Ｂ１～Ｂ６、Ｃ１～Ｃ６、およびＤ１～Ｄ６によって各々が駆動され、２つのＬＵＴ出力信号Ｏ５およびＯ６を各々が提供する、４つのルックアップテーブル（ＬＵＴＭ）９０１Ａ～９０１Ｄを含む。ＬＵＴ９０１Ａ～９０１ＤからのＯ６出力端子は、それぞれ、スライス出力端子Ａ～Ｄを駆動する。ＬＵＴデータ入力信号が、プログラマブル相互接続要素９１１によって実装され得る入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給され、ＬＵＴ出力信号も相互接続構造に供給される。スライスＭは、出力端子ＡＭＵＸ～ＤＭＵＸを駆動する出力選択マルチプレクサ９１１Ａ～９１１Ｄと、メモリ要素９０２Ａ～９０２Ｄのデータ入力端子を駆動するマルチプレクサ９１２Ａ～９１２Ｄと、組合せマルチプレクサ９１６、９１８、および９１９と、バウンスマルチプレクサ回路９２２～９２３と、（一緒に入力クロック経路上で随意の反転を提供する）インバータ９０５およびマルチプレクサ９０６によって表される回路と、マルチプレクサ９１４Ａ～９１４Ｄ、９１５Ａ～９１５Ｄ、９２０～９２１および排他的ＯＲゲート９１３Ａ～９１３Ｄを有するキャリー論理とをも含む。これらの要素のすべてが、図９に示されているように互いに結合される。選択入力が、図９に示されているマルチプレクサについて示されていない場合、選択入力は、構成メモリセルによって制御される。すなわち、構成メモリセルに記憶された構成ビットストリームの構成ビットが、マルチプレクサへの正しい入力を選択するためにマルチプレクサの選択入力に結合される。よく知られているこれらの構成メモリセルは、明快のために図９から省略され、ならびに本明細書の他の選択された図から省略される。
【0040】
描かれている実装形態では、各メモリ要素９０２Ａ～９０２Ｄは、同期または非同期フリップフロップまたはラッチとして機能するようにプログラムされ得る。同期機能性と非同期機能性との間の選択が、同期／非同期選択回路９０３をプログラムすることによって、スライスにおけるすべての４つのメモリ要素について行われる。Ｓ／Ｒ（セット／リセット）入力信号がセット機能を提供するようにメモリ要素がプログラムされたとき、ＲＥＶ入力端子がリセット機能を提供する。Ｓ／Ｒ入力信号がリセット機能を提供するようにメモリ要素がプログラムされたとき、ＲＥＶ入力端子はセット機能を提供する。メモリ要素９０２Ａ～９０２Ｄは、クロック信号ＣＫによってクロック制御され、クロック信号ＣＫは、たとえば、グローバルクロックネットワークによってまたは相互接続構造によって提供され得る。そのようなプログラマブルメモリ要素は、ＦＰＧＡ設計の分野でよく知られている。各メモリ要素９０２Ａ～９０２Ｄは、登録された出力信号ＡＱ～ＤＱを相互接続構造に提供する。各ＬＵＴ９０１Ａ～９０１Ｄが、２つの出力信号Ｏ５およびＯ６を提供するので、ＬＵＴは、５つの共有入力信号（ＩＮ１～ＩＮ５）をもつ２つの５入力ＬＵＴとして、または入力信号ＩＮ１～ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成され得る。
【0041】
図９の実装形態では、各ＬＵＴＭ９０１Ａ～９０１Ｄは、いくつかのモードのいずれかにおいて機能し得る。ルックアップテーブルモードにあるとき、各ＬＵＴは、入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給される６つのデータ入力信号ＩＮ１～ＩＮ６を有する。６４個のデータ値のうちの１つが、信号ＩＮ１～ＩＮ６の値に基づいて構成メモリセルからプログラマブルに選択される。ＲＡＭモードにあるとき、各ＬＵＴは、単一の６４ビットＲＡＭ、または共有アドレス指定をもつ２つの３２ビットＲＡＭとして機能する。ＲＡＭ書込みデータが、（ＬＵＴ９０１Ａ～９０１Ｃのためのマルチプレクサ９１７Ａ～９１７Ｃを介して）入力端子ＤＩ１を介して６４ビットＲＡＭに供給されるか、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴ ＲＡＭにおけるＲＡＭ書込み動作は、クロックイネーブル信号ＣＥまたは書込みイネーブル信号ＷＥのいずれかを選択的に受け渡し得る、マルチプレクサ９０６からのクロック信号ＣＫによっておよびマルチプレクサ９０７からの書込みイネーブル信号ＷＥＮによって制御される。シフトレジスタモードでは、各ＬＵＴは、２つの１６ビットシフトレジスタとして機能するか、または２つの１６ビットシフトレジスタが、単一の３２ビットシフトレジスタを作成するために直列に結合した状態で、機能する。シフトイン信号が、入力端子ＤＩ１およびＤＩ２の一方または両方を介して提供される。１６ビットおよび３２ビットシフトアウト信号がＬＵＴ出力端子を通して提供され得、３２ビットシフトアウト信号はまた、ＬＵＴ出力端子ＭＣ３１を介してより直接的に提供され得る。ＬＵＴ９０１Ａの３２ビットシフトアウト信号ＭＣ３１はまた、出力選択マルチプレクサ９１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタチェイニングのための一般的な相互接続構造に提供され得る。したがって、上記に記載された回路および方法は、図８および図９のデバイスなどのデバイス、または任意の他の好適なデバイスにおいて実装され得る。
【0042】
図１０は、積層集積回路デバイスにおいて複数のダイを実装する方法を示すフローチャートである。ブロック１００２において、たとえば図３または図５の積層ダイなど、複数の積層ダイのうちの第１のダイが、入出力要素において入力信号を受信するように構成される。複数の積層ダイを有し、入力信号を受信するように構成された、集積回路が、たとえば図１および図２を参照して上記で説明されたように、または積層ダイを有する集積回路デバイスを形成するための他の方法を使用して、形成され得る。ブロック１００４において、信号ドライバ３１４または５１４など、第１のダイの信号ドライバ回路が、複数の積層ダイの各ダイに入力信号を提供するように構成される。ブロック１００６において、複数の積層ダイのために複数のチップ選択信号を生成するためのチップ選択回路が構成される。ブロック１００８において、複数の積層ダイのうちの第２のダイが第１のダイに結合され、第２のダイは、入力信号を受信するように構成された、機能ブロック３２８などの機能ブロックを有する。ブロック１０１０において、入力信号は、第２のダイに対応する、複数のチップ選択信号のうちのチップ選択信号に応答して第２のダイにおいて受信される。
【0043】
方法は、機能ブロックの出力信号を受信するように第１のダイの受信機を構成することと、出力信号を受信するように第１のダイの第２の入出力要素を結合することとをも含み得る。さらに、方法は、データ入力において信号ドライバ回路から入力信号を受信することと、イネーブル入力においてチップ選択回路からチップ選択信号を受信することとを行うように第２のダイのレジスタを構成することを含み得る。また、機能ブロックに関連するデータが第２のダイのメモリに記憶され得る。方法は、データ入力において信号ドライバ回路から入力信号を受信することと、イネーブル入力においてチップ選択回路からチップ選択信号を受信することとを行うように第１のレジスタ第２のダイを構成することと、第１のレジスタの出力をメモリの入力に結合することとをさらに含み得る。また、第２のレジスタが、データ入力において信号ドライバ回路からアドレス信号を受信し、イネーブル入力においてチップ選択回路からチップ選択信号を受信するように構成され得、第２のダイのビット線バッファも、データ入力においてアドレス信号を受信し、イネーブル入力においてチップ選択回路からチップ選択信号を受信するように構成され得る。いくつかの実装形態によれば、複数の積層ダイのうちの第３のダイを第２の積層ダイに結合することなどによって、追加のダイが積層され得、第３のダイは、データ入力において信号ドライバ回路から入力信号を受信し、イネーブル入力においてチップ選択回路からチップ選択信号を受信するように構成された、レジスタを備える。
【0044】
図１０の方法は、説明された図１～図９の回路を使用して、またはいくつかの他の好適な回路を使用して実装され得る。方法の特定の要素が説明されたが、方法の追加の要素またはそれらの要素に関係するさらなる詳細が図１～図９の開示に従って実装され得ることを理解されたい。
【0045】
したがって、積層集積回路デバイスを実装するための新しい回路および積層集積回路デバイスを実装する方法が説明されたことが諒解され得る。開示される発明を組み込む多数の代替形態および等価物が存在することがわかることが、当業者によって諒解されよう。その結果、本発明は、上記の実装形態によって限定されるべきではなく、以下の特許請求の範囲によってのみ限定されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】