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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-03
(45)【発行日】2024-10-11
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20241004BHJP
【ＦＩ】
H02M3/155 P
【請求項の数】
7
(21)【出願番号】P 2023579948
(86)(22)【出願日】2022-02-10
(86)【国際出願番号】 JP2022005290
(87)【国際公開番号】W WO2023152860
(87)【国際公開日】2023-08-17
【審査請求日】2024-01-15
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110002941
【氏名又は名称】弁理士法人ぱるも特許事務所
(72)【発明者】
【氏名】鶴田 遼司
【審査官】上野 力
(56)【参考文献】
【文献】国際公開第２０２１／０３８８２３（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１６／０３１５５４０（ＵＳ，Ａ１）
【文献】特開２０２１－１１１９８９（ＪＰ，Ａ）
【文献】特開２０２０－１６２３６０（ＪＰ，Ａ）
【文献】特開２０１０－１３０７７４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
半導体スイッチング素子を有して、第１直流回路から入力される直流電圧を電圧指令に応じて変圧して第２直流回路に出力するＤＣ／ＤＣ変換器と、前記電圧指令である変調波と搬送波との比較に基づき前記半導体スイッチング素子のスイッチングを制御する制御部と、を備えた電力変換装置において、前記制御部は、
前記搬送波の一周期に渡って前記半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、前記搬送波の一周期内のいずれかのタイミングで前記半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
電力変換装置。
【請求項2】
前記第１期間は、前記変調波の最大値を含む位相範囲において設定される、請求項１に記載の電力変換装置。
【請求項3】
前記制御部は、前記変調波に対する閾値を設定し、前記変調波が前記閾値を超える位相範囲において、前記変調波が前記搬送波を超えるように該変調波の値を増加させ、
前記閾値は、前記第１周期Ｔ１と前記第２周期Ｔ２との双方が確保される前記第１期間となるように調整される、
請求項２に記載の電力変換装置。
【請求項4】
前記ＤＣ／ＤＣ変換器は、第１接続点を介して直列接続された前記半導体スイッチング素子を有する各相のレグ回路を並列接続したフルブリッジ回路と、
前記フルブリッジ回路の各相の前記レグ回路の前記第１接続点にそれぞれの第１端が接続され、それぞれの第２端が前記第２直流回路に接続されたリアクトル、および各前記リアクトルの第２端にそれぞれの第１端が接続されたエネルギー蓄積要素を有するフィルタ回路と、を備え、
各相の前記レグ回路に接続される前記フィルタ回路の前記エネルギー蓄積要素のそれぞれの第２端は、第２接続点を介して互いに接続され、
前記第２接続点は、前記第１直流回路の負極側、あるいは前記第１直流回路の正極側と負極側との間の中性点電位を有する中性点、に接続され、
前記制御部は、
各相の前記レグ回路の前記半導体スイッチング素子を、各相の前記レグ回路間で極性が反転された前記変調波により制御し、
前記搬送波の周期に対して整数倍の周期を有して振動する零相電圧指令を、各相の前記レグ回路に対する前記変調波にそれぞれ重畳することで、前記第１周期Ｔ１と前記第２周期Ｔ２との双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
請求項１または請求項２に記載の電力変換装置。
【請求項5】
前記零相電圧指令の振幅は、前記変調波の最大値あるいは最小値を超えない範囲に設定される、請求項４に記載の電力変換装置。【請求項6】
前記フィルタ回路の共振周波数は、前記零相電圧指令の周波数よりも低く調整される、請求項４または請求項５に記載の電力変換装置。
【請求項7】
前記制御部は、前記搬送波の振幅を調整することで、前記第１期間を調整する、
請求項１から請求項６のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、電力変換装置に関するものである。
【背景技術】
【0002】
従来より、入力される直流電力を任意の直流電圧値に変圧するＤＣ／ＤＣ変換器において、所望の出力電圧を確保するために、ＤＣ／ＤＣ変換器の出力電圧を安定化させる技術が提案されている。例えば、負荷急変時のＤＣ／ＤＣ変換器の高速応答を実現させることで、出力電圧を安定化させて所望の電圧を出力する、以下のようなスイッチング電源装置としての電力変換装置が開示されている。
【0003】
即ち、従来の電力変換装置としてのスイッチング電源装置における降圧型ＤＣ／ＤＣコンバータにおいて、入力端子には上側パワーＭＯＳＦＥＴが接続され、接地電位側には下側パワーＭＯＳＦＥＴが接続される。上側パワーＭＯＳＦＥＴと下側パワーＭＯＳＦＥＴとの中点には、インダクタとコンデンサとから成るＬＣ平滑フィルタと、抵抗とコンデンサとから成るＣＲフィルタの一端が接続され、さらにＬＣ平滑フィルタの中点には上記ＣＲフィルタのもう一端と、出力端子が接続される。ここで、電源の負荷急減の場合には出力電圧が急激に上昇する。この電圧がＶｒｅｆ＋Δの電圧レベルを超えると、デューティ０％に相当するＰＷＭパルス信号が選択され、ゲートドライバ回路に出力される。これにより下側パワーＭＯＳＦＥＴが強制的にオン状態となり急速に出力電圧を下降させて、出力電圧変動は大幅に抑制される。一方、負荷急増の場合には、出力電圧が急激に減少する。この電圧がＶｒｅｆ－Δの電圧レベルより下がると、デューティ１００％に相当するＰＷＭパルス信号が選択され、ゲートドライバ回路に出力される。これにより、上側パワーＭＯＳＦＥＴが強制的にオン状態となり急速に出力電圧を上昇させて、出力電圧変動は大幅に抑制される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００８－１１３５４２号公報（段落［００１５］～［００２２］）
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記特許文献１に記載されるスイッチング電源装置では、入力される直流電圧を降圧して任意の直流電圧に変圧している。そして、負荷の変動に伴う電圧変動に対応してデューティ比を１００％または０％として、半導体スイッチング素子がスイッチングしない期間を過渡的に設けることで、電圧変動を抑制して出力電圧を安定化させ、所望の出力電圧を確保している。
ここで、降圧型ＤＣ／ＤＣ変換器は、一般的に入力電圧以上の電圧は出力不可である。また、入力電圧以下であっても、例えば、搬送波（キャリア波）に基づいて半導体スイッチング素子を駆動するパルス信号のパルス幅を決定して、半導体スイッチング素子のオン／オフを制御する電力変換装置において、キャリア波の周波数毎にスイッチングを行う場合では、デッドタイムの影響等によって出力電圧指令に応じた出力電圧が出力できないという課題がある。キャリア波の周波数を変更することでデッドタイムの影響を低減して出力電圧指令に応じた出力電圧を出力することも可能であるが、この場合は、ソフトウェアおよびハードウエアの複雑化を招く。
本願は、上記のような課題を解決するための技術を開示するものであり、簡易な構成を有しつつ、安定的に所望の出力電圧を出力できる電力変換装置の提供を目的とする。
ここで、降圧型ＤＣ／ＤＣ変換器は、一般的に入力電圧以上の電圧は出力不可である。また、入力電圧以下であっても、例えば、搬送波（キャリア波）に基づいて半導体スイッチング素子を駆動するパルス信号のパルス幅を決定して、半導体スイッチング素子のオン／オフを制御する電力変換装置において、キャリア波の周波数毎にスイッチングを行う場合では、デッドタイムの影響等によって出力電圧指令に応じた出力電圧が出力できないという課題がある。キャリア波の周波数を変更することでデッドタイムの影響を低減して出力電圧指令に応じた出力電圧を出力することも可能であるが、この場合は、ソフトウェアおよびハードウエアの複雑化を招く。
本願は、上記のような課題を解決するための技術を開示するものであり、簡易な構成を有しつつ、安定的に所望の出力電圧を出力できる電力変換装置の提供を目的とする。
【課題を解決するための手段】
【0006】
本願に開示される電力変換装置は、
半導体スイッチング素子を有して、第１直流回路から入力される直流電圧を電圧指令に応じて変圧して第２直流回路に出力するＤＣ／ＤＣ変換器と、前記電圧指令である変調波と搬送波との比較に基づき前記半導体スイッチング素子のスイッチングを制御する制御部と、を備えた電力変換装置において、
前記制御部は、
前記搬送波の一周期に渡って前記半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、前記搬送波の一周期内のいずれかのタイミングで前記半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
半導体スイッチング素子を有して、第１直流回路から入力される直流電圧を電圧指令に応じて変圧して第２直流回路に出力するＤＣ／ＤＣ変換器と、前記電圧指令である変調波と搬送波との比較に基づき前記半導体スイッチング素子のスイッチングを制御する制御部と、を備えた電力変換装置において、
前記制御部は、
前記搬送波の一周期に渡って前記半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、前記搬送波の一周期内のいずれかのタイミングで前記半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
【発明の効果】
【0007】
本願に開示される電力変換装置によれば、簡易な構成を有しつつ、安定的に所望の出力電圧を出力できる電力変換装置が得られる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１による電力変換装置の回路構成例を示すブロック図である。
【図2】実施の形態１による電力変換装置の他の回路構成例を示すブロック図である。
【図3】実施の形態１による電力変換装置の他の回路構成例を示すブロック図である。
【図4】実施の形態１による電力変換装置の制御部の構成例を示す図である。
【図5】実施の形態１による電力変換装置のパルス幅変調部の構成例を示す図である。
【図6】実施の形態１による電力変換装置のパルス幅変調部の制御を説明するための波形図である。
【図7】実施の形態１による電力変換装置において、過変調制御部を挿入する箇所の一例を示すブロック図である。
【図8】実施の形態１による電力変換装置において、過変調制御部による制御が行われない場合のゲート信号を示す図である。
【図9】実施の形態１による電力変換装置において、過変調制御部による過変調制御が行われた場合のゲート信号を示す図である。
【図10】実施の形態１による電力変換装置の過変調制御部の具体的な構成の一例を示す図である。
【図11】実施の形態１による電力変換装置のパルス幅変調部の構成例を示す図である。
【図12】各実施の形態による制御部のハードウエアの構成の一例を示す図である。
【発明を実施するための形態】
【0009】
実施の形態１．
図１は実施の形態１による電力変換装置１００の回路構成例を示すブロック図である。
本実施の形態に係る電力変換装置１００は、ＤＣ／ＤＣ変換器４０と、このＤＣ／ＤＣ変換器４０を制御する制御部５０と、を備える。
ＤＣ／ＤＣ変換器４０は、直流電圧を出力する第１直流回路としてのＤＣ電源部１と、直流電圧を入力とする第２直流回路としての負荷装置２との間に設けられ、ＤＣ電源部１から入力される直流電圧を所望の直流電圧に変圧し、正極端子４０Ｐ、負極端子４０Ｎを介して負荷装置２に出力する。
また、ＤＣ／ＤＣ変換器４０は、正極端子４０Ｐ、負極端子４０Ｎに加えて、これら端子間の中性点電位を有する中性点ラインＮＬを備えている。詳細を後述するが、この中性点ラインＮＬは、ＤＣ／ＤＣ変換器４０の入力側の回路に対して任意に接続される。
図１は実施の形態１による電力変換装置１００の回路構成例を示すブロック図である。
本実施の形態に係る電力変換装置１００は、ＤＣ／ＤＣ変換器４０と、このＤＣ／ＤＣ変換器４０を制御する制御部５０と、を備える。
ＤＣ／ＤＣ変換器４０は、直流電圧を出力する第１直流回路としてのＤＣ電源部１と、直流電圧を入力とする第２直流回路としての負荷装置２との間に設けられ、ＤＣ電源部１から入力される直流電圧を所望の直流電圧に変圧し、正極端子４０Ｐ、負極端子４０Ｎを介して負荷装置２に出力する。
また、ＤＣ／ＤＣ変換器４０は、正極端子４０Ｐ、負極端子４０Ｎに加えて、これら端子間の中性点電位を有する中性点ラインＮＬを備えている。詳細を後述するが、この中性点ラインＮＬは、ＤＣ／ＤＣ変換器４０の入力側の回路に対して任意に接続される。
【0010】
以下、ＤＣ／ＤＣ変換器４０の詳細な構成について説明する。
図１に示すように、ＤＣ／ＤＣ変換器４０は、ＤＣリンク部１０と、フルブリッジチョッパ回路部２０と、フィルタ回路部３０とを有する。
図１に示すように、ＤＣ／ＤＣ変換器４０は、ＤＣリンク部１０と、フルブリッジチョッパ回路部２０と、フィルタ回路部３０とを有する。
【0011】
ＤＣリンク部１０は、ＤＣ電源部１の正極と負極との間に設けられるＤＣリンクコンデンサ１０Ｃを有して構成されており、ＤＣ電源部１からの直流電圧におけるリプル成分を除去する。
【0012】
フルブリッジチョッパ回路部２０は、第１接続点としての正極点２０Ｐを介して直列接続された半導体スイッチング素子２１ＳＵ、２１ＳＬと、これら半導体スイッチング素子２１ＳＵ、２１ＳＬに対してそれぞれ逆並列に接続された還流ダイオード２１ＤＵ、２１ＤＬと、を備えて構成されるＡ相のレグ回路２０Ａを有する。このＡ相のレグ回路２０Ａにおける正極点２０Ｐは、フィルタ回路部３０を介して正極端子４０Ｐに接続される。
【0013】
また、フルブリッジチョッパ回路部２０は、第２接続点としての負極点２０Ｎを介して直列接続された半導体スイッチング素子２２ＳＵ、２２ＳＬと、これら半導体スイッチング素子２２ＳＵ、２２ＳＬに対してそれぞれ逆並列に接続された還流ダイオード２２ＤＵ、２２ＤＬとを備えた構成されるＢ相のレグ回路２０Ｂを有する。このＢ相のレグ回路２０Ｂにおける負極点２０Ｎは、フィルタ回路部３０を介して負極端子４０Ｎに接続される。
フルブリッジチョッパ回路部２０は、上記のように構成されたレグ回路２０Ａとレグ回路２０Ｂとを、ＤＣ電源部１の正負極間において並列接続して構成される。
フルブリッジチョッパ回路部２０は、上記のように構成されたレグ回路２０Ａとレグ回路２０Ｂとを、ＤＣ電源部１の正負極間において並列接続して構成される。
【0014】
フィルタ回路部３０は、フルブリッジチョッパ回路部２０と正極端子４０Ｐ、負極端子４０Ｎとの間に設けられ、これら正極端子４０Ｐ、負極端子４０Ｎを介して外部の負荷装置２に接続される。
【0015】
フィルタ回路部３０におけるフィルタ３１は、インダクタンス成分であるリアクトル３１Ｌと、キャパシタンス成分であるエネルギー蓄積要素としてのフィルタコンデンサ３１Ｃとを有する。リアクトル３１Ｌの第１端は、レグ回路２０Ａの正極点２０Ｐに接続され、第２端はフィルタコンデンサ３１Ｃの第１端と正極端子４０Ｐとに接続される。
【0016】
フィルタ回路部３０におけるフィルタ３２は、インダクタンス成分であるリアクトル３２Ｌと、キャパシタンス成分であるエネルギー蓄積要素としてのフィルタコンデンサ３２Ｃとを有する。リアクトル３２Ｌの第１端は、レグ回路２０Ｂの負極点２０Ｎに接続され、第２端はフィルタコンデンサ３２Ｃの第１端と負極端子４０Ｎとに接続される。
【0017】
フィルタコンデンサ３１Ｃの第２端とフィルタコンデンサ３２Ｃの第２端とが、第２接続点としての中性点ＮＰを介して直列接続され、この中性点ＮＰは、中性点ラインＮＬを介して、ＤＣ／ＤＣ変換器４０の入力側のＤＣリンク部１０の負極に接続される。
なお、中性点ラインＮＬは、ＤＣ／ＤＣ変換器４０の入力側のＤＣリンク部１０における任意の箇所に接続可能であり、例えば、ＤＣリンク部１０の正極に接続してもよい。
なお、中性点ラインＮＬは、ＤＣ／ＤＣ変換器４０の入力側のＤＣリンク部１０における任意の箇所に接続可能であり、例えば、ＤＣリンク部１０の正極に接続してもよい。
【0018】
そして、詳細は後述するが、電力変換装置１００の制御部５０は、ゲート信号Ｇによってフルブリッジチョッパ回路部２０における半導体スイッチング素子２１（２１ＳＵ、２１ＳＬ）、２２（２２ＳＵ、２２ＳＬ）を制御することにより、ＤＣリンク部１０における直流電圧を、所望の大きさの直流電圧に降圧する。半導体スイッチング素子２１、２２の制御方法としては、ＰＷＭ制御が用いられる。
【0019】
ＤＣ／ＤＣ変換器４０は、任意の大きさの直流電圧、直流電力潮流を制御するにあたり、正極端子４０Ｐと負極端子４０Ｎのそれぞれに対して１個つずつ、即ち、合計で２個の電流検出器５Ｐ、５Ｎを設ける。これにより、制御部５０は、フルブリッジチョッパ回路部２０から出力された電流の電流検出値ｉ＿ｓｅｎｓ１，ｉ＿ｓｅｎｓ２を取得する。
さらに、ＤＣ／ＤＣ変換器４０は、正極端子４０Ｐと負極端子４０Ｎとの間の電圧を測定する１個の電圧検出部６を備える。これにより制御部５０は、正極端子４０Ｐと負極端子４０Ｎとの間の出力電圧検出値Ｖ＿ｓｅｎｓを取得する。
さらに、ＤＣ／ＤＣ変換器４０は、正極端子４０Ｐと負極端子４０Ｎとの間の電圧を測定する１個の電圧検出部６を備える。これにより制御部５０は、正極端子４０Ｐと負極端子４０Ｎとの間の出力電圧検出値Ｖ＿ｓｅｎｓを取得する。
【0020】
以下、図１に示した電力変換装置１００とは異なる構成の電力変換装置１００ｅｘ１について説明する。
図２は、実施の形態１による電力変換装置１００ｅｘ１の回路構成例を示すブロック図である。
基本的な構成は図１に示した電力変換装置１００と同様であるが、中性点ラインＮＬの接続箇所が異なる。
図２は、実施の形態１による電力変換装置１００ｅｘ１の回路構成例を示すブロック図である。
基本的な構成は図１に示した電力変換装置１００と同様であるが、中性点ラインＮＬの接続箇所が異なる。
【0021】
図２に示すように、電力変換装置１００ｅｘ１におけるＤＣリンク部１０は、２つのＤＣリンクコンデンサ１０ＣＵ、１０ＣＬの直列体により構成されており、これらコンデンサ１０ＣＵ、１０ＣＬの接続点である中性点Ｐ、即ち、ＤＣ電源部１の正極側と負極側との間の中性点電位点に中性点ラインＮＬが接続されている。
このような構成とすることで、フィルタコンデンサ３１Ｃ、３２Ｃに印加される電圧が均等となり、結果としてフィルタコンデンサ３１Ｃ、３２Ｃに要求される耐電圧が低減されて、フィルタコンデンサ３１Ｃ、３２Ｃの小型化が可能となる。
このような構成とすることで、フィルタコンデンサ３１Ｃ、３２Ｃに印加される電圧が均等となり、結果としてフィルタコンデンサ３１Ｃ、３２Ｃに要求される耐電圧が低減されて、フィルタコンデンサ３１Ｃ、３２Ｃの小型化が可能となる。
【0022】
以下、上記電力変換装置１００、１００ｅｘ１とは異なる構成の電力変換装置１００ｅｘ２について説明する。
図３は、実施の形態１による電力変換装置１００ｅｘ２の回路構成例を示すブロック図である。
上記電力変換装置１００、１００ｅｘ１では、ＤＣ／ＤＣ変換器４０として、４個の半導体スイッチング素子を備えたフルブリッジチョッパ回路を示し、このフルブリッジチョッパ回路の正極点、負極点に対して２つの電流検出器をそれぞれ設ける構成を示した。
しかしながらＤＣ／ＤＣ変換器４０は、この構成に限定するものではなく、ＤＣ／ＤＣ変換器４０としては入力の直流電圧を任意の直流電圧に変圧可能な構成を有していればよい。例えば、以下に説明するような、半導体スイッチング素子を２個使用するハーフブリッジチョッパ回路を用いるものでもよい。
図３は、実施の形態１による電力変換装置１００ｅｘ２の回路構成例を示すブロック図である。
上記電力変換装置１００、１００ｅｘ１では、ＤＣ／ＤＣ変換器４０として、４個の半導体スイッチング素子を備えたフルブリッジチョッパ回路を示し、このフルブリッジチョッパ回路の正極点、負極点に対して２つの電流検出器をそれぞれ設ける構成を示した。
しかしながらＤＣ／ＤＣ変換器４０は、この構成に限定するものではなく、ＤＣ／ＤＣ変換器４０としては入力の直流電圧を任意の直流電圧に変圧可能な構成を有していればよい。例えば、以下に説明するような、半導体スイッチング素子を２個使用するハーフブリッジチョッパ回路を用いるものでもよい。
【0023】
図３に示すように、ハーフブリッジチョッパ回路部２０ｈは、第１接続点としての正極点２０Ｐを介して直列接続された半導体スイッチング素子２１ＳＵ、２１ＳＬと、これら半導体スイッチング素子２１ＳＵ、２１ＳＬに対してそれぞれ逆並列に接続された還流ダイオード２１ＤＵ、２１ＤＬと、を備えて構成されるレグ回路２０Ａを有する。このレグ回路２０Ａにおける正極点２０Ｐは、フィルタ回路部３０を介して正極端子４０Ｐに接続される。
【0024】
フィルタ回路部３０は、ハーフブリッジチョッパ回路部２０ｈと正極端子４０Ｐとの間に設けられ、この正極端子４０Ｐを介して外部の負荷装置２に接続される。
フィルタ回路部３０におけるフィルタ３１は、インダクタンス成分であるリアクトル３１Ｌと、キャパシタンス成分であるエネルギー蓄積要素としてのフィルタコンデンサ３１Ｃとを有する。リアクトル３１Ｌの第１端は、レグ回路２０Ａの正極点２０Ｐに接続され、第２端はフィルタコンデンサ３１Ｃの第１端と正極端子４０Ｐとに接続される。
フィルタ回路部３０におけるフィルタ３１は、インダクタンス成分であるリアクトル３１Ｌと、キャパシタンス成分であるエネルギー蓄積要素としてのフィルタコンデンサ３１Ｃとを有する。リアクトル３１Ｌの第１端は、レグ回路２０Ａの正極点２０Ｐに接続され、第２端はフィルタコンデンサ３１Ｃの第１端と正極端子４０Ｐとに接続される。
【0025】
以上のようなハーフブリッジ構成とすることで、必要となる半導体スイッチング素子の数、電流検出器の個数を低減することが可能となる。一方で、このような構成では、正極端子４０Ｐ、負極端子４０Ｎにおける電位が正負対称とならないため、別途、電位を固定する手段を設けることが必要な場合がある。
【0026】
なお、本実施の形態１に係る電力変換装置１００では、入力側となるＤＣ電源部１と、出力側となる負荷装置２との間のパワーフローに特段の指定は無い。例えば、ＤＣ電源部１と負荷装置２との間のパワーフローの方向が逆でもよく、即ち、ＤＣ／ＤＣ変換器４０として昇圧回路が用いられてもよい。
また、負荷装置２としては、直流電力を受電して消費する直流負荷、例えば直流電力を充電して任意に放電することが可能なリチウムイオンバッテリー等の蓄電池を適用させることで、ＤＣリンク部１０を介して接続されたＤＣ電源部１と負荷装置２の間で電力の融通を行うことができる。
また、負荷装置２としては、直流電力を受電して消費する直流負荷、例えば直流電力を充電して任意に放電することが可能なリチウムイオンバッテリー等の蓄電池を適用させることで、ＤＣリンク部１０を介して接続されたＤＣ電源部１と負荷装置２の間で電力の融通を行うことができる。
【0027】
なお、図１～図３に示されるＤＣ／ＤＣ変換器４０は１つであるが、本実施の形態に係る電力変換装置は、複数の異なる直流の配電系統を有するシステムを想定しており、ＤＣリンク部１０を介して２つ以上のＤＣ／ＤＣ変換器４０を備えることができる。この時、各ＤＣ／ＤＣ変換器４０の構成は同一であるが、出力する電圧に関しては任意に設定可能である。
【0028】
図４は、本実施の形態１に係る電力変換装置１００の制御部５０の構成例を示す図である。ここでは、ＤＣ／ＤＣ変換器４０として、図１に示したフルブリッジチョッパ回路部２０を適用した電力変換装置１００における制御部５０の構成例を示す。
図４に示すように、制御部５０は、出力電圧制御部（Ａｕｔｏｍａｔｉｃ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）５１と、電流制御部（Ａｕｔｏｍａｔｉｃ Ｃｕｒｒｅｎｔ Ｒｅｇｕｌａｔｏｒ）５２と、パルス幅変調部５３ａ、５３ｂとを備える。
図４に示すように、制御部５０は、出力電圧制御部（Ａｕｔｏｍａｔｉｃ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）５１と、電流制御部（Ａｕｔｏｍａｔｉｃ Ｃｕｒｒｅｎｔ Ｒｅｇｕｌａｔｏｒ）５２と、パルス幅変調部５３ａ、５３ｂとを備える。
【0029】
電力変換装置１００は、入力される直流電圧を任意の直流電圧に降圧して出力するために、電圧検出部６により検出された出力電圧検出値Ｖ＿ｓｅｎｓが、出力電圧指令Ｖ＿ｒｅｆに追従するように制御を行う。
この制御において、はじめに、出力電圧制御部５１は、出力電圧指令Ｖ＿ｒｅｆと出力電圧検出値Ｖ＿ｓｅｎｓとを入力として、ＤＣ／ＤＣ変換器４０が出力すべき電流である出力電流指令値ｉ＿ｒｅｆを演算する。演算された出力電流指令値ｉ＿ｒｅｆは、後段の電流制御部５２に入力される。
この制御において、はじめに、出力電圧制御部５１は、出力電圧指令Ｖ＿ｒｅｆと出力電圧検出値Ｖ＿ｓｅｎｓとを入力として、ＤＣ／ＤＣ変換器４０が出力すべき電流である出力電流指令値ｉ＿ｒｅｆを演算する。演算された出力電流指令値ｉ＿ｒｅｆは、後段の電流制御部５２に入力される。
【0030】
次に、電流制御部５２は、入力される出力電流指令値ｉ＿ｒｅｆと、電流検出器５Ｐ、５Ｎにより検出された、フルブリッジチョッパ回路部２０から出力された電流の電流検出値ｉ＿ｓｅｎｓ１，ｉ＿ｓｅｎｓ２とに基づいて、フルブリッジチョッパ回路部２０の２つのレグ回路２０Ａ、２０Ｂへの変調波ｍａ、ｍｂを演算する。
なお、電流制御部５２は、レグ回路２０Ａに対する変調波ｍａを、図示しない反転回路を用いてその極性を反転させて、レグ回路２０Ｂに対する変調波ｍｂとして出力する。
なお、電流制御部５２は、レグ回路２０Ａに対する変調波ｍａを、図示しない反転回路を用いてその極性を反転させて、レグ回路２０Ｂに対する変調波ｍｂとして出力する。
【0031】
演算された変調波ｍａ、ｍｂは、パルス幅変調部５３ａ、５３ｂにそれぞれ入力される。
パルス幅変調部５３ａ、５３ｂは、フルブリッジチョッパ回路部２０の２つのレグ回路２０Ａ、２０Ｂの半導体スイッチング素子２１、２２を駆動するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬ、Ｇａｔｅ＿２２ＳＵ、Ｇａｔｅ＿２１ＳＬ）を生成して出力する。これにより、フルブリッジチョッパ回路部２０の半導体スイッチング素子２１、２２のオン／オフ動作が行われ、ＤＣリンク部１０を介して供給される直流電圧は、出力電圧指令Ｖ＿ｒｅｆに応じた直流電圧に降圧される。
パルス幅変調部５３ａ、５３ｂは、フルブリッジチョッパ回路部２０の２つのレグ回路２０Ａ、２０Ｂの半導体スイッチング素子２１、２２を駆動するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬ、Ｇａｔｅ＿２２ＳＵ、Ｇａｔｅ＿２１ＳＬ）を生成して出力する。これにより、フルブリッジチョッパ回路部２０の半導体スイッチング素子２１、２２のオン／オフ動作が行われ、ＤＣリンク部１０を介して供給される直流電圧は、出力電圧指令Ｖ＿ｒｅｆに応じた直流電圧に降圧される。
【0032】
図５は、図４に示したパルス幅変調部５３ａの具体的な構成例を示す図である。
図６は、図４に示したパルス幅変調部５３ａの制御を説明するための波形図である。
なお、パルス幅変調部５３ｂの構成は、以下にて説明するパルス幅変調部５３ａの構成と同様であるため、説明を省略する。
また、ここでは例として、図１のフルブリッジチョッパ回路部２０におけるレグ回路２０Ａを構成する半導体スイッチング素子２１ＳＵ、２１ＳＬに対するゲート信号Ｇとなるパルス信号の生成を例として説明する。
図６は、図４に示したパルス幅変調部５３ａの制御を説明するための波形図である。
なお、パルス幅変調部５３ｂの構成は、以下にて説明するパルス幅変調部５３ａの構成と同様であるため、説明を省略する。
また、ここでは例として、図１のフルブリッジチョッパ回路部２０におけるレグ回路２０Ａを構成する半導体スイッチング素子２１ＳＵ、２１ＳＬに対するゲート信号Ｇとなるパルス信号の生成を例として説明する。
【0033】
パルス幅変調部５３ａでは、与えられた変調波ｍａと、搬送波としてのキャリア波（Ｃａｒｒｉｅｒ ｗａｖａ）とを、比較器５５によりその大小を比較することでゲート信号Ｇとなるパルス信号を生成する。ここで比較器５５は、変調波ｍａがキャリア波より大きい場合はオン信号として１を出力し、変調波ｍａがキャリア波より小さい場合はオフ信号として０を出力する。
【0034】
比較器５５により出力されたパルス信号に基づき、図６に示すような、半導体スイッチング素子２１ＳＵに対するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ）が生成される。
また、比較器５５が出力した信号を反転回路５７によって反転したパルス信号に基づき、図６に示すような、同一レグの対向素子である半導体スイッチング素子２１ＳＬのゲート信号Ｇ（Ｇａｔｅ＿２１ＳＬ）が生成される。
さらに生成されたゲート信号Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬは、ゲート駆動装置５６によって、実際に半導体スイッチング素子２１ＳＵ、２１ＳＬのオン／オフを駆動可能な電圧に変換される。こうして生成されるゲート信号Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬにより、同一レグ回路内における半導体スイッチング素子２１ＳＵ、２１ＳＬがそれぞれ駆動される。
また、比較器５５が出力した信号を反転回路５７によって反転したパルス信号に基づき、図６に示すような、同一レグの対向素子である半導体スイッチング素子２１ＳＬのゲート信号Ｇ（Ｇａｔｅ＿２１ＳＬ）が生成される。
さらに生成されたゲート信号Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬは、ゲート駆動装置５６によって、実際に半導体スイッチング素子２１ＳＵ、２１ＳＬのオン／オフを駆動可能な電圧に変換される。こうして生成されるゲート信号Ｇａｔｅ＿２１ＳＵ、Ｇａｔｅ＿２１ＳＬにより、同一レグ回路内における半導体スイッチング素子２１ＳＵ、２１ＳＬがそれぞれ駆動される。
【0035】
以上のようにして半導体スイッチング素子に対するゲート信号を生成することで、同一レグ回路内の半導体スイッチング素子において、上アームあるいは下アームの一方の半導体スイッチング素子がオン状態の際に、他方の半導体スイッチング素子がオフ状態となる。これにより、ＤＣリンク部１０の電圧が、レグ回路２０Ａの正極間で短絡することを防止している。
【0036】
以上の構成により理想的には、同一レグ回路内の上アームと下アームの半導体スイッチング素子の同時オンによる短絡は防止することが可能である。しかしながら一般的には、半導体スイッチング素子、ゲート駆動装置、における種々のばらつきに起因して生じ得るる同一レグ回路内の半導体スイッチング素子の同時オンを防止するため、上アームと下アームの半導体スイッチング素子が共にオフ状態となるデッドタイムが設けられる。
【0037】
ここで、フルブリッジチョッパ回路部２０は、正極端子４０Ｐ、負極端子４０Ｎに対して対象な構成を有しており、また前述のように、フルブリッジチョッパ回路部２０のレグ回路２０Ａに対する電圧指令としての変調波ｍａとレグ回路２０Ｂに対する電圧指令としての変調波ｍｂとは極性が反転している。そのため、正極端子４０Ｐおよび負極端子４０Ｎに出力される電圧は、中性点ラインＮＬの電位に対して正負対称となる。
【0038】
即ち、図１に示されるように、中性点ラインＮＬがＤＣリンク部１０の負極である対地電位に接続されている構成では、正極端子４０Ｐおよび負極端子４０Ｎに出力される電圧は、対地電位に対して正負対象となる。また、図２に示されるように、中性点ラインＮＬがＤＣリンク部１０の中性点Ｐに接続されている構成では、正極端子４０Ｐおよび負極端子４０Ｎに出力される電圧は、ＤＣリンク部１０の正極と負極との間の中性点Ｐにおける中性点電位に対して正負対象となる。
【0039】
なお、この図５においては図示されていないが、以下にて説明する本実施の形態の要部である過変調制御部６０が、パルス幅変調部５３ａにおいて実際には設けられている。
以下、この過変調制御部６０について説明する。
図７は、実施の形態１による過変調制御部６０が、制御部５０内において設けられる箇所の一例を示す図である。
図７に示すように、本実施の形態の過変調制御部６０は、図５に示したパルス幅変調部５３ａ内の比較器５５の前段側において挿入されている。
以下、この過変調制御部６０について説明する。
図７は、実施の形態１による過変調制御部６０が、制御部５０内において設けられる箇所の一例を示す図である。
図７に示すように、本実施の形態の過変調制御部６０は、図５に示したパルス幅変調部５３ａ内の比較器５５の前段側において挿入されている。
【0040】
ここで、ＤＣ／ＤＣ変換器４０として、図１に示したフルブリッジチョッパ回路部２０を用いた場合において、レグ回路２０Ａを駆動するパルス幅変調部５３ａに与えられる理想的な変調波ｍａは以下式により表される。
ｍａ ＝ Ｖｏｕｔ ／ Ｖｉｎ
但し、Ｖｏｕｔは出力電圧、Ｖｉｎは入力電圧を示す。
ｍａ ＝ Ｖｏｕｔ ／ Ｖｉｎ
但し、Ｖｏｕｔは出力電圧、Ｖｉｎは入力電圧を示す。
【0041】
つまり、入力電圧Ｖｉｎが固定と仮定すると、出力電圧Ｖｏｕｔが高くなるほど変調率は大きくなる。理想的には、上記式に従ってＶｉｎ＝Ｖｏｕｔとなるまでの電圧を出力可能であるが、主回路上のインピーダンスによる電圧降下、デッドタイム、半導体スイッチング素子のスイッチングにおいて設けるゲート信号Ｇの最小パルス幅時間の影響等によって、ＤＣ／ＤＣ変換器４０が出力可能な電圧は制限される。
特にデッドタイムによる出力電圧誤差の影響は、キャリア波の周波数に依存する。そのため、キャリア周期毎にスイッチングを実施する場合では、出力不可となる電圧範囲がより広くなる。
特にデッドタイムによる出力電圧誤差の影響は、キャリア波の周波数に依存する。そのため、キャリア周期毎にスイッチングを実施する場合では、出力不可となる電圧範囲がより広くなる。
【0042】
図７に示すように、本実施の形態では、パルス幅変調部５３ａにおいて、変調波とキャリア波とを比較してパルス信号を生成する前段において、過変調制御部６０を設けている。
この過変調制御部６０は、変調波の大きさを調整する制御部である。図７において、過変調制御部６０に入力される変調波をｍａ０として示し、過変調制御部６０が調整して出力した変調波をｍａ１として示す。
この過変調制御部６０は、変調波の大きさを調整する制御部である。図７において、過変調制御部６０に入力される変調波をｍａ０として示し、過変調制御部６０が調整して出力した変調波をｍａ１として示す。
【0043】
過変調制御部６０は、変調波ｍａ０に対する閾値ＤＴｈを設定している。そして、過変調制御部６０は、変調波ｍａ０がこの閾値ＤＴｈを超える位相においては、変調波ｍａ０を強制的に１以上、すなわちキャリア波の振幅よりも大きい値に増加させる過変調制御を行う。そして過変調制御部６０は、このように調整された変調波を、変調波ｍａ１として比較器５５に対して出力する。
比較器５５は、調整された変調波ｍａ１とキャリア波とを比較することにより、ゲート信号Ｇとなるパルス信号を生成する。
比較器５５は、調整された変調波ｍａ１とキャリア波とを比較することにより、ゲート信号Ｇとなるパルス信号を生成する。
【0044】
以下、この過変調制御部６０における過変調制御について、変調波とキャリア波が示された波形図を用いて説明する。
図８は、過変調制御部６０による制御が行われない場合の、半導体スイッチング素子２１ＳＵに対するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ）を示す比較例の図である。
図９は、実施の形態１による、過変調制御部６０による過度変調制御が行われる場合の、半導体スイッチング素子２１ＳＵに対するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ）を示す図である。
図８は、過変調制御部６０による制御が行われない場合の、半導体スイッチング素子２１ＳＵに対するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ）を示す比較例の図である。
図９は、実施の形態１による、過変調制御部６０による過度変調制御が行われる場合の、半導体スイッチング素子２１ＳＵに対するゲート信号Ｇ（Ｇａｔｅ＿２１ＳＵ）を示す図である。
【0045】
図８に示される、変調波ｍａ０が閾値ＤＴｈを超える位相範囲においては、図９に示すように、過変調制御によって、変調波ｍａ１の値は、キャリア波を超えるように増加させられている。この、変調波ｍａ１がキャリア波を超えるように調整されている第１期間Ｔｎは、半導体スイッチング素子２１ＳＵのスイッチングが行われない、即ち、半導体スイッチング素子２１ＳＵがオン状態に固定されている期間である。
結果として、半導体スイッチング素子２１ＳＵのスイッチングが行われない期間は、図８に示すｗ１から、図９に示すｗ２にその期間長が調整される。
結果として、半導体スイッチング素子２１ＳＵのスイッチングが行われない期間は、図８に示すｗ１から、図９に示すｗ２にその期間長が調整される。
【0046】
過変調制御により、キャリア波を超えるように変調波ｍａ１が調整された第１期間Ｔｎにおいては、変調波ｍａ１は１とみなしてよく、理想的にはＤＣ／ＤＣ変換器４０の入出力が接続されて、出力電圧ＶｏｕｔはＶｉｎと等しくなるよう上昇する。ただし、パルス幅変調部５３ａの前段には、図４において説明したように、出力電圧指令Ｖ＿ｒｅｆに応じた所望の出力電圧となるような制御が実施されているため、変調波ｍａ０の値は小さくなる方向となる。
結果として、図９に示すように、一定の期間、キャリア波を超えるように変調波ｍａ１の値が調整される第１期間Ｔｎが確保された後に、再び変調波ｍａ１は、閾値ＤＴｈ以下の値となり、その後、半導体スイッチング素子２０１のスイッチングが再開される。
結果として、図９に示すように、一定の期間、キャリア波を超えるように変調波ｍａ１の値が調整される第１期間Ｔｎが確保された後に、再び変調波ｍａ１は、閾値ＤＴｈ以下の値となり、その後、半導体スイッチング素子２０１のスイッチングが再開される。
【0047】
ここで、図９に示されるキャリア波の各周期において、キャリア波の一周期に渡って半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、キャリア波の一周期内のいずれかのタイミングで半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が交互に確保されている。
即ち、過変調制御部６０は、過変調制御において、キャリア波の一周期に渡ってスイッチングを行わない第１周期Ｔ１と、キャリア波の一周期内のいずれかのタイミングでスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、変調波を強制的に１以上引き上げるように調整する第１期間Ｔｎの期間長を、変調波の値に応じて調整している。
即ち、過変調制御部６０は、過変調制御において、キャリア波の一周期に渡ってスイッチングを行わない第１周期Ｔ１と、キャリア波の一周期内のいずれかのタイミングでスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、変調波を強制的に１以上引き上げるように調整する第１期間Ｔｎの期間長を、変調波の値に応じて調整している。
【0048】
こうして、入力電圧に対して出力電圧の比率が高い領域、即ち、変調波の値が大きくなる位相範囲においては、キャリア波の一周期に渡ってスイッチングが行われない第１周期Ｔ１が確保される。これにより、入力電圧に対して出力電圧の比率が高い領域においてはデッドタイムが設定されないため、出力電圧誤差が低減される。そのため、入力電圧に対して出力電圧の比率が高い領域であっても、出力電圧指令に応じた電圧を精度良く出力できる。こうして、キャリア周波数毎にスイッチングが行われる一般的な制御の場合と比較して、より安定的に所望の出力電圧を出力できる。
閾値ＤＴｈは、このように、入力電圧に対して出力電圧の比率が高い領域において、キャリア波の一周期に渡ってスイッチングが行われない第１周期Ｔ１が確保される値となるように調整されている。なお、第１期間Ｔｎは、過変調制御部の構成、各種制御パラメータにも依存して変化するため、閾値の設定はこれらのパラメータに基づき行うとよい。
閾値ＤＴｈは、このように、入力電圧に対して出力電圧の比率が高い領域において、キャリア波の一周期に渡ってスイッチングが行われない第１周期Ｔ１が確保される値となるように調整されている。なお、第１期間Ｔｎは、過変調制御部の構成、各種制御パラメータにも依存して変化するため、閾値の設定はこれらのパラメータに基づき行うとよい。
【0049】
また、このように、過変調制御部６０は、変調波ｍａ０に対する閾値ＤＴｈを設定しており、変調波ｍａ０がこの閾値ＤＴｈを超える位相において、第１期間Ｔｎが設定される。即ち、第１期間Ｔｎは、変調波ｍａ０の最大値を含む位相範囲において設定されることになる。これにより、入力電圧に対して出力電圧の比率が高い領域において、確実に、スイッチングが行われない第１周期Ｔ１を確保できる。
なお、制御部５０が、キャリア波の振幅を調整することで、第１期間Ｔｎの期間を調整してもよい。
なお、制御部５０が、キャリア波の振幅を調整することで、第１期間Ｔｎの期間を調整してもよい。
【0050】
図１０は、実施の形態１による過変調制御部６０の具体的な構成の一例を示す図である。
リミッタ回路６１は、変調波ｍａ０が設定された上限値以上の入力の場合、強制的に出力を設定された上限値に設定し、変調波ｍａ０が設定された下限値以下の入力の場合、強制的に出力を設定された下限値とし、それ以外の値の入力はそのままゲイン１で出力する。また設定された閾値ＤＴｈを出力する閾値設定部６２、比較器６３、加算器６５を組み合わせることで、閾値設定部６２から出力される閾値ＤＴｈを超える変調波ｍａ０は、強制的に１以上の値となる。
また、フルブリッジチョッパ回路部２０のような２つのレグ回路２０Ａ、２０Ｂを備える場合において、一方のレグ回路の変調波の極性が、他方のレグ回路の変調波の極性に対して反転しているような構成においても、この過変調制御部６０を適用可能とするために、比較器６４、減算器６６を組み合わせることで、２つのレグ回路２０Ａ、２０Ｂに対応できる処理を実施可能である。
リミッタ回路６１は、変調波ｍａ０が設定された上限値以上の入力の場合、強制的に出力を設定された上限値に設定し、変調波ｍａ０が設定された下限値以下の入力の場合、強制的に出力を設定された下限値とし、それ以外の値の入力はそのままゲイン１で出力する。また設定された閾値ＤＴｈを出力する閾値設定部６２、比較器６３、加算器６５を組み合わせることで、閾値設定部６２から出力される閾値ＤＴｈを超える変調波ｍａ０は、強制的に１以上の値となる。
また、フルブリッジチョッパ回路部２０のような２つのレグ回路２０Ａ、２０Ｂを備える場合において、一方のレグ回路の変調波の極性が、他方のレグ回路の変調波の極性に対して反転しているような構成においても、この過変調制御部６０を適用可能とするために、比較器６４、減算器６６を組み合わせることで、２つのレグ回路２０Ａ、２０Ｂに対応できる処理を実施可能である。
【0051】
上記のように構成された本実施の形態の電力変換装置においては、
半導体スイッチング素子を有して、第１直流回路から入力される直流電圧を電圧指令に応じて変圧して第２直流回路に出力するＤＣ／ＤＣ変換器と、前記電圧指令である変調波と搬送波との比較に基づき前記半導体スイッチング素子のスイッチングを制御する制御部と、を備えた電力変換装置において、
前記制御部は、
前記搬送波の一周期に渡って前記半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、前記搬送波の一周期内のいずれかのタイミングで前記半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
半導体スイッチング素子を有して、第１直流回路から入力される直流電圧を電圧指令に応じて変圧して第２直流回路に出力するＤＣ／ＤＣ変換器と、前記電圧指令である変調波と搬送波との比較に基づき前記半導体スイッチング素子のスイッチングを制御する制御部と、を備えた電力変換装置において、
前記制御部は、
前記搬送波の一周期に渡って前記半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、前記搬送波の一周期内のいずれかのタイミングで前記半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
【0052】
このように制御部は、搬送波の一周期に渡って半導体スイッチング素子がスイッチングを行わない第１周期Ｔ１と、搬送波の一周期内のいずれかのタイミングで半導体スイッチング素子がスイッチングを行う第２周期Ｔ２と、の双方の周期が確保されるように、変調波が搬送波を超えるようにその値を増加させている第１期間Ｔｎを、変調波の値に応じて調整している。
これにより、搬送波の周期毎にスイッチングが行われないため、デッドタイムの影響による出力電圧誤差を抑制できる。こうして、キャリア波の周波数を変更することなく出力可能な電圧範囲を拡大できる。そのため、キャリア波の周波数を変更した場合のハードウェアの設計変更、制御部の複雑化を招くことがなく、電力変換装置は、簡易な構成を有しつつ、安定的に出力電圧指令に応じた所望の電圧を出力できる。
これにより、搬送波の周期毎にスイッチングが行われないため、デッドタイムの影響による出力電圧誤差を抑制できる。こうして、キャリア波の周波数を変更することなく出力可能な電圧範囲を拡大できる。そのため、キャリア波の周波数を変更した場合のハードウェアの設計変更、制御部の複雑化を招くことがなく、電力変換装置は、簡易な構成を有しつつ、安定的に出力電圧指令に応じた所望の電圧を出力できる。
【0053】
また、上記のように構成された本実施の形態の電力変換装置においては、
前記第１期間は、前記変調波の最大値を含む位相範囲において設定される、
ものである。
前記第１期間は、前記変調波の最大値を含む位相範囲において設定される、
ものである。
【0054】
そのため、入力電圧に対して出力電圧の比率が高い領域において、変調波が搬送波を超えるように変調波の値が増加される第１期間が確実に確保され、半導体スイッチング素子がスイッチングを行わないように制御できる。これにより、入力電圧に対して出力電圧の比率が高い領域においても、出力可能な電圧範囲を拡大でき、更に安定的に出力電圧指令に応じた電圧を出力できる。
【0055】
また、上記のように構成された本実施の形態の電力変換装置においては、
前記制御部は、
前記変調波に対する閾値を設定し、前記変調波が前記閾値を超える位相範囲において、前記変調波が前記搬送波を超えるように該変調波の値を増加させ、
前記閾値は、前記第１周期Ｔ１と前記第２周期Ｔ２との双方が確保される前記第１期間となるように調整される、
ものである。
前記制御部は、
前記変調波に対する閾値を設定し、前記変調波が前記閾値を超える位相範囲において、前記変調波が前記搬送波を超えるように該変調波の値を増加させ、
前記閾値は、前記第１周期Ｔ１と前記第２周期Ｔ２との双方が確保される前記第１期間となるように調整される、
ものである。
【0056】
このように変調波に対して閾値を設定し、変調波が閾値を超えると変調波が前記搬送波を超えるように該変調波の値を増加させる。これにより、変調波が閾値を超える位相、即ち、入力電圧に対して出力電圧の比率が高い領域において、確実に半導体スイッチング素子がスイッチングを行わないように制御できる。
また、閾値は、第１周期Ｔ１と第２周期Ｔ２との双方を確保される第１期間を得られるように調整されているため、搬送波の周期毎にスイッチングが行われない。そのため、デッドタイムの影響による出力電圧誤差を抑制できる。
また、制御パラメータ、閾値の設計によって、第１期間を変化させることが可能となる。また、このように閾値を適切に設定することで、入力電圧に対して出力電圧が小さい領域においては、第１期間が設定されないように制御できる。
また、閾値は、第１周期Ｔ１と第２周期Ｔ２との双方を確保される第１期間を得られるように調整されているため、搬送波の周期毎にスイッチングが行われない。そのため、デッドタイムの影響による出力電圧誤差を抑制できる。
また、制御パラメータ、閾値の設計によって、第１期間を変化させることが可能となる。また、このように閾値を適切に設定することで、入力電圧に対して出力電圧が小さい領域においては、第１期間が設定されないように制御できる。
【0057】
実施の形態２．
以下、本願の実施の形態２を、上記実施の形態１と異なる箇所を中心に図を用いて説明する。上記実施の形態１と同様の部分は同一符号を付して説明を省略する。
図１１に本実施の形態２に係る電力変換装置のパルス幅変調部２５３の構成を示す。本実施の形態２に係る電力変換装置について、ＤＣ／ＤＣ変換器４０の構成は実施の形態１に示すフルブリッジチョッパ回路部と同様であるが、過変調制御部６０による制御方法が異なる。
なお、本実施の形態２における電力変換装置においては、ハーフブリッジチョッパ構成のＤＣ／ＤＣ変換器は、後述するように、出力端子である正極端子、負極端子において共通の電圧である零相電圧を制御できないため用いることができない。
以下、本願の実施の形態２を、上記実施の形態１と異なる箇所を中心に図を用いて説明する。上記実施の形態１と同様の部分は同一符号を付して説明を省略する。
図１１に本実施の形態２に係る電力変換装置のパルス幅変調部２５３の構成を示す。本実施の形態２に係る電力変換装置について、ＤＣ／ＤＣ変換器４０の構成は実施の形態１に示すフルブリッジチョッパ回路部と同様であるが、過変調制御部６０による制御方法が異なる。
なお、本実施の形態２における電力変換装置においては、ハーフブリッジチョッパ構成のＤＣ／ＤＣ変換器は、後述するように、出力端子である正極端子、負極端子において共通の電圧である零相電圧を制御できないため用いることができない。
【0058】
図１１に示す通り、本実施の形態の過変調制御部２６０は、実施の形態１と同様に、パルス幅変調部５３ａ内の比較器５５ａ、５５ｂの前段側において設けられる。
過変調制御部２６０は、零相電圧重畳部２６７と、加算器２６８ａ、２６８ｂとを有する。
そして、過変調制御部２６０は、出力電圧制御部５１および電流制御部５２によって演算された、２のレグ回路２０Ａ、２０Ｂの変調波ｍａ０、ｍｂ０に対して、零相電圧重畳部２６７により、各相共通の値である零相電圧指令を加算器２５８ａ、２５８ｂを用いて加算する。このとき、零相電圧指令は交流波形であり、零相電圧指令をキャリア波の整数倍の周期を有して振動するように設定することで、キャリア周期、およびキャリア周期と同期した制御部５０の動作周期と同期させることが可能となる。これにより、過変調制御をキャリア波と同期して実施することが可能となる。
過変調制御部２６０は、零相電圧重畳部２６７と、加算器２６８ａ、２６８ｂとを有する。
そして、過変調制御部２６０は、出力電圧制御部５１および電流制御部５２によって演算された、２のレグ回路２０Ａ、２０Ｂの変調波ｍａ０、ｍｂ０に対して、零相電圧重畳部２６７により、各相共通の値である零相電圧指令を加算器２５８ａ、２５８ｂを用いて加算する。このとき、零相電圧指令は交流波形であり、零相電圧指令をキャリア波の整数倍の周期を有して振動するように設定することで、キャリア周期、およびキャリア周期と同期した制御部５０の動作周期と同期させることが可能となる。これにより、過変調制御をキャリア波と同期して実施することが可能となる。
【0059】
ここで零相電圧指令は上記のようにキャリア周期に基づいた周波数の交流であるが、その波形に指定は無く、零相電圧指令を変調波ｍａ０、ｍｂ０に重畳させることにより、零相電圧指令が重畳された変調波ｍａ１、ｍｂ１が、周期的にキャリア波を超える第１期間Ｔｎを有するような波形であればよい。
【0060】
なお、この時、フルブリッジチョッパ回路部２０における各相の２つのレグ回路２０Ａ、２０Ｂの変調波ｍａ０、ｍｂ０は、互いに極性が異なる。そのため、共通の交流成分である零相電圧指令を加算することで、各相の変調波ｍａ１、ｍｂ１がそれぞれキャリア波を超過するタイミングが各相間で交互に切り替わる。
【0061】
この時、フィルタ回路部３０の共振周波数の値と、零相電圧指令の周波数の値とが近い場合、出力電圧波形が振動的になるおそれがある。そのため、フィルタ回路３０の共振周波数が零相電圧指令の周波数より低くなるように調整することで、周波数間における干渉を回避できる。
【0062】
また、零相電圧指令の振幅を、変調波の最大値あるいは最小値を超えない範囲に設定されることで、入力電圧に対して出力電圧が小さい領域において、意図しない、変調波のキャリア波の超過を防止できる。
【0063】
また、フィルタ回路部３０の中性点ＮＰを、ＤＣ電源部１の負極側あるいはＤＣ電源部１の正極側と負極側との間の中性点電位を有する中性点に接続することで、零相電圧を重畳したことに起因するコモンモード電流が、負荷装置２側に流出することを抑制できる。
【0064】
なお、図１１に示すようなパルス幅制限部２５９を設け、比較器５５から出力されたパルス信号において、所定のパルス幅よりも短いパルス信号を強制的に最低限の設定されたパルス幅を有するように調整する構成とすれば、デッドタイムによってパルスが消失することを抑制できる。
【0065】
上記のように構成された本実施の形態の電力変換装置においては、
前記ＤＣ／ＤＣ変換器は、
第１接続点を介して直列接続された前記半導体スイッチング素子を有する各相のレグ回路を並列接続したフルブリッジ回路と、
前記フルブリッジ回路の各相の前記レグ回路の前記第１接続点にそれぞれの第１端が接続され、それぞれの第２端が前記第２直流回路に接続されたリアクトル、および各前記リアクトルの第２端にそれぞれの第１端が接続されたエネルギー蓄積要素を有するフィルタ回路と、を備え、
各相の前記レグ回路に接続される前記フィルタ回路の前記エネルギー蓄積要素のそれぞれの第２端は、第２接続点を介して互いに接続され、
前記第２接続点は、前記第１直流回路の負極側、あるいは前記第１直流回路の正極側と負極側との間の中性点電位を有する中性点、に接続され、
前記制御部は、
各相の前記レグ回路の前記半導体スイッチング素子を、各相の前記レグ回路間で極性が反転された前記変調波により制御し、
前記搬送波の周期に対して整数倍の周期を有して振動する零相電圧を、各相の前記レグ回路に対する前記変調波にそれぞれ重畳することで、前記第１周期Ｔ１と前記第２周期Ｔ２との双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
前記ＤＣ／ＤＣ変換器は、
第１接続点を介して直列接続された前記半導体スイッチング素子を有する各相のレグ回路を並列接続したフルブリッジ回路と、
前記フルブリッジ回路の各相の前記レグ回路の前記第１接続点にそれぞれの第１端が接続され、それぞれの第２端が前記第２直流回路に接続されたリアクトル、および各前記リアクトルの第２端にそれぞれの第１端が接続されたエネルギー蓄積要素を有するフィルタ回路と、を備え、
各相の前記レグ回路に接続される前記フィルタ回路の前記エネルギー蓄積要素のそれぞれの第２端は、第２接続点を介して互いに接続され、
前記第２接続点は、前記第１直流回路の負極側、あるいは前記第１直流回路の正極側と負極側との間の中性点電位を有する中性点、に接続され、
前記制御部は、
各相の前記レグ回路の前記半導体スイッチング素子を、各相の前記レグ回路間で極性が反転された前記変調波により制御し、
前記搬送波の周期に対して整数倍の周期を有して振動する零相電圧を、各相の前記レグ回路に対する前記変調波にそれぞれ重畳することで、前記第１周期Ｔ１と前記第２周期Ｔ２との双方の周期が確保されるように、前記変調波が前記搬送波を超えるように該変調波の値を増加させる第１期間を、前記変調波の値に応じて調整する、
ものである。
【0066】
このように、搬送波の周期に対して整数倍の周期を有して振動する零相電圧指令を、各相のレグ回路に対する変調波にそれぞれ重畳することで、変調波が搬送波を超えるように該変調波の値を増加させる第１期間を周期的に得られる。これにより、デッドタイム等の影響によって本来出力電圧範囲が制限される電圧領域においても、安定的に所望の出力電圧が出力可能となる。
【0067】
また、フィルタ回路において、２つのエネルギー蓄積要素のそれぞれの第２端が接続される第２接続点は、第１直流回路の負極側、あるいは第１直流回路の正極側と負極側との間の中性点電位点に接続される。これにより零相電圧を重畳したことに起因するコモンモード電流が、負荷装置側に流出することを抑制でき、出力電圧を安定化させて所望の出力電圧を得られる。
【0068】
図１２は、制御部５０のハードウエアの一例を示す図である。
制御部５０としての制御装置は、ハードウエアの一例を図１２に示すように、プロセッサ７１と記憶装置７２とから構成される。記憶装置７２は、図示していない、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ７１は、記憶装置７２から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ７１にプログラムが入力される。また、プロセッサ７１は、演算結果等のデータを記憶装置７２の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
制御部５０としての制御装置は、ハードウエアの一例を図１２に示すように、プロセッサ７１と記憶装置７２とから構成される。記憶装置７２は、図示していない、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ７１は、記憶装置７２から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ７１にプログラムが入力される。また、プロセッサ７１は、演算結果等のデータを記憶装置７２の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
【0069】
本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【符号の説明】
【0070】
１ ＤＣ電源部（第１直流回路）、２ 負荷装置（第２直流回路）、２０Ａ，２０Ｂ レグ回路、２１ＳＵ，２１ＳＬ，２２ＳＵ，２２ＳＬ 半導体スイッチング素子、３０ フィルタ回路、３１Ｃ，３２Ｃ フィルタコンデンサ（エネルギー蓄積要素）、３１Ｌ，３２Ｌ リアクトル、４０ ＤＣ／ＤＣ変換器、１００，１００ｅｘ１，１００ｅｘ２ 電力変換装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】