特許 7566679 半導体装置及び電圧生成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-04

(45)【発行日】2024-10-15

(54)【発明の名称】半導体装置及び電圧生成方法

(51)【国際特許分類】

   G05F 1/56 20060101AFI20241007BHJP

【ＦＩ】

G05F1/56 310C

【請求項の数】 12

(21)【出願番号】P 2021059107

(22)【出願日】2021-03-31

(65)【公開番号】P2022155736

(43)【公開日】2022-10-14

【審査請求日】2023-12-27

(73)【特許権者】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】大森 鉄男

【審査官】今井 貞雄

(56)【参考文献】

【文献】特開２０１０－８６０２１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０２４４７９０（ＵＳ，Ａ１）

【文献】特開２００８－３１１８６３（ＪＰ，Ａ）

【文献】特開平７－１２１２５２（ＪＰ，Ａ）

【文献】特開２０２０－４２１４（ＪＰ，Ａ）

【文献】特開２００９－８０６５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

夫々が、出力電圧を出力すると共に、前記出力電圧に対応した電圧を帰還電圧として出力する第１～第Ｎ（Ｎは２以上の整数）の電圧出力回路と、
前記第１～第Ｎの電圧出力回路が出力したＮ個の帰還電圧が夫々入力され、第１～第Ｎの電流を個別に第１のノードに流す第１～第Ｎの一次側トランジスタ、及び基準電圧が入力され、当該基準電圧に対応した基準電流を前記第１のノードに流す二次側トランジスタを含む差動回路と、を有し、
前記差動回路は、
前記第１～第Ｎの一次側トランジスタに夫々個別に縦続接続されており前記第１～第Ｎの電流が夫々に流れる第１～第Ｎの一次側負荷トランジスタ、及び前記二次側トランジスタに縦続接続されており前記第１～第Ｎの一次側負荷トランジスタに流れる前記第１～第Ｎの電流を合成した電流に対応した電流が流れる二次側負荷トランジスタを有するカレントミラー回路を含むことを特徴とする半導体装置。

【請求項2】

前記第１～第Ｎの電圧出力回路は、前記二次側トランジスタと前記二次側負荷トランジスタとの接続点の電圧である制御電圧を受け、前記制御電圧に対応した出力電流を自身の出力ノードに送出することで前記出力ノードに生じた電圧を前記出力電圧として出力することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１～第Ｎの電圧出力回路各々の前記出力ノード同士を短絡する出力短絡線と、
前記出力短絡線に接続されており、コンデンサを外付けする為の単一のパッドと、を含むことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第１～第Ｎの一次側負荷トランジスタの各々は、電源電位がソースに印加されており、ゲート及びドレインが互いに接続されているｐチャネル型トランジスタからなり
前記二次側負荷トランジスタは、電源電位がソースに印加されており、ゲートが前記第１～第Ｎの一次側負荷トランジスタ各々のゲートに接続されており、ドレインが第２のノードに接続されているｐチャネル型トランジスタからなり、
前記第１～第Ｎの一次側トランジスタは、夫々のドレインが前記第１～第Ｎの一次側負荷トランジスタのドレインに個別に接続されており、夫々のソースが前記第１のノードに共通に接続されており、夫々のゲートで前記帰還電圧を受けるｎチャネル型トランジスタからなり、
前記二次側トランジスタは、ドレインが前記第２のノードを介して前記二次側負荷トランジスタのドレインに接続されており、ソースが前記第１のノードに接続されており、ゲートで前記基準電圧を受けるｎチャネル型トランジスタからなり、
前記第２のノードの電圧を前記制御電圧として前記第１～第Ｎの電圧出力回路に供給することを特徴とする請求項２又は３に記載の半導体装置。

【請求項5】

前記第１～第Ｎの電圧出力回路の各々は、
前記制御電圧をゲートで受け、電源電圧に基づき前記制御電圧に対応した電流を生成し、これを前記出力電流として前記出力ノードに送出する出力トランジスタと、
前記出力ノードに一端が接続されている第１の抵抗、及び前記第１の抵抗の他端に接続されている第２の抵抗を含み、前記第１の抵抗及び前記第２の抵抗で前記出力電圧を分圧した電圧を前記帰還電圧として生成する帰還抵抗部と、を含むことを特徴とする請求項２～４のいずれか１に記載の半導体装置。

【請求項6】

前記第１の抵抗及び前記第２の抵抗の抵抗値は、前記第１～第Ｎの電圧出力回路毎に固有の値に設定されていることを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記第１のノードに接続されており、前記第１～第Ｎの電流を合成した電流と前記基準電流とを合わせた総電流に対応したバイアス電流を生成するバイアス電流生成回路を含むことを特徴とする請求項１～６のいずれか１に記載の半導体装置。

【請求項8】

前記第１～第Ｎの一次側トランジスタ及び前記第１～第Ｎの一次側負荷トランジスタは、前記二次側トランジスタ及び前記二次側負荷トランジスタの近傍位置に配置されていることを特徴とする請求項１～７のいずれか１に記載の半導体装置。

【請求項9】

前記第１～第Ｎの一次側トランジスタ及び前記第１～第Ｎの一次側負荷トランジスタ夫々が、前記第１～第Ｎの電圧出力回路各々の近傍位置に分散して配置されていることを特徴とする請求項１～７のいずれか１に記載の半導体装置。

【請求項10】

夫々が、アナログ又はディジタル回路網からなり前記出力電圧を受ける第１～第Ｎの回路ブロックが形成されている回路領域を含み、
前記第１～第Ｎの電圧出力回路は、前記回路領域の外周領域において、夫々が前記回路ブロック各々の近傍位置に分散して配置されていることを特徴とする請求項１～９のいずれか１に記載の半導体装置。

【請求項11】

電源電圧を受ける電源パッドが半導体チップの四角のうちの１つの角の近傍に配置されており、
前記差動回路は、前記電源パッドの近傍に配置されていることを特徴とする請求項１０に記載の半導体装置。

【請求項12】

制御電圧を受けて前記制御電圧に対応した出力電圧を生成する第１～第Ｎ（Ｎは２以上の整数）の電圧出力回路と、第１～第Ｎの一次側負荷トランジスタ及び二次側負荷トランジスタを含むカレントミラー回路、第１～第Ｎの一次側トランジスタ、及び前記二次側負荷トランジスタに縦続接続されている二次側トランジスタを含む差動回路と、を有する半導体装置における前記出力電圧を生成する電圧生成方法であって、
前記第１～第Ｎの電圧出力回路の各々が、前記制御電圧に対応した電流を生成して自身の出力ノードに送出することで前記出力ノードに生じた電圧を前記出力電圧として出力すると共に、前記出力電圧に対応した電圧値を有する帰還電圧を生成し、
前記差動回路が、前記第１～第Ｎの電圧出力回路で生成されたＮ個の前記帰還電圧を受け、第１～第Ｎの電流を前記第１～第Ｎの一次側負荷トランジスタ及び前記第１～第Ｎの一次側トランジスタを介して第１のノードに流すと共に、前記第１～第Ｎの電流を合成した電流に対応した電流をコピーして前記二次側負荷トランジスタに流しつつ、基準電圧に対応した基準電流を前記二次側トランジスタを介して前記第１のノードに流し、前記第１～第Ｎの電流を合成した電流に対応した電流を二次側負荷トランジスタに流すことで前記二次側トランジスタと二次側負荷トランジスタとの接続点に生じた電圧を、前記制御電圧として前記第１～第Ｎの電圧出力回路に供給することを特徴とする電圧生成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、及び定電圧を生成する電圧生成方法に関する。

【背景技術】

【0002】

半導体装置としてのＩＣチップには、各種の機能を担う複数の回路ブロックの他に当該回路ブロックを動作させる為の電源電圧を生成するレギュレータが設けられている。

【0003】

このようなレギュレータとして、生成した電源電圧を１つの電源出力端子を介して複数の回路ブロックに供給するトランジスタと、当該トランジスタを制御する差動増幅回路と、を含むものが提案された（例えば、特許文献１参照）。特許文献１に記載の差動増幅回路は、負荷を有する各回路ブロックが実際に受けた複数の電圧を受ける複数の非反転入力端子を備えており、当該複数の非反転入力端子で受けた複数の電圧を加算したものと、基準電圧との差に応じて、上記したトランジスタの出力電流を制御する。

【0004】

また、当該レギュレータとして、電圧値一定の基準電圧を生成する回路と、当該基準電圧に対応した出力電圧を電源電圧として２系統の回路ブロックに個別に出力する２系統のバッファアンプ及び電源出力端子と、を含むものが提案されている（例えば、特許文献２参照）。

【0005】

また、複数の非反転入力端子を備えた差動増幅回路として、夫々が各非反転入力端子で受けた電圧の１つと基準電圧とを受ける複数の差動対と、１系統のカレントミラー回路とを含むものが提案されている（例えば、特許文献３参照）。）当該複数の差動対の各々は、反転端子で受けた基準電圧と、非反転入力端子で受けた電圧との比に対応した電流を流す第１及び第２の電流路を有する。複数の差動対各々の第１の電流路は、カレントミラー回路の入力側の電流路に共通に接続されており、第２の電流路はカレントミラー回路の出力側の電流路に共通に接続されている。この際、当該カレントミラー回路の入力側の電流路に含まれるトランジスタに流れた電流に対応した電流が出力側の電流路に含まれるトランジスタにコピーされる。かかる構成により、特許文献３に記載の差動増幅回路では、各非反転入力端子で受けた電圧を加重平均した電圧と、反転入力端子で受けた基準電圧との差に対応した電圧がカレントミラー回路の出力側の電流路上に生成され、これが出力される。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１０－８６０２１号公報

【文献】特開２００４－１１０７５０号公報

【文献】特開２０１８－１８０３７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１に記載のレギュレータでは、当該レギュレータが生成した電源電圧の配線を介して複数の回路ブロックに夫々供給する。この際、配線長が長くなるほど配線抵抗が高くなり、その分だけ、負荷を有する回路ブロックで消費される電流の増加に伴う電源電圧の低下量が大きくなる。

【0008】

尚、特許文献２に記載のレギュレータでは、複数の回路ブロック毎に個別に出力するバッファアンプ及び電源出力端子を設けているので、配線抵抗に伴う電源電圧の低下量の増大を抑えることが可能となる。

【0009】

そこで、特許文献２の技術を特許文献１に適用すると共に、この特許文献１に記載されている複数の非反転入力端子を備えた差動増幅回路として、特許文献３に記載の構成を採用することが考えられる。この際、各回路ブロックからの帰還電圧は、差動増幅回路の複数の非反転入力端子に夫々供給されることになる。これにより、特許文献３に記載の構成を採用した差動増幅回路のカレントミラー回路では、各帰還電圧に対応した電流を合成した電流が入力側の電流路（一次側電流路とも称する）に含まれる１つのトランジスタに流れる。

【0010】

ところで、複数の回路ブロック各々からの帰還電圧の変動タイミング及び大きさは回路ブロック毎に異なる。この際、カレントミラー回路の一次側電流路に含まれる１つのトランジスタでは、複数の回路ブロック各々で個別に生じる電流変動に対応できず、複数の回路ブロック夫々に電源電圧を安定して生成することが困難になるという問題があった。

【0011】

そこで、本発明は、複数の回路ブロック夫々に電源電圧を安定して供給することが可能な半導体装置及び電圧生成方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明に係る半導体装置は、夫々が、出力電圧を出力すると共に、前記出力電圧に対応した電圧を帰還電圧として出力する第１～第Ｎ（Ｎは２以上の整数）の電圧出力回路と、前記第１～第Ｎの電圧出力回路が出力したＮ個の帰還電圧が夫々入力され、第１～第Ｎの電流を個別に第１のノードに流す第１～第Ｎの一次側トランジスタ、及び基準電圧が入力され、当該基準電圧に対応した基準電流を前記第１のノードに流す二次側トランジスタを含む差動回路と、を有し、前記差動回路は、前記第１～第Ｎの一次側トランジスタに夫々個別に縦続接続されており前記第１～第Ｎの電流が夫々に流れる第１～第Ｎの一次側負荷トランジスタ、及び前記二次側トランジスタに縦続接続されており前記第１～第Ｎの一次側負荷トランジスタに流れる前記第１～第Ｎの電流を合成した電流に対応した電流が流れる二次側負荷トランジスタを有するカレントミラー回路を含む。

【0013】

本発明に係る電圧生成方法は、制御電圧を受けて前記制御電圧に対応した出力電圧を生成する第１～第Ｎ（Ｎは２以上の整数）の電圧出力回路と、第１～第Ｎの一次側負荷トランジスタ及び二次側負荷トランジスタを含むカレントミラー回路、第１～第Ｎの一次側トランジスタ、及び前記二次側負荷トランジスタに縦続接続されている二次側トランジスタを含む差動回路と、を有する半導体装置における前記出力電圧を生成する電圧生成方法であって、前記第１～第Ｎの電圧出力回路の各々が、前記制御電圧に対応した電流を生成して自身の出力ノードに送出することで前記出力ノードに生じた電圧を前記出力電圧として出力すると共に、前記出力電圧に対応した電圧値を有する帰還電圧を生成し、前記差動回路が、前記第１～第Ｎの電圧出力回路で生成されたＮ個の前記帰還電圧を受け、第１～第Ｎの電流を前記第１～第Ｎの一次側負荷トランジスタ及び前記第１～第Ｎの一次側トランジスタを介して第１のノードに流すと共に、前記第１～第Ｎの電流を合成した電流に対応した電流をコピーして前記二次側負荷トランジスタに流しつつ、基準電圧に対応した基準電流を前記二次側トランジスタを介して前記第１のノードに流し、前記第１～第Ｎの電流を合成した電流に対応した電流を二次側負荷トランジスタに流すことで前記二次側トランジスタと二次側負荷トランジスタとの接続点に生じた電圧を、前記制御電圧として前記第１～第Ｎの電圧出力回路に供給する。

【発明の効果】

【0014】

本発明では、差動回路の負荷となるカレントミラー回路の一次側として、Ｎ個の帰還電圧を受け、第１～第Ｎの電流を夫々個別に流す第１～第Ｎの負荷トランジスタを設けている。

【0015】

これにより、当該カレントミラー回路の一次側としてＮ個の帰還電圧を受け、第１～第Ｎの電流の合成電流を単一の負荷トランジスタに流すものを採用した場合に比べて、複数の回路ブロック夫々で個別に生じる電流変動に対応でき、複数の回路ブロック夫々に電源電圧を安定して供給することができる。

【0016】

したがって、本発明によれば、複数の回路ブロック夫々に電源電圧を安定して供給することが可能となる。

【図面の簡単な説明】

【0017】

【図1】第１の実施例に係る半導体装置としての半導体チップのチップレイアウトの一例を示す図である。

【図2】第１の実施例に係る半導体装置に含まれるレギュレータを示す回路図である。

【図3】第２の実施例に係る半導体装置としての半導体チップのチップレイアウトの一例を示す図である。

【図4】第２の実施例に係る半導体装置に含まれるレギュレータの一部である電圧制御部に形成される回路の一例を示す回路図である。

【図5】第２の実施例に係る半導体装置に含まれるレギュレータの一部である第１～第５の出力部のうちから第１及び第２の出力部を抜粋して夫々に形成される回路の一例を示す回路図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施例について図面を参照しつつ詳細に説明する。

【0019】

図１は、第１の実施例に係る半導体装置としての半導体チップ１００のチップレイアウトの一例を示す図である。

【0020】

半導体チップ１００には、夫々がアナログ又はディジタル回路網からなる回路ブロックＡ～Ｅが形成されている。回路ブロックＡ～Ｅは、夫々負荷を有している。

【0021】

また、半導体チップ１００には、チップ外部から供給された電源電圧ＶＤＤに基づき、これら回路ブロックＡ～Ｅを動作させる電源電圧を生成して各回路ブロックに出力するレギュレータ２００として電圧制御部１０及び出力部１１Ａ～１１Ｅが配置されている。

【0022】

また、半導体チップ１００には、チップ外部から電源電圧ＶＤＤを受けるための電源パッドＰＤｇと、出力安定化用のコンデンサＣｕを外付けするためのパッドＰＤｃと、が配置されている。尚、電源パッドＰＤｇは、矩形状の表面を有する半導体チップ１００の４角のうちの１つの角の近傍に配置されている。

【0023】

更に、半導体チップ１００には、以下のように電源線ＶＬ、帰還線ａ～ｅ、電圧制御線ＶＣＬ、出力短絡線ＳＬが配線されている。

【0024】

電源線ＶＬは、電源パッドＰＤｇに接続されており、電圧制御部１０、回路ブロックＡ～Ｅ、出力部１１Ａ～１１Ｅを囲むように半導体チップ１００の外周に沿って配線されている。

【0025】

帰還線ａは、電圧制御部１０及び出力部１１Ａ間に配線されている。帰還線ｂは、電圧制御部１０及び出力部１１Ｂ間に配線されている。帰還線ｃは、電圧制御部１０及び出力部１１Ｃ間に配線されている。帰還線ｄは、電圧制御部１０及び出力部１１Ｄ間に配線されている。帰還線ｅは、電圧制御部１０及び出力部１１Ｅ間に配線されている。

【0026】

電圧制御線ＶＣＬは、電圧制御部１０、出力部１１Ａ～１１Ｅに沿って配線されている。

【0027】

出力短絡線ＳＬは、上記した出力安定化用のコンデンサＣｕを外付けするためのパッドＰＤｃに接続されている。更に、出力短絡線ＳＬは、出力部１１Ａ～１１Ｅに沿って配線されており、出力部１１Ａ～１１Ｅの各々の出力ノードを短絡する。これにより、単一のコンデンサＣｕを出力部１１Ａ～１１Ｅの各々で共有化できるので、当該コンデンサＣｕを外付けするためのパッドＰＤｃも１つだけ設けておけばよい。よって、出力部１１Ａ～１１Ｅ毎に、出力安定化用のコンデンサＣｕを外付けするためのパッドＰＤｃを設ける場合に比べて、半導体チップ１００内でのレギュレータの専有面積を抑えることが可能となる。

【0028】

電圧制御部１０は、電源パッドＰＤｇの近傍に配置されている。電圧制御部１０は、電源パッドＰＤｇを介して電源電圧ＶＤＤを受け、各回路ブロックに供給する電圧を所定の電圧値に維持させるように制御する制御電圧Ｖｐｇを生成し、電圧制御線ＶＣＬを介して出力部１１Ａ～１１Ｅの各々に供給する。

【0029】

尚、電圧制御部１０は、半導体チップ１００における出力部１１Ａの近傍の領域ＭＶＢにおいて当該出力部１１Ａと共に形成されている。

【0030】

出力部１１Ａは、回路ブロックＡの近傍における当該回路ブロックＡよりも半導体チップ１００の外周側に配置されている。出力部１１Ａは、電源線ＶＬを介して電源電圧ＶＤＤを受け、回路ブロックＡを動作させる電源電圧を出力電圧Ｖａとして生成する。更に、出力部１１Ａは、当該出力電圧Ｖａの電圧値に対応する電圧を帰還電圧ｆａとして、帰還線ａを介して電圧制御部１０に供給する。

【0031】

出力部１１Ｂは、回路ブロックＢの近傍における当該回路ブロックＢよりも半導体チップ１００の外周側に配置されている。出力部１１Ｂは、電源線ＶＬを介して電源電圧ＶＤＤを受け、回路ブロックＢを動作させる電源電圧を出力電圧Ｖｂとして生成する。更に、出力部１１Ｂは、当該出力電圧Ｖｂの電圧値に対応する電圧を帰還電圧ｆｂとして、帰還線ｂを介して電圧制御部１０に供給する。

【0032】

出力部１１Ｃ～１１Ｅについても同様に、夫々が回路ブロックＣ～Ｅの近傍における当該回路ブロックＣ～Ｅよりも半導体チップ１００の外周側に配置されている。出力部１１Ｃ～１１Ｅは、電源線ＶＬを介して電源電圧ＶＤＤを受け、回路ブロックＣ～Ｅを夫々動作させる電源電圧を出力電圧Ｖｃ～Ｖｅとして生成する。更に、出力部１１Ｃ～１１Ｅは、出力電圧Ｖｃ～Ｖｅ各々の電圧値に対応する電圧を夫々帰還電圧ｆｃ～ｆｅとして、帰還線ｃ～ｅを介して電圧制御部１０に供給する。

【0033】

出力部１１Ａ～１１Ｅを夫々の回路ブロックＡ～Ｅの近傍に設けることで、出力部１１Ａ～１１Ｅと回路ブロックＡ～Ｅとの間に設ける配線の配線長を短くすることができる。

【0034】

図２は、チップレイアウト上において図１に示す電圧制御部１０及び出力部１１Ａ～１１Ｅで形成されているレギュレータ２００を示す回路図である。

【0035】

図２に示すように、レギュレータ２００は、バイアス電流生成回路ＢＡＧ、差動回路ＤＦＰ、及び電圧出力回路ＶＯ１～ＶＯ５を含む。尚、図１に示す第１の実施例では、電圧制御部１０に差動回路ＤＦＰ及びバイアス電流生成回路ＢＡＧが形成されている。また、図１に示す出力部１１Ａに電圧出力回路ＶＯ１が形成されており、出力部１１Ｂに電圧出力回路ＶＯ２が形成されており、出力部１１Ｃに電圧出力回路ＶＯ３が形成されており、出力部１１Ｄに電圧出力回路ＶＯ４が形成されており、出力部１１Ｅに電圧出力回路ＶＯ５が形成されている。

【0036】

バイアス電流生成回路ＢＡＧは、電流源Ｇ１、及びｎチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＮ０及びＮ３を含む。

【0037】

バイアス電流生成回路ＢＡＧの電流源Ｇ１は、電源電圧ＶＤＤに基づき定電流Ｉｃｔを生成し、これをトランジスタＮ３と、トランジスタＮ０に供給する。トランジスタＮ３のドレインに電流源Ｇ１が接続され、トランジスタＮ３のドレイン及びゲートと、トランジスタＮ０のゲートが接続されている。トランジスタＮ３及びＮ０のソースには接地電位が印加されている。トランジスタＮ０のドレインは差動回路ＤＦＰのノードｎｄ１に接続されている。

【0038】

かかる構成により、バイアス電流生成回路ＢＡＧは、定電流Ｉｃｔに対応した電流を、差動回路ＤＦＰに流れる総電流としてのバイアス電流Ｉｘとして、定電流源としてのトランジスタＮ０を介してノードｎｄ１に流す。

【0039】

差動回路ＤＦＰは、一次側トランジスタとしてのｎチャネルＭＯＳ型のトランジスタＮ１及びＮ１１～Ｎ１４と、二次側トランジスタとしてのｎチャネルＭＯＳ型のトランジスタＮ２と、カレントミラー回路ＣＭＲを含む。カレントミラー回路ＣＭＲは、一次側負荷トランジスタとしてのｐチャネルＭＯＳ型のトランジスタＰ１及びＰ１１～Ｐ１４と、二次側負荷トランジスタとしてのｐチャネルＭＯＳ型のトランジスタＰ２を含む。

【0040】

差動回路ＤＦＰにおいて、上記したノードｎｄ１はトランジスタＮ１、Ｎ２、Ｎ１１～Ｎ１４各々のソースに接続されている。トランジスタＮ１のゲートには帰還線ａが接続されており、そのドレインにはカレントミラー回路ＣＭＲのトランジスタＰ１のドレインが接続されている。トランジスタＮ１１のゲートには帰還線ｂが接続されており、そのドレインにはカレントミラー回路ＣＭＲのトランジスタＰ１１のドレインが接続されている。トランジスタＮ１２のゲートには帰還線ｃが接続されており、そのドレインにはカレントミラー回路ＣＭＲのトランジスタＰ１２のドレインが接続されている。トランジスタＮ１３のゲートには帰還線ｄが接続されており、そのドレインにはカレントミラー回路ＣＭＲのトランジスタＰ１３のドレインが接続されている。トランジスタＮ１４のゲートには帰還線ｅが接続されており、そのドレインにはカレントミラー回路ＣＭＲのトランジスタＰ１４のドレインが接続されている。トランジスタＮ２のゲートには、所定の固定電圧値を有する基準電圧Ｖｒｅｆが印加されている。トランジスタＮ２のドレインは、ノードｎｄ２を介してカレントミラー回路ＣＭＲのトランジスタＰ２のドレイン及び電圧制御線ＶＣＬに接続されている。

【0041】

カレントミラー回路ＣＭＲにおいて、トランジスタＰ１、Ｐ１１～Ｐ１４及びＰ２各々のソースには電源線ＶＬを介して電源電圧ＶＤＤが印加されている。尚、トランジスタＰ１、Ｐ１１～Ｐ１４各々のドレイン及びゲートは、トランジスタＰ２のゲートに共通に接続されている。

【0042】

かかる構成により、差動回路ＤＦＰでは、トランジスタＮ１、Ｎ１１～Ｎ１４の各々が、帰還線ａ～ｅを介して夫々が受けた上記帰還電圧ｆａ～ｆｅと基準電圧Ｖｒｅｆとの差に夫々対応した電流Ｉａ～Ｉｅを、ノードｎｄ１に流す。更に、当該電流Ｉａ～Ｉｅを合成した電流に対応した電流Ｉｐがカレントミラー回路ＣＭＲの二次側のトランジスタＰ２にコピーされノードｎｄ２に送出されると共に、二次側のトランジスタＮ２が基準電圧Ｖｒｅｆに対応した基準電流Ｉｒをノードｎｄ１に流す。この時、カレントミラー回路ＣＭＲの二次側のトランジスタＰ２と二次側のトランジスタＮ２とは縦続接続であるため、Ｉｐ＝Ｉｒとなる。

【0043】

よって、基準電流Ｉｒ、及び電流Ｉａ～Ｉｅ各々の電流値は、
Ｉｒ：Ｉａ：Ｉｂ：Ｉｃ：Ｉｄ：Ｉｅ＝Ｖｒｅｆ：ｆａ：ｆｂ：ｆｃ：ｆｄ：ｆｅ
Ｉｘ＝Ｉｒ＋Ｉａ＋Ｉｂ＋Ｉｃ＋Ｉｄ＋Ｉｅ
なる関係を満たす値となる。

【0044】

すなわち、差動回路ＤＦＰでは、基準電圧Ｖｒｅｆ及び帰還電圧ｆａ～ｆｅ各々の電圧値の比で、バイアス電流Ｉｘを、基準電流Ｉｒと、電流Ｉａ～Ｉｅと、に分割する。つまり、トランジスタＰ１及びＮ１からなる第１の一次側電流路で電流Ｉａを流し、トランジスタＰ１１及びＮ１１からなる第２の一次側電流路で電流Ｉｂを流し、トランジスタＰ１２及びＮ１２からなる第３の一次側電流路で電流Ｉｃを流す。更に、トランジスタＰ１３及びＮ１３からなる第４の一次側電流路で電流Ｉｄを流し、トランジスタＰ１４及びＮ１４からなる第５の一次側電流路で電流Ｉｅを流す。トランジスタＰ２及びＮ２からなる二次側電流路で基準電流Ｉｒを流す。

【0045】

これにより、帰還電圧ｆａ～ｆｅと基準電圧Ｖｒｅｆの差に夫々対応した電流Ｉａ～Ｉｅを合成した電流に対応する電流ＩｐがトランジスタＰ２にコピーされ、トランジスタＮ２と、カレントミラー回路ＣＭＲのトランジスタＰ２との接続点であるノードｎｄ２に電流Ｉｐを送出することでノードｎｄ２に電圧が生成される。言い換えると、帰還電圧ｆａ～ｆｅを合成した電圧（以降、合成帰還電圧とも称する）と、基準電圧Ｖｒｅｆとの差に対応した電圧が生成される。そして、このノードｎｄ２に生成された電圧が、上記した制御電圧Ｖｐｇとして電圧制御線ＶＣＬを介して電圧出力回路ＶＯ１～ＶＯ５に供給される。

【0046】

この際、例えば、帰還電圧ｆａ～ｆｅが基準電圧Ｖｒｅｆより低い場合には、両者の差が大きいほど制御電圧Ｖｐｇの電圧値が小さくなる。尚、帰還電圧ｆａ～ｆｅが基準電圧Ｖｒｅｆ以上となる場合には、制御電圧Ｖｐｇの電圧値は大きくなる。

【0047】

電圧出力回路ＶＯ１～ＶＯ５の各々は、出力トランジスタとしてのトランジスタＰ０及び帰還抵抗Ｒ０、Ｒ０１～Ｒ０４、Ｒ１、Ｒ１１～Ｒ１４を含む。

【0048】

電圧出力回路ＶＯ１～ＶＯ５各々の出力トランジスタとしてのトランジスタＰ０のソースには、電源線ＶＬを介して電源電圧ＶＤＤが印加されており、ゲートには電圧制御線ＶＣＬを介して制御電圧Ｖｐｇが共通に印加されている。また、各トランジスタＰ０のドレインには出力ノードｎｄを介して帰還抵抗の一端が接続されている。

【0049】

電圧出力回路ＶＯ１～ＶＯ５各々の帰還抵抗は出力ノードｎｄの電圧を分圧した分圧電圧を帰還電圧として出力する一対の抵抗からなる。また、電圧出力回路ＶＯ１の帰還抵抗は、自身の出力ノードｎｄに直列に接続された抵抗Ｒ０及びＲ１からなり、電圧出力回路ＶＯ２の帰還抵抗は、自身の出力ノードｎｄに直列に接続された抵抗Ｒ０１及びＲ１１からなり、電圧出力回路ＶＯ３の帰還抵抗は、自身の出力ノードｎｄに直列に接続された抵抗Ｒ０２及びＲ１２からなる。また、電圧出力回路ＶＯ３の帰還抵抗は、自身の出力ノードｎｄに直列に接続された抵抗Ｒ０３及びＲ１３からなり、電圧出力回路ＶＯ４の帰還抵抗は、自身の出力ノードｎｄに直列に接続された抵抗Ｒ０４及びＲ１４からなる。

【0050】

尚、電圧出力回路ＶＯ１～ＶＯ５各々の帰還抵抗の抵抗値は、当該電圧出力回路ＶＯ１～ＶＯ５が接続される回路ブロックＡ～Ｅ各々での電流変動の大きさに基づき、夫々個別に設定される。

【0051】

ここで、電圧出力回路ＶＯ１～ＶＯ５の各々では、トランジスタＰ０が、電圧制御線ＶＣＬを介して受けた制御電圧Ｖｐｇに応じた出力電流をこの自身の出力ノードｎｄに送出する。これにより、出力ノードｎｄに生じた電圧が出力電圧として出力される。更に、電圧出力回路ＶＯ１～ＶＯ５の各々では、当該出力電圧を夫々の帰還抵抗で分圧した電圧を帰還電圧として、帰還線を介して電圧制御部１０に供給する。

【0052】

すなわち、電圧出力回路ＶＯ１は、制御電圧Ｖｐｇに応じて生成された出力電圧Ｖａを自身の出力ノードｎｄから出力すると共に、当該出力電圧Ｖａを抵抗Ｒ０及びＲ１で分圧して得た帰還電圧ｆａを、帰還線ａを介してトランジスタＮ１のゲートに供給する。電圧出力回路ＶＯ２は、制御電圧Ｖｐｇに応じて生成された出力電圧Ｖｂを自身の出力ノードｎｄから出力すると共に、当該出力電圧Ｖｂを抵抗Ｒ０１及びＲ１１で分圧して得た帰還電圧ｆｂを、帰還線ｂを介してトランジスタＮ１１のゲートに供給する。電圧出力回路ＶＯ３は、制御電圧Ｖｐｇに応じて生成された出力電圧Ｖｃを自身の出力ノードｎｄから出力すると共に、当該出力電圧Ｖｃを抵抗Ｒ０２及びＲ１２で分圧して得た帰還電圧ｆｃを、帰還線ｃを介してトランジスタＮ１２のゲートに供給する。電圧出力回路ＶＯ４は、制御電圧Ｖｐｇに応じて生成された出力電圧Ｖｄを自身の出力ノードｎｄから出力すると共に、当該出力電圧Ｖｄを抵抗Ｒ０３及びＲ１３で分圧して得た帰還電圧ｆｄを、帰還線ｄを介してトランジスタＮ１３のゲートに供給する。電圧出力回路ＶＯ５は、制御電圧Ｖｐｇに応じて生成された出力電圧Ｖｅを自身の出力ノードｎｄから出力すると共に、当該出力電圧Ｖｅを抵抗Ｒ０４及びＲ１４で分圧して得た帰還電圧ｆｅを、帰還線ｅを介してトランジスタＮ１４のゲートに供給する。

【0053】

尚、電圧出力回路ＶＯ１～ＶＯ５各々のトランジスタＰ０のドレインは出力短絡線ＳＬによって互いに短絡されている。

【0054】

以下に、図２に示すレギュレータ２００の動作について、出力電圧Ｖａ～Ｖｅとして要求される目標電圧値がＲＶである場合を例にとって説明する。尚、出力電圧Ｖａ～Ｖｅ各々の電圧値が目標電圧値ＲＶと等しい場合に、基準電圧Ｖｒｅｆと、帰還電圧ｆａ～ｆｅを合成した合成帰還電圧とが一致するように、少なくとも当該基準電圧Ｖｒｅｆの電圧値、並びに電圧出力回路ＶＯ１～ＶＯ５各々の帰還抵抗の抵抗比が設定されているものとする。

【0055】

ここで、出力電圧Ｖａ～Ｖｅが全て目標電圧値ＲＶに維持されている間は、上記したように、基準電圧Ｖｒｅｆと、帰還電圧ｆａ～ｆｅを合成した合成帰還電圧とが一致している。よって、この間、差動回路ＤＦＰは、トランジスタＰ０をオフ状態に設定する高電圧値を有する制御電圧Ｖｐｇを、電圧制御線ＶＣＬを介して電圧出力回路ＶＯ１～ＶＯ５各々のトランジスタＰ０のゲートに供給する。

【0056】

その後、例えば回路ブロックＡ～Ｅのうちの少なくとも１の回路ブロックでの負荷増大に伴う電流変動により、出力電圧Ｖａ～Ｖｅの電圧値が目標電圧値ＲＶを下回ると、その分だけ帰還電圧ｆａ～ｆｅの電圧値も低下する。よって、合成帰還電圧が基準電圧Ｖｒｅｆより低くなるので、制御電圧Ｖｐｇも低下し、電圧出力回路ＶＯ１～ＶＯ５各々のトランジスタＰ０がオン状態となる。これにより、トランジスタＰ０は当該制御電圧Ｖｐｇに応じた出力電流を送出するので、出力電圧Ｖａ～Ｖｅの電圧値が増加して行く。ここで、出力電圧Ｖａ～Ｖｅの電圧値が目標電圧値ＲＶに到達すると、帰還電圧ｆａ～ｆｅを合成した合成帰還電圧と基準電圧Ｖｒｅｆとが等しくなり、前述したように、トランジスタＰ０がオフ状態となる。

【0057】

このように、図２に示すレギュレータ２００では、上記した動作を繰り返すことで、回路ブロックＡ～Ｅによる電流変動に拘わらず、出力電圧Ｖａ～Ｖｅの電圧値を目標電圧値ＲＶに維持させることができる。

【0058】

ところで、各回路ブロック間の電流変動量が大きく且つ過渡的な電流変動の速度が異なるものが用いられている場合には、変動した電圧を目標電圧値ＲＶに至らせる過渡応答速度が低下する場合がある。

【0059】

そこで、このような場合には、回路ブロックＡ～Ｅのうちで上記したような変動が発生する回路ブロックに対応した電圧出力回路の帰還抵抗について、抵抗比は変更することなく抵抗値を小さくする。

【0060】

例えば回路ブロックＡよりも回路ブロックＢの電流変動量が大きい場合には、電圧出力回路ＶＯ２に含まれる帰還抵抗Ｒ０１、Ｒ１１の抵抗値を、電圧出力回路ＶＯ１に含まれる帰還抵抗Ｒ０、Ｒ１の抵抗値よりも小さくする。また、例えば回路ブロックＡよりも回路ブロックＣの電流変動量が小さい場合には、電圧出力回路ＶＯ３に含まれる帰還抵抗Ｒ０２、Ｒ１２の抵抗値を、電圧出力回路ＶＯ１に含まれる帰還抵抗Ｒ０、Ｒ１の抵抗値よりも大きくする。

【0061】

これにより、回路ブロックＡ～Ｅ各々の電流変動量が異なっていても、電圧出力回路ＶＯ１～ＶＯ５各々の過渡応答特性を均一化することが可能となるので、出力電圧のバラツキや、過大なオーバーシュート又はアンダーシュートの発生が抑制される。

【0062】

以上説明したように、本実施の半導体装置は、差動回路の負荷となるカレントミラー回路ＣＭＲの一次側として、第１～第５の負荷トランジスタＰ１、Ｐ１１～Ｐ１４を設けている。これにより、複数の回路ブロック夫々で個別に生じる電流変動に対応でき、複数の回路ブロック夫々に電源電圧を安定して供給することが可能となる。

【0063】

また、複数の回路ブロック夫々の電流変動に応じて、電圧出力回路の帰還抵抗の比は変えずに抵抗値を変更する。これにより、出力電圧のバラツキや、過度なオーバーオーバーシュート又はアンダーシュートの発生が抑制される。

【0064】

尚、上記した第１の実施例では、第１～第５の一次側電流路を二次側電流路と共に電圧制御部１０で構成しているが、第１～第５の一次側電流路は夫々の電圧出力回路ＶＯ１～ＶＯ５に対応した出力部１１Ａ～１１Ｅに含ませるようにしても良い。

【0065】

図３は、かかる点に鑑みて為された第２の実施例に係る半導体装置としての半導体チップのチップレイアウトの一例を示す図である。

【0066】

図３に示すチップレイアウトでは、出力部１１Ａ～１１Ｅを出力部１１Ａｘ～１１Ｅｘに置き換え、電圧制御部１０を電圧制御部１０ｘに置き換えると共に、帰還線ａ～ｅに代えて配線Ｌ１及びＬ２を配置した点を除く他の構成は、図１に示す第１の実施例のものと同様である。

【0067】

また、図４及び図５で示すレギュレータの構成は、配線Ｌ１、Ｌ２が追加されている点と、レイアウトが変更されている点を除く他の構成は、図２に示す第１の実施例のレギュレータ２００と同様である。そして、図４及び図５では第２の実施例で特徴となる部分を抜粋している。具体的には、図４は、図２に示すレギュレータ２００のうちで、電圧制御部１０ｘに形成されている回路を表す回路図であり、図５は、出力部１１Ａｘ～１１Ｅｘのうちから１１Ａｘ及び１１Ｂｘを抜粋して夫々に形成されている回路を表す回路図である。

【0068】

すなわち、図４に示すように電圧制御部１０ｘには、図２に示すバイアス電流生成回路ＢＡＧ、カレントミラー回路ＣＭＲの二次側のトランジスタＰ２、及び差動回路ＤＦＰの二次側のトランジスタＮ２が形成されている。尚、トランジスタＰ２のゲートには配線Ｌ１が接続されおり、トランジスタＮ２のソースには配線Ｌ２が接続されている。

【0069】

また、図５に示すように出力部１１Ａｘには、図２に示す電圧出力回路ＶＯ１と共に、差動回路ＤＦＰの一次側トランジスタＮ１及びカレントミラー回路ＣＭＲの一次側負荷トランジスタＰ１からなる第１の一次側電流路が形成されている。尚、トランジスタＰ１のゲートには配線Ｌ１が接続されおり、トランジスタＮ１のソースには配線Ｌ２が接続されている。出力部１１Ｂｘには、図２に示す電圧出力回路ＶＯ２と共に、差動回路ＤＦＰの一次側トランジスタＮ１１及びカレントミラー回路ＣＭＲの一次側負荷トランジスタＰ１１からなる第２の一次側電流路が形成されている。尚、トランジスタＰ１１のゲートには配線Ｌ１が接続されおり、トランジスタＮ１１のソースには配線Ｌ２が接続されている。出力部１１Ｃｘには、図２に示す電圧出力回路ＶＯ３と共に、差動回路ＤＦＰの一次側のトランジスタＮ１２及びカレントミラー回路ＣＭＲの一次側負荷トランジスタＰ１２からなる第３の一次側電流路が形成されている。尚、トランジスタＰ１２のゲートには配線Ｌ１が接続されおり、トランジスタＮ１２のソースには配線Ｌ２が接続されている。出力部１１Ｄｘには、図２に示す電圧出力回路ＶＯ４と共に、差動回路ＤＦＰの一次側トランジスタＮ１３及びカレントミラー回路ＣＭＲの一次側負荷トランジスタＰ１３からなる第４の一次側電流路が形成されている。尚、トランジスタＰ１３のゲートには配線Ｌ１が接続されおり、トランジスタＮ１３のソースには配線Ｌ２が接続されている。出力部１１Ｅｘには、図２に示す電圧出力回路ＶＯ５と共に、差動回路ＤＦＰの一次側トランジスタＮ１４及びカレントミラー回路ＣＭＲの一次側負荷トランジスタＰ１４からなる第５の一次側電流路が形成されている。尚、トランジスタＰ１４のゲートには配線Ｌ１が接続されおり、トランジスタＮ１４のソースには配線Ｌ２が接続されている。

【0070】

上記した第２実施例のように、第１～第５の一次側電流路を夫々対応する電圧出力回路ＶＯ１～ＶＯ５の近傍に配置することで、第１実施例と比較して帰還ノードａ～ｅの配線長を短くすることができるため、配線間容量の影響を削減することができる。

【0071】

以上説明したように、本実施の半導体装置は、第１の実施例における効果に加えて、一次側電流路を夫々対応する電圧出力回路の近傍に配置することで、配線間容量の影響を削減することが可能となる。

【0072】

尚、上記した実施例では、半導体チップ１００に形成されている回路ブロックＡ～Ｅの数に合わせて、電圧出力回路ＶＯ１～ＶＯ５の数も５つとしている。しかしながら、当該電圧出力回路の数は５つに限定されず、電源電圧を必要とする回路ブロックの数に合わせて２つ以上の複数の電圧出力回路を設ければよい。

【0073】

また、上記した実施例では、図２に示す差動回路ＤＦＰ、バイアス電流生成回路ＢＡＧ、及び電圧出力回路ＶＯ１～ＶＯ５によりレギュレータ２００を構成している。しかしながら、これら差動回路ＤＦＰ、バイアス電流生成回路ＢＡＧ、及び電圧出力回路ＶＯ１～ＶＯ５により、例えば電圧値一定の基準電圧を生成する基準電圧生成回路を構成しても良い。

【0074】

要するに、このような電圧生成回路が構築される半導体装置としては、以下の差動回路、及び第１～第Ｎ（Ｎは２以上の整数）の電圧出力回路を含むものであれば良い。

【0075】

すなわち、第１～第Ｎの電圧出力回路（例えばＶＯ１～ＶＯ５）は、夫々が、制御電圧（Ｖｐｇ）を受け当該制御電圧に対応した出力電流を生成し、この出力電流を自身の出力ノード（ｎｄ）に送出することで当該出力ノードに生じた電圧を出力電圧（例えばＶａ～Ｖｅ）として出力する。更に、第１～第Ｎの電圧出力回路は、各出力電圧に対応した電圧値を有するＮ（Ｎは２の整数）個の帰還電圧（例えばｆａ～ｆｅ）を生成する。

【0076】

差動回路（ＤＦＰ）は、以下の第１～第Ｎの一次側トランジスタ、二次側トランジスタ及び負荷としてのカレントミラー回路を有する。第１～第Ｎの一次側トランジスタ（例えばＮ１、Ｎ１１～Ｎ１４）は、第１～第Ｎの電圧出力回路から出力されたＮ個の帰還電圧（例えばｆａ～ｆｅ）と基準電圧（Ｖｒｅｆ）の差に夫々対応した第１～第Ｎの電流（例えばＩａ～Ｉｅ）を個別に第１のノード（ｎｄ１）に流す。二次側トランジスタ（Ｎ２）は、基準電圧（Ｖｒｅｆ）に対応した基準電流（Ｉｒ）を第１のノードに流す。カレントミラー回路（ＣＭＲ）は、第１～第Ｎの一次側トランジスタに夫々個別に縦続接続されており第１～第Ｎの電流が個別に流れる第１～第Ｎの一次側負荷トランジスタ（例えばＰ１、Ｐ１１～Ｐ１４）と、二次側トランジスタ（Ｎ２）に縦続接続されており第１～第Ｎの一次側負荷トランジスタに流れる第１～第Ｎの電流を合成した電流に対応した電流（Ｉｐ）が流れる二次側負荷トランジスタ（Ｐ２）とを有する。第１～第Ｎの電流を合成した電流に対応した電流（Ｉｐ）を二次側トランジスタ（Ｎ２）と二次側負荷トランジスタ（Ｐ２）との接続点（ｎｄ２）に流すと共に、基準電圧（Ｖｒｅｆ）に対応した基準電流（Ｉｒ）を第１のノード（ｎｄ１）に流す。差動回路（ＤＦＰ）は、二次側トランジスタ（Ｎ２）と二次側負荷トランジスタ（Ｐ２）との接続点（ｎｄ２）の電圧を、制御電圧（Ｖｐｇ）として第１～第Ｎの電圧出力回路に供給する。

【0077】

本発明においては、差動回路の負荷となるカレントミラー回路（ＣＭＲ）の一次側として、第１～第Ｎの電圧出力回路から出力されたＮ個の帰還電圧を受け、第１～第Ｎの電流を夫々個別に流す第１～第Ｎの負荷トランジスタ（例えば、Ｐ１、Ｐ１１～Ｐ１４）を設けている。

【0078】

これにより、当該カレントミラー回路の一次側として、Ｎ個の帰還電圧を受け、第１～第Ｎの電流の合成電流を単一の負荷トランジスタに流すものを採用した場合に比べて、各回路ブロックで個別に生じる電流変動に対応でき、電源電圧を安定して生成することができる。

【0079】

したがって、本発明によれば、複数の回路ブロック夫々に電源電圧を安定して供給することが可能となる。

【0080】

尚、上記した差動回路、バイアス電流生成回路、及び第１～第Ｎの電圧出力回路を、半導体チップではなく、ディスクリートで構築しても良い。

【符号の説明】

【0081】

１０ 電圧制御部
１１Ａ～１１Ｅ 出力部
１００ 半導体チップ
２００ レギュレータ
ＢＡＧ バイアス電流生成回路
ＣＭＲ カレントミラー回路
ＤＦＰ 差動回路
ＳＬ 出力短絡線
ＶＣＬ 電圧制御線
ＶＯ１～ＶＯ５ 電圧出力回路

【図1】

【図2】

【図3】

【図4】

【図5】