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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-04
(45)【発行日】2024-10-15
(54)【発明の名称】表示パネル及びその製作方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20241007BHJP
G09F 9/00 20060101ALI20241007BHJP
G09G 3/20 20060101ALI20241007BHJP
G09G 3/3233 20160101ALI20241007BHJP
H10K 59/131 20230101ALI20241007BHJP
H10K 71/00 20230101ALI20241007BHJP
【ＦＩ】
G09F9/30 338
G09F9/00 338
G09F9/30 365
G09G3/20 611H
G09G3/20 611J
G09G3/20 621J
G09G3/20 624B
G09G3/20 670E
G09G3/20 680G
G09G3/3233
H10K59/131
H10K71/00
【請求項の数】
19
(21)【出願番号】P 2021572435
(86)(22)【出願日】2020-03-25
(65)【公表番号】
(43)【公表日】2023-07-05
(86)【国際出願番号】 CN2020081195
(87)【国際公開番号】W WO2021189323
(87)【国際公開日】2021-09-30
【審査請求日】2023-03-20
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100070024
【弁理士】
【氏名又は名称】松永 宣行
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】楊 慧娟
(72)【発明者】
【氏名】劉 庭良
(72)【発明者】
【氏名】姜 曉峰
(72)【発明者】
【氏名】李 慧君
(72)【発明者】
【氏名】張 順
(72)【発明者】
【氏名】王 予
(72)【発明者】
【氏名】代 潔
【審査官】石本 努
(56)【参考文献】
【文献】中国特許出願公開第１１０６９０２６５（ＣＮ，Ａ）
【文献】特開２０１４－０３２３７９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００８８２００（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１０２６５４５８（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ９／３０－９／４６
Ｇ０９Ｇ３／００－３／０８
３／１２－３／１６
３／１９－３／２６
３／３０－３／３４
３／３８
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示パネルであって、ベースと、前記ベース上に設けられた機能膜層とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置し、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される、表示パネル。
【請求項2】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも第七トランジスタを含み、前記第七トランジスタのゲートが、対応する前記リセット信号線パターンに結合され、前記第七トランジスタの第一極が前記ターゲット結合部として使用され、前記第七トランジスタの第二極が前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、前記第二本体部分は、前記第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターンの第一端部は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分から突出する、請求項１に記載の表示パネル。
【請求項3】
前記機能膜層は、各サブ画素エリアに位置するデータ線パターンを更に含み、前記データ線パターンは、前記第二方向に沿って延在する部分を含み、前記初期化信号線パターンの前記ベース上での正投影と、前記導電接続部パターンの前記ベース上での正投影とには、第三オーバーラップ領域があり、
前記初期化信号線パターンの前記ベース上での正投影と、前記データ線パターンの前記ベース上での正投影とには、第四オーバーラップ領域があり、
前記第四オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅は、前記第三オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅よりも小さい、請求項２に記載の表示パネル。
【請求項4】
同じサブ画素エリアにおいて、前記第二本体部分の前記ベース上での正投影と、前記第七トランジスタの第二極の前記ベース上での正投影との間には、第一隙間があり、前記第一隙間は、８μｍよりも大きい、請求項２に記載の表示パネル。
【請求項5】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタは、前記第一方向に沿って離間して設けられた２つの半導体部分、及び前記２つの半導体部分とそれぞれ接続された第一導体部分を含み、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分の前記ベース上での正投影とオーバーラップしない、請求項１に記載の表示パネル。
【請求項6】
前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記導電接続部パターンの第一端部の前記ベース上での正投影とオーバーラップする、請求項５に記載の表示パネル。
【請求項7】
各々の前記初期化信号線パターンは、前記第一本体部分に結合された第二突出部分を更に含み、同じサブ画素エリアにおいて、前記第二突出部分の前記ベース上での正投影は、前記第一本体部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、前記第一導体部分の前記ベース上での正投影は、前記第二突出部分の前記ベース上での正投影とオーバーラップする、請求項５に記載の表示パネル。
【請求項8】
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、当該第二本体部分は、前記第二方向に沿って延在し、前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンに近い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影と、当該導電接続部パターンの第二本体部分の前記ベース上での正投影との間には、第二隙間があり、前記第二隙間は、８μｍよりも大きい、請求項５に記載の表示パネル。
【請求項9】
同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記初期化信号線パターンの第一本体部分の前記ベース上での正投影とにも、第二オーバーラップ領域が形成され、前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔を更に含み、同じサブ画素エリアにおいて、前記第一接続孔の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域及び前記第二オーバーラップ領域とオーバーラップし、前記導電接続部パターンの第一端部は、前記第一接続孔を介して前記初期化信号線パターンに結合される、請求項５に記載の表示パネル。
【請求項10】
前記第二トランジスタの前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一接続孔の前記ベース上での正投影とオーバーラップしない、請求項９に記載の表示パネル。
【請求項11】
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、前記第二方向に沿って延在し、前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンから遠い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターンの前記ベース上での正投影によって完全に覆われる、請求項５に記載の表示パネル。
【請求項12】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一極板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、前記第二方向に沿って延在し、前記電源信号線パターンは、第一電源部及び第二電源部を含み、
前記第一電源部の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターンの前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターンの前記ベース上での正投影とオーバーラップし、前記第二電源部の前記ベース上での正投影は、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部の幅は、前記第二電源部の幅よりも小さい、請求項１に記載の表示パネル。
【請求項13】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部及び第二電極部を含み、前記第一電極部は、前記第二方向に沿って延在し、前記第二電極部は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部は、前記第二トランジスタの半導体部分と前記第二電極部との間に位置し、前記第二電極部は、前記駆動トランジスタのゲートに結合され、
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記補助電源パターンの前記ベース上での正投影によって覆われる、請求項１に記載の表示パネル。
【請求項14】
前記補助電源パターンは、互いに結合された第一補助サブパターン及び第二補助サブパターンを含み、前記第一補助サブパターンは、前記第二方向に沿って延在し、前記第二補助サブパターンの少なくとも一部は、前記第一方向に沿って延在し、前記第一補助サブパターンの前記ベース上での正投影は、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影を覆う、請求項１３に記載の表示パネル。
【請求項15】
前記第一方向に沿って、前記第一補助サブパターンの幅は、対応する前記電源信号線パターンの幅よりも大きい、請求項１４に記載の表示パネル。
【請求項16】
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記電源信号線パターンの前記ベース上での正投影によって覆われる、請求項１３に記載の表示パネル。
【請求項17】
前記機能膜層は、各サブ画素エリアに位置するゲート線パターン、発光制御信号線パターンを含み、同じ前記サブ画素エリアにおいて、前記第二方向に沿って、前記ゲート線パターン、前記発光制御信号線パターン、前記初期化信号線パターン及び前記リセット信号線パターンは、順次に配列され、前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン及びデータ線パターンを更に含み、前記電源信号線パターン及び前記データ線パターンは何れも、前記第二方向に沿って延在する部分を含み、
前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応する発光素子と、
前記複数のサブ画素エリアと１対１で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含み、
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、
前記第一トランジスタのゲートは、前記ゲート線パターンに結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターンに結合され、前記第四トランジスタの第一極は、前記データ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一極は、前記電源信号線パターンに結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターンに結合され、前記第七トランジスタの第一極は、第二初期化信号線パターンに結合される、請求項１に記載の表示パネル。
【請求項18】
請求項１～１７の何れか一項に記載の表示パネルを含む、表示装置。
【請求項19】
表示パネルの製作方法であって、ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置し、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される、表示パネルの製作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示の技術分野に関し、特に、表示パネル及びその製作方法、表示装置に関する。
【背景技術】
【0002】
有機発光ダイオード（英語：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、略称：ＯＬＥＤ）表示技術の急速な発展に伴い、ＯＬＥＤ表示装置の画面占有率及び解像度に対する消費者の要求は、ますます高まっている。ＯＬＥＤ表示装置の画面占有率とは、表示装置のフロントパネルに占める有効な表示エリア（英語：Ａｃｔｉｖｅ Ａｒｅａ、略称：ＡＡエリア）の割合であり、ＯＬＥＤ表示装置の解像度とは、ＡＡエリアに含まれる画素構造の数量である。ＯＬＥＤ表示装置の画面占有率が大きいほど、消費者の体験が良くなる。ＯＬＥＤ表示装置の解像度が高いほど、それに表示される画像が鮮明になる。
【発明の概要】
【0003】
本開示の目的は、表示パネル及びその製作方法、表示装置に提供することにある。
【0004】
本開示の第一局面は、表示パネルであって、ベースと、前記ベース上に設けられた機能膜層とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルを提供する。
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルを提供する。
【0005】
選択的に、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも第七トランジスタを含み、前記第七トランジスタのゲートが、対応する前記リセット信号線パターンに結合され、前記第七トランジスタの第一極が前記ターゲット結合部として使用され、前記第七トランジスタの第二極が前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、前記第二本体部分は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターンの第一端部は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分から突出する。
前記複数のサブ画素エリアと１対１で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも第七トランジスタを含み、前記第七トランジスタのゲートが、対応する前記リセット信号線パターンに結合され、前記第七トランジスタの第一極が前記ターゲット結合部として使用され、前記第七トランジスタの第二極が前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、前記第二本体部分は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターンの第一端部は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分から突出する。
【0006】
選択的に、前記機能膜層は、各サブ画素エリアに位置するデータ線パターンを更に含み、前記データ線パターンは、前記第二方向に沿って延在する部分を含み、
前記初期化信号線パターンの前記ベース上での正投影と、前記導電接続部パターンの前記ベース上での正投影とには、第三オーバーラップ領域があり、
前記初期化信号線パターンの前記ベース上での正投影と、前記データ線パターンの前記ベース上での正投影とには、第四オーバーラップ領域があり、
前記第四オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅は、前記第三オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅よりも小さい。
前記初期化信号線パターンの前記ベース上での正投影と、前記導電接続部パターンの前記ベース上での正投影とには、第三オーバーラップ領域があり、
前記初期化信号線パターンの前記ベース上での正投影と、前記データ線パターンの前記ベース上での正投影とには、第四オーバーラップ領域があり、
前記第四オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅は、前記第三オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅よりも小さい。
【0007】
選択的に、同じサブ画素エリアにおいて、前記第二本体部分の前記ベース上での正投影と、前記第七トランジスタの第二極の前記ベース上での正投影との間には、第一隙間があり、前記第一隙間は、閾値よりも大きい。
【0008】
選択的に、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタは、前記第一方向に沿って離間して設けられた２つの半導体部分、及び前記２つの半導体部分とそれぞれ接続された第一導体部分を含み、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分の前記ベース上での正投影とオーバーラップしない。
前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタは、前記第一方向に沿って離間して設けられた２つの半導体部分、及び前記２つの半導体部分とそれぞれ接続された第一導体部分を含み、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分の前記ベース上での正投影とオーバーラップしない。
【0009】
選択的に、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記導電接続部パターンの第一端部の前記ベース上での正投影とオーバーラップする。
【0010】
選択的に、各々の前記初期化信号線パターンは、前記第一本体部分に結合された第二突出部分を更に含み、同じサブ画素エリアにおいて、前記第二突出部分の前記ベース上での正投影は、前記第一本体部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、前記第一導体部分の前記ベース上での正投影は、前記第二突出部分の前記ベース上での正投影とオーバーラップする。
【0011】
選択的に、前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、当該第二本体部分は、第二方向に沿って延在し、
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンに近い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影と、当該導電接続部パターンの第二本体部分の前記ベース上での正投影との間には、第二隙間があり、前記第二隙間は、閾値よりも大きい。
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンに近い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影と、当該導電接続部パターンの第二本体部分の前記ベース上での正投影との間には、第二隙間があり、前記第二隙間は、閾値よりも大きい。
【0012】
選択的に、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記初期化信号線パターンの第一本体部分の前記ベース上での正投影とにも、第二オーバーラップ領域が形成され、
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔を更に含み、同じサブ画素エリアにおいて、前記第一接続孔の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域及び前記第二オーバーラップ領域とオーバーラップし、前記導電接続部パターンの第一端部は、前記第一接続孔を介して前記初期化信号線パターンに結合される。
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔を更に含み、同じサブ画素エリアにおいて、前記第一接続孔の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域及び前記第二オーバーラップ領域とオーバーラップし、前記導電接続部パターンの第一端部は、前記第一接続孔を介して前記初期化信号線パターンに結合される。
【0013】
選択的に、前記第二トランジスタの前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一接続孔の前記ベース上での正投影とオーバーラップしない。
【0014】
選択的に、前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンから遠い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターンの前記ベース上での正投影によって完全に覆われる。
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンから遠い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターンの前記ベース上での正投影によって完全に覆われる。
【0015】
選択的に、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターンは、第一電源部及び第二電源部を含み、
前記第一電源部の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターンの前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターンの前記ベース上での正投影とオーバーラップし、前記第二電源部の前記ベース上での正投影は、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部の幅は、前記第二電源部の幅よりも小さい。
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターンは、第一電源部及び第二電源部を含み、
前記第一電源部の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターンの前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターンの前記ベース上での正投影とオーバーラップし、前記第二電源部の前記ベース上での正投影は、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部の幅は、前記第二電源部の幅よりも小さい。
【0016】
選択的に、前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される。
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される。
【0017】
選択的に、前記表示パネルは、前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部及び第二電極部を含み、前記第一電極部は、第二方向に沿って延在し、前記第二電極部は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部は、前記第二トランジスタの半導体部分と前記第二電極部との間に位置し、前記第二電極部は、前記駆動トランジスタのゲートに結合され、
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記補助電源パターンの前記ベース上での正投影によって覆われる。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部及び第二電極部を含み、前記第一電極部は、第二方向に沿って延在し、前記第二電極部は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部は、前記第二トランジスタの半導体部分と前記第二電極部との間に位置し、前記第二電極部は、前記駆動トランジスタのゲートに結合され、
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記補助電源パターンの前記ベース上での正投影によって覆われる。
【0018】
選択的に、前記補助電源パターンは、互いに結合された第一補助サブパターン及び第二補助サブパターンを含み、前記第一補助サブパターンは、第二方向に沿って延在し、前記第二補助サブパターンの少なくとも一部は、前記第一方向に沿って延在し、
前記第一補助サブパターンの前記ベース上での正投影は、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影を覆う。
前記第一補助サブパターンの前記ベース上での正投影は、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影を覆う。
【0019】
選択的に、前記第一方向に沿って、前記第一補助サブパターンの幅は、対応する前記電源信号線パターンの幅よりも大きい。
【0020】
選択的に、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記電源信号線パターンの前記ベース上での正投影によって覆われる。
【0021】
選択的に、前記機能膜層は、各サブ画素エリアに位置するゲート線パターン、発光制御信号線パターンを含み、同じ前記サブ画素エリアにおいて、第二方向に沿って、前記ゲート線パターン、前記発光制御信号線パターン、前記リセット信号線パターン及び前記初期化信号線パターンは、順次に配列され、
前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン及びデータ線パターンを更に含み、前記電源信号線パターン及び前記データ線パターンは何れも、前記第二方向に沿って延在する部分を含み、
前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応する発光素子と、
前記複数のサブ画素エリアと１対１で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含み、
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、
前記第一トランジスタのゲートは、前記ゲート線パターンに結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターンに結合され、前記第四トランジスタの第一極は、前記データ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一極は、前記電源信号線パターンに結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターンに結合され、前記第七トランジスタの第一極は、第二初期化信号線パターンに結合される。
前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン及びデータ線パターンを更に含み、前記電源信号線パターン及び前記データ線パターンは何れも、前記第二方向に沿って延在する部分を含み、
前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応する発光素子と、
前記複数のサブ画素エリアと１対１で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含み、
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、
前記第一トランジスタのゲートは、前記ゲート線パターンに結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターンに結合され、前記第四トランジスタの第一極は、前記データ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一極は、前記電源信号線パターンに結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターンに結合され、前記第七トランジスタの第一極は、第二初期化信号線パターンに結合される。
【0022】
上記表示パネルの技術案に基づいて、本開示の第二局面は、上記表示パネルを含む、表示装置を提供する。
【0023】
上記表示パネルの技術案に基づいて、本開示の第三局面は、表示パネルの製作方法であって、
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルの製作方法を提供する。
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルの製作方法を提供する。
【0024】
ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのものであり、本開示に対する不適切な制限を構成しない。
【図面の簡単な説明】
【0025】
【図1】従来技術におけるサブ画素のレイアウトの模式図である。
【図6】本開示の実施例によるサブ画素駆動回路の回路図である。
【図7】本開示の実施例によるサブ画素駆動回路の駆動タイムチャートである。
【図8】本開示の実施例によるサブ画素エリアの第一レイアウトの模式図である。
【図9】本開示の実施例によるサブ画素エリアの第二レイアウトの模式図である。
【図15】本開示の実施例によるサブ画素エリアの第三レイアウトの模式図である。
【図23】本開示の実施例によるサブ画素エリアの第四レイアウトの模式図である。
【図24】本開示の実施例による電源信号線パターンの構造模式図である。
【図25】本開示の実施例によるサブ画素エリアの第五レイアウトの模式図である。
【図30】本開示の実施例による第二ソースドレーン金属層のレイアウトの模式図である。
【図31】本開示の実施例による第二ソースドレーン金属層及びアノード層のレイアウトの模式図である。
【図32】本開示の実施例によるサブ画素エリアの第六レイアウトの模式図である。
【発明を実施するための形態】
【0026】
本開示の実施例による表示パネル及びその製作方法、表示装置を更に説明するために、以下、明細書図面を参照して詳しく述べる。
【0027】
ＡＭＯＬＥＤ表示パネルの構造は、ベースと、ベース上に設けられた複数のサブ画素駆動回路と、前記サブ画素駆動回路における前記ベースとは反対側に設けられた複数の発光素子とを含み、前記発光素子は、前記サブ画素駆動回路と１対１で対応し、前記サブ画素駆動回路は、対応する発光素子の発光を駆動することで、表示パネルの表示機能を実現するためのものである。
【0028】
関連技術において、前記サブ画素駆動回路は、図１に示すように、一般的に複数の薄膜トランジスタを含み、図１には、前記サブ画素駆動回路が７つの薄膜トランジスタＭ１～Ｍ７を含む場合の当該７つの薄膜トランジスタの具体的なレイアウト方式が示されており、この方式に従ってレイアウトする場合、前記サブ画素駆動回路は、図２に示すようなアクティブ層、図３に示すような第一金属層、図４に示すような第二金属層、及び図５に示すような第三金属層を含み、前記アクティブ層は、各薄膜トランジスタのチャネルエリアを形成するためのアクティブパターン（例えば、図２における破線枠内の部分）と、前記アクティブパターンに結合されて導電性能を有するドープアクティブパターン（例えば、図２における破線枠外の部分）とを含み、前記第一金属層は、各薄膜トランジスタのゲートと、前記ゲートに結合される走査信号線ＧＡＴＥと、前記サブ画素駆動回路における蓄積容量の一方の極板ＣＥ１と、リセット信号線ＲＳＴと、発光制御信号線ＥＭとを含み、前記第二金属層は、初期化信号線ＶＩＮＴと、前記サブ画素駆動回路における蓄積容量の他方の電極板ＣＥ２とを含み、前記第三金属層は、データ線ＤＡＴＡと、電源信号線ＶＤＤと、いくつかの導電接続部（例えば、符号３４１～３４３）とを含む。
【0029】
留意されたいのは、図１に示すように、サブ画素駆動回路のレイアウトの際、別々の層に設けられた機能パターン間の結合を実現するために、いくつかのビアホール（例えば、符号３８１～３８８）が設けられてもよい。
【0030】
図６、図８及び図１４に示すように、本開示は、表示パネルを提供し、当該表示パネルは、複数のサブ画素駆動回路を含み、電源信号線パターン９０１、データ線パターン９０８、ゲート線パターン９０２、発光制御信号線パターン９０３、リセット信号線パターン９０５及び初期化信号線パターン９０４を更に含み、前記電源信号線パターン９０１の少なくとも一部及び前記データ線パターン９０８は、第二方向に沿って延在し、前記ゲート線パターン９０２、前記発光制御信号線パターン９０３、前記リセット信号線パターン９０５、前記初期化信号線パターン９０４は、何れも第一方向に沿って延在し、前記第一方向と前記第二方向とは交差する。例示的に、前記第一方向には、Ｘ方向が含まれ、前記第二方向には、Ｙ方向が含まれる。
【0031】
図９に示すように、前記複数のサブ画素駆動回路は、前記第二方向に沿って順次に配列された複数行のサブ画素駆動回路、及び前記第一方向に沿って順次に配列された複数列のサブ画素駆動回路に区画可能であり、同じ行に位置するサブ画素駆動回路に対応する前記初期化信号線パターン９０４は、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記ゲート線パターン９０２は、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記発光制御信号線パターン９０３は、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記リセット信号線パターン９０５は、順次に電気的に接続され、一体構造として形成され、同じ列に位置するサブ画素駆動回路に対応する前記データ線パターン９０８は、順次に電気的に接続され、一体構造として形成され、同じ列に位置するサブ画素駆動回路に対応する前記電源信号線パターン９０１は、順次に電気的に接続され、一体構造として形成される。
【0032】
例示的に、各行のサブ画素駆動回路は何れも、Ｘ方向に沿って順次に配列された複数のサブ画素駆動回路を含み、前記初期化信号線パターン９０４、ゲート線パターン９０２、発光制御信号線パターン９０３及びリセット信号線パターン９０５は、何れも前記Ｘ方向に沿って延在し、各行のサブ画素駆動回路に含まれる複数のサブ画素駆動回路の何れも、それぞれ、対応する初期化信号線パターン９０４、ゲート線パターン９０２、発光制御信号線パターン９０３及びリセット信号線パターン９０５に結合可能であり、各列のサブ画素駆動回路は何れも、Ｙ方向に沿って順次に配列された複数のサブ画素駆動回路を含み、データ線パターン９０８及び電源信号線パターン９０１は、何れも前記Ｙ方向に沿って延在し、各列のサブ画素駆動回路に含まれる複数のサブ画素駆動回路の何れも、それぞれ、対応するデータ線パターン９０８及び電源信号線パターン９０１に結合可能である。
【0033】
留意されたいのは、前記表示パネルにおいて、サブ画素エリアに対する物理的な区画形態は多様であるが、以下、例示的に２つの具体的な区画形態を挙げる。
【0034】
第一種の区画形態としては、図８に示すように、第一トランジスタＴ１、図８の頂部に位置する第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６及び図８の頂部に位置する第七トランジスタＴ７、並びに、ゲート線パターン９０２、発光制御信号線パターン９０３、図８の頂部に位置するリセット信号線パターン９０５’及び図８の頂部に位置する初期化信号線パターン９０４’を１つのサブ画素エリア（即ち、現在のサブ画素エリア）に区画してもよい。図８における底部の第二トランジスタＴ２、図８における底部の第七トランジスタＴ７、図８の底部に位置するリセット信号線パターン９０５、及び図８の底部に位置する初期化信号線パターン９０４の何れも、現在のサブ画素エリアにＹ方向に沿って隣接する次のサブ画素エリア内に区画される。
【0035】
第二種の区画形態としては、図８に示すように、第一トランジスタＴ１、図８の底部に位置する第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６及び図８の底部に位置する第七トランジスタＴ７、並びに、ゲート線パターン９０２、発光制御信号線パターン９０３、図８の底部に位置するリセット信号線パターン９０５及び図８の底部に位置する初期化信号線パターン９０４を、１つのサブ画素エリア（即ち、現在のサブ画素エリア）に区画してもよい。図８における頂部の第二トランジスタＴ２、図８における頂部の第七トランジスタＴ７、図８の頂部に位置するリセット信号線パターン９０５’、及び図８の頂部に位置する初期化信号線パターン９０４’の何れも、現在のサブ画素エリアにＹ方向に沿って隣接する前のサブ画素エリア内に区画される。
【0036】
説明すべきなのは、本開示で述べたサブ画素エリアの区画形態としては、上記第二種の区画形態が使用されている。上記第二種の区画形態の場合、現在のサブ画素エリアに対応するサブ画素駆動回路（即ち、対応する図６の構造のサブ画素駆動回路）には、第一トランジスタＴ１、図８の頂部に位置する第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６及び図８の底部に位置する第七トランジスタＴ７が含まれ、当該図８の頂部に位置する第二トランジスタＴ２のゲート２０２ｇは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５’に結合され、第二トランジスタＴ２のソースＳ２は、前記前のサブ画素エリア内の初期化信号線パターン９０４’に結合され、第二トランジスタＴ２のドレインＤ２は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0037】
図６及び図８に示すように、１つのサブ画素駆動回路を例にすると、当該サブ画素駆動回路は、７つの薄膜トランジスタ及び１つの容量を含む。当該サブ画素駆動回路に含まれる各トランジスタには、何れもＰ型のトランジスタが使用されており、第一トランジスタＴ１は、ダブルゲート構造であり、第一トランジスタＴ１のゲート２０１ｇは、ゲート線パターン９０２に結合され、第一トランジスタＴ１のソースＳ１は、第三トランジスタＴ３（即ち、駆動トランジスタ）のドレインＤ３に結合され、第一トランジスタＴ１のドレインＤ１は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0038】
第二トランジスタＴ２は、ダブルゲート構造であり、第二トランジスタＴ２のゲート２０２ｇは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５’に結合され、第二トランジスタＴ２のソースＳ２は、前記前のサブ画素エリア内の初期化信号線パターン９０４’に結合され、第二トランジスタＴ２のドレインＤ２は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0039】
第四トランジスタＴ４のゲート２０４ｇは、前記ゲート線パターン９０２に結合され、第四トランジスタＴ４のソースＳ４は、データ線パターン９０８に結合され、第四トランジスタＴ４のドレインＤ４は、第三トランジスタＴ３のソースＳ３に結合される。
【0040】
第五トランジスタＴ５のゲート２０５ｇは、発光制御信号線パターン９０３に結合され、第五トランジスタＴ５のソースＳ５は、電源信号線パターン９０１に結合され、第五トランジスタＴ５のドレインＤ５は、第三トランジスタＴ３のソースＳ３に結合される。
【0041】
第六トランジスタＴ６のゲート２０６ｇは、発光制御信号線パターン９０３に結合され、第六トランジスタＴ６のソースＳ６は、第三トランジスタＴ３のドレインＤ３に結合され、第六トランジスタＴ６のドレインＤ６は、発光素子ＥＬのアノードに結合される。
【0042】
第七トランジスタＴ７のゲート２０７ｇは、前記リセット信号線パターン９０５に結合され、第七トランジスタＴ７のドレインＤ７は、対応する発光素子ＥＬのアノードに結合され、第七トランジスタＴ７のソースＳ７は、前記初期化信号線パターン９０４に結合される。
【0043】
蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、第三トランジスタＴ３のゲート２０３ｇとして兼用され、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記電源信号線パターン９０１に結合される。
【0044】
図７に示すように、上記構造の表示サブ画素駆動回路の動作の際、各々の動作周期には、何れもリセット期間Ｐ１、書き込み補償期間Ｐ２及び発光期間Ｐ３が含まれる。図７では、Ｅ１は、現在のサブ画素エリア内の発光制御信号線パターン９０３上で伝送される発光制御信号を表し、Ｒ１は、現在のサブ画素エリア内のリセット信号線パターン９０５上で伝送されるリセット信号を表し、Ｄ１は、現在のサブ画素エリア内のデータ線パターン９０８上で伝送されるデータ信号を表し、Ｇ１は、現在のサブ画素エリア内のゲート線パターン９０２上で伝送されるゲート走査信号を表し、Ｒ１’は、現在のサブ画素エリアに前記第二方向に沿って隣接する前のサブ画素内のリセット信号線パターン９０５’上で伝送されるリセット信号を表す。
【0045】
前記第一リセット期間Ｐ１では、前記リセット信号線パターン９０５’から入力されたリセット信号がアクティブレベルにあり、第二トランジスタＴ２がオンとなり、前記初期化信号線パターン９０４’によって伝送された初期化信号を第三トランジスタＴ３のゲート２０３ｇに入力されることにより、前フレームで第三トランジスタＴ３に保持されていたゲートソース間電圧Ｖｇｓがクリアされ、第三トランジスタＴ３のゲート２０３ｇに対するリセットが実現される。
【0046】
書き込み補償期間Ｐ２では、前記リセット信号線パターン９０５’から入力されたリセット信号が非アクティブレベルにあり、第二トランジスタＴ２がオフとなり、ゲート線パターン９０２から入力されたゲート走査信号がアクティブレベルにあり、第一トランジスタＴ１及び第四トランジスタＴ４がオンにするように制御され、データ信号がデータ線パターン９０８に書き込まれ、前記第四トランジスタＴ４を介して第三トランジスタＴ３のソースＳ３に伝送され、それに、第一トランジスタＴ１及び第四トランジスタＴ４がオンとなることで、第三トランジスタＴ３がダイオード構造として形成されるため、第一トランジスタＴ１、第三トランジスタＴ３及び第四トランジスタＴ４の協働動作により、第三トランジスタＴ３に対する閾値電圧補償が実現され、補償の時間が十分に長い場合、第三トランジスタＴ３のゲート２０３ｇの電位が、最終的にＶｄａｔａ＋Ｖｔｈに達するように制御され得、ここで、Ｖｄａｔａは、データ信号の電圧値を表し、Ｖｔｈは、第三トランジスタＴ３の閾値電圧を表す。
【0047】
書き込み補償期間Ｐ２では、前記リセット信号線パターン９０５から入力されたリセット信号がアクティブレベルにあり、第七トランジスタＴ７がオンにするように制御され、前記初期化信号線パターン９０４によって伝送された初期化信号が発光素子ＥＬのアノードに入力され、発光素子ＥＬが発光しないように制御される。
【0048】
発光期間Ｐ３では、発光制御信号線パターン９０３に書き込まれた発光制御信号がアクティブレベルにあり、第五トランジスタＴ５及び第六トランジスタＴ６がオンにするように制御されることで、電源信号線パターン９０１によって伝送された電源信号が第三トランジスタＴ３のソースＳ３に入力され、それに、第三トランジスタＴ３のゲート２０３ｇがＶｄａｔａ＋Ｖｔｈに維持されることで、第三トランジスタＴ３がオンとなり、第三トランジスタＴ３に対応するゲートソース間電圧がＶｄａｔａ＋Ｖｔｈ－ＶＤＤとなり、ここで、ＶＤＤは電源信号に対応する電圧値であり、当該ゲートソース間電圧に基づいて生成されたリーク電流が、対応する発光素子ＥＬのアノードに流れて、対応する発光素子ＥＬの発光を駆動する。
【0049】
図１０～図１３に示すように、上記表示サブ画素駆動回路の製作の際、表示サブ画素駆動回路に対応する各膜層のレイアウトとしては、
ベースから遠ざかる方向に沿って順次に積層して設けられたアクティブ膜層、ゲート絶縁層、第一ゲート金属層、第一層間絶縁層、第二ゲート金属層、第二層間絶縁層、第一ソースドレーン金属層及び第三層間絶縁層となる。
ベースから遠ざかる方向に沿って順次に積層して設けられたアクティブ膜層、ゲート絶縁層、第一ゲート金属層、第一層間絶縁層、第二ゲート金属層、第二層間絶縁層、第一ソースドレーン金属層及び第三層間絶縁層となる。
【0050】
図１０に示すように、アクティブ膜層は、表示サブ画素駆動回路における各トランジスタのチャネルエリア（例えば、１０１ｐｇ～１０７ｐｇ）、ソース形成エリア（例えば、１０１ｐｓ～１０７ｐｓ）及びドレイン形成エリア（例えば、１０１ｐｄ～１０７ｐｄ）を形成するためのものであり、ソース形成エリア及びドレイン形成エリアに対応するアクティブ膜層は、ドーピング作用により、その導電性能が、チャネルエリアに対応するアクティブ膜層よりも良好であり、アクティブ膜層は、アモルファスシリコン、ポリシリコン、酸化物半導体材料等で製作され得る。説明すべきなのは、上記のソース領域及びドレイン領域は、ｎ型の不純物又はｐ型の不純物をドープされた領域であってもよい。
【0051】
また、留意されたいのは、前記ソース形成エリア及びドレイン形成エリアに対応するアクティブ膜層は、そのまま、対応するソース又はドレインとして使用されてもよく、又は、前記ソース形成エリアに接触するソースが金属材料で製作され、前記ドレイン形成エリアに接触するドレインが金属材料で製作されてもよい。
【0052】
図１１に示すように、第一ゲート金属層は、表示サブ画素駆動回路における各トランジスタのゲート（例えば、２０１ｇ～２０７ｇ）、及び表示基板に含まれるゲート線パターン９０２、発光制御信号線パターン９０３、リセット信号線パターン９０５等の構造を形成するためのものであり、各々の表示サブ画素駆動回路における第三トランジスタＴ３のゲート２０３ｇは、何れも当該表示サブ画素駆動回路における第二蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用される。
【0053】
図１２に示すように、第二ゲート金属層は、第二蓄積容量Ｃｓｔの第二極板Ｃｓｔ２、及び表示基板に含まれる初期化信号線パターン９０４を形成するためのものである。
【0054】
図６、図８及び１３に示すように、第一ソースドレーン金属層は、表示サブ画素駆動回路における各トランジスタのソース（例えば、Ｓ１～Ｓ７）及びドレイン（例えば、Ｄ１～Ｄ７）、並びに、表示基板に含まれるデータ線パターン９０８、電源信号線パターン９０１及びいくつかの導電接続部を形成するためのものである。
【0055】
より具体的に、引き続き図１０～図１３を参照して、第一トランジスタＴ１のゲート２０１ｇは、第一チャネルエリア１０１ｐｇを覆い、第一トランジスタＴ１のソースＳ１は、第一ソース形成エリア１０１ｐｓに位置し、第一トランジスタＴ１のドレインＤ１は、第一ドレイン形成エリア１０１ｐｄに位置する。
【0056】
第二トランジスタＴ２のゲート２０２ｇは、第二チャネルエリア１０２ｐｇを覆い、第二トランジスタＴ２のソースＳ２は、第二ソース形成エリア１０２ｐｓに位置し、第二トランジスタＴ２のドレインＤ２は、第二ドレイン形成エリア１０２ｐｄに位置する。
【0057】
第三トランジスタＴ３のゲート２０３ｇは、第三チャネルエリア１０３ｐｇを覆い、第三トランジスタＴ３のソースＳ３は、第三ソース形成エリア１０３ｐｓに位置し、第三トランジスタＴ３のドレインＤ３は、第三ドレイン形成エリア１０３ｐｄに位置する。
【0058】
第四トランジスタＴ４のゲート２０４ｇは、第四チャネルエリア１０４ｐｇを覆い、第四トランジスタＴ４のソースＳ４は、第四ソース形成エリア１０４ｐｓに位置し、第四トランジスタＴ４のドレインＤ４は、第四ドレイン形成エリア１０４ｐｄに位置する。
【0059】
第五トランジスタＴ５のゲート２０５ｇは、第五チャネルエリア１０５ｐｇを覆い、第五トランジスタＴ５のソースＳ５は、第五ソース形成エリア１０５ｐｓに位置し、第五トランジスタＴ５のドレインＤ５は、第五ドレイン形成エリア１０５ｐｄに位置する。
【0060】
第六トランジスタＴ６のゲート２０６ｇは、第六チャネルエリア１０６ｐｇを覆い、第六トランジスタＴ６のソースＳ６は、第六ソース形成エリア１０６ｐｓに位置し、第六トランジスタＴ６のドレインＤ６は、第六ドレイン形成エリア１０６ｐｄに位置する。
【0061】
第七トランジスタＴ７のゲート２０７ｇは、第七チャネルエリア１０７ｐｇを覆い、第七トランジスタＴ７のソースＳ７は、第七ソース形成エリア１０７ｐｓに位置し、第七トランジスタＴ７のドレインＤ７は、第七ドレイン形成エリア１０７ｐｄに位置する。
【0062】
第三トランジスタＴ３のゲート２０３ｇは、蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用され、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、電源信号線パターン９０１に結合される。
【0063】
また、図８に示すように、本開示による表示パネルでは、第二方向（例えば、Ｙ方向）において、第四トランジスタＴ４のゲート２０４ｇ、第一トランジスタＴ１のゲート２０１ｇ及び第二トランジスタＴ２のゲート２０２ｇは、何れも駆動トランジスタのゲート（即ち、第三トランジスタＴ３のゲート２０３ｇ）の第一側に位置し、第七トランジスタＴ７のゲート、第六トランジスタＴ６のゲート２０６ｇ、第五トランジスタＴ５のゲートは、何れも駆動トランジスタのゲートの第二側に位置する。例示的に、前記駆動トランジスタのゲートの第一側及び第二側は、第二方向に沿って対向する両側であり、さらに、駆動トランジスタのゲートの第一側は、駆動トランジスタのゲートの上側であってもよく、駆動トランジスタのゲートの第二側は、駆動トランジスタのゲートの下側であってもよい。前記下側について、例えば表示基板におけるＩＣをボンディングするための一側は、表示基板の下側となり、駆動トランジスタのゲートの下側は、駆動トランジスタのゲートにおけるＩＣに近い方の一側となる。前記上側は、下側の対向側であり、例えば駆動トランジスタのゲートにおけるＩＣから遠い方の一側となる。
【0064】
第一方向（例えば、Ｘ方向）において、第四トランジスタＴ４のゲート２０４ｇ及び第五トランジスタＴ５のゲート２０５ｇは、何れも駆動トランジスタのゲートの第三側に位置し、第一トランジスタＴ１のゲート２０１ｇ及び第六トランジスタＴ６のゲート２０６ｇは、何れも駆動トランジスタのゲートの第四側に位置する。例示的に、駆動トランジスタのゲートの第三側及び第四側は、第一方向に沿って対向する両側であり、さらに、駆動トランジスタのゲートの第三側は、駆動トランジスタのゲートの右側であってもよく、駆動トランジスタのゲートの第四側は、駆動トランジスタのゲートの左側であってもよい。前記左側及び右側について、例えば同じサブ画素エリアにおいて、データ線パターン９０８は、電源信号線パターン９０１の右側に位置し、電源信号線パターン９０１は、データ線パターン９０８の右側に位置する。
【0065】
上記表示パネルは、解像度を向上させることができるが、その向上効果が限られている。更に図８からも判明できるように、第二トランジスタＴ２と第七トランジスタＴ７とが導電部９０９によってビアホールを介して初期化信号線パターン９０４（９０４’）に結合される場合、高解像度の表示パネルでは、レイアウト空間が小さく、孔開け可能な空間が小さいため、孔開けプロセスの際、プロセスがばらつくことに起因してビアホールがずれて付近のリセット信号線パターン９０５上に開けられて、信号の乱れに導き易くなる。
【0066】
そこで、高解像度の表示パネルに対しては、上記問題を解決するために、上記表示パネル内の画素構造を更に最適化する必要がある。
【0067】
図１５及び図１６を参照して、本開示の実施例は、表示パネルであって、ベースと、前記ベース上に設けられた機能膜層とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影は、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、同じサブ画素エリアにおいて、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一オーバーラップ領域Ｆ１において、当該第一端部９０９１は、当該第一突出部分９０４２に結合され、前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置する、表示パネルを提供している。
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影は、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、同じサブ画素エリアにおいて、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一オーバーラップ領域Ｆ１において、当該第一端部９０９１は、当該第一突出部分９０４２に結合され、前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置する、表示パネルを提供している。
【0068】
具体的に、アレイ状に並べられた複数のサブ画素エリアは、第二方向に沿って順次に配列された複数行のサブ画素エリア、及び第一方向に沿って順次に配列された複数列のサブ画素エリアに区画可能である。各行のサブ画素エリアは何れも、第一方向に沿って離間して設けられた複数のサブ画素エリアを含み、各列のサブ画素エリアは何れも、前記第二方向に沿って離間して設けられた複数のサブ画素エリアを含む。前記第一方向と前記第二方向とは交差する、例示的に、前記第一方向には、Ｘ方向が含まれ、前記第二方向には、Ｙ方向が含まれる。
【0069】
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、前記第一方向に沿って延在する。前記リセット信号線パターン９０５は、前記サブ画素エリアと１対１で対応し、前記リセット信号線パターン９０５は、対応する前記サブ画素エリアに位置し、同じ行に位置するサブ画素エリアに対応する各前記リセット信号線パターン９０５は、順次に電気的に接続され、一体構造として形成される。
【0070】
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、前記サブ画素エリアと１対１で対応し、前記初期化信号線パターン９０４は、対応する前記サブ画素エリアに位置し、同じ行に位置するサブ画素エリアに対応する各前記初期化信号線パターン９０４は、順次に電気的に接続され、一体構造として形成される。
【0071】
図１６に示すように、各々の前記初期化信号線パターン９０４は何れも、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じ行に位置するサブ画素エリアに対応する各前記初期化信号線パターン９０４における前記第一本体部分９０４１は、順次に電気的に接続され、一体構造として形成される。留意されたいのは、製作プロセスの誤差を考慮すると、前記第一本体部は、必ずしも前記第一方向に沿って延在する直線型であるとは限らない。
【0072】
前記第一突出部分９０４２の具体的な形状は多様であり、要するに、前記第二方向において、前記第一突出部分９０４２は、それが結合される前記第一本体部分９０４１から突出することを満たせばよい。同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影が、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置するように構成することで、前記第一突出部分９０４２が、前記リセット信号線パターン９０５とは反対するように設けられることが可能となるため、前記第一突出部分９０４２と、前記リセット信号線パターン９０５との間に遠い距離を空けることができる。
【0073】
説明すべきなのは、１つ初期化信号線パターン９０４において、前記第一本体部分９０４１と前記第一突出部分９０４２とが一体構造として形成されてもよいが、これに限定されない。
【0074】
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、前記導電接続部パターン９０９は、前記サブ画素エリアと１対１で対応し、前記導電接続部パターン９０９は、対応する前記サブ画素エリアに位置する。
前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、当該第一端部９０９１と当該第一突出部分９０４２とは、前記第一オーバーラップ領域Ｆ１に孔（例えば、第一接続孔７０）を開けることで結合可能である。前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記ターゲット結合部は、現在のサブ画素エリアに対応する第七トランジスタの第一極、及び現在のサブ画素エリアに前記第二方向に沿って隣接する次のサブ画素エリアに対応する第二トランジスタの第一極を含んでもよい。
前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、当該第一端部９０９１と当該第一突出部分９０４２とは、前記第一オーバーラップ領域Ｆ１に孔（例えば、第一接続孔７０）を開けることで結合可能である。前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記ターゲット結合部は、現在のサブ画素エリアに対応する第七トランジスタの第一極、及び現在のサブ画素エリアに前記第二方向に沿って隣接する次のサブ画素エリアに対応する第二トランジスタの第一極を含んでもよい。
【0075】
前記ターゲット結合部の設置位置は多様であり、例示的に、同じサブ画素エリアにおいて、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置するように設けられてもよい。
【0076】
説明すべきなのは、前記表示パネルは、層間媒質層（即ち、前述した第二層間絶縁層ＩＬＤ）を更に含み、前記層間媒質層は、前記表示パネル内の第二ゲート金属層と第一ソースドレーン金属層との間に位置し、前記初期化信号線パターン９０４は、前記第二ゲート金属層と同じ層に設置可能であるとともに、同一パターニングプロセスにて形成可能であり、前記導電接続部パターン９０９は、前記第一ソースドレーン金属層と同じ層に設置可能であるとともに、同一パターニングプロセスにて形成可能である。上述した通りに、当該第一オーバーラップ領域Ｆ１に孔を開けて前記導電接続部パターン９０９の第一端部９０９１と前記第一突出部分９０４２との結合を実現することで、製作されるビアホールは、ＩＬＤ層を貫通するビアホールとなり、当該ビアホールの位置は、前記リセット信号線パターン９０５との間の距離がより遠くなる。
【0077】
上記表示パネルの具体的な構造から分かるように、本開示の実施例による表示パネルにおいて、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対する側に第一突出部分９０４２を含むように構成するとともに、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一端部９０９１と前記第一突出部分９０４２とが、前記第一オーバーラップ領域Ｆ１に孔を開けることで結合可能となるように構成しており、この構成方式によれば、前記導電接続部と前記初期化信号線パターン９０４とを結合させるためのビアホールと、前記リセット信号線パターン９０５との間に遠い距離が空けられるため、孔開けプロセスの際、プロセスがばらつくことに起因してビアホールがずれて付近のリセット信号線パターン９０５上に開けられて、信号の乱れに導き易くなるという問題が回避され、前記表示パネルの歩留まりが更に好適に保証される。
【0078】
また、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対側に第一突出部分９０４２を含み、前記導電接続部と前記初期化信号線パターン９０４と結合させるためのビアホールが前記第一突出部分９０４２に形成されるように構成しているため、当該ビアホールの前記ベース上での正投影が、前記初期化信号線パターン９０４の前記ベース上での正投影によって包まれることが可能となり、その結果、前記初期化信号線パターン９０４と前記導電接続部パターン９０９との結合の信頼性が好適に向上され、表示パネルの動作時の安定性がより好適に保証される。
【0079】
図１５及び図１６に示すように、いくつかの実施例において、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が、何れも第七トランジスタＴ７を含み、前記第七トランジスタＴ７のゲート２０７ｇが、対応する前記リセット信号線パターン９０５に結合され、前記第七トランジスタＴ７の第一極が前記ターゲット結合部として使用され、前記第七トランジスタＴ７の第二極（１０７ｐｄエリアに形成される）が、前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターン９０９は、前記第一端部９０９１と前記第二端部９０９２との間に接続された第二本体部分９０９３を更に含み、前記第二本体部分９０９３は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターン９０９の第一端部９０９１は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分９０９３から突出する。
前記複数のサブ画素エリアと１対１で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が、何れも第七トランジスタＴ７を含み、前記第七トランジスタＴ７のゲート２０７ｇが、対応する前記リセット信号線パターン９０５に結合され、前記第七トランジスタＴ７の第一極が前記ターゲット結合部として使用され、前記第七トランジスタＴ７の第二極（１０７ｐｄエリアに形成される）が、前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターン９０９は、前記第一端部９０９１と前記第二端部９０９２との間に接続された第二本体部分９０９３を更に含み、前記第二本体部分９０９３は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターン９０９の第一端部９０９１は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分９０９３から突出する。
【0080】
具体的に、前記表示パネルは、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子を更に含み、前記複数の発光素子は、前記複数のサブ画素エリアと１対１で対応する。各々の前記発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられたアノード、発光パターン及びカソードを含み、表示パネルの動作の際、前記アノードに駆動信号が供給され、前記カソードに共通信号供給されることで、前記アノードと前記カソードとの間に電界が発生し、その結果、前記発光パターンが、対応する色の光を発するように制御され、例示的に、前記発光素子は、赤色光を発することが可能な赤発光素子、緑色光を発することが可能な緑発光素子、及び青色光を発することが可能な青発光素子等を含む。
【0081】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路を更に含み、各々の前記サブ画素駆動回路は何れも、それに対応する発光素子のアノードに駆動信号を供給するためのものである。例示的に、各々の前記サブ画素駆動回路は、何れも第七トランジスタを含み、前記第七トランジスタのゲートは、対応する前記リセット信号線パターン９０５に結合され、前記第七トランジスタの第一極は、前記ターゲット結合部として使用され、対応する導電接続部パターン９０９を介して、対応する前記初期化信号線パターン９０４に結合可能であり、前記第七トランジスタＴ７の第二極は、前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される。
【0082】
図６に示すように、前記第七トランジスタは主に、画素が充電される前にＮ２ノードをリセットするためのものであり、詳しいリセット過程としては、前記第七トランジスタは、前記導電接続部パターン９０９に結合された前記初期化信号線パターン９０４を介して初期化信号を供給し、前記第七トランジスタによって前記初期化信号がＮ２ノードに伝送され、前記Ｎ２ノードに対するリセットが実現される。留意されたいのは、前記導電接続部パターン９０９は、ジャンパーを実現するための中間層として使用され、前記導電接続部パターン９０９と前記第七トランジスタとの結合、及び前記導電接続部パターン９０９と前記初期化信号線パターン９０４との結合は、何れも孔を開けることで実現されてもよい。
【0083】
前記導電接続部パターン９０９の具体的な構造は多様であり、例示的に、図１６に示すように、前記導電接続部パターン９０９は、前記第一端部９０９１と前記第二端部９０９２との間に接続された第二本体部分９０９３を更に含み、前記第二本体部分９０９３は、前記第二方向に沿って延在可能であり、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターン９０９の第一端部９０９１は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分９０９３から突出する。この構造の前記導電接続部パターン９０９によれば、それに含まれる第一端部９０９１と前記第七トランジスタの第二極との間に遠い距離が空けられるため、前記導電接続部パターン９０９の第一端部９０９１と前記初期化信号線パターン９０４とを結合させるためのビアホールをＩＬＤ上に形成する場合、ビアホールの形成位置は、前記第七トランジスタの第二極からより遠くなり、その結果、前記ビアホールの製作中に、プロセスがばらつくことに起因してビアホールがずれて前記第七トランジスタの第二極上に開けられて、信号の乱れに導き易くなるという問題の回避により有利であり、前記表示パネルの歩留まりが更に好適に保証される。
【0084】
より具体的に、図１５に示すように、前記第七トランジスタの第二極は、ｐｌｏｙ層（即ち、アクティブ層）で製作され、前記導電接続部パターン９０９が上記構造として形成される。こうして、前記ビアホールの製作中に、プロセスがばらつくことに起因してビアホールがずれて前記第七トランジスタの第二極に対応するｐｌｏｙ層上に開けられて、信号の乱れに導き易くなるという問題をより好適に回避でき、前記表示パネルの歩留まりが更に好適に保証される。
【0085】
図１５に示すように、いくつかの実施例において、前記機能膜層は、各サブ画素エリアに位置するデータ線パターン９０８を更に含み、前記データ線パターン９０８は、前記第二方向に沿って延在する部分を含み、
前記初期化信号線パターン９０４の前記ベース上での正投影と、前記導電接続部パターン９０９の前記ベース上での正投影とには、第三オーバーラップ領域Ｆ３があり、
前記初期化信号線パターン９０４の前記ベース上での正投影と、前記データ線パターン９０８の前記ベース上での正投影とには、第四オーバーラップ領域Ｆ４があり、
前記第四オーバーラップ領域Ｆ４における前記初期化信号線パターン９０４の前記第二方向に沿った幅Ｌ５は、前記第三オーバーラップ領域Ｆ３における前記初期化信号線パターン９０４の前記第二方向に沿った幅Ｌ６よりも小さい。
前記初期化信号線パターン９０４の前記ベース上での正投影と、前記導電接続部パターン９０９の前記ベース上での正投影とには、第三オーバーラップ領域Ｆ３があり、
前記初期化信号線パターン９０４の前記ベース上での正投影と、前記データ線パターン９０８の前記ベース上での正投影とには、第四オーバーラップ領域Ｆ４があり、
前記第四オーバーラップ領域Ｆ４における前記初期化信号線パターン９０４の前記第二方向に沿った幅Ｌ５は、前記第三オーバーラップ領域Ｆ３における前記初期化信号線パターン９０４の前記第二方向に沿った幅Ｌ６よりも小さい。
【0086】
具体的に、前記データ線パターン９０８は、前記サブ画素エリアと１対１で対応し、前記データ線パターン９０８は、対応する前記サブ画素エリアに位置し、前記データ線パターン９０８は、前記第二方向に沿って延在する部分を含み、同じ列に位置するサブ画素エリアに対応する各前記データ線パターン９０８は、順次に電気的に接続され、一体構造として形成される。
【0087】
前記データ線パターン９０８が、前記第二方向に沿って延在し、前記初期化信号線パターン９０４の第一本体部分９０４１が、前記第一方向に沿って延在し、且つ前記第一方向と前記第二方向とが交差するため、前記ベースに垂直な方向において、前記初期化信号線パターン９０４は、必ず、その少なくとも一部が前記データ線パターン９０８とオーバーラップすることになる。
【0088】
上述した通りに、前記初期化信号線パターン９０４の前記ベース上での正投影と、前記導電接続部パターン９０９の前記ベース上での正投影とには、第三オーバーラップ領域Ｆ３があり、前記初期化信号線パターン９０４の前記ベース上での正投影と、前記データ線パターン９０８の前記ベース上での正投影とには、第四オーバーラップ領域Ｆ４があるとともに、前記第四オーバーラップ領域Ｆ４における前記初期化信号線パターン９０４の前記第二方向に沿った幅が、前記第三オーバーラップ領域Ｆ３における前記初期化信号線パターン９０４の前記第二方向に沿った幅よりも小さくなるように構成することで、前記初期化信号線パターン９０４は、いくつかの領域（具体的に、例えば前記第三オーバーラップ領域Ｆ３）において、前記第二方向に沿った幅が狭められ得るため、前記初期化信号線パターン９０４と前記データ線パターン９０８との間のオーバーラップ面積の減少、寄生容量の容量値の減少に有利となるだけでなく、前記初期化信号線パターン９０４のレイアウト空間を効果的に減少でき、その結果、画素空間の節約により有利であり、前記表示パネルの高解像度の発展に有利である。
【0089】
図１５～図１７に示すように、いくつかの実施例において、同じサブ画素エリアにおいて、前記第二本体部分９０９３の前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影との間には、第一隙間Ｌ１があり、前記第一隙間は、閾値よりも大きい。
【0090】
具体的に、上述した通りに、前記第二本体部分９０９３の前記ベース上での正投影と、前記第七トランジスタＴ７の第二極の前記ベース上での正投影との間には、第一隙間Ｌ１があるように構成することで、前記ベースに垂直な方向において、前記第二本体部分９０９３と前記第七トランジスタＴ７の第二極との間にオーバーラップがあることを回避する。
【0091】
また、前記第一隙間Ｌ１が閾値よりも大きくなるように構成することで、前記第二本体部分９０９３の前記ベース上での正投影と、前記第七トランジスタの第二極の前記ベース上での正投影との間に大きいな距離が空けられ、前記第二本体部分９０９３を製作するプロセス中における前記第七トランジスタの第二極への損傷が好適に回避される。説明すべきなのは、前記閾値は、実際の必要に応じて設定可能であり、例示的に、前記閾値は、８μｍ～３５μｍであり、端点の値を含み得る。
【0092】
図１５及び図１６に示すように、いくつかの実施例において、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタＴ２を含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタＴ２のゲート２０２ｇは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５’に結合され、前記第二トランジスタＴ２の第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタＴ２の第二極は、前記駆動トランジスタ（即ち、第三トランジスタＴ３）のゲートに結合され、
前記第二トランジスタＴ２は、前記第一方向に沿って離間して設けられた２つの半導体部分（図１９に示すように、符号１０２ｐｇの領域に位置する）、及び前記２つの半導体部分とそれぞれ接続された第一導体部分８０を含み、前記第一導体部分８０の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分９０４２の前記ベース上での正投影とオーバーラップしない。
前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタＴ２を含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタＴ２のゲート２０２ｇは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５’に結合され、前記第二トランジスタＴ２の第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタＴ２の第二極は、前記駆動トランジスタ（即ち、第三トランジスタＴ３）のゲートに結合され、
前記第二トランジスタＴ２は、前記第一方向に沿って離間して設けられた２つの半導体部分（図１９に示すように、符号１０２ｐｇの領域に位置する）、及び前記２つの半導体部分とそれぞれ接続された第一導体部分８０を含み、前記第一導体部分８０の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分９０４２の前記ベース上での正投影とオーバーラップしない。
【0093】
具体的に、各々の前記サブ画素駆動回路は、何れも駆動トランジスタ及び第二トランジスタを含み、前記駆動トランジスタは、前記発光素子の発光を駆動する駆動信号を生成するためのものである。前記第二トランジスタゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、前記第二トランジスタは、画素が充電される前に、それが結合される初期化信号線パターン９０４によって供給された初期化信号をＮ１ノード（前記駆動トランジスタのゲートに結合される）に伝送して、前記Ｎ１ノードに対するリセットを実現するためのものである。
【0094】
例示的に、前記第二トランジスタは、選択的に、ダブルゲート構造であり、前記第二トランジスタは、具体的に、前記第一方向に沿って離間して設けられた２つの半導体部分、及び前記２つの半導体部分とそれぞれ接続された第一導体部分８０を含み、前記２つの半導体部分は、それぞれ前記第二トランジスタのチャネルエリアに対応する。前記２つの半導体部分及び前記第一導体部分８０は、一体構造として形成されてもよく、製作の際、前記２つの半導体部分と、前記第一導体部分８０に対応する第三半導体部分とを形成してから、当該第三半導体部分に対しドーピングを行って、前記第三半導体部分を前記第一導体部分８０として形成してもよい。
【0095】
上述した通りに、前記第一導体部分８０の前記ベース上での正投影が、前記前のサブ画素エリア内の前記第一突出部分９０４２の前記ベース上での正投影とオーバーラップしないように構成することで、前記初期化信号線パターン９０４と前記導電接続部パターン９０９とを結合させるためのビアホールの形成時に、プロセスがばらつくことに起因してビアホールがずれて前記第一導体部分８０上に開けられて、信号の乱れに導いてしまうという問題をより好適に回避でき、前記表示パネルの歩留まりが更に好適に保証される。
【0096】
図１５及び図１６に示すように、いくつかの実施例において、前記第一導体部分８０の前記ベース上での正投影は、前記前のサブ画素エリア内の前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影とオーバーラップする。
【0097】
具体的に、上述した通りに、前記第一導体部分８０の前記ベース上での正投影が、前記前のサブ画素エリア内の前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影とオーバーラップするように構成することで、前記導電接続部パターン９０９の第一端部９０９１は、それと前記初期化信号線パターン９０４との間の接続ビアホールを覆い被せるためのより大きな面積を有することができるだけでなく、前記導電接続部パターン９０９の第一端部９０９１と前記第一導体部分８０とのレイアウト位置がよりコンパクトとされるため、画素空間の節約により有利であり、表示パネルの高解像度発展の実現に有利である。
【0098】
図１５及び図１６に示すように、いくつかの実施例において、各々の前記初期化信号線パターン９０４は、前記第一本体部分９０４１に結合された第二突出部分９０４３を更に含み、同じサブ画素エリアにおいて、前記第二突出部分９０４３の前記ベース上での正投影は、前記第一本体部分９０４１の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置し、前記第一導体部分８０の前記ベース上での正投影は、前記第二突出部分９０４３及び／又は第一本体部分９０４１の前記ベース上での正投影とオーバーラップする。
【0099】
具体的に、各々の前記初期化信号線パターン９０４は、第二突出部分９０４３を更に含んでもよく、当該第二突出部分９０４３は、具体的に、前記第一本体部分９０４１と前記リセット信号線パターン９０５との間に位置してもよい。例示的に、前記第二突出部分９０４３、前記第一突出部分９０４２及び前記第一本体部分９０４１は、一体構造として形成されてもよい。
【0100】
上述した通りに、前記第一導体部分８０の前記ベース上での正投影が、前記第二突出部分９０４３／又は第一本体部分９０４１の前記ベース上での正投影とオーバーラップするように構成することで、前記初期化信号線パターン９０４は、前記第一導体部分８０を遮蔽可能となり、前記初期化信号線パターン９０４上で伝送される初期化信号が何れも、安定した信号であるため、このような遮蔽によれば、外部データ信号が変化した時に前記第一導体部分８０上の信号の安定を保証でき、第一導体部分８０のフローティングに起因して、外部データ信号が変化した時に容量カップリングの作用による前記第一導体部分８０信号の不安定の問題が回避される。
【0101】
図１５～図１７に示すように、いくつかの実施例において、前記導電接続部パターン９０９は、前記第一端部９０９１と前記第二端部９０９２との間に接続された第二本体部分９０９３を更に含み、当該第二本体部分９０９３は、第二方向に沿って延在し、
前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９に近い端８０１は、前記第二方向に沿って延在し、当該一端８０１の前記ベース上での正投影と、当該導電接続部パターン９０９の第二本体部分９０９３の前記ベース上での正投影との間には、第二隙間Ｌ２があり、前記第二隙間Ｌ２は、閾値よりも大きい。
前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９に近い端８０１は、前記第二方向に沿って延在し、当該一端８０１の前記ベース上での正投影と、当該導電接続部パターン９０９の第二本体部分９０９３の前記ベース上での正投影との間には、第二隙間Ｌ２があり、前記第二隙間Ｌ２は、閾値よりも大きい。
【0102】
具体的に、前記第一導体部分８０の形状は多様であり、例示的に、前記第一導体部分８０は、「門字形」構造をなし、即ち、前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９に近い端８０１は、前記第二方向に沿って延在し、前記第一導体部分８０における前記電源信号線パターン９０１に近い端８０２は、前記第二方向に沿って延在し、前記第一導体部分８０におけるこれら両端の間に位置する部分は、前記第一方向に沿って延在する。
【0103】
上述した通りに、前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９に近い端８０１の前記ベース上での正投影と、当該導電接続部パターン９０９の第二本体部分９０９３の前記ベース上での正投影との間には、第二隙間Ｌ２があるように構成することで、前記ベースに垂直な方向において、前記第二本体部分９０９３と前記第一導体部分８０との間にオーバーラップがあることを回避される。
【0104】
また、前記第二隙間Ｌ２が閾値よりも大きくなるように構成することで、前記第二本体部分９０９３の前記ベース上での正投影と、前記第一導体部分８０の前記ベース上での正投影との間に大きな距離が空けられ、前記第二本体部分９０９３を製作するプロセス中における前記第一導体部分８０への損傷が好適に回避される。説明すべきなのは、前記閾値は、実際の必要に応じて設定可能であり、例示的に、前記閾値は、８μｍ～３５μｍであり、端点の値を含み得る。
【0105】
図１５及び図１６に示すように、いくつかの実施例において、同じサブ画素エリアにおいて、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記初期化信号線パターン９０４の第一本体部分９０４１の前記ベース上での正投影とにも、第二オーバーラップ領域Ｆ２が形成され、
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔７０を更に含み、同じサブ画素エリアにおいて、前記第一接続孔７０の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域Ｆ１及び前記第二オーバーラップ領域Ｆ２とオーバーラップし、前記導電接続部パターン９０９の第一端部９０９１は、前記第一接続孔７０を介して前記初期化信号線パターン９０４に結合される。
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔７０を更に含み、同じサブ画素エリアにおいて、前記第一接続孔７０の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域Ｆ１及び前記第二オーバーラップ領域Ｆ２とオーバーラップし、前記導電接続部パターン９０９の第一端部９０９１は、前記第一接続孔７０を介して前記初期化信号線パターン９０４に結合される。
【0106】
具体的に、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影は、前記初期化信号線パターン９０４の第一突出部分９０４２の前記ベース上での正投影とは第一オーバーラップ領域Ｆ１を有することができるとともに、前記初期化信号線パターン９０４の第一本体部分９０４１の前記ベース上での正投影とも第二オーバーラップ領域Ｆ２を有することができる。
【0107】
前記導電接続部の第一端部９０９１が前記第一接続孔を介して７０前記初期化信号線パターン９０４に結合する場合は、前記第一接続孔７０の前記ベース上での正投影が、それぞれ前記第一オーバーラップ領域Ｆ１及び前記第二オーバーラップ領域Ｆ２とオーバーラップするように構成してもよい。こうすれば、前記第一接続孔７０のレイアウト可能空間が大きく、前記導電接続部パターン９０９と前記初期化パターンとの良好な接続性能を保証できる。
【0108】
図１８に示すように、いくつかの実施例において、前記第二トランジスタＴ２の前記第一導体部分８０の前記ベース４０上での正投影は、前記前のサブ画素エリア内の前記第一接続孔７０の前記ベース４０上での正投影とオーバーラップしない。
【0109】
具体的に、上述した通りに、前記第二トランジスタの前記第一導体部分８０の前記ベース４０上での正投影が、前記前のサブ画素エリア内の前記第一接続孔７０の前記ベース４０上での正投影とオーバーラップしないように構成することで、前記第一接続孔の製作中に、プロセスがばらつくことに起因してビアホールがずれて前記第一導体部分８０上に開けられて、信号の乱れに導き易くなるという問題をより好適に回避でき、前記表示パネルの歩留まりが更に好適に保証される。
【0110】
図１５及び図１６に示すように、いくつかの実施例において、前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン９０１を含み、前記電源信号線パターン９０１の少なくとも一部は、第二方向に沿って延在し、
前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９から遠い端８０２は、前記第二方向に沿って延在し、当該一端８０２の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターン９０１の前記ベース上での正投影によって完全に覆われる。
前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９から遠い端８０２は、前記第二方向に沿って延在し、当該一端８０２の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターン９０１の前記ベース上での正投影によって完全に覆われる。
【0111】
具体的に、前記電源信号線パターン９０１は、前記サブ画素エリアと１対１で対応し、前記電源信号線パターン９０１は、対応する前記サブ画素エリアに位置する。各列のサブ画素エリアに設けられた各前記電源信号線パターン９０１は、前記第二方向に沿って順次に結合され、且つ一体構造として形成可能である。
【0112】
上述した通りに、前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９から遠い端８０２が、前記第二方向に沿って延在し、当該一端８０２の前記ベース上での正投影が、同じサブ画素エリアに位置する前記電源信号線パターン９０１の前記ベース上での正投影によって完全に覆われるように構成することで、前記電源信号線パターン９０１は、前記第一導体部分８０における前記前のサブ画素エリア内の前記導電接続部パターン９０９から遠い端を遮蔽可能となり、前記電源信号線パターン９０１上で伝送される電源信号が何れも、安定した信号であるため、このような遮蔽によれば、外部データ信号が変化した時に前記第一導体部分８０上の信号の安定を保証でき、第一導体部分８０のフローティングに起因して、外部データ信号が変化した時に容量カップリングの作用による前記第一導体部分８０信号の不安定の問題が回避される。
【0113】
また、上記構成方式によれば、前記第一導電部及び前記電源信号線パターン９０１によって占められるレイアウト空間が効果的に縮小され、画素構造が好適に縮小され、前記表示パネルの高解像度の発展により有利となる。
【0114】
前記電源信号線パターン９０１の構造は、図２２に示すように、多様である。いくつかの実施例において、前記電源信号線パターン９０１が、前記第二方向に沿って延在し、前記電源信号線パターン９０１の前記第二方向に垂直な方向に沿った幅が略均一となるように構成してもよい。
【0115】
図２３及び図２４に示すように、別のいくつかの実施例において、前記表示パネルは、
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン９０１を含み、前記電源信号線パターン９０１の少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターン９０１は、第一電源部９０１１及び第二電源部９０１２を含み、
前記第一電源部９０１１の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターン９０５の前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターン９０２の前記ベース上での正投影とオーバーラップし、前記第二電源部９０１２の前記ベース上での正投影が、対応する前記蓄積容量Ｃｔｓの第二極板Ｃｔｓ２の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部９０１１の幅Ｌ３は、前記第二電源部９０１２の幅Ｌ４よりも小さい。
前記複数のサブ画素エリアと１対１で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン９０１を含み、前記電源信号線パターン９０１の少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターン９０１は、第一電源部９０１１及び第二電源部９０１２を含み、
前記第一電源部９０１１の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターン９０５の前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターン９０２の前記ベース上での正投影とオーバーラップし、前記第二電源部９０１２の前記ベース上での正投影が、対応する前記蓄積容量Ｃｔｓの第二極板Ｃｔｓ２の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部９０１１の幅Ｌ３は、前記第二電源部９０１２の幅Ｌ４よりも小さい。
【0116】
具体的に、各々の前記サブ画素駆動回路は、何れも駆動トランジスタ及び蓄積容量Ｃｔｓを含んでもよく、前記蓄積容量Ｃｔｓの第一極板Ｃｔｓ１は、それが結合される駆動トランジスタのゲートとして兼用され、前記蓄積容量の第二極板Ｃｔｓ２は、前記第一極板Ｃｔｓ１における前記ベースとは反対側に位置し、前記第一極板とは、正対面積を形成可能である。
【0117】
前記電源信号線パターン９０１は、具体的に、第一電源部９０１１及び第二電源部９０１２を含んでもよく、例示的に、前記第一電源部９０１１と前記第二電源部９０１２とが前記第二方向に沿って交互に配列され、隣接する前記第一部分と前記第二部分とが結合される。例示的に、前記第一電源部９０１１と第二電源部９０１２とは、一体構造として形成される。
【0118】
前記第一電源部９０１１及び前記第二電源部９０１２の具体的なレイアウト位置は多様であり、例示的に、前記第一電源部９０１１の前記ベース上での正投影が、同じサブ画素エリアに位置する各前記リセット信号線パターン９０５の前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターン９０２の前記ベース上での正投影とオーバーラップし、前記第二電源部９０１２の前記ベース上での正投影が、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップするように構成する。上述した通りに、前記第一方向に沿って、前記第一電源部９０１１の幅が前記第二電源部９０１２の幅よりも小さくなるように構成することで、前記第一電源部９０１１の前記第一方向に沿った幅が効果的に狭められるため、前記第一電源部９０１１と前記リセット信号線パターン９０５との間のオーバーラップ面積が減少されるとともに、前記第一電源部９０１１と前記ゲート線パターン９０２との間のオーバーラップ面積が減少され、その結果、前記電源信号線パターン９０１と前記リセット信号線との間に生じるカップリング容量が効果的に低減される。
【0119】
説明すべきなのは、前記第一電源部９０１１の前記第一方向に沿った幅とは、前記第一方向に沿って、前記第一電源部９０１１の対向する２つの境界の間の最大距離又は最小距離であり、同様に、前記第二電源部９０１２の前記第一方向に沿った幅とは、前記第一方向に沿って、前記第二電源部９０１２の対向する２つの境界の間の最大距離又は最小距離である。
【0120】
留意されたいのは、図２５には、現在の記電源信号線パターン９０１が前記第一電源部９０１１及び前記第二電源部９０１２の構造を採用した場合の対応する８つのサブ画素エリアの模式図が示されている。図２５に示す第一接続孔７０は、前記第一接続孔の概ねの形成位置を模式的に示したものに過ぎず、実際に製作される第一接続孔の孔径は、図２５に示した孔径よりも大きくなる可能性があり、前記第一接続孔の具体的な形成位置は、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影とのオーバーラップ領域に位置してもよい。
【0121】
なお、図２６は、図２５におけるアクティブ層の模式図であり、図２７は、図２５における第一ゲート金属層の模式図であり、図２８は、図２５における第二ゲート金属層の模式図であり、図２９は、図２５における第一ソースドレーン金属層の模式図であり、図３０は、前記表示パネルに第二ソースドレーン金属層が含まれる場合の第二ソースドレーン金属層に対応する８つのサブ画素エリアの模式図である。
【0122】
説明すべきなのは、図３０及び図３１に示すように、前記第二ソースドレーン金属層は、具体的に、電源補償パターン３００及びアダプターパターン３１０を含んでもよく、前記電源補償パターン３００は、横方向接続部３００１及び縦方向接続部３００２を含み、前記電源補償パターン３００は、前記電源信号線パターン上のＩＲ ｄｒｏｐが低減されるように、前記表示パネルに含まれる電源信号線パターンに結合され、前記アダプターパターン３１０は、表示パネルに含まれるアノードと１対１で対応し、前記アダプターパターン３１０は、対応するアノード３２０と、当該アノード３２０に駆動信号を供給するためのサブ画素駆動回路とを接続するためのものである。
【0123】
具体的な実施例において、図３４を参照して、前記アダプターパターン３１０と表示パネルに含まれるアノードとの間には、第二アダプターパターン９０６が更に設けられてもよく、当該第二アダプターパターン９０６は、第一ソースドレーン金属層に位置する。
【0124】
説明すべきなのは、前記第一ソースドレーン金属層、及び／又は第二ソースドレーン金属層上には、パッシベーション層が更に設けられてもよく、当該パッシベーション層には、例えば窒化ケイ素や酸化ケイ素等の無機材料が使用されてもよいが、本実施例では、これについて、特に限定しない。
【0125】
引き続き図３０～図３２を参照して、前記表示パネルには、画素規定層が更に含まれ、前記画素規定層に画素開口３３０が形成され、前記画素開口３３０は、前記アノード３２０と１対１で対応し、各々の画素開口３３０は、対応するアノード３２０の少なくとも一部を露出させるためのものであり、表示パネルに含まれる有機発光材料層は、対応する各前記画素開口３３０内に形成される。
【0126】
留意されたいのは、前記表示パネルには、複数色のサブ画素が含まれてもよく、異なる色のサブ画素に対応する発光素子が発する光は、異なる色を有し、例示的に、前記表示パネルの画素ユニットの各々は、１つの赤サブ画素Ｒ、２つの緑サブ画素Ｇ及び１つの青サブ画素Ｂを含み、図３１及び図３２には、１つの画素ユニットにおける異なる色の各サブ画素ユニットのレイアウト方式、即ちＧＧＲＢ画素の配列方式が示されている。
【0127】
勿論、前記表示パネル内の画素ユニットは、１つの赤サブ画素Ｒ、１つの緑サブ画素Ｇ及び１つの青サブ画素Ｂを含んでもよく、この構造の画素ユニットには、具体的に、ｓｔｒｉｐ（帯状）のＲＧＢ配列方式が使用されてもよく、即ち、当該１つの赤サブ画素Ｒ、１つの緑サブ画素Ｇ及び１つの青サブ画素Ｂは、同じ方向（例えば、Ｘ方向）に沿って順次に配列される。又は、この構造の画素ユニットには、具体的に、略品字形のＲＧＢ配列方式が使用されてもよく、例えば当該１つの赤サブ画素Ｒ及び１つの青サブ画素Ｂは、Ｘ方向に沿った同じ行に位置し、当該１つの緑サブ画素Ｇは、Ｘ方向に沿った別の行に位置する。
【0128】
図３３を参照して、図３３には、図３２に対応する第二ゲート金属層及び第二ソースドレーン金属層が示されている。いくつかの実施例において、異なる色のサブ画素に対応して、アダプターパターン３１０の前記ベース上での正投影と、対応する蓄積容量の第二極板Ｃｓｔ２の前記ベース上での正投影とのオーバーラップ面積が異なるように構成してもよい。
【0129】
より具体的に、図３２及び図３３を参照して、赤サブ画素Ｒに対応して、アダプターパターン３１０の前記ベース上での正投影と、対応する蓄積容量の第二極板Ｃｓｔ２の前記ベース上での正投影とには、第一オーバーラップ面積Ｊ１が形成される。緑サブ画素Ｇに対応して、アダプターパターン３１０の前記ベース上での正投影と、対応する蓄積容量の第二極板Ｃｓｔ２の前記ベース上での正投影とには、第二オーバーラップ面積Ｊ２が形成される。青サブ画素Ｂに対応して、アダプターパターン３１０の前記ベース上での正投影と、対応する蓄積容量の第二極板Ｃｓｔ２の前記ベース上での正投影とには、第三オーバーラップ面積Ｊ３が形成される。前記第二オーバーラップ面積Ｊ２は、前記第一オーバーラップ面積Ｊ１よりも小さく、前記第一オーバーラップ面積Ｊ１は、前記第三オーバーラップ面積Ｊ３よりも小さい。
【0130】
上記構成方式によれば、異なる色の画素ユニットに対応する電源信号線パターン９０１上のＲＣ（抵抗容量）ｌｏａｄｉｎｇ（負荷）のバランスをより良好にすることができる。
【0131】
図３４を参照して、図３４は、図３２におけるＣ１Ｃ２方向に沿った断面図であり、図３４におけるベース４０と第六ドレイン形成エリア１０６ｐｄ（即ち、当該領域のアクティブ層は、第六トランジスタＴ６のドレインを形成するためのものである）との間には、バッファ層等の他の膜層が更に含まれるが、図３４に示されていない。図３４には、第一ゲート絶縁層４１、第二ゲート絶縁層４２、層間絶縁層４３、第一平坦層４４及び第二平坦層４５が更に示されている。
【0132】
図１５及び図２１に示すように、いくつかの実施例において、前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン９０１を含み、前記電源信号線パターン９０１の少なくとも一部は、第二方向に沿って延在し、
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターン６０を含み、前記補助電源パターン６０の前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターン９０１の前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターン６０と、当該電源信号線パターン９０１とは、当該オーバーラップ領域において結合される。
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターン６０を含み、前記補助電源パターン６０の前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターン９０１の前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターン６０と、当該電源信号線パターン９０１とは、当該オーバーラップ領域において結合される。
【0133】
具体的に、前記補助電源パターン６０は、前記サブ画素エリアと１対１で対応し、前記補助電源パターン６０は、対応するサブ画素エリアに位置する。例示的に、前記補助電源パターン６０は、前記蓄積容量の第二極板とは同じ層で同じ材料になるように設けられてもよく、即ち、同一パターニングプロセスにて形成可能である。
【0134】
前記補助電源パターン６０のレイアウトの際、前記補助電源パターン６０の前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターン９０１の前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターン６０と当該電源信号線パターン９０１とが、前記オーバーラップ領域に設けられたビアホールを介して結合可能であるように構成してもよい。
【0135】
上述した通りに、前記補助電源パターン６０と前記電源信号線パターン９０１とが結合されるように構成することで、前記電源信号線パターン９０１上のＲＣ（抵抗容量）ｌｏａｄｉｎｇ（負荷）が好適に低減され、前記電源信号線パターン９０１上のＩＲ ｄｒｏｐ（電圧降下）が低減されるため、前記表示パネル動作の安定性がより好適に保証される。
【0136】
図１５及び図１９に示すように、いくつかの実施例において、前記表示パネルは、前記複数のサブ画素エリアと１対１で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部５１及び第二電極部５２を含み、前記第一電極部５１は、第二方向に沿って延在し、前記第二電極部５２は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部５１は、前記第二トランジスタの半導体部分と前記第二電極部５２との間に位置し、前記第二電極部５２は、前記駆動トランジスタのゲートに結合され、
前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影は何れも、対応する前記補助電源パターン６０の前記ベース上での正投影によって覆われる。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部５１及び第二電極部５２を含み、前記第一電極部５１は、第二方向に沿って延在し、前記第二電極部５２は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部５１は、前記第二トランジスタの半導体部分と前記第二電極部５２との間に位置し、前記第二電極部５２は、前記駆動トランジスタのゲートに結合され、
前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影は何れも、対応する前記補助電源パターン６０の前記ベース上での正投影によって覆われる。
【0137】
具体的に、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートと結合するためのものであり、例示的に、当該第二電極は、具体的に、互いに結合された第一電極部５１及び第二電極部５２を含んでもよく、前記第一電極部５１は、前記第二トランジスタの半導体部分と前記第二電極部５２との間に位置し、前記第二電極部５２は、前記駆動トランジスタのゲートに結合される。
【0138】
前記第一電極部５１と前記第二電極部５２の具体的なレイアウト方式は多様であり、例示的に、前記第一電極部５１は、第二方向に沿って延在し、前記第二電極部５２は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差する。上述した通りに、前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影が何れも、対応する前記補助電源パターン６０の前記ベース上での正投影によって覆われるように構成することで、Ｎ１ノードの電位の安定性が好適に保証されるだけでなく、前記第二トランジスタの第二極と前記電源信号線パターン９０１によって占められる必要のあるレイアウト空間が効果的に縮小されるため、画素構造が好適に縮小され、前記表示パネルの高解像度の発展により有利となる。
【0139】
図１５及び図２１に示すように、いくつかの実施例において、前記補助電源パターン６０は、互いに結合された第一補助サブパターン６０１及び第二補助サブパターン６０２を含み、前記第一補助サブパターン６０１は、第二方向に沿って延在し、前記第二補助サブパターン６０２の少なくとも一部は、前記第一方向に沿って延在し、前記第一補助サブパターン６０１の前記ベース上での正投影は、前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影を覆う。
【0140】
具体的に、前記補助電源パターン６０の具体的な構造は多様であり、例示的に、前記補助電源パターン６０は、互いに結合された第一補助サブパターン６０１及び第二補助サブパターン６０２を含み、前記第一補助サブパターン６０１及び前記第二補助サブパターン６０２は、一体構造として形成されてもよい。
【0141】
例示的に、前記第一補助サブパターン６０１が、第二方向に沿って延在し、前記第二補助サブパターン６０２の少なくとも一部が、前記第一方向に沿って延在することで、前記補助電源パターン６０が略Ｌ字形に形成されるようにしている。
【0142】
前記補助電源パターン６０が前記電源信号線パターン９０１に結合されるため、前記補助電源パターン６０には、安定した電位を持たせる必要があり、上述した通りに、前記第一補助サブパターン６０１の前記ベース上での正投影が、前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影を覆うように構成することで、Ｎ１ノードの電位の安定性が好適に保証されるだけでなく、前記第二トランジスタの第二極、前記電源信号線パターン９０１及び前記補助電源パターン６０によって占められる必要のあるレイアウト空間が効果的に縮小されるため、画素構造が好適に縮小され、前記表示パネルの高解像度の発展により有利となる。
【0143】
いくつかの実施例において、前記第一方向に沿って、前記第一補助サブパターン６０１の幅は、対応する前記電源信号線パターン９０１の幅よりも大きい。
【0144】
上述した通りに、前記第一補助サブパターン６０１の幅が、対応する前記電源信号線パターン９０１の幅よりも大きくなるように構成することで、前記補助電源パターン６０がより大きな面積を有することになるため、前記電源信号線パターン９０１のＩＲ ｄｒｏｐの低減に有利となるだけでなく、前記補助電源パターン６０と前記電源信号線パターン９０１との間の結合により有利となる。
【0145】
図１５、図１９及び図２２に示すように、いくつかの実施例において、前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影は何れも、対応する前記電源信号線パターン９０１の前記ベース上での正投影に覆われる。
【0146】
上述した通りに、前記第一電極部５１の前記ベース上での正投影及び前記第二電極部５２の前記ベース上での正投影が何れも、対応する前記電源信号線パターン９０１の前記ベース上での正投影に覆われるように構成することで、Ｎ１ノードの電位の安定性が好適に保証されるだけでなく、前記第二トランジスタの第二極及び前記電源信号線パターン９０１によって占められる必要のあるレイアウト空間が効果的に縮小されるため、画素構造が好適に縮小され、前記表示パネルの高解像度の発展により有利となる。
【0147】
いくつかの実施例において、前記機能膜層は、各サブ画素エリアに位置するゲート線パターン９０２、発光制御信号線パターン９０３を含み、同じ前記サブ画素エリアにおいて、第二方向に沿って、前記ゲート線パターン９０２、前記発光制御信号線パターン９０３、前記リセット信号線パターン９０５及び前記初期化信号線パターン９０４は、順次に配列され、前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン９０１及びデータ線パターン９０８を更に含み、前記電源信号線パターン９０１及び前記データ線パターン９０８は、何れも前記第二方向に沿って延在する部分を含む。
【0148】
前記表示パネルは、前記複数のサブ画素エリアと１対１で対応する発光素子と、前記複数のサブ画素エリアと１対１で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含む。
【0149】
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、前記第一トランジスタのゲートは、前記ゲート線パターン９０２に結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターン９０２に結合され、前記第四トランジスタの第一極は、前記データ線パターン９０８に結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターン９０３に結合され、前記第五トランジスタの第一極は、前記電源信号線パターン９０１に結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターン９０３に結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターン９０５に結合され、前記第七トランジスタの第一極は、第二初期化信号線パターン９０４に結合される。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターン９０２に結合され、前記第四トランジスタの第一極は、前記データ線パターン９０８に結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターン９０３に結合され、前記第五トランジスタの第一極は、前記電源信号線パターン９０１に結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターン９０３に結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターン９０５に結合され、前記第七トランジスタの第一極は、第二初期化信号線パターン９０４に結合される。
【0150】
例示的に、各々の前記サブ画素駆動回路は、何れも７つの薄膜トランジスタ及び１つの容量を含む。当該サブ画素駆動回路に含まれる各トランジスタには、何れもＰ型のトランジスタが使用されており。前記駆動トランジスタは、前記第三トランジスタとなる。各トランジスタの第一極は、ソースとなり、各トランジスタの第二極は、ドレインとなる。
【0151】
図６、図１５、図１９～図２２に示すように、第一トランジスタＴ１は、ダブルゲート構造であり、第一トランジスタＴ１のゲート２０１ｇは、ゲート線パターン９０２に結合され、第一トランジスタＴ１のソースＳ１は、第三トランジスタＴ３（即ち、駆動トランジスタ）のドレインＤ３に結合され、第一トランジスタＴ１のドレインＤ１は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0152】
第二トランジスタＴ２は、ダブルゲート構造であり、第二トランジスタＴ２のゲート２０２ｇは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン９０５’に結合され、第二トランジスタＴ２のソースＳ２は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記前のサブ画素エリア内の初期化信号線パターン９０４’に結合され、第二トランジスタＴ２のドレインＤ２は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0153】
第四トランジスタＴ４のゲート２０４ｇは、前記ゲート線パターン９０２に結合され、第四トランジスタＴ４のソースＳ４は、データ線パターン９０８に結合され、第四トランジスタＴ４のドレインＤ４は、第三トランジスタＴ３のソースＳ３に結合される。
【0154】
第五トランジスタＴ５のゲート２０５ｇは、発光制御信号線パターン９０３に結合され、第五トランジスタＴ５のソースＳ５は、電源信号線パターン９０１に結合され、第五トランジスタＴ５のドレインＤ５は、第三トランジスタＴ３のソースＳ３に結合される。
【0155】
第六トランジスタＴ６のゲート２０６ｇは、発光制御信号線パターン９０３に結合され、第六トランジスタＴ６のソースＳ６は、第三トランジスタＴ３のドレインＤ３に結合され、第六トランジスタＴ６のドレインＤ６は、対応する発光素子ＥＬのアノードに結合される。
【0156】
第七トランジスタＴ７のゲート２０７ｇは、前記リセット信号線パターン９０５に結合され、第七トランジスタＴ７のドレインＤ７は、対応する発光素子ＥＬのアノードに結合され、第七トランジスタＴ７のソースＳ７は、前記初期化信号線パターン９０４に結合される。
【0157】
前記画素駆動回路は、蓄積容量Ｃｓｔを更に含み、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、第三トランジスタＴ３のゲート２０３ｇとして兼用され、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記電源信号線パターン９０１に結合される。
【0158】
上記実施例によるサブ画素駆動回路では、孔開けプロセスの際、プロセスがばらつくことに起因してビアホールがずれて付近のリセット信号線パターン９０５上に開けられて、信号の乱れに導き易くなるという問題が回避されるだけでなく、前記表示パネルの歩留まりが更に好適に保証され、それに、当該サブ画素駆動回路を使用した画素構造の寸法が小さく、前記表示パネルの高解像度の実現により有利となる。
【0159】
本開示の実施例は、上記実施例による表示パネルを含む、表示装置を更に提供している。
【0160】
上記開示実施例による表示パネルでは、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対する側に第一突出部分９０４２を含むように構成するとともに、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一端部９０９１と前記第一突出部分９０４２とが、前記第一オーバーラップ領域Ｆ１に孔を開けることで結合可能となるように構成しているため、この構成方式によれば、前記導電接続部と前記初期化信号線パターン９０４とを結合させるためのビアホールと、前記リセット信号線パターン９０５との間に遠い距離が空けられ、その結果、孔開けプロセスの際、プロセスがばらつくことに起因してビアホールがずれて付近のリセット信号線パターン９０５上に開けられて、信号の乱れに導き易くなるという問題が回避され、前記表示パネルの歩留まりが更に好適に保証される。
【0161】
また、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対側に第一突出部分９０４２を含み、前記導電接続部と前記初期化信号線パターン９０４と結合させるためのビアホールが前記第一突出部分９０４２に形成されるように構成しているため、当該ビアホールの前記ベース上での正投影が、前記初期化信号線パターン９０４の前記ベース上での正投影によって包まれることが可能となり、その結果、前記初期化信号線パターン９０４と前記導電接続部パターン９０９との結合の信頼性が好適に向上され、表示パネルの動作時の安定性がより好適に保証される。
【0162】
したがって、本開示の実施例による表示装置は、上記表示パネルを含む場合、同様に上記の有益な効果を奏するが、ここで繰り返して述べない。
【0163】
説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットＰＣ等の表示機能を有するいかなる製品や部品等であってもよい。
【0164】
本開示の実施例は、上記実施例による表示パネルを製作するための表示パネルの製作方法を更に提供し、前記製作方法は、
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影は、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、同じサブ画素エリアにおいて、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一オーバーラップ領域Ｆ１において、当該第一端部９０９１は、当該第一突出部分９０４２に結合され、前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置する。
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影は、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、同じサブ画素エリアにおいて、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一オーバーラップ領域Ｆ１において、当該第一端部９０９１は、当該第一突出部分９０４２に結合され、前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置する。
【0165】
具体的に、アレイ状に並べられた複数のサブ画素エリアは、第二方向に沿って順次に配列された複数行のサブ画素エリア、及び第一方向に沿って順次に配列された複数列のサブ画素エリアに区画可能である。各行のサブ画素エリアは何れも、第一方向に沿って離間して設けられた複数のサブ画素エリアを含み、各列のサブ画素エリアは何れも、前記第二方向に沿って離間して設けられた複数のサブ画素エリアを含む。前記第一方向と前記第二方向とは交差する、例示的に、前記第一方向には、Ｘ方向が含まれ、前記第二方向には、Ｙ方向が含まれる。
【0166】
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン９０５を含み、前記リセット信号線パターン９０５は、前記第一方向に沿って延在する。前記リセット信号線パターン９０５は、前記サブ画素エリアと１対１で対応し、前記リセット信号線パターン９０５は、対応する前記サブ画素エリアに位置し、同じ行に位置するサブ画素エリアに対応する各前記リセット信号線パターン９０５は、順次に電気的に接続され、一体構造として形成される。
【0167】
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン９０４を含み、前記初期化信号線パターン９０４は、前記サブ画素エリアと１対１で対応し、前記初期化信号線パターン９０４は、対応する前記サブ画素エリアに位置し、同じ行に位置するサブ画素エリアに対応する各前記初期化信号線パターン９０４は、順次に電気的に接続され、一体構造として形成される。
【0168】
各々の前記初期化信号線パターン９０４は何れも、互いに結合された第一本体部分９０４１及び第一突出部分９０４２を含み、前記第一本体部分９０４１は、前記第一方向に沿って延在し、同じ行に位置するサブ画素エリアに対応する各前記初期化信号線パターン９０４における前記第一本体部分９０４１は、順次に電気的に接続され、一体構造として形成される。留意されたいのは、製作プロセスの誤差を考慮すると、前記第一本体部は、必ずしも前記第一方向に沿って延在する直線型であるとは限らない。
【0169】
前記第一突出部分９０４２の具体的な形状は多様であり、要するに、前記第二方向において、前記第一突出部分９０４２は、それが結合される前記第一本体部分９０４１から突出することを満たせばよい。同じサブ画素エリアにおいて、前記第一本体部分９０４１の前記ベース上での正投影が、前記第一突出部分９０４２の前記ベース上での正投影と、前記リセット信号線パターン９０５の前記ベース上での正投影との間に位置するように構成することで、前記第一突出部分９０４２が、前記リセット信号線パターン９０５とは反対するように設けられることが可能となるため、前記第一突出部分９０４２と、前記リセット信号線パターン９０５との間に遠い距離を空けることができる。
【0170】
説明すべきなのは、１つの初期化信号線パターン９０４において、前記第一本体部分９０４１及び前記第一突出部分９０４２は、一体構造として形成されてもよく、これに限定されない。
【0171】
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン９０９を含み、前記導電接続部パターン９０９は、前記サブ画素エリアと１対１で対応し、前記導電接続部パターン９０９は、対応する前記サブ画素エリアに位置する。
【0172】
前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、当該第一端部９０９１と当該第一突出部分９０４２とは、前記第一オーバーラップ領域Ｆ１に孔を開けることで結合可能である。前記導電接続部パターン９０９の第二端部９０９２は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記ターゲット結合部は、現在のサブ画素エリアに対応する第七トランジスタの第一極、及び現在のサブ画素エリアに前記第二方向に沿って隣接する次のサブ画素エリアに対応する第二トランジスタの第一極を含んでもよい。
【0173】
前記ターゲット結合部の設置位置は多様であり、例示的に、同じサブ画素エリアにおいて、前記リセット信号線パターン９０５の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン９０４の前記ベース上での正投影との間に位置するように設けられてもよい。
【0174】
説明すべきなのは、前記表示パネルは、層間媒質層（即ち、前述した第二層間絶縁層ＩＬＤ）を更に含み、前記層間媒質層は、前記表示パネル内の第二ゲート金属層と第一ソースドレーン金属層との間に位置し、前記初期化信号線パターン９０４は、前記第二ゲート金属層と同じ層に設置可能であるとともに、同一パターニングプロセスにて形成可能であり、前記導電接続部パターン９０９は、前記第一ソースドレーン金属層と同じ層に設置可能であるとともに、同一パターニングプロセスにて形成可能である。上述した通りに、当該第一オーバーラップ領域Ｆ１に孔を開けて前記導電接続部パターン９０９の第一端部９０９１と前記第一突出部分９０４２との結合を実現することで、製作されるビアホールは、ＩＬＤ層を貫通するビアホールとなり、当該ビアホールの位置は、前記リセット信号線パターン９０５との間の距離がより遠くなる。
【0175】
本開示の実施例による製作方法を用いて製作された表示パネルでは、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対する側に第一突出部分９０４２を含むように構成するとともに、前記導電接続部パターン９０９の第一端部９０９１の前記ベース上での正投影と、前記第一突出部分９０４２の前記ベース上での正投影とには、第一オーバーラップ領域Ｆ１があり、前記第一端部９０９１と前記第一突出部分９０４２とが、前記第一オーバーラップ領域Ｆ１に孔を開けることで結合可能となるように構成しており、この構成方式によれば、前記導電接続部と前記初期化信号線パターン９０４とを結合させるためのビアホールと、前記リセット信号線パターン９０５との間に遠い距離が空けられるため、孔開けプロセスの際、プロセスがばらつくことに起因してビアホールがずれて付近のリセット信号線パターン９０５上に開けられて、信号の乱れに導き易くなるという問題が回避され、前記表示パネルの歩留まりが更に好適に保証される。
【0176】
また、前記初期化信号線パターン９０４が、前記リセット信号線パターン９０５とは反対側に第一突出部分９０４２を含み、前記導電接続部と前記初期化信号線パターン９０４と結合させるためのビアホールが前記第一突出部分９０４２に形成されるように構成しているため、当該ビアホールの前記ベース上での正投影が、前記初期化信号線パターン９０４の前記ベース上での正投影によって包まれることが可能となり、その結果、前記初期化信号線パターン９０４と前記導電接続部パターン９０９との結合の信頼性が好適に向上され、表示パネルの動作時の安定性がより好適に保証される。
【0177】
説明すべきなのは、本明細書における各実施例は何れも、漸進的な方式で説明されており、各実施例の同一部分又は類似部分は互いに参照可能であり、各実施例は、他の実施例との相違点に重点を置いて説明されている。特に、方法の実施例については、基本的に製品の実施例と類似しているため、簡単に説明されているが、関連部分は、製品の実施例の説明部分を参照すればよい。
【0178】
特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、当該用語の前に記載された素子又は部材が、当該用語の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」、「結合」又は「繋がる」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、当該相対位置関係も対応して変化する可能性がある。
【0179】
理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に「直接」位置していてもよいし、又は、中間素子が介在してもよい。
【0180】
上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複数の実施例又は具体例において、適切な方式で組み合せられてもよい。
【0181】
上述したのは、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されない。当業者であれば、本開示に記載の技術的範囲内で、変形や置換に容易に想到できるが、これらの変形や置換は、全て本開示の保護範囲内とされるべきである。したがって、本開示の保護範囲は、添付された特許請求の範囲に従うべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
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【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】