特許 7566966 半導体ウェハの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-04

(45)【発行日】2024-10-15

(54)【発明の名称】半導体ウェハの製造方法

(51)【国際特許分類】

   H01L 21/306 20060101AFI20241007BHJP

   H10B 43/27 20230101ALI20241007BHJP

   H01L 21/336 20060101ALI20241007BHJP

   H01L 29/788 20060101ALI20241007BHJP

   H01L 29/792 20060101ALI20241007BHJP

【ＦＩ】

H01L21/306 B

H10B43/27

H01L29/78 371

【請求項の数】 6

(21)【出願番号】P 2023066092

(22)【出願日】2023-04-14

(62)【分割の表示】P 2021507235の分割

【原出願日】2020-03-10

(65)【公開番号】P2023089164

(43)【公開日】2023-06-27

【審査請求日】2023-04-14

(31)【優先権主張番号】P 2019052867

(32)【優先日】2019-03-20

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】伊藤 冬馬

(72)【発明者】

【氏名】吉水 康人

(72)【発明者】

【氏名】久下 宣仁

(72)【発明者】

【氏名】嘉義 唯

(72)【発明者】

【氏名】小幡 進

(72)【発明者】

【氏名】松尾 圭一郎

(72)【発明者】

【氏名】佐野 光雄

【審査官】宇多川 勉

(56)【参考文献】

【文献】特開２０１７－２０１６６０（ＪＰ，Ａ）

【文献】特開２０１６－０５８６４７（ＪＰ，Ａ）

【文献】国際公開第２０１８／１７２８７３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０２４３７５１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０３５６９０１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０６

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

金、銀、白金、イリジウム、およびパラジウムからなる群より選ばれる少なくとも一つの貴金属元素を含む触媒層を半導体基板の表面に形成し、
前記触媒層が形成された前記半導体基板を第１の薬液に浸漬させ、前記半導体基板を部分的にエッチングすることにより前記表面に溝を形成し、
前記溝を形成した後に、前記表面から前記触媒層を第２の薬液で除去し、
前記溝は複数あり、隣接する前記溝の間の領域を前記第１の薬液または前記第２の薬液によりエッチングすることにより、前記表面に多孔質領域を形成する、
半導体ウェハの製造方法。

【請求項2】

前記半導体基板は、シリコンを含む、請求項１に記載の半導体ウェハの製造方法。

【請求項3】

前記半導体基板は、シリコンウェハである、請求項１に記載の半導体ウェハの製造方法。

【請求項4】

前記少なくとも一つの貴金属元素は、白金を含む、請求項１に記載の半導体ウェハの製造方法。

【請求項5】

前記触媒層に貫通孔を形成し、前記エッチングにより前記溝に突起を形成する、ことをさらに具備する、請求項１に記載の半導体ウェハの製造方法。

【請求項6】

前記表面に、炭化ケイ素または炭窒化ケイ素を含有する膜を形成する、ことをさらに具備する、請求項１に記載の半導体ウェハの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態の発明は、半導体ウェハの製造方法に関する。

【背景技術】

【0002】

半導体デバイスの製造においては、半導体デバイスが形成されないＮＰＷ（Ｎｏｎ Ｐｒｏｄｕｃｔ Ｗａｆｅｒ）を用いることがある。また、半導体ウェハ上にメモリセルを３次元的に配置した半導体デバイスが知られている。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第２０１５／０１２８７４号

【文献】国際公開第２０１０／１１４８８７号

【発明の概要】

【0004】

実施形態の発明が解決しようとする課題は、より表面積の大きな半導体ウェハを提供することである。

【0005】

実施形態の半導体ウェハは、内壁面を含む溝を少なくとも一つ有する表面を具備する。溝は、内壁面が露出する。

【図面の簡単な説明】

【0006】

【図1】半導体ウェハの外観模式図である。

【図2】半導体ウェハの構造例を示す上面模式図である。

【図3】半導体ウェハの構造例を示す断面模式図である。

【図4】半導体ウェハの構造例を示す上面模式図である。

【図5】領域１０１と領域１０２との境界部を示す上面模式図である。

【図6】半導体ウェハの製造方法例を説明するための模式図である。

【図7】半導体ウェハの製造方法例を説明するための模式図である。

【図8】半導体ウェハの製造方法例を説明するための模式図である。

【図9】半導体ウェハの他の製造方法例を説明するための模式図である。

【図10】半導体ウェハの他の構造例を示す断面模式図である。

【図11】半導体ウェハの他の構造例を示す断面模式図である。

【図12】半導体ウェハの他の構造例を示す断面模式図である。

【図13】半導体ウェハの他の構造例を示す断面模式図である。

【図14】半導体ウェハの他の構造例を示す断面模式図である。

【図15】半導体装置の構造例を示す断面模式図である。

【図16】半導体製造装置の構成例を示す模式図である。

【図17】半導体デバイスの構造例を示す模式図である。

【図18】半導体デバイスの製造方法例を説明するための模式図である。

【図19】半導体デバイスの製造方法例を説明するための模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

（半導体ウェハの構造例）
図１は、半導体ウェハの外観模式図であり、図２は、半導体ウェハの構造例を示す上面模式図であり、半導体ウェハのＸ軸とＸ軸に直交するＹ軸とを含むＸ－Ｙ平面の一部を示す。図３は、半導体ウェハの構造例を示す断面模式図であり、Ｘ軸とＸ軸およびＹ軸に直交するＺ軸とを含むＸ－Ｚ断面の一部を示す。

【0009】

半導体ウェハ１は、ＮＰＷであり、成膜、エッチング、その他の半導体製造における諸プロセスを事前に評価・測定するために用いられるウェハである。例えば、ウェハ表面に対して原料ガスを反応させて薄膜を形成するＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の成膜プロセス、または、ウェハ表面に対してプラズマを供給して薄膜をエッチングするＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）、表面に対して原料ガスを供給して薄膜をエッチングするＡＬＥ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｅｔｃｈｉｎｇ）、液体を供給するＷｅｔ ｅｔｃｈｉｎｇ等のエッチングプロセスの評価・測定に用いられる。または、それらの再現性試験等にも用いられる。または、半導体デバイスが形成されたウェハと同一処理室で処理される場合がある。実施形態の半導体ウェハ１は、ダミーウェハまたはテストピース等とも称され得る。

【0010】

半導体ウェハ１は、Ｘ軸方向およびＹ軸方向に延在する表面１０ａと、表面１０ａの反対面である表面１０ｂと、を含む。表面１０ａの表面積は、半導体デバイスが形成された、または形成途中の半導体ウェハのデバイス形成面の表面積と同程度であることが好ましい。半導体ウェハ１としては、例えばシリコンウェハ、炭化ケイ素ウェハ、ガラスウェハ、石英ウェハ、サファイアウェハ、またはＧａＡｓ基板等の化合物半導体ウェハを用いることができる。なお、半導体ウェハ１の形状は、図１に示す形状に限定されず、例えばオリエンテーションフラットを有する形状であってもよい。

【0011】

表面１０ａは、少なくとも一つの溝１１を含むパターンを有する。溝１１は内壁面１１ａを含む。内壁面１１ａは表面１０ａに露出する。複数の溝１１を設ける場合、複数の溝１１は、図２に示すように、表面１０ａのＸ軸方向に沿って並置され、表面１０ａのＹ軸方向に沿ってライン状に延在する。溝１１の長辺方向の長さＬは、例えば４μｍ以上、好ましくは４０μｍ以上である。Ｘ軸方向に沿って隣接する溝１１の間隔は、例えば０．４μｍ以上１４μｍ以下、好ましくは１μｍ以下である。Ｘ軸方向に沿って隣接する溝１１の端部は、Ｙ軸方向に沿って互いにずれていてもよい。

【0012】

溝１１のアスペクト比は、例えば５０以上１７５０以下である。アスペクト比は、図３に示す溝１１の幅Ｗに対する溝１１の深さＤの比により定義される。溝１１の幅Ｗは、例えば０．４μｍ以上１４μｍ以下である。溝１１の深さＤは、例えば２０μｍ以上半導体ウェハ１の厚さ以下であり、溝１１が貫通していてもよい。表面１０ａの表面積は、溝１１が形成されない場合の表面積と比較して、例えば５０倍以上、好ましくは１００倍以上である。つまり、表面１０ｂに溝等が形成されない場合は、表面１０ｂの５０倍以上、好ましくは１００倍以上と換言できる。

【0013】

溝１１は、例えば表面１０ａからの深さＤが２０μｍ以上であり且つアスペクト比が５０以上であることが好ましい。これにより、表面１０ａの表面積を大きくするとともに表面１０ａに形成される膜を除去しやすい溝１１を実現することができる。

【0014】

溝１１は、隔壁１２を介して形成されてもよい。溝１１の長さＬ、深さＤ、アスペクト比が大きくなると、溝１１が倒壊して変形しやすくなる。これに対し、隔壁１２を設けることにより、隔壁１２が梁として機能することにより溝１１を支持できるため溝１１の変形を抑制することができる。

【0015】

溝１１の変形を抑制するために、隔壁１２は、Ｙ軸方向において、例えば１００μｍ以上の間隔で設けられることが好ましい。また、複数の隔壁１２のＹ軸方向の長さは同じであることが好ましい。さらに、Ｘ軸方向に沿って隣接する溝１１の隔壁１２の位置は図２に示すように、Ｙ軸方向に沿って互いにずれ、隣接する溝１１の間の領域が隔壁１２を介して接続されていてもよい。

【0016】

溝１１は、互いに異なる方向に沿って延在する複数の溝を含んでいてもよい。図４は、半導体ウェハ１の構造例を示す上面模式図であり、Ｘ－Ｙ平面の一部を示す。図４に示す半導体ウェハ１の表面１０ａは、領域１０１と、領域１０２と、を含む。領域１０１および領域１０２は、例えばＸ軸方向およびＹ軸方向に沿って交互に配置される。領域１０１と領域１０２との間隔は、例えば２μｍ以上である。なお、図４は表面１０ａ上に形成された複数のショット領域のうち、１つのショット領域を示している。

【0017】

図５は、領域１０１と領域１０２との境界部を示す上面模式図である。領域１０１は溝１１１を有し、領域１０２は、溝１１２を有する。複数の溝１１１は、Ｘ軸方向に沿って並置され、Ｙ軸方向に沿って延在する。複数の溝１１２は、Ｙ軸方向に沿って並置され、Ｘ軸方向に沿って延在する。なお、溝１１１の延在方向（長さＬ方向）と溝１１２の延在方向（長さＬ方向）は、互いに直交する方向に限定されず、互いに交差する方向であればよい。溝１１１および溝１１２は、溝１１に含まれる。よって、溝１１１および溝１１２のその他の説明については溝１１の説明を適宜援用することができる。なお、上述した表面１０ａの構造は、表面１０ｂに形成されていてもよい。

【0018】

半導体ウェハ１は、上述のように、半導体ウェハ１上に成膜を行い評価するためのテストピースとして用いることができる。または、半導体ウェハ１上に成膜を行った後にエッチングを行い評価するためのテストピースとしても用いることができる。このとき、半導体ウェハ１は異なる表面積を有する一対の表面を有するとともに一対の表面の上の成膜量の差が大きいため反りやすい。よって、仮に複数の溝１１の全てが同一方向に沿って延在する場合、一方向に応力が加わるため半導体ウェハ１の反りが大きくなりやすい。これに対し、複数の溝１１を複数の方向に延在させることにより応力が加わる方向を分散して半導体ウェハ１の反りを抑制することができる。

【0019】

半導体ウェハ１は、テストピースとして繰り返し利用することができる。すなわち、半導体ウェハ１に対して成膜工程を連続して行うことや、成膜工程とエッチング工程とを連続して行うことも可能である。溝１１により表面積が大きくなるため、連続して成膜する場合であっても表面積の変化を抑制でき、エッチングする場合であっても膜を除去しやすい。

【0020】

表面１０ａは、図４に示すように、領域１０３をさらに有していてもよい。領域１０３は、溝１１を有しない平坦面であることが好ましい。平坦面であることにより、領域１０３は、溝１１間に設けられた平坦部よりも最小測定領域が広い分光エリプソメータ、Ｘ線光電子分光（Ｘ－ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、蛍光Ｘ線分析、フーリエ変換赤外分光光度計（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴＩＲ）などの測定器を用い、例えば表面１０ａに形成される膜の厚さ、密度、組成を測定することができる。領域１０３の面積は、例えば領域１０１の面積や領域１０２の面積よりも小さくてもよい。領域１０３は、例えば表面１０ａの複数のショット領域毎に形成される。

【0021】

以上のように、半導体ウェハ１は、表面積を大きくするための溝の形状を制御することにより、変形しにくい溝１１を実現することができる。よって、半導体ウェハ１を繰り返し使用する際の表面積の変化を抑制することができる。より表面積の大きな半導体ウェハを提供することができる。なお、上述した溝１１の寸法については、成膜する膜の種類や膜厚に応じて設定することが好ましい。

【0022】

（半導体ウェハの製造方法例）
半導体ウェハ１は、例えば触媒アシストエッチング（Ｍｅｔａｌ－ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ：ＭＡＣＥ）を用いて製造することができる。ＭＡＣＥは、基板の表面に触媒層を形成した基板を薬液に浸漬することで、触媒層に接する領域のみを略垂直にエッチングする技術である。

【0023】

図６ないし図８は、半導体ウェハの製造方法例を説明するための図である。半導体ウェハの製造方法例は、触媒層形成工程と、エッチング工程と、触媒層除去工程と、を具備する。

【0024】

触媒層形成工程では、図６に示すように、半導体ウェハ１の表面１０ａに触媒層２を形成する。触媒層２は、例えば金、銀、白金、イリジウム、パラジウム等の貴金属の触媒を含有する。触媒層２は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。なお、触媒層２は、グラフェン等の炭素材料の触媒を含有していてもよい。

【0025】

エッチング工程では、図７に示すように、半導体ウェハ１を第１の薬液（エッチング液）に浸漬させる。第１の薬液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。

【0026】

半導体ウェハ１を第１の薬液に浸漬させると、表面１０ａと触媒層２との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより半導体ウェハ１は略垂直にエッチングされる。これにより、溝１１を形成することができる。溝１１の形状は、例えば触媒層２のサイズやエッチング時間等を調整することにより制御される。

【0027】

触媒層除去工程では、図８に示すように、表面１０ａから触媒層２を除去する。触媒層２は、例えば半導体ウェハ１を第２の薬液に含侵させることにより除去される。第２の薬液としては、例えば塩酸と硝酸との混合液（王水）を用いることができる。

【0028】

以上のように、ＭＡＣＥを用いて半導体ウェハ１を製造することにより、長さＬ、深さＤ、アスペクト比が大きい溝１１を形成する場合であっても容易に形成することができる。

【0029】

（半導体ウェハの他の製造方法例）
図９は、半導体ウェハ１の他の製造方法例を説明するための図である。本例では、半導体ウェハ１の（１１０）面に沿って表面１０ａを形成するとともに、表面１０ａの上にマスク層３を形成し、半導体ウェハ１の（１１１）面に沿って半導体ウェハ１をエッチングすることにより溝１１を形成する。

【0030】

シリコン等の半導体ウェハ１の（１１１）面は（１１０）面よりも安定である。よって、例えばアルカリ性の薬液を用いたアルカリエッチングにより（１１１）面に沿って半導体ウェハ１を略垂直にエッチングすることができ、長さＬ、深さＤ、アスペクト比が大きい溝１１を形成する場合であっても溝１１を容易に形成することができる。

【0031】

（半導体ウェハの他の構造例）
図１０ないし図１４は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。

【0032】

図１０に示す半導体ウェハ１の表面１０ａは、溝１１の底部に形成された突起１３をさらに有する。突起１３は、溝１１に設けられ、例えば溝１１の底面からＺ軸方向に延在する。突起１３は、例えば針状である。突起１３は、例えば触媒層２にＺ軸方向に沿って貫通孔を形成した後に半導体ウェハ１をエッチングすることにより形成される。触媒層２に貫通孔を形成することにより、表面１０ａと触媒層２との接触部のうち開口に面する領域をよりエッチングしやすくすることができる。一方、表面１０ａと開口に面していない領域はエッチングされにくいため残存して針状の突起１３を形成する。突起１３を形成することにより表面１０ａの表面積をさらに大きくすることができる。

【0033】

図１１に示す半導体ウェハ１の表面１０ａは、多孔質領域１４をさらに有する。多孔質領域１４は、例えば半導体ウェハ１において隣接する溝１１の間の領域が第１の薬液または第２の薬液によりエッチングされることにより形成される。多孔質領域１４を形成することにより表面１０ａの表面積をさらに大きくすることができる。

【0034】

図１２に示すように多孔質領域１４の空孔１４ａが充填材４ａを多孔質領域１４の空孔に充填することにより塞がれていてもよい。また、図１３に示すように多孔質領域１４を含む表面１０ａ全体に保護膜４ｂを形成してもよい。これにより半導体ウェハ１を繰り返し使用することにより多孔質領域１４がさらにエッチングされることを抑制することができる。充填材４ａおよび保護膜４ｂとしては、例えば炭素、シリコン、窒化シリコン、酸化シリコン等耐熱性、化学耐性のある材料が好ましく、炭化ケイ素、炭窒化ケイ素がより好ましい。

【0035】

多孔質領域１４の空孔１４ａは、水素雰囲気下でのアニールにより多孔質領域１４を溶解することにより塞がれてもよい。溶解後の表面１０ａは、図１４に示すように、曲面を有する。多孔質領域１４を溶解することにより多孔質領域１４がエッチングされることを抑制することができる。

【0036】

（半導体装置の構造例）
図１５は、半導体ウェハ１を用いた半導体装置の構造例を示す断面模式図である。図１５に示す半導体装置は、半導体ウェハ１に設けられた膜５を具備する。膜５は、例えばＣＶＤ装置等の成膜装置を用いて表面１０ａの上に形成される。膜５は、例えば成膜評価するための下地膜、例えばエッチングするためのエッチング対象膜として機能する。膜５の厚さは、用途に応じて設定される。なお、膜５は積層膜であってもよく、図１３に示す保護膜４ｂ上に形成してもよい。

【0037】

（半導体ウェハの使用方法例）
実施形態の半導体ウェハの使用方法例として、半導体装置の製造工程において上記半導体ウェハ１をダミーウェハとして使用する例について図１６ないし図１９を用いて説明する。

【0038】

図１６は半導体製造装置の構成例を示す模式図である。図１６は、ＬＰ－ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置の構成例を示す。図１６に示す半導体製造装置２０は、処理室２１と、処理室２１内に原料ガス２２を供給するための配管２３と、を具備する。半導体製造装置２０は、さらに図示していない真空ポンプ、加熱器、排気系、電源、制御回路等を具備する。

【0039】

ダミーウェハとしての半導体ウェハ１を、半導体デバイスが形成された、または形成途中の半導体ウェハであるデバイスウェハ９とともに同一の処理室２１内に搬入し、半導体ウェハ１とデバイスウェハ９とを同時に処理する場合がある。この場合の半導体装置の製造方法例は、デバイスウェハ９を処理室２１内に載置するステップと、実施形態の半導体ウェハ１を処理室２１内に載置するステップと、処理室２１内で、デバイスウェハ９と半導体ウェハ１とを同時に処理するステップと、を具備する。なお、デバイスウェハ９と半導体ウェハ１は、同じステップまたは異なるステップで処理室２１内に載置する。

【0040】

図１６では、複数のデバイスウェハ９を処理室２１内で処理する際に、少なくとも１つの半導体ウェハ１を複数のデバイスウェハ９とともに処理室２１内に載置し、同時に成膜処理を行う例を示す。半導体ウェハ１は少なくとも１枚以上載置すればよいが、図１６に示すように複数枚載置することが好ましい。また、図１６に示すように、半導体ウェハ１は少なくとも処理室２１内の上部または下部領域に配置することが好ましい。

【0041】

ここで、デバイスウェハ９の構造例について説明する。デバイスウェハ９に形成される半導体デバイスは、例えば、３次元ＮＡＮＤ型フラッシュメモリである。以下、３次元ＮＡＮＤ型フラッシュメモリの製造における成膜工程について説明する。

【0042】

図１７は、半導体デバイスの構造例を示す模式図である。図１７に示す半導体デバイスは、コア絶縁膜９１と、半導体チャネル層９２と、トンネル絶縁膜９３１、電荷蓄積層９３２およびブロック絶縁膜９３３を含むメモリ膜９３と、電極材層９４と、メタル層９５と、絶縁層９６と、を具備する。電極材層９４はゲート電極（ワード線）として機能する。コア絶縁膜９１、半導体チャネル層９２、メモリ膜９３は、メモリホールＨ内に形成されており、メモリセルを構成する。ブロック絶縁膜９３３は例えば、ＳｉＯ_２膜（シリコン酸化膜）である。電荷蓄積層９３２は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜９３１は例えば、ＳｉＯ_２膜とＳｉＯＮ膜（シリコン酸窒化膜）とを含む積層膜である。半導体チャネル層９２は例えば、ポリシリコン層である。コア絶縁膜９１は例えば、ＳｉＯ_２膜である。電極材層９４、メタル層９５、および絶縁層９６はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ_２Ｏ_３膜（アルミニウム酸化膜）である。この場合、メタル層９５は、上述の電極層内のバリアメタル層として機能し、絶縁層９６は、上述のブロック絶縁膜９３３と共にブロック絶縁膜として機能する。

【0043】

次に、図１７に示す半導体デバイスの製造方法例について図１８および図１９を用いて説明する。図１８では、シリコンウェハ等の半導体ウェハ９０上に複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層膜が形成されており、これらの犠牲層９７および絶縁層９８内に溝であるメモリホールＨが設けられている。犠牲層９７は、後に電極材層が形成される領域である。メモリホールＨは後にメモリ膜９３が形成される領域である。

【0044】

半導体ウェハ１は、例えば半導体デバイスの製造におけるメモリ膜９３、半導体チャネル層９２、コア絶縁膜９１の形成、または電極材層９４、メタル層９５、絶縁層９６の形成、およびメモリホールＨの側面を構成する犠牲層９７、絶縁層９８を含むそれらの薄膜の改質処理、エッチング処理に用いられる。

【0045】

メモリ膜９３の形成は、図１８に示す複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層体にメモリホールＨが形成された状態のデバイスウェハ９を処理室２１内に搬入し、メモリホールＨ内にブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜９３１をこの順に成膜することで形成される。

【0046】

メタル層９５および絶縁層９６の形成は、メモリ膜９３が形成された後、複数の犠牲層を除去し複数の絶縁層９８間に空洞Ｃを有するデバイスウェハ９を処理室２１内に搬入し、図１９に示すように、空洞Ｃ内に絶縁層９６およびメタル層９５をこの順に成膜することで形成される。（これをリプレイス工程という。）

【0047】

改質処理は、例えば図１８および図１９の犠牲層９７および絶縁層９８、ブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２の形成工程において、それぞれの層または膜の形成後または形成途中に酸素を含むガスによる処理を行うことによる酸化、アンモニアなどの窒素含有ガスを用いた気相処理による窒化、熱処理を行うことによる結晶化することを含む。また、層または膜の形成後にホウ素やリンや金属などの所望の不純物を含む犠牲層を形成し、熱処理を行うことによって対象となる層または膜に不純物を拡散させ、その後犠牲層をエッチングして除去する処理を含む。また、電極材層９４、メタル層９５、絶縁層９６に対しても同様である。

【0048】

エッチング処理は、例えば図１８の犠牲層９７および絶縁層９８、図１９に形成したブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２のそれぞれに対し、層または膜の形成後にフッ素、塩素、臭素などのハロゲンなどを含むエッチングガスによって層または膜を薄くする処理を含む。また、電極材層９４、メタル層９５、絶縁層９６に対しても同様である。

【0049】

いずれの例においても、複数のデバイスウェハ９とともに少なくとも１つの半導体ウェハ１を処理室２１内に搬入し、同様の処理を行う。これにより、処理室２１内の特定の位置で所望の処理結果が得られない場合に、ダミーウェハとして半導体ウェハ１を用いることができる。なお、複数の処理を行ってよい。

【0050】

半導体ウェハ１は、前述のとおり、表面積が大きくなるように複数の溝１１が形成されている。そのため、デバイスウェハ９と同程度の表面積を有するダミーウェハとなる。したがって、例えば表面積差に起因する処理室２１内での成膜ばらつきをより低減することが可能であり、デバイスウェハ９間またはデバイスウェハ９面内における膜厚、膜の組成、膜密度等の均一性をより向上することができる。すなわち、より信頼性を向上させた半導体デバイスの製造が可能となる。

【0051】

なお、本使用方法例において、ＬＰ－ＣＶＤ装置を例に説明したが、その他の半導体製造装置においても半導体ウェハ１を適用できる。また、半導体デバイスは３次元ＮＡＮＤ型フラッシュメモリに限定されず、その他の半導体デバイスを適用することもできる。

【0052】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】