知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-07
(45)【発行日】2024-10-16
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20241008BHJP
G06F 9/34 20180101ALI20241008BHJP
G06F 13/16 20060101ALI20241008BHJP
G11C 8/16 20060101ALI20241008BHJP
H10B 10/00 20230101ALI20241008BHJP
H10B 12/00 20230101ALI20241008BHJP
H10B 41/40 20230101ALI20241008BHJP
【ＦＩ】
G06F12/00 560F
G06F9/34 350A
G06F13/16 520A
G11C8/16
H10B10/00
H10B12/00 801
H10B41/40
【請求項の数】
3
(21)【出願番号】P 2020142131
(22)【出願日】2020-08-03
(65)【公開番号】P2022028579
(43)【公開日】2022-02-16
【審査請求日】2022-07-14
【早期審査対象出願】
(73)【特許権者】
【識別番号】520324019
【氏名又は名称】横山 勝憲
(72)【発明者】
【氏名】横山 勝憲
【審査官】北村 学
(56)【参考文献】
【文献】特開平０５－２３３５１９（ＪＰ，Ａ）
【文献】特開平０５－２４３５２２（ＪＰ，Ａ）
【文献】特開平０５－２６５４２１（ＪＰ，Ａ）
【文献】特開平０６－２１５１６０（ＪＰ，Ａ）
【文献】特開２０００－２１５６５９（ＪＰ，Ａ）
【文献】特開２０００－２２２８７６（ＪＰ，Ａ）
【文献】特表２００５－５１８６００（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
ＩＰＣ Ｇ０６Ｆ １２／００ － １２／０６
Ｇ０６Ｆ ９／３０ － ９／３５５
Ｇ０６Ｆ １３／１６ － １３／１８
Ｇ１１Ｃ ７／００ － ８／２０
Ｈ１０Ｂ １０／００ － ５３／５０
(57)【特許請求の範囲】
【請求項2】
前記メモリバスは、ＣｈｎＳｅｌ部と、ＣｈｎＣｒｓ部と、ＣｈｎＪｕｎ部とで、Ｂｕｓ回路を構成するものであって、前記Ｂｕｓ回路の前記メモリバスは、アドレス信号とデータ信号とメモリ制御信号から成る、少なくとも内郭バスと外郭バスで構成し、前記内郭バスの本数を指すチャンネル数が、少なくとも１チャンネル以上から成り、前記ＣｈｎＳｅｌ部は、前記内郭バスと前記セグメントの前記ＣｏｄＤｅｃ回路、ＡｄｒＭｄｆ回路との間で信号の伝送を導通、又は不通にし、前記ＣｈｎＣｒｓ部は、前記内郭バスのチャンネルの相互間の信号の伝送を導通、又は不通にし、前記ＣｈｎＪｕｎ部は、隣接する前記セグメントの前記内郭バスのチャンネルとの間で、信号の伝送を導通、又は不通にし、前記ＣｈｎＳｅｌ部、ＣｈｎＣｒｓ部、ＣｈｎＪｕｎ部の伝送の導通、又は不通は、前記第１メモリ部のマルチポートのセルの値に依り、動的に切替えられる様、機能する事を特長とする請求項１記載の半導体記憶装置。【請求項3】
請求項１記載の半導体記憶装置が実行する制御方法であって、前記マルチポートのセル配列に命令語を書込む命令取得と、取得した命令語の命令コード部を前記ＩｎｓＤｅｃ部に解読させて、前記ＩＦ部で命令のオペランド部を前記第１メモリ部のマルチポートのセル配列に転写させ、アドレスオペランド、データオペランドの編成を前記マルチポートのセル配列に行うオペランド取得をさせ、前記ＡｄｒＭｄｆ回路とでアドレス生成を行い、前記命令語の中で、命令の実行を指示するビットの値に依り、前記第１メモリ部のマルチアクセスのセル配列の値を、前記ＩＦ部と前記メモリバスとの間の前記ＡｄｒＭｄｆ回路でアドレス生成を行って前記アドレスオペランドの値をアドレス信号として、又前記中継切替部で前記データオペランドの値をデータ信号として、及び命令語の中のリードライトを指示するビットの値をリードライト信号として前記メモリバスに伝送して命令語を実行し、前記命令取得、解読、アドレス生成、オペランド取得、及び実行のサイクルをメモリサイクルで行う事を特長とする制御方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データを記憶するメモリ機能と共に、データをリードライトするメモリサイクルにより、ＣＰＵサイクルの命令取得、命令解読、アドレス計算、オペランド取得、実行の５段階の機能をメモリ側に備える記憶装置に関する
【背景技術】
【0002】
従来、ＰＣやスマートフォンなどデジタル機器の部品実装では、ＣＰＵ側に命令取得と、命令解読と、アドレス計算と、オペランド取得と、実行の５段階の機能を集中し、メモリ側は、記憶機能に特化した機能分割の技術が一般的であった。又、ＣＰＵ等の中核部分を基板に固定し、記憶装置は拡張メモリとしてユーザーオプションで増設する方式が一般的な分割の技術であった。
【発明の概要】
【発明が解決しようとする課題】
【0003】
ＰＣやスマホなどデジタル機器は性能毎にモデルがラインアップ化されており、ユーザー
が途中から機器の性能を改善する手段には、従来、ユーザーオプションで外付けする拡張メモリを増設する手段やＨＤＤ部をＳＳＤに置換えて改良する手段が一般的であった。しかし、従来の手段では、機器のスループットを当座は改善できても、近年の新規アプリの急増や、ユーザーファイルの増加に依り、実装されているＣＰＵでは性能不足になり、モデルチェンジが短期化していた。その結果、機器の提供側は、開発を繰り返す経済負担と、購入側は、機器本体ごと新モデルに買換える経済負担と、旧モデルがスクラップ化する資源損失の問題を生じていた。この為、記憶装置の増設や置換えの手段でも機器性能の持続的な向上の実現が課題であった。
が途中から機器の性能を改善する手段には、従来、ユーザーオプションで外付けする拡張メモリを増設する手段やＨＤＤ部をＳＳＤに置換えて改良する手段が一般的であった。しかし、従来の手段では、機器のスループットを当座は改善できても、近年の新規アプリの急増や、ユーザーファイルの増加に依り、実装されているＣＰＵでは性能不足になり、モデルチェンジが短期化していた。その結果、機器の提供側は、開発を繰り返す経済負担と、購入側は、機器本体ごと新モデルに買換える経済負担と、旧モデルがスクラップ化する資源損失の問題を生じていた。この為、記憶装置の増設や置換えの手段でも機器性能の持続的な向上の実現が課題であった。
【0004】
更に、従来の増設メモリは、記憶容量や記憶速度でシステムの性能に寄与しても、ＣＰＵの機能である命令コードの取得、命令解読、実行アドレス生成、オペランド取得、及び実行のＣＰＵサイクルの５段階はＣＰＵ側に集約されていた。この結果、近年の新規アプリの急増などでも、ＣＰＵ側にタスク処理の負荷が偏在しＣＰＵの性能不足が表面化する問題を生じていた。この為、記憶装置を含み、ＣＰＵサイクルの５段階を分担し、ＣＰＵ側の負荷を低減する課題があった。
【0005】
更に、従来のメモリ増設では、初期にはユーザーファイルが少なく、又、使用中に空き領域が断片化しメモリ資源が遊休の空き領域となる問題を生じていた。この為、記憶装置でメモリ資源の空き領域を当座の機器性能の向上に活かす活用手段が課題であった。
【0006】
更に、デジタル機器への新規アプリの急増などで、高速メモリとＣＰＵ等の間のシステムバスで伝送する信号のトラヒック量も増加し、信号がシステムバス上で輻輳し、システムの処理能力か目論見に達しない問題を生じていた。この為、システムバス上のトラヒック量を抑制するメモリとＣＰＵ間の機能分担が課題であった。
【0007】
本発明は上記の課題に鑑みてなされたもので、その目的は、一般的にユーザーオプションで許容されている、増設の手法を用い、機器性能の持続的な向上が計れ、アプリの増加や外来負荷の増減にシステムの性能が柔軟で動的に追随する記憶装置の手段を得て、その結果、機器のライフサイクルの長寿命化と、機器の提供者側と購入者側の経済負担と、資源負担の軽減を目指している。
【0008】
【課題を解決するための手段】
【0009】
メモリ部は少なくとも、第１メモリ部と第２メモリ部を有し、第１メモリ部は、マルチポートのセルを有し、
【0010】
第１メモリ部は、アドレス信号をデコードしたワード線でセルを選択し、ビット線からリードライトする第１のアクセス経路でデータバスに接続し、更に、データ信号をデコードした選択線でもセルを選択し、リードライトするマルチポートのセルに固有の少なくとも１つの第２のアクセス経路を有し、
【0011】
Ｍｏｄ選択部は、第１メモリ部のマルチポートのセルの値とで、記憶装置の動作モードを選択しモード信号を送出する回路を有し、
【0012】
アドレス信号の経路に、ルート切替部、論理アドレス形成部、連結部を含むＡｄｒＭｄｆ回路を有し、ルート切替部は、メモリバスと、第１メモリ部の第２アクセス経路と、第２メモリ部のアドレスデコーダとの間で中継して、動作モードの指定に依り、アドレス信号の伝送ルート、方向を切替える回路を有し、
【0013】
論理アドレス形成部は、第１メモリ部の第２アクセス経路のデータ信号でアドレス信号を修飾混成した論理アドレス信号を伝送する回路を有し、
【0014】
連結部は、アドレスバスのビット巾を区切り、信号源の区切り毎にアドレス信号のビットを連結する回路を有し、
【0015】
データ信号の経路に、中継切替部とＩｎｓＤｅｃ部を有し、中継切替部は、少なくとも、メモリバスと、第１メモリ部の第２アクセス経路と、第２メモリ部のデータポートとの間で中継し、モード信号に依り、データ信号の伝送ルートを切替える回路を有し、
【0016】
ＩｎｓＤｅｃ部は、モード信号に依り、第１メモリのマルチポートのセルに固有の伝送路の出力を命令コードとして解読し、解読信号を送出する回路を有し、
【0017】
第１メモリ部の第２のアクセス経路との伝送路には、ＩＦ部を有し、ＩＦ部は第１メモリ部のビット間、及びワード間でデータを移動する回路を有し、少なくとも、中継切替部と、ＩｎｓＤｅｃ回路に接続し、
【0018】
Ｂｕｓ回路は、メモリバスとの間で第１メモリ部と、中継切替部と、ＡｄｒＭｄｆ回路との信号を導通、不通にして中継し、
【0019】
第１メモリ部と、第２メモリ部と、Ｍｏｄ選択部と、アドレス信号に係るＡｄｒＭｄｆ回路とデータ信号に係る中継切替部と、ＩｎｓＤｅｃ部と、ＩＦ部と、Ｂｕｓ回路を含む１組のセグメントを形成し、少なくとも１つ以上のセグメントをＢｕｓ回路で接続して構成する手段を有する事に依り、セグメント部でＣＰＵサイクルの、命令コードの取得、命令解読、実行アドレス生成、オペランド取得、及び実行の５段階に類する手段を備える。
【0020】
【図面の簡単な説明】
【0021】
【図1】セグメントのブロック構成例である。
【図2】Ｍｅｍ１配列が１６ビット幅のワード構成例である。
【図3】メモリ・サイクルのタイミング・チャート例である。
【図4】第１メモリ部のマルチポートのセルと、ＩＦ部の回路例である。
【図5】アドレス信号に係る論理アドレス形成部と、連結部と、ルート切替部の回路例である。
【図6】データ信号に係るＭｏｄ選択部と、ＩｎｓＤｅｃ部と、中継切替部の回路例である。
【図7】動作モードが、ＰｒｇＭｏｄ、ＡｚＡＭｏｄ、ＰｚＡＭｏｄ、及びＤａｔＭｏｄの時の同期制御部の制御フロー例である。
【図8】メモリバスに係るＣｈｎＳｅｌ部、ＣｈｎＪｕｎ部、ＣｈｎＣｒｓ部の回路例である。
【図9】第１メモリ部Ｒ０と第２メモリ部Ｍ０の物理アドレスと論理アドレスの配置例とバスネットのトポロジー例である。
【発明を実施するための形態】
【0022】
第１の実施形態例の図１は、本案の記憶装置の構成単位となるセグメントの構成例のブロック図である。
【0023】
Ｓｅｇ Ｓ０は、第１メモリ部 Ｒ０、ＩＦ部Ｒ８、第２メモリ部 Ｍ０、ＣｏｄＤｅｃ回路 Ｄ０、ＡｄｒＭｄｆ回路 Ａ０、同期制御部 Ｆ０、バス回路 Ｂ０、プログラムカウンタのＰＣ Ｐ０に依るブロック構成例であり、本案の記憶装置は少なくとも１つ以上のＳｅｇ Ｓ０をＢｕｓ回路Ｂ０でメモリバスＱ０に接続して構築する。
【0024】
第１メモリ部 Ｒ０は、バス回路 Ｂ０にＱＲデータバスＱ４と、ＱＲアドレスバスＱ５と、ＱＲＳｉｇバスＱ６で接続し、ワード線Ｒ４と、ビット線Ｒ５でアクセスする第１のアクセス経路を有すると共に、ＣｏｄＤｅｃ回路 Ｄ０に選択信号バスＤ５と、ＤＲバスＤ６で接続し、ＡｄｒＭｄｆ回路 Ａ０と、バス回路 Ｂ０と、ＣｏｄＤｅｃ回路 Ｄ０と、同期制御部Ｆ０にＲＤバスＤ７で接続し、センスアンプ部Ｒ７とＩＦ部Ｒ８を通じて選択信号バスＤ５と、所属線Ｒ６でアクセスする第２のアクセス経路を有している。
【0025】
ＡｄｒＭｄｆ回路 Ａ０はバス回路 Ｂ０にＢＡバスＬ５で接続し、第１メモリ部Ｒ０とＩＦ部Ｒ８のＲＤバスＤ７で接続し、第２メモリ部Ｍ０のアドレスデコーダＭｅｍ２ＡｄｒＤｅｃ Ｍ１とＡＭアドレスバス Ａ２で接続して、各々の間でアドレス信号の中継に位置している。又、ＰＣ Ｐ０とＣｏｄＤｅｃ回路Ｄ０と同期制御部Ｆ０にＤＦＡＰバスＡ１で接続している
【0026】
ＣｏｄＤｅｃ回路Ｄ０は、Ｍｏｄ選択部 Ｄ１と、中継切替部Ｄ３と、ＩｎｓＤｅｃ部Ｄ２を含んで構成し、第１メモリ部Ｒ０に選択信号バスＤ５と、ＤＲバスＤ６と、ＲＤバスＤ７で接続し、第２メモリ部 Ｍ０にＤＭデータバスＤ４で接続し、ＡｄｒＭｄｆ回路 Ａ０と、同期制御部Ｆ０と、ＰＣ Ｐ０にＤＦＡＰバスＡ１で接続し、メモリバスＬ０にＢＤバスＬ２で接続している。
【0027】
Ｍｏｄ選択部 Ｄ１は、ＣｏｄＤｅｃ回路Ｄ０の中で、第１メモリ部 Ｒ０にＲＤバスＤ７で接続し、ＡｄｒＭｄｆ回路 Ａ０と、同期制御部Ｆ０と、ＰＣ Ｐ０にＤＦＡＰバスＡ１で接続している。
【0028】
中継切替部Ｄ３は， ＣｏｄＤｅｃ回路Ｄ０の中で、バス回路 Ｂ０にＢＤバスＬ２で接続し、第１メモリ部Ｒ０にＩＦ部Ｒ８を介してＤＲバスＤ６と、ＲＤバスＤ７で接続し、第２メモリ部Ｍ０のＤａｔＰｏｒｔ Ｍ２にＤＭデータバスＤ４で接続して、各々の間でデータ信号の中継に位置している。
【0029】
ＩｎｓＤｅｃ部Ｄ２は、ＣｏｄＤｅｃ回路Ｄ０の中で、第１メモリ部 Ｒ０に選択信号バスＤ５と、ＲＤバスＤ７で接続し、同期制御部Ｆ０にＤＦＡＰバスＡ１で接続している。
【0030】
Ｂｕｓ回路Ｂ０は、第１メモリ部 Ｒ０にＲＤバスＤ７と外郭バスＱ１で接続し、中継切替部Ｄ３にＢＤバスＬ２で接続し、ＡｄｒＭｄｆ回路 Ａ０にＢＡバスＬ５で接続し、同期制御部Ｆ０にＢＦバスＬ３で接続し、隣接のセグメントのＳｅｇ Ｓ０にメモリバスＱ０で接続している。
【0031】
第２メモリ部 Ｍ０は、ＡｄｒＭｄｆ回路Ａ０にアドレス信号のＡＭアドレスバスＡ２で接続し、中継切替部Ｄ３にＤＭデータバスＤ４で接続し、同期制御部 Ｆ０にＣＳ，ＲＷ系信号のＦＭＳｉｇバス Ｆ２で接続しており、一般的なメモリインターフェースのアクセス経路を有している。
【0032】
同期制御部 Ｆ０は、Ｂｕｓ回路Ｂ０にＢＦバスＬ３で接続し、第２メモリ部Ｍ０にＦＭＳｉｇバスＦ２で接続し、ＣｏｄＤｅｃ回路Ｄ０と、ＡｄｒＭｄｆ回路 Ａ０と、ＰＣ Ｐ０にＤＦＡＰバスＡ１で接続している。
【0033】
プログラムカウンタのＰＣ Ｐ０は、ＡｄｒＭｄｆ回路Ａ０と、同期制御部Ｆ０にＤＦＡＰバスＡ１で接続している。
【0034】
次に、上記第１の実施形態例の接続に依る手段を説明する。従来は、メモリバスＱ０とメモリ部とのアドレス信号の関係は、メモリバスＱ０からメモリ部にアドレス信号を伝送する一方通行の関係で有った。しかし、本案の実施形態では、メモリバスＱ０と、第１メモリ部Ｒ０と、第２メモリ部Ｍ０との間に、動作モードに依り、アドレス信号を双方向に中継するＡｄｒＭｄｆ回路Ａ０を配置し、第１メモリ部Ｒ０のオペランドデータ、又はＰＣ Ｐ０のカウント値からメモリバスＱ０側にアドレス信号として送出する経路を有している。
【0035】
即ち、ＣＰＵサイクルの５段階の実行アドレス生成の段階に類するアドレス計算の段階の経路の手段を有している。
【0036】
又、従来、データ信号の関係は、メモリバスＱ０とメモリとの間で送受する関係であった。しかし、本案の実施形態では、第２メモリ部Ｍ０と第１メモリ部Ｒ０との間に、動作モードに依り、データ信号を双方向に中継する、中継切替部Ｄ３を配置し、第２メモリ部Ｍ０の出力データ信号をメモリバスＱ０を介さず第１メモリ部Ｒ０に送出する接続回路も有している。
【0037】
従って、ＣＰＵサイクルの５段階の命令取得の段階に類する経路を有している。
【0038】
又、第１メモリ部の出力データ信号は、セグメント内の動作モードを決定するＭｏｄ選択部Ｄ１とのＲＤバスＤ７の接続を有し、決定した動作モードをＣｏｄＤｅｃ回路Ｄ０内でＩｎｓＤｅｃ回路Ｄ２と中継切替部に接続し、ＡｄｒＭｄｆ回路Ａ０と、同期制御部Ｆ０と、ＰＣ＿Ｐ０に伝送するＤＦＡＰバスＡ１の接続を有している。
【0039】
更に、第２メモリ部Ｍ０の出力データ信号を動作モードに依り、命令コードを解読するＩｎｓＤｅｃ回路Ｄ２に伝送するＲＤバスＤ７の接続を有している。
【0040】
従って、ＣＰＵサイクルの５段階の命令解読の取得に類する経路を有している。
【0041】
ＩｎｓＤｅｃ回路Ｄ２での解読結果は、Ｍｅｍ１配列Ｒ３のワードを選択する選択信号バスＤ５の接続を有し、
【0042】
選択したワードで第２のアクセス経路の入出力信号のビット間、及び第１メモリ部のワード間でデータを移動してオペランドを生成するＩＦ部Ｒ８にＤＲバスＤ６で接続を有している。
【0043】
従って、ＣＰＵサイクルの５段階のオペランド取得の段階に類する経路を有している。
【0044】
生成したオペランドを命令コードの解読結果に依り、アドレス信号、データ信号としてＩＦ部Ｒ８からＢｕｓ回路Ｂ０と、メモリバスと、ＡｄｒＭｄｆ回路Ａ０と、ＰＣ Ｐ０に伝送するＲＤバスＤ７の接続を有している。
【0045】
即ち、第１の実施形態例は、一般的なメモリアクセスの手段に加えて、動作モードに依り、ＣＰＵサイクルの５段階の流れに沿った流れをＳｅｇ Ｓ０内の接続関係に収めた形態を有し、Ｂｕｓ回路Ｂ０を介して、メモリバスＱ０に接続して構成する請求項の実施形態例である。
【0046】
以降、接続関係に在る、Ｍｅｍ１配列Ｒ３と、ＡｄｒＭｄｆ回路Ｆ０と、ＩＦ部Ｒ８と、ＣｏｄＤｅｃ回路Ｄ０、Ｂｕｓ回路Ｂ０に付いて説明する。
【0047】
第２の実施例の図２は、Ｍｅｍ１配列Ｒ３のワードの構成例である。１ワードを１６ビット幅とした例である。
【0048】
以降の説明では、図２の行欄の行１～１２のワード名欄に示すワード名を用いる。
【0049】
ワード名の引用で、ビットを指す場合は、ワード名、又はビット列名の後に“－”を付し、ビットの位置を示し。上位バイト、下位バイトを指す場合は、各々－Ｅ、－Ｐ、－Ｂ、－Ａと示し、１ワードを指す場合は、－ＥＰ、－ＢＡと表し、２ワードを指す場合は、－ＥＰＢＡと示して説明する。各ワードの意味は、引用する際に適宜、説明する。
【0050】
同様に、バス名、及び信号名に関しても、部分的、又は全体を指す場合は、バス名、信号名に“－”で繋いで表現する。即ち、図２のｒＡｄｒの信号で最下位の８ビットを指す場合はｒＡｄｒ－Ａと表現し、３２ビットオ分を指す場合は、ｒＡｄｒーＥＰＢＡと表現する。又、Ｍｅｍ１配列Ｒ３のワードに係る有体物の信号線で有る事を示す場合は、ワード名の末尾に“ｓ”付して表現する。
【0051】
ｒＭｏｄのビットｒＭｏｄ－ｂ１５～ｂ１４はビット列名をｂＭｏｄと称し、本案記憶装置の動作モードを２ビット指定し、ビットｂＩｎｔＲｅｑはシステムへの割込み要求の状態を保持する例である。
【0052】
行５のｒＢｕｆは、動作モードに依存して、命令コードをプリフェッチするワードである。
【0053】
行６のｒＦｃｈは、動作モードに依存して、ｒＢｕｆから命令コードをフェッチするワードであり、ｒＦｃｈ－ｂ１５はＥｘｃビットで、Ｍｅｍ１配列Ｒ３の第２のアクセス経路からＲＤバスＤ７へデータの送出を指示するビットである。ｒＦｃｈ－ｂ８はＬＨビットで、下位８ビットのオペランド部ｒＦｃｈ－ｂ７～ｂ０を伝送先を指定するビットの例である。
【0054】
第３の実施例の図３は、本案の記憶装置の動作を説明する為に、一般的なＳＲＡＭと類似したタイミングチャートを例示している。３本のクロックＴａ，Ｔｂ，Ｔｃからから生成する同期信号のＴＡｄｒ、ＴＣＳ、ＴＯＥ、ＴＲＷ、ＴＤＩＯ、Ｔ１～Ｔ８の例である。制御周期信号名に付した括弧内の信号名は、従来の一般的なＳＲＡＭメモリの入出力信号名のタイミングチャートと類似している事を表したものである。
【0055】
以下の同期信号の説明では、信号の名称と時間域と位置付けの説明に留め、その作用と機能に関しては、各回路の動作説明の中で、説明する。
【0056】
【0057】
相Ｔ１は、ｒＦｃｈがｒＢｕｆの値をフェッチし出力開始するタイミングの例。
【0058】
ＴＡｄｒは、Ｔ１からＴ８の期間に、アドレス信号をアドレスバスとの間で送受するタイミング例。
【0059】
ＴＣＳは、Ｔ２からＴ７の期間に、ＣＳ信号をＳｉｇバスから受信するタイミング例。
【0060】
ＴＯＥは、Ｔ３からＴ６の期間に、ＯＥ信号をＳｉｇバスとの間で送受するタイミング例。
【0061】
ＴＲＷは、Ｔ４からＴ５の期間に、ＲＷ信号をＳｉｇバスとの間で送受するタイミング例。
【0062】
ＴＤＩＯは、Ｔ５からＴ６の期間に、データ信号をデータバスとの間で送受するタイミング例。
【0063】
相Ｔ５はｒＢｕｆがＤＲバスＤ６の信号をプリフェッチするタイミング例。
【0064】
相Ｔ８の立下りエッジは、ＰＣ＋１カウントアップのタイミングの例。
【0065】
第４の実施形態例の図４は、本案のＭｅｍ１配列Ｒ３にマルチポートのセルを含む例、及びマルチポートのセルがフラッシュメモリセルＣ１、又はＤＲＡＭセルＣ２、又はＳＲＡＭセルＣ３である場合の接続形態例、及びセンスアンプ部Ｒ７と、ＩＦ部Ｒ８の接続例である。
【0066】
マルチポートのセルはワード線とビット線でリードライトする第１のアクセス経路の他に、セルに固有の第２のアクセス経路として、フラッシュメモリのセルＣ１では、ゲートＣ２１のフローティングゲートＣ１１からセルＣ１に固有の所属線Ｒ６ａを設けた実施例である。
【0067】
又、ＤＲＡＭのセルＣ２では、Ｍｅｍ１ＡｄＲＤｅｃ Ｒ１由来のワード線Ｒ４ｂで導通するゲートＣ２２のビット線Ｒ５ｂとは別に、ＣｏｄＤｅｃ回路Ｄ０に由来の選択線Ｄ５ａで導通するゲートＣ２３でセルＣ２に固有の所属線Ｒ６ｂを設けた実施例である。
【0068】
又、ＳＲＡＭのセルＣ３では、ドライバートランジスタＣ２６のゲート側で信号値を記憶するノードＣ１３に所属線Ｒ６ｃを設けた例である。
【0069】
ＩＦ部Ｒ８の接続関係の表現法は、バスを構成する線は、その内の１本を描いて、接続と論理を表現している。従って、アドレス信号やデータ信号などバス内で異なる次数の線も同様の接続経路と論理である。
【0070】
フラッシュメモリなどフローティングゲートで記憶するセルＣ１はフローティングゲートＣ１１からセルに固有の所属線Ｒ６ａでセンサーアンプ部Ｒ７に接続している。
【0071】
ＤＲＡＭメモリなど容量部で記憶するセルＣ２は選択線Ｄ５ａのゲートＣ２３からセルに固有の所属線Ｒ６ｂでセンスアンプ部Ｒ７に接続している。
【0072】
ＳＲＡＭメモリなどフリップフロップ部で記憶するセルＣ３はドライバートランジスタＣ２６のゲート側で信号値を記憶するノードＣ１３からセルに固有の所属線Ｒ６ｃでセンサーアンプ部Ｒ７に接続している。
【0073】
以上、説明した通り、本案のセルでは、マルチポート部のセルに固有の第２のアクセス線路の所属線Ｒ６の本数を最小限に抑え、書込み、消去、記憶値の読出しをセンスアンプ部 Ｒ７側でビット毎に行う線路の手段を有している。即ち、第２のアクセス経路の為のトランスファーゲート数を削減でき、従って、メモリマットの高密度化に有益である。
【0074】
更に、フラッシュメモリの類では、一般に、記憶値の消去がブロック単位、又は書込み、読出しがページ単位に制約されているが、本案ではセル単位で消去、書込み、読出できる手段を有している。従って、課題であったユーザーファイルの保持に対して、フラッシュメモリの活用に有益である。
【0075】
次にＩＦ部Ｒ８の接続関係と有する手段を説明する。ＩＦ部Ｒ８は、入力の選択信号バスＤ５と、ＤＲバスＤ６でＣｏｄＤｅｃ回路Ｄ０に接続し、ＳＩバスＲ９でセンスアンプ部Ｒ７を介して、Ｍｅｍ１配列Ｒ３に接続し、ＲＤバスＤ７でＢｕｓ回路Ｂ０と、ＣｏｄＤｅｃ回路Ｄ０と、ＡｄｒＭｄｆ回路Ａ０に接続している。
【0076】
Ｄ７－Ｍｏｄ線の出力方向は、ＲＤバスＤ７に接続している。一方、入力方向はセンスアンプ部Ｒ７、ＴＲＩ素子Ｓ４２を介して、Ｍｅｍ１配列Ｒ３の図２の行１～４に示すｒＭｏｄとｒＪｕｎ、ｒＭａｐ－ＥＰ、ｒＰａｇ－ＥＰの所属線Ｒ６に接続している。
【0077】
従って、入力線Ｄ５－ＩｓＩｎｓのＩｓＩｎｓ信号が“１”の時に、ｒＭｏｄと、ｒＪｕｎ、ｒＭａｐ－ＥＰ、ｒＰａｇ－ＥＰの値をＲＤバスＤ７に送出する。
【0078】
Ｒ９－Ｂｕｆ線は、ＤＲバスＤ６の入力信号を図２の行５のｒＢｕｆに、外部入力のＩｓＩｎｓ信号が“１”で、相Ｔ７が“１”の時に伝送する。
【0079】
ＳＩバスＲ９のＲ９－Ｂｕｆ線の出力方向は、センスアンプ部Ｒ７を介して、Ｍｅｍ１配列Ｒ３の図２の行５に示すｒＢｕｆの所属線に接続している。又、入力方向は、ＤＲバスＤ６に、ＴＲＩ素子Ｓ１２、Ｓ１１を介して接続している。
【0080】
即ち、動作モードが非ＲＡＭＭｏｄを示す入力線Ｄ５－ＩｓＩｎｓのＩｓＩｎｓ信号が
ードを伝送する手段を有している。従って、命令コードをＭｅｍ１配列Ｒ３上にプリフェッチする手段を有している。
【0081】
次に、Ｒ９－Ｆｃｈ線の出力方向は、図２のｒＦｃｈの所属線Ｒ６に接続している。又、入力方向は、ｒＢｕｆの所属線に、センスアンプ部Ｒ７、ＴＲＩ素子Ｓ２１、Ｓ２２を介して接続している。
【0082】
【0083】
次に、Ｒ９－ｂ１５～ｂ８線の出力方向は、図２の行７～行１２の上位８ビットの所属線に接続している。又、入力方向は、ｒＦｃｈの下位８ビットの所属線に、センスアンプ部Ｒ７、ＴＲＩ素子Ｓ３１～Ｓ３３、Ｓ３５を介して接続している。
【0084】
又、Ｒ９－ｂ７～ｂ０線の出力方向は、図２の行７～行１２の下位８ビットの所属線に接続している。又、入力方向は、ｒＦｃｈの下位８ビットの所属線に、センスアンプ部Ｒ７、ＴＲＩ素子Ｓ３１～Ｓ３４を介して接続している。
【0085】
即ち、入力線Ｄ５－ＩｓＩｎｓのＩｓＩｎｓ信号が“１”、且つＤ５－Ｔ１線の相Ｔ１が”１”、且つＤ５－ＬＨが“０”の時に、ｒＦｃｈの値を図２の行７～行１２に読込む手段を有している。従って、命令コードのオペランド部分を、Ｍｅｍ１配列Ｒ３上に伝送し、ＣＰＵサイクルのオペランドの取得段階に類する手段を有している。
【0086】
次に、Ｒ９－Ａｃｃ線の出力方向は、図２の行１２の所属線に接続している。又、入力方向は、ＤＲバスＤ６に、ＴＲＩ素子Ｓ５２、Ｓ５１を介して接続している。
【0087】
即ち、入力線Ｄ５－ＩｓＩｎｓのＩｓＩｎｓ信号が“１”、且つＤ５－Ｄｉｒ線の信号が“１”の時に、ＤＲバスＤ６のデータをｒＡｃｃに読込む手段を有している。
【0088】
次に、Ｒ９－ｒＭｏｄ－ＩｎｔＲｅｑ線の出力方向は、図２の行１のｂＩｎｔＲｅｑビットの所属線に接続している。一方、Ｄ７－ＩｎｔＲｅｑ線の出力方向は、ＲＤバスＤ７に接続している。又、入力方向は、選択信号バスＤ５のＩｎｔＲｅｑ線に、ＴＲＩ素子Ｓ６１、Ｓ６２を介して接続している。
【0089】
即ち、入力線Ｄ５－ＩｓＩｎｓのＩｓＩｎｓ信号が“１”、且つＩｎｔＲｅｑ信号が“１”の時のみ、ＩｎｔＲｅｑ線の“１”信号をｂＩｎｔＲｅｑビットに読込み保持する手段と、ＲＤバスＤ７に割込み要求信号を伝送し、割込みイベントの発生をメモリバスＱ０、同期制御部Ｆ０に知らせる手段を有している。
【0090】
次に、Ｄ７－ＡＤ線の出力方向は、ＲＤバスＤ７に接続している。又、入力方向は、図２の行７～１０のｒＡｄｒーＥＰ、ｒＡｄｒ－ＢＡ、ｒＪｍｐ－ＥＰ、ｒＪｍｐ－ＢＡ、ｒＤａｔのセル毎の所属線Ｒ６に、センスアンプ部Ｒ７、ＴＲＩ素子Ｓ４１、Ｓ４３を介して接続している。
【0091】
即ち、ＩｓＩｎｓ信号が“１”、且つＤ５ーＥｘｃｓ線のＥｘｃｓ信号が“１”の時に、ＲＤバスＤ７を介して、アドレス信号をＡｄｒＭｄｆ回路Ａ０、又，データ信号を中継切替部Ｄ３に送出する手段を有している。
【0092】
センスアンプ部Ｒ７は、セルに固有の所属線Ｒ６の微弱な信号を基準信号と比較増幅し出力段に伝送する。
【0093】
以上、第４の実施形態例で説明した通り、本案の第１メモリ部Ｒ０は、アドレス信号に依り、リードライトする第１のアクセス経路の他に、ＣｏｄＤｅｃ回路Ｄ０からの選択信号に依る第２のアクセス経路を有し、当該Ｓｅｇ Ｓ０の動作モードと、制御パラメータの保持と送受をする手段を有している。従って、セルの兼用による、メモリ資源の有効活用に有益である。
【0094】
更に、相Ｔ７で一旦、ｒＢｕｆに読込んだ命令コードを相Ｔ１でｒＦｃｈにフェッチし、ＩｎｓＤｅｃ部Ｄ２に送出する。即ち、ＣＰＵサイクルの命令コードの取得段階に相当する手段を有している。
【0095】
更に、オペランドの取得段階に相当する手段を有している。従って、ＣＰＵの負荷軽減に有益である。
【0096】
更に、マルチポートのセルは、第１のアクセス経路からもデータをリードライトできる。即ち、当該Ｓｅｇ Ｓ０以外からのライト操作を第２のアクセス経路に伝送する手段を有している。従って、ＣＰＵ、及び Ｓｅｇ Ｓ０間の連携に依る、ＣＰＵの負荷軽減に有益である。
【先行技術文献】
【特許文献】
【0097】
【文献】特表２０１６－５３１４３３
【0098】
デュアルポートのＳＲＡＭセルについては、上記の先行技術文献に依り、トランスファーゲートをデュアルに設ける方式が提案されている。
【0099】
第５の実施形態例の図５は、アドレス信号の論理アドレス形成部と、連結部と、ルート切替部で構成したＡｄｒＭｄｆ回路Ａ０の回路例である。
【0100】
図の表現法は、表現法は、バス構成する線は、その内の１本を描いて、接続と論理を表現している。従って、バス内での異なる次数の線も同様の接続経路と論理である。
【0101】
接続例で、入力端は、ＤＦＡＰバスＡ１でＭｏｄ選択部Ｄ１のＰｒｇＭｏｄ、ＡｚＡＭｏｄ、ＰｚＡＭｏｄ、ＤａｔＭｏｄ、ＲＡＭＭｏｄのモード信号線に接続し、プログラムカウンタＰ０のＰＣ－ＢＡ信号と接続し、ＲＤバスＤ７でＭｅｍ１配列Ｒ３の８ビット幅 のｒＡｄｒーＥ、ｒＡｄｒーＰと、１６ビット幅のｒＡｄｒ－ＢＡと、ｒＰａｇ－Ｐの８ビットと、ｒＭａｐーＰの８ビットの出力とＩＦ部Ｒ８を介して接続し、ＢＡバスＬ５でメモリバスＬ０のアドレスバスに接続している。
【0102】
入出力端は、ＢＡバスＬ５で、メモリバスＬ０とアドレス信号の８ビット幅のバス ＡｄｒＢｕｓーＰと、１６ビット幅の ＡｄｒＢｕｓ－ＢＡに接続している。
【0103】
出力端は、ＢＡバスＬ５でメモリバスＬ０とアドレス信号の８ビット幅のＡｄｒＢｕｓ－Ｅ信号と接続し、ＡＭアドレスバスＡ２でＭｅｍ２ＡｄｒＤｅｃ Ｍ１の上位８ビットのＡｄｒＤｅｃ－Ｐと、下位１６ビットのＡｄｒＤｅｃ－ＢＡに接続している。
【0104】
次に各部の動作と手段を説明する。論理アドレス形成部は、ＰｒｇＭｏｄ、ＡｚＡＭｏｄ、ＰｚＡＭｏｄの時、ＯＲ素子Ａ１０でＴＲＩ素子Ａ２９が導通し、Ｍｅｍ１配列Ｒ３に由来のｒＰａｇ－Ｐｓの信号をＭｅｍ２ＡｄｒＤｅｃ Ｍ１の上位８ビットのＡｄｒＤｅｃ－Ｐに伝送する。
【0105】
即ち、ｒＰａｇ－Ｐｓの値で、第２メモリ部 Ｍ０に本案の記憶装置側で動的に与える手段を有している。従って、同じ論理アドレスの複数の第２メモリ部Ｍ０を平行してアドレシングする手段を有し、課題のスループットの向上に対し、並列処理に依る高速化に有益である。
【0106】
ＤａｔＭｏｄの時は、ＢＡバスＬ５からのアドレス信号ＡｄｒＢｕｓ－Ｐを記憶配列のｒＭａｐ－Ｐｓのビット値が“１”の時はＴＲＩ素子Ａ４２を介し、一方“０”の時は、ＩＮＶ素子Ａ４０、ＴＲＩ素子Ａ４１で反転信号をＴＲＩ素子Ａ３０とＡ３１を介して、ＡｄｒＤｅｃ－Ｐに伝送する。又、ＡｄｒＢｕｓ－ＢＡの信号は、ＴＲＩ素子Ａ３２を介しＡｄｒＤｅｃ－ＢＡに伝送する。
【0107】
即ちＤａｔＭｏｄの時，論理アドレス形成部はｒＭａｐ－Ｐｓでビット修飾するビット位置に依り、第２メモリ部Ｍ０に複数の論理アドレスを動的に与える手段を有している。
【0108】
論理アドレス形成部は、上記の通り、第１メモリ部の第２アクセス経路のデータ信号でアドレス信号を修飾混成した論理アドレス信号と物理アドレス信号を伝送する手段を有している。
【0109】
即ち、ソフトウェアで複数のメモリ配列を同一のアドレス上に、論理アドレスを動的に多重化して、並列なメモリアクセスが容易になる特長、及び、アドレス領域毎のワードサイズの拡張が容易になる特長を有している。
【0110】
従って、従来の課題である、アプリケーションの多様化に依る負荷の増大に対して、非シンプレックスなメモリシステムに依るスループットの追随、及びワードサイズの追随に有益である。
【0111】
更に、不測のメモリエラーに対し、正常な第２メモリ部Ｍ０のアドレスでリカバリーする方法や、マルチシステム化が容易になり、信頼性の向上にも有益である。
【0112】
更に、アドレス空間上でメモリ領域の断片や遊休部を論理アドレスに依り、連続的な空き領域に再編成する方法が容易になり、課題であったメモリの空き領域の資源活用に有益である。
【0113】
次に、アドレス信号の連結部の回路例は、Ｍｅｍ２ＡｄｒＤｅｃ Ｍ１側のＡＭアドレスバスＡ２に向けて、動作モードがＰｒｇＭｏｄかＡｚＡＭｏｄかＰｚＡＭｏｄの時は、ＯＲ素子Ａ１０が“１”になり、ＴＲＩ素子Ａ２７～Ａ２９が導通し、ＡｄｒＤｅｃ－ＰにｒＰａｇ－Ｐｓの信号を伝送し、ＡｄｒＤｅｃ－ＢＡに、プログラムカウンタ のＰＣ Ｐ０の下位１６ビットのＰＣ－ＢＡを伝送する。
【0114】
即ち、第２メモリ部Ｍ０を論理アドレスのページに変更し、ページ内をＰＣＰ０のカウント信号でアドレシングする手段を有している。
【0115】
又、動作モードがＤａｔＭｏｄの時は、ＴＲＩ素子Ａ３０～Ａ３２が導通し、ＡｄｒＤｅｃ－Ｐにビット修飾を通過したＡｄｒＢｕｓ－Ｐの信号を伝送し、ＡｄｒＤｅｃ－ＢＡに、ＡｄｒＢｕｓ－ＢＡの信号を伝送する。
【0116】
即ち、第２メモリ部Ｍ０を論理アドレスのページに移動し、ＡＭアドレスバスＡ２のアドレス信号でアドレシングする手段を有している。
【0117】
又、動作モードがＲＡＭＭｏｄの時は、ＴＲＩ素子Ａ２４、Ａ２５が導通し、ＡｄｒＤｅｃ－ＰにＡｄｒＢｕｓ－Ｐの信号を伝送し、ＡｄｒＤｅｃ－ＢＡに、ＡｄｒＢｕｓ－ＢＡの信号を伝送する。
【0118】
即ち、汎用メモリと同様に、ＢＡバスＬ５のアドレス信号でアドレシングする手段を有している。
【0119】
連結部は、上記の通りアドレスバスのビット巾を区切り、信号源の区切り毎にアドレス信号のビットを連結する回路を有して、メモリをアクセスする手段を有している。
【0120】
従って、連結部は第２メモリ部Ｍ０を動作モード毎にセグメント化したメモリ資源の活用に有益である。
【0121】
次に、ルート切替部の回路例は、Ｂｕｓ回路 Ｂ０側のＢＡバスＬ５に向けて、動作モードがＰｒｇＭｏｄかＡｚＡＭｏｄかＰｚＡＭｏｄの時に、ＯＲ素子Ａ１０が“１”でＴＲＩ素子Ａ２０、Ａ２１が導通し、ＡｄｒＢｕｓーＥに、ｒＡｄｒーＥｓの信号を、ＡｄｒＢｕｓーＰに、ｒＡｄｒーＰｓの信号を伝送する。
【0122】
又、ＰｒｇＭｏｄの時は、ＴＲＩ素子Ａ２２が導通し、ＡｄｒＢｕｓ－ＢＡに、ｒＡｄｒ－ＢＡｓの信号を伝送する。
【0123】
即ち、Ｍｅｍ１記憶配列Ｒ３内のオペランド値に依り、アドレス空間上をアドレシングする手段を有している。
【0124】
又、ＡｚＡＭｏｄの時は、ＴＲＩ素子Ａ２６が導通し、ＡｄｒＢｕｓ－ＢＡに、ＰＣ－ＢＡの信号を伝送する。
【0125】
即ち、ページ内を連続的にアドレシングする手段を有している。
【0126】
又、ＰｚＡＭｏｄの時は、ＴＲＩ素子Ａ２３が導通し、ＡｄｒＢｕｓ－ＢＡに、ｒＡｄｒ－ＢＡｓの信号を伝送する。
【0127】
即ち、固定のアドレスへのアドレシングとページ内との連続的なアドレシングの手段を有している。
【0128】
即ち、ルート切替部は、メモリバスＱ０と、第１メモリ部Ｒ０の第２アクセス経路と、第２メモリ部Ｍ０のアドレスデコーダＭ１との間で中継して、動作モードの指定に依り、アドレス信号の伝送ルートと受信送信を切替える手段を有している。
【0129】
次に、動作モード別に作用を説明する。ＰｒｇＭｏｄの動作モード例では、当該Ｓｅｇ Ｓ０の第２メモリＭ０へはｒＰａｇ－Ｐのビット値とＰＣ－ＢＡのビット値を連結したアドレス信号でシーケンシャルにアドレシングし、一方、Ｂｕｓ回路 Ｂ０へは、ｒＡｄｒーＥＰＢＡの信号を送出する。
【0130】
即ち、命令コードを取得するアドレシング、及びデータ送受のアドレシングをする手段を有している。従って、ＣＰＵサイクルの命令取得の段階とオペランド取得の段階の負荷低減に有益である。
【0131】
次に、ＰｚＡＭｏｄの動作モード例は、一定のアドレス番地とメモリ領域との間でアドレスを送受信する例であり、Ｍｅｍ１配列Ｒ３の値で動的に設定する手段を有している。
【0132】
次にＡｚＡＭｏｄの動作モード例は、メモリ領域間でアドレスを送受信する例であり、Ｍｅｍ１配列Ｒ３の値で動的に設定する手段を有している。
【0133】
即ち、ＤＭＡＣに類似する手段を有し、従って、課題であった機器性能の永続的な向上と、データ転送のＣＰＵへの負荷低減に有益である。
【0134】
次にＤａｔＭｏｄの動作モード例は、当該Ｓｅｇの第２メモリを、論理アドレスでもアクセスするモードである。
【0135】
次に、ＲＡＭＭｏｄの動作モード例は、汎用メモリとしてアドレシング可能な動作モードである。
【0136】
ＡｄｒＭｄｆ回路Ａ０は、ＢＡバスＬ５との間で中継し、アドレス信号の受信に限らず、Ｍｅｍ１配列Ｒ３のオペランドの送出を動的に切り替える手段を有している。
【0137】
即ち、従来の課題であったＣＰＵサイクルの５段階の内、実行アドレス生成の手段を有し、従って、ＣＰＵの負荷軽減に有益である。
【0138】
更に、本案の記憶装置を動作モードの間で融通でき、課題であったメモリ資源の活用に有益である。
【0139】
第６の実施形態例の図６は、ＣｏｄＤｅｃ回路 Ｄ０ をＭｏｄ選択部Ｄ１、中継切替え部 Ｄ３、ＩｎｓＤｅｃ部Ｄ２から構成した例である。
【0140】
前述の図２でｒＦｃｈの命令コード例は、ｒＦｃｈのｂ１５が実行指示のｂＥｘｃビット、ｂ１４がリードライト指示のｂＲｅｄビット、ｂ１３～ｂ１２は空きビット、ｂ１１～ｂ８がコード部、ｂ７～ｂ０をオペランド部と称し、ｂＥｘｃビットは、Ｍｅｍ１配列Ｒ３からＢｕｓ Ｂ０へＲＤバスＤ７を介して伝送を指示する例であり、ｂＲｅｄビットは、外部入力のＲＷ信号と共に、同期制御部Ｆ０でＳｅｇ Ｓ０内のＤｉｒ信号を生成している。
【0141】
図２のＭｏｄ選択部 Ｄ１で入力線のｒＭｏｄ－ｂ１５ｓ～ｂ１４ｓは、Ｍｅｍ１配列 Ｒ３でｒＭｏｄのビットｂ１５とｂ１４の出力とＩＦ部Ｒ８を介してＲＤバスＤ７で接続している。又、外部入力のＩｓＩｎｓ信号は、ＤＦＡＰバスＡ１を介して同期制御回路Ｆ０に接続している。
【0142】
出力線は中継切替部 Ｄ３ と、ＩｎｓＤｅｃ部 Ｄ２ に接続している。動作モードを表すＭｏｄ信号のＲＡＭＭｏｄ、ＰｒｇＭｏｄ、ＡｚＡＭｏｄ、ＰｚＡＭｏｄ、ＤａｔＭｏｄの線はＤＦＡＰバスＡ１でＡｄｒＭｄｆ回路 Ａ０、プログラムカウンタのＰＣ Ｐ０に接続している。
【0143】
ＩｎｓＤｅｃ部 Ｄ２の入力端 ｒＦｃｈ－ｂ１１～ｂ８は、ＲＤバスＤ７で、Ｍｅｍ１配列Ｒ３の対応するセルの出力端に接続している。
【0144】
出力端は、４－１６デコーダ Ｄ２７の出力端で、選択信号バスＤ５を介して、ＩＦ部Ｒ８でＭｅｍ１配列 Ｒ３の対応するセル配列の選択線、及びＤＦＡＰバスＡ１で同期制御部 Ｆ０に接続している。
【0145】
中継切替部Ｄ３の入力は、Ｍｏｄ選択部Ｄ１に接続し、ＲＷ信号系のＤｉｒ信号はＤＦＡＰバスＡ１で同期制御部Ｆ０に接続している。入出力はデータ伝送のＢＤバスＬ２がＢｕｓ回路Ｂ０に接続し、ＤＭデータバスＤ４がＤａｔＰｏｒｔＭ２に接続している。出力はデータ伝送のＤＲバスＤ６でＩＦ部Ｒ８を介しｒＢｕｆｓの入力と接続している。
【0146】
次に、ＣｏｄＤｅｃ回路Ｄ０が有する手段を説明する。Ｍｏｄ選択部Ｄ１は、ＩｓＩｎ
り、ＰｒｇＭｏｄ、ＡｚＡＭｏｄ，ＰｚＡＭｏｄ，ＤａｔＭｏｄの何れかのモード信号をＤＦＡＰバスＡ１に送出する。又、ＰｒｇＭｏｄの選択信号を、中継切替部Ｄ３に送出する。又、ＯＲ素子Ｄ１５でＰｒｇＭｏｄかＡｚＡＭｏｄかＰｚＡＭｏｄ，かの選択信号をＩｎｓＤｅｃ回路Ｄ２に送出する。
【0147】
中継切替部Ｄ３は、ＰｒｇＭｏｄ信号が“１”の時は、ＴＲＩ素子Ｄ３１が導通し、ＤＭデータバスＤ４の第２メモリ部Ｍ０の出力データをＤＲバスＤ６のｒＢｕｆ側に導通する。
【0148】
即ち、第２メモリ部Ｍ０の命令コードをＭｅｍ１配列Ｒ３のｒＢｕｆに伝送する手段を有している。
【0149】
更に、Ｄｉｒ信号が“１”の時に、ＡＮＤ素子Ｄ３８に依り、ＴＲＩ素子Ｄ３２を導通し、ＢＤバスＬ２のデータ信号をｒＡｃｃに導通する。
【0150】
即ち、命令コードがリード系の時、対象のメモリから読み出したデータをｒＡｃｃに伝送する手段を有している。
【0151】
【0152】
次に、ＰｒｇＭｏｄ信号が“０”でＤｉｒ信号が“１”の時は、ＡＮＤ素子Ｄ４０でＴＲＩ素子Ｄ３４が導通し、ＢＤバスＬ２のデータ信号をＤＭデータバスＤ４に導通する。
【0153】
即ち、バス回路Ｂ０からのデータ信号を第２メモリ部Ｍ０に伝送する手段を有している。
【0154】
一方、Ｄｉｒ信号が“０”の時には、ＡＮＤ素子Ｄ４１でＴＲＩ素子Ｄ３５が導通し、ＤＭデータバスＤ４のデータ信号をＢＤバスＬ２に導通する。
【0155】
即ち、第２メモリ部Ｍ０からのデータ信号をＢｕｓ回路Ｂ０側に伝送する手段を有している。
【0156】
次に、ＩｎｓＤｅｃ部Ｄ２では、動作モードが、ＰｒｇＭｏｄかＡｚＡＭｏｄかＰｚＡＭｏｄの時にＲＤバスＤ７のｒＦｃｈ－ｂ１１～ｒＦｃｈ－ｂ８の値を４－１６デコーダ素子Ｄ２７でデコードして“１”信号を選択信号バスＤ５の対応する線に送出する。
【0157】
即ち、命令コードを解読し、選択信号を第１メモリ部Ｒ０に送出する。
【0158】
又、命令コードのｒＦｃｈ－ｂ１４をＥｘｃｓ信号として、ｒＦｃｈ－ｂ１３をＲＷｓ信号として、選択信号バスＤ５に送出する。
【0159】
以上、第６の実施形態例で説明した通り、動作モードのＰｒｇＭｏｄは、第２メモリ部Ｍ０に記憶したデータ列を命令コードとしてＣｏｄＤｅｃ回路Ｄ０で解読し、Ｓｅｇ Ｓ０内のメモリサイクルでプログラムを実行するモード例である。
【0160】
ＡｚＡＭｏｄは、第２メモリ部Ｍ０のブロック単位のデータを他のＳｅｇとの間で書出す、又は読込むモード例である。
【0161】
ＰｚＡＭｏｄは、第２メモリ部Ｍ０のブロック単位のデータを他のＳｅｇの一定のアドレス番地との間で書出す、又は読込むモード例である。
【0162】
ＲＡＭＭｏｄは、第１メモリ部Ｒ０と第２メモリ部Ｍ０が、汎用メモリとして、メモリバスとの間で、アドレス信号と、データ信号と、ＣＳ、ＲＷ系のＳｉｇ信号で、アクセスする一般的なメモリのモード例である。
【0163】
ＤａｔＭｏｄとは、本案の記憶装置が、ＲＡＭＭｏｄで無い時に、ＳｅｇＳ０単位で第２メモリ部Ｍ０をＲＡＭＭｏｄと同様のアクセスを有するモード例である。
【0164】
ＣｏｄＤｅｃ回路 Ｄ０は、以上説明した通り、Ｍｏｄ選択部Ｄ１の動作モードに従って、中継切替部Ｄ３で、第２メモリ部Ｍ０から第１メモリ部Ｒ０への伝送、及び第１メモリ部Ｒ０からＢｕｓ回路Ｂ０へ伝送する手段を有し、ＩｎｓＤｅｃ部Ｄ２は第１メモリ部Ｒ０に伝送された命令コードを解読と実行する手段を有している。即ち、ＣＰＵサイクルで有る、命令コードの取得、命令解読、実行アドレスの生成、オペランドの取得、実行に類似する５段階をリードライトのメモリサイクルで行う手段を有している。従って、課題であった、ＣＰＵ負荷の軽減に有益である。
【0165】
更に、命令コード、及びオペランド取得は、隣接するＭｅｍ２配列とＭｅｍ１配列との間の内部のＤＭデータバスＤ４、ＤＲバスＤ６、ＲＤバスＤ７を介して行える。従って、課題であった、輻輳の低減に対して、メモリとＣＰＵの間のシステムバス、及びメモリバスＱ０の伝送量を低減でき、有益である。
【0166】
更に、ＣｏｄＤｅｃ回路Ｄ０は、ｒＦｃｈを含め、Ｍｅｍ１配列Ｒ３のマルチポートのセルのパラメータを使用している為、動作モードに依り、当該Ｓｅｇ外から書替え可能である。即ち、データバス上に従来は、命令コードとデータが混在したが、本案では、命令コード、又はデータに流れの主流を選択する手段と、当該第２メモリ部Ｍ０に命令コードを置くか、データを置くか選択する手段を有している。従って、課題となっていたバス上の輻輳問題と、ユーザーアプリ多様化の課題に対して、有益である、
【0167】
更に、ＰｚＡＭｏｄとＡｚＡＭｏｄでは、ｒＦｃｈの命令コードを書き換え無い期間は、当該命令を繰り返し実行する事が可能になる。即ち、当該命令コードを転送の実行命令にすれば、第２メモリ部Ｍ０からシステムの特定アドレスへの転送、又は、他のメモリ領域へのＤＭＡ転送が可能である。従って、ＤＭＡ転送の専用ＩＣやＣＰＵ負荷の軽減に有益である。
【0168】
【0169】
段階Ｆ０１でＭｏｄ選択部Ｄ１で決まる動作モードに依り、ＡｄｒＭｄｆ回路Ａ０を動作する。
【0170】
段階Ｆ０２で動作モードがＰｒｇＭｏｄの時は段階Ｆ１１へ、ＡｚＡＭｏｄとＰｚＡＭｏｄの時はＦ１２へ、ＤａｔＭｏｄの時は分岐６番に制御フローを分岐する。
【0171】
段階Ｆ１１でＩＦ部Ｒ８に依り、相Ｔ１でｒＢｕｆからｒＦｃｈに命令コードをフェッチする。
【0172】
段階Ｆ１２でＩｎｓＤｅｃ部Ｄ２に依り、ｒＦｃｈの命令コードをデコードする。
【0173】
段階Ｆ１３でｒＦｃｈが転写指示命令の時は、ｒＦｃｈ－ｂ８のＬＨ信号が“１”の時は下位バイトを下位バイトに、“０”の時は下位バイトを上位バイトに転写し、Ｍｅｍ１配列にオペランドを取得する。
【0174】
段階Ｆ１４で同期制御部Ｆ０に依り、割込み要求状態を発する。ｒＡｄｒ－ＥＰ値がｒＰａｇ－ＥＰ値と不一致の場合は、ＩｎｔＲｅｑビットを立て、割込み要求信号をＳｉｇバスに送出する。
【0175】
段階Ｆ１５でＩｎｓＤｅｃ回路Ｄ２のＥｘｃｓが“０”の時、ＩＦ部Ｒ８はＤ７－ＡＤバスをトライステートにする。
【0176】
段階Ｆ１６でＥｘｃｓが“１”の時、ＩＦ部Ｒ８のＤ７－ＡＤバスにアドレス信号を送出する。
【0177】
段階Ｆ２１で同期制御部Ｆ０に依り、アドレスバスのＡｄｒＥＰ信号とｒＰａｇ－ＥＰの値が一致の場合は、当該ＳｅｇＳ０の第２メモリ部のＣＳ信号をイネーブルにし、不一致の場合はディスエーブルする、ＣＳ，ＲＷ系信号の制御を行う。
【0178】
段階Ｆ３１で同期制御部Ｆ０は、アクセス指示ビットのＲＷｓの値で制御フローを分岐する。
【0179】
段階Ｆ３２で同期制御部Ｆ０は、イネーブルのＴＯＥ信号を送出する。
【0180】
段階Ｆ４１で同期制御部Ｆ０は、ＲＷｓの値の反転のＤＩＲ信号をＩＦ部Ｒ８に送出する。
【0181】
段階Ｆ５１でＩＦ部Ｒ８に依り、相Ｔ５で命令コードをｒＢｕｆにプリフェッチする。
【0182】
段階Ｆ５２でＩＦ部Ｒ８に依り、中継切替部Ｄ３からリードデータをｒＡｃｃに取得する。
【0183】
段階Ｆ４２で同期制御部Ｆ０は、ＲＷｓ値の信号をＳｉｇバスに送出する。
【0184】
段階Ｆ５３でＩＦ部Ｒ８に依り、ｒＤａｔの信号を送信する。
【0185】
段階Ｆ７１で同期制御部Ｆ０は、ｒＡｃｃとｒＣｃｆのビットを比較し、一致の場合は、ｒＪｍｐ－ＢＡ値をＰＣ－ＰＡにロードする。
【0186】
段階Ｆ７２で同期制御部Ｆ０は、ＰＣのカウントを行う。
【0187】
段階Ｆ７３で同期制御部Ｆ０は、ＰＣのオーバーフロービットのＰＣＯｖを判定し制御フローを分岐する。
【0188】
段階Ｆ８１で同期制御部Ｆ０は、ＰＣのカウントを停止し、割込み要求信号をＳｉｇバスに送出する。
【0189】
段階Ｆ８２でＰＣ Ｐ０はｂＰＣＳｔｔビットが“１”の停止の場合は、開始の条件迄待機する。ｂＰＣＳｔｔビットが“０”の場合はフローの先頭に戻る。
【0190】
段階Ｆ０２で動作モードがＤａｔＭｏｄの時は、段階Ｆ２１処理を行う。
【0191】
段階Ｆ２２で第２メモリ部Ｍ０は、Ｌ５のアドレスバスとＬ２のデータバスを経て汎用メモリのアクセスを行いフローの先頭に戻る。
【0192】
第８実施形態例の図８はＢｕｓ回路 Ｂ０の回路例である。
図８の表現法は、バスを構成する線は、その内の１線に依り、接続と論理を表現している。従って、アドレスバス、データバス、メモリ制御のバスの線の接続経路と論理も同様の例である。
図８の表現法は、バスを構成する線は、その内の１線に依り、接続と論理を表現している。従って、アドレスバス、データバス、メモリ制御のバスの線の接続経路と論理も同様の例である。
【0193】
メモリバスＱ０の構成は、外部装置、又は隣接以遠のＳｅｇ Ｓ０と外郭との伝送路となる外郭バス Ｑ１と、セグメントのＳｅｇ Ｓ０間の伝送路となる内郭バスＱ２、Ｑ３の計３チャンネルで構成した例である。
【0194】
バス幅は外郭バスＱ１が５７ビットとし、内訳はアドレスバスを３２ビット幅、データバスを１６ビット、ＣＳ、ＲＷ系信号のＳｉｇバスを９ビットとした例である。
【0195】
内郭バスＱ２，Ｑ３のバス幅は、アドレスバスがｒＡｄｒ－Ｅの８ビット幅を除く、２４ビット幅で構成し、データバスは１６ビット幅で構成し、Ｓｉｇバスは４ビット幅で構成する例である。
【0196】
図８で回路部の構成は、上記のメモリバスＱ０に対して、
Ｓｅｇ Ｓ０と、その隣接のＳｅｇとの伝送路を導通、不通にするチャネル接続回路部 Ｂ３、Ｂ５と、外郭バス Ｑ１、内郭バスＱ２、Ｑ３と当該Ｓｅｇ Ｓ０の内郭部との伝送路を導通、不通にするチャネル選択回路部Ｂ４と内郭バス Ｑ２、Ｑ３を構成する線の相互間の伝送路を導通、不通にするクロス接続回路部Ｂ２で構成した実施形態例である。
Ｓｅｇ Ｓ０と、その隣接のＳｅｇとの伝送路を導通、不通にするチャネル接続回路部 Ｂ３、Ｂ５と、外郭バス Ｑ１、内郭バスＱ２、Ｑ３と当該Ｓｅｇ Ｓ０の内郭部との伝送路を導通、不通にするチャネル選択回路部Ｂ４と内郭バス Ｑ２、Ｑ３を構成する線の相互間の伝送路を導通、不通にするクロス接続回路部Ｂ２で構成した実施形態例である。
【0197】
又、図２の列１～２は、ＩｓＩｎｓ信号が“１”の時に、Ｂｕｓ回路Ｂ０の制御に係るＭｅｍ１配列Ｒ３のビット例で、ｒＭｏｄにＳｅｌの３ビットと、ｒＪｕｎの６ビットを有する例である。
【0198】
次に接続関係を説明する。外郭バス Ｑ１は 隣接するＳｅｇの外郭バスに接続し、記憶装置を構成する。
【0199】
内郭バス Ｑ２は、隣接するＳｅｇの内郭バス Ｑ２に接続し、内郭バス Ｑ３も隣接するＳｅｇの内郭バス Ｑ３接続している。
【0200】
外郭バスＱ１の双方向バスは、第１メモリ部Ｒ０に接続している。
【0201】
メモリバスＬ０の双方向バスは、ＣｏｄＤｅｃ回路Ｄ０と、ＡｄｒＭｄｆ回路 Ａ０と、同期制御部Ｆ０に接続している。
【0202】
入力のｒＳｅｌ－ｂ１０ｓ～ｂ８ｓは、ＲＤバスＤ７でＩＦ部Ｒ８のｒＳｅｌ－ｂ１０～ｂ８の出力に接続している。
【0203】
入力のｒＪｕｎ－ｂ１１ｓ～ｂ８ｓは、ＲＤバスＤ７でＩＦ部Ｒ８のｒＪｕｎｂ１１～ｂ８の出力に接続している。
【0204】
次に、各部の回路構成例を説明する。チャネル選択回路部 Ｂ４は、ｒＳｅｌ－ｂ１０～ｒＳｅｌ－ｂ８の値に依り、外郭バスＱ１に属する線路Ｑ１１、及び内郭バスＱ２、Ｑ３に属する線路 Ｂ１４、Ｂ１７と、メモリバスＬ０との間で伝送路の信号を導通又は不通にするＴＲＩ素子 Ｂ４１～Ｂ４６から成っている。
【0205】
チャネル接続回路部 Ｂ３とＢ５は、ｒＪｕｎ－ｂ１１～ｒＪｕｎ－ｂ８の値に依り、隣接するＳｅｇ Ｓ０との間で伝送路の信号を導通又は不通にするＴＲＩ素子Ｂ３１～Ｂ３４、及びＢ５１～Ｂ５４から成っている。
【0206】
クロス接続回路部 Ｂ２は、ｒＪｕｎ－ｂ０、ｒＪｕｎ－ｂ１の値に依り、内郭バス Ｑ２とＱ３との間で信号を導通又は不通にするＴＲＩ素子 Ｂ２１、Ｂ２２から成っている。
【0207】
次に、上記の実施例に依る、動作と手段を説明する。
【0208】
ＣｈｎＳｅｌ部Ｂ４の外郭バスの線路Ｑ１１とメモリバスＬ０の間の双方向の伝送路は
導通し、外郭バスＱ１との間でＡｄｒＭｄｆ回路Ａ０はＡｄｒ信号の、ＣｏｄＤｅｃ回路Ｄ０はデータ信号の、同期制御部Ｆ０はＣＳ、ＲＷ系のＳｉｇ信号の伝送路が導通する。
【0209】
同様に、内郭バス Ｑ２は、ｒＳｅｌ－ｂ９が“１”の時に、又、内郭バスＱ３は、ｒＳｅｌ－ｂ８が“１”の時にメモリバスＬ０との伝送路が導通する。
【0210】
以上、第８実施形態例で説明した通り、Ｍｅｍ１配列Ｒ３内のビット列ｂＳｅｌの値に依り、メモリバスＱ０を外郭バスＱ１、内郭バスＱ２、Ｑ３に階層化したバスと、メモリバスＬ０との接続を動的に導通、又は不通にする手段を有している。
【0211】
ＣｈｎＪｕｎ部＿Ｂ３の線路Ｂ１４の双方向の伝送路は、ｒＪｕｎに由来するｒＪｕｎ
ｕｎ－ｂ９に依り、導通する。
【0212】
チャネル接続回路部 Ｂ５も同様に、ｒＪｕｎ－ｂ１０と、ｒＪｕｎ－ｂ８に依り導通する。
【0213】
以上、Ｊｕｎ部は、Ｍｅｍ１配列Ｒ３内のビット列ｒＪｕｎの値に依り、隣接するＳｅｇの内郭バス１、２との伝送路を動的に導通、又は不通にする手段を有している。
【0214】
即ち、隣接するＳｅｇ間の信号伝搬を導通にした広域化、又は不通にした狭域化の手段を有している。
【0215】
クロス接続回路部 Ｂ２の線路 Ｂ１４と線路Ｂ１７の間は、ｒＪｕｎ－ｂ０が”１”の時に、ＴＲＩ素子Ｂ２１が導通し、信号を線路Ｂ１７から線路Ｂ１４へ伝送する。
【0216】
同様に、ｒＪｕｎ－ｂ１が”１”の時に、ＴＲＩ素子Ｂ２２が導通し、信号を線路Ｂ１４から線路Ｂ１７へ伝送する。
【0217】
即ち、ｒＪｕｎの値に依り、チャンネルに跨り、信号を迂回、又は分岐する手段を有している。
【0218】
Ｂｕｓ回路Ｂ０は、以上説明した通り、ＣｈｎＪｕｎ部Ｂ３、Ｂ５で隣接のＳｅｇのチャンネルとの信号路の連鎖、又は閉鎖を行え、ＣｈｎＣｒｓ部Ｂ２でチャネルの迂回、又は分岐が行え、ＣｈｎＳｅｌ部Ｂ５でチャンネルとＳｅｇ内部回路部との伝送ルートを、Ｍｅｍ１配列上の値を書き替える事で、動的に設定する手段を有している。
【0219】
即ち、上記の手段に依り、Ｓｅｇ間の接続トポロジーをスター型、バス型などへの設定、及び処理の分散型、集中型への設定を動的に組合せる機能を有している。従って、課題であったシステムバス、メモリバス上のトラヒック量の抑制に有益である。
【0220】
更に、一般的なメモリでは当該の記憶装置の単位で１メモリサイクル時間は読出し、又は書込みの１オペレーションに留まることに対して、本案の記憶装置では、狭域化したＳｅｇのグループ内で、読み書きが可能となり、システムバスでの信号の輻輳低減とスループットの向上に有益である
【0221】
第９の実施形態例の図９は、本案のＳｅｇ Ｓ０を複数連結して構成した時のアドレス空間上の配置関係を示す例である。
【0222】
破線Ｚ１で囲んだ配置例は、物理アドレス上の配置例を表し、Ｓｅｇ Ｓ０の第１メモリ部Ｒ０を複数のセグメントに渡って連続した物理アドレス空間上に配置し、同様に、第２メモリ部Ｍ０も連続した物理アドレス空間上に配置している。
【0223】
即ち、第１メモリ部Ｒ０はワード数が少ない為、連続したアドレス上に連ね、ページの区切りに収めると共に、システム側が、第１メモリ部Ｒ０の所在アドレスを把握し易くする例を示している。
【0224】
又、ＲＡＭＭｏｄの時は、各セグメント Ｓｅｇ Ｓ０が連続的なアドレス空間上に並ぶ形態を表している。
【0225】
破線Ｚ２で囲んだ配置例は、第２メモリ部Ｍ０にＡｄｒＭｄｆ回路Ａ０を介して離散的な論理アドレスを与え、バス回路 Ｂ０を介してバスのネットに配置した形態のネットワークトポロジーの例である。
【0226】
破線部Ｙ１とＹ３は内郭バス Ｑ２でバス型、又はライン型に接続し、Ｓｅｇ２の第２メモリ部Ｍ０がＰｒｇＭｏｄでＳｅｇ０の第２メモリ部Ｍ０のＤａｔＭｏｄのデータをアクセスする例を表している。
【0227】
破線部Ｙ３は、Ｙ５とＹ７に内郭バス Ｑ２と内郭バス Ｑ３でスター型又はツリー型に接続し、Ｓｅｇ５は第２メモリ部Ｍ０が、Ｓｅｇ４の第２メモリ部Ｍ０と同じ論理アドレスに移動し、夫々、動作モードがＡｚＡＭｏｄと、ＰｚＡＭｏｄで、Ｓｅｇ２は集中型である例を表している。
【0228】
破線部Ｙ４は、Ｓｅｇ３の第２メモリ部Ｍ０が、Ｓｅｇ２の第２メモリ部Ｍ０と同じ論理アドレスに移動し、夫々、動作モードＰｒｇＭｏｄにした例を表している。分散型でスループットの向上、又マルチ処理で信頼性の向上に有益である。
【0229】
破線部Ｙ２は、Ｓｅｇ１の第２メモリ部Ｍ０が、Ｓｅｇ０の第２メモリ部Ｍ０と同じ論理アドレスに移動している例を表している。システムバスに対してのワード拡張、又はマルチ化で信頼性の向上に有益である。
【0230】
【符号の説明】
【0231】
Ａ０．．．ＡｄｒＭｄｆ回路、Ａ１．．．ＤＦＡＰバス、Ａ１０．．．ＯＲ素子、Ａ２．．．ＡＭアドレスバス、Ａ２０～Ａ２９とＡ３１～Ａ３２．．．ＴＲＩ素子、Ａ４０、Ａ４３．．．ＮＯＴ素子、Ａ４１、Ａ４２．．．ＴＲＩ素子、ＡｄｒＢｕｓ－ＢＡ．．．アドレスバスの下位１６ビットのバス、ＡｄｒＢｕｓ－Ｅ．．．アドレスバスの上位１６ビットの内の上位８ビットのバス、ＡｄｒＢｕｓ－Ｐ．．．アドレスバスの上位１６ビットの内の下位８ビットのバス、ＡｄｒＤｅｃ－ＢＡ．．．アドレスデコーダ２４ビットの内の下位１６ビットのバス、ＡｄｒＤｅｃ－Ｐ．．．アドレスデコーダ２４ビットの内の上位８ビットのページ部のバス、ＡｚＡＭｏｄ．．．ＡｚＡＭｏｄの信号線、Ｂ０．．．Ｂｕｓ回路、Ｂ１４．．．内郭線１、Ｂ１７．．．内郭線２、Ｂ２．．．ＪｕｎＣｒｓ部、Ｂ２１～Ｂ２２とＢ３１～Ｂ３４とＢ４１～Ｂ４６とＢ５１～Ｂ５．．．ＴＲＩ素子、Ｂ３．．．ＣｈｎＪｕｎ部１、Ｂ４．．．ＣｈｎＳｅｌ部、Ｂ５．．．ＣｈｎＪｕｎ部２、Ｃ１．．．フローティング方式セル、Ｃ２１．．．フローティングゲート、Ｃ１２．．．容量、Ｃ２．．．容量方式セル、Ｃ２１．．．コントロールゲート、Ｃ２２～Ｃ２５．．．トランスファーゲート、Ｃ２６．．．ドライブゲート、Ｃ３．．．ラッチ方式セル、Ｃ３１．．．ソース線、Ｄ０．．．ＣｏｄＤｅｃ回路、Ｄ１．．．Ｍｏｄ選択部、Ｄ１１．．．ＮＯＴ素子、Ｄ１２～Ｄ１３．．．ＡＮＤ素子、Ｄ１４．．．２－４デコーダ、Ｄ１５．．．ＯＲ素子、Ｄ２．．．ＩｎｓＤｅｃ部、Ｄ２１～Ｄ２６．．．ＡＮＤ素子、Ｄ３．．．中継切替部、Ｄ３１～Ｄ３５．．．ＴＲＩ素子でトライステート素子の汎用語、Ｄ３６～Ｄ３７．．．ＮＯＴ素子、Ｄ３８～Ｄ４１．．．ＡＮＤ素子、Ｄ４．．．ＤＭデータバス、Ｄ５．．．選択信号バス、Ｄ５ａ．．．選択線、Ｄ５－Ｄｉｒ．．．Ｄｉｒの信号線、Ｄ５－Ｅｘｃ．．．Ｅｘｃの信号線、Ｄ５－ＩｎｔＲｅｑ．．．割込み信号線、Ｄ５－ＩｓＩｎｓ．．．ＩｓＩｎｓの信号線、Ｄ５－ＬＨ．．．ｒＦｃｈの下位８ビットの転写先を上か下バイトに指定するＬＨ信号線、Ｄ５－Ｔ１．．．相Ｔ１の信号線、Ｄ５－Ｔ７．．．相Ｔ７の信号線、Ｄ６．．．ＤＲバス、Ｄ７－Ｍｏｄ．．．Ｍｏｄ信号線、Ｄ７．．．ＲＤバス、ＤａｔＭｏｄ．．．ＤａｔＭｏｄの信号線、Ｆ０．．．同期制御部、Ｆ２．．．ＦＭＳｉｇバス、ＩｓＩｎｓ．．．ＩｓＩｎｓの信号線、Ｌ０．．．メモリバス、Ｌ１．．．分岐部、Ｌ２．．．ＢＤバス、Ｌ３．．．ＢＦバス、Ｌ４．．．分岐部、Ｌ５．．．ＢＡバス、Ｍ０．．．第２メモリ部、Ｍ１．．．Ｍｅｍ２ＡｄｒＤｅｃ、Ｍ２．．．ＤａｔＰｏｒｔ、Ｍ３．．．Ｍｅｍ２配列、Ｍ４．．．ワード線、Ｍ５．．．ビット線、Ｐ０．．．ＰＣであり、プログラムカウンタの汎用語、ＰｒｇＭｏｄ．．．ＰｒｇＭｏｄの信号線、ＰｚＡＭｏｄ．．．ＰｚＡＭｏｄの信号線、Ｑ０．．．メモリバス、Ｑ１．．．外郭バス１、Ｑ１１．．．外郭線、Ｑ２．．．内郭バス１、Ｑ３．．．内郭バス２、Ｑ４．．．ＱＲデータバス、Ｑ５．．．ＱＲアドレスバス、Ｑ６．．．ＱＲＳｉｇバス、Ｒ０．．．第１メモリ部、Ｒ１．．．Ｍｅｍ１ＡｄｒＤｅｃ、Ｒ２．．．Ｍｅｍ１ＩＯ、Ｒ３．．．Ｍｅｍ１配列、Ｒ４．．．ワード線、Ｒ４－１～Ｒ４－３．．．ワード線、Ｒ４ａ～Ｒ４ｃ．．．ワード線、Ｒ５．．．ビット線、Ｒ５ａ～Ｒ５ｄ．．．ビット線、Ｒ６．．．所属線、Ｒ６ａ～Ｒ６ｃ．．．所属線、Ｒ６－Ａｃｃ．．．ｒＡｃｃの信号線、Ｒ７．．．センスアンプ部、Ｒ８．．．ＩＦ部、Ｒ９．．．ＳＩバス、Ｒ９－ＡＤ．．．ｒＡｄｒ－ＥＰＢＡとｒＪｍｐＢＡとｒＤａｔ－ＢＡのバス、Ｒ９－ｂ１５～ｂ８．．．ｒＡｄｒＥとｒＡｄｒ－ＢとｒＪｍｐＢとｒＣｃｆ－ＢとｒＡｃｃＢの信号線、Ｒ９－ｂ７～ｂ０．．．ｒＡｄｒＰとｒＡｄｒ－ＡとｒＪｍｐＡとｒＣｃｆ－ＡとｒＡｃｃＡの信号線、Ｒ９－Ｂｕｆ．．．ｒＢｕｆの信号線、Ｒ９－Ｆｃｈ．．．ｒＦｃｈの信号線、Ｒ９－ＩｎｔＲｅｑ．．．Ｒ９－ＩｎｔＲｅｑの信号線、Ｒ９－ｒＭｏｄ－ＩｎｔＲｅｑ．．．ＩｎｔＲｅｑ信号線、ｒＡｄｒ－ＢＡ．．．Ｍｅｍ１配列Ｒ３のｒＡｄｒ－ＢとｒＡｄｒ－Ａに由来のアドレス信号のバス、ｒＡｄｒ－Ｅ．．．Ｍｅｍ１配列Ｒ３のｒＡｄｒ－Ｅに由来のアドレス信号のバス、ｒＡｄｒ－Ｐ．．．Ｍｅｍ１配列Ｒ３のｒＡｄｒ－Ｐに由来のアドレス信号のバス、ＲＡＭＭｏｄｓ．．．ＲＡＭＭｏｄの信号線、ｒＦｃｈ－ｂ１１ｓ～ｂ８ｓ．．．ｒＦｃｈ－ｂ１１ｓ～ｂ８ｓの信号線、ｒＪｕｎ－ｂ０ｓ～ｂ１１ｓ．．．ｒＪｕｎ－ｂ０ｓ～ｂ１１の信号線、ｒＭａｐ－Ｐ．．．Ｍｅｍ１配列Ｒ３のｒＡｄｒ－Ｐに由来のアドレス信号のバス、ｒＭｏｄ－ｂ１５ｓ～ｂ１４ｓ．．．ｒＭｏｄ－ｂ１５～ｂ１４の信号線、ｒＰａｇ－Ｐ．．．Ｍｅｍ１配列Ｒ３のｒＡｄｒ－Ｐに由来のアドレス信号のバス、ｒＳｅｌ－ｂ８ｓ～ｂ１０ｓ．．．ｒＳｅｌ－ｂ８～ｂ１０の信号線、Ｓ０．．．セグメント、Ｓ１１～Ｓ１２とＳ２１～Ｓ２２とＳ３１～Ｓ３５とＳ４１～Ｓ４３とＳ５１～Ｓ５２とＳ６１～Ｓ６２．．．ＴＲＩ素子、Ｓ７１．．．ＮＯＴ素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】