特許 7567909 増幅回路、差動増幅回路、受信回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-07

(45)【発行日】2024-10-16

(54)【発明の名称】増幅回路、差動増幅回路、受信回路及び半導体集積回路

(51)【国際特許分類】

   H03F 3/343 20060101AFI20241008BHJP

   H03F 3/16 20060101ALI20241008BHJP

   H03F 3/45 20060101ALI20241008BHJP

【ＦＩ】

H03F3/343 210

H03F3/16 220

H03F3/45

【請求項の数】 30

(21)【出願番号】P 2022529974

(86)(22)【出願日】2020-06-11

(86)【国際出願番号】 JP2020023110

(87)【国際公開番号】W WO2021250870

(87)【国際公開日】2021-12-16

【審査請求日】2023-05-19

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】中村 遼一郎

(72)【発明者】

【氏名】工藤 真大

【審査官】杉田 恵一

(56)【参考文献】

【文献】特開平０６－０５３８２５（ＪＰ，Ａ）

【文献】特開平０９－０７４３４０（ＪＰ，Ａ）

【文献】特開２００９－１６５１００（ＪＰ，Ａ）

【文献】特表２００５－５２６４１２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／００２４２２８（ＵＳ，Ａ１）

【文献】米国特許第６５４５５４０（ＵＳ，Ｂ１）

【文献】国際公開第２０１９／１５５５８２（ＷＯ，Ａ１）

【文献】国際公開第２０２１／１２４４５０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ ３／２６

Ｈ０３Ｆ １／０８

Ｈ０３Ｆ １／３２

Ｈ０３Ｆ ３／１６

Ｈ０３Ｆ ３／３４３

Ｈ０３Ｆ ３／４５

Ｈ０４Ｌ ２５／０３

(57)【特許請求の範囲】

【請求項1】

入力電流が流れる入力ノードと基準電位ノードの間に接続され、ゲート電極が前記入力ノードと接続された第１トランジスタを含む第１回路と、
ローパスフィルタ回路を含み、前記入力ノードと前記基準電位ノードの間において前記第１トランジスタと並列に接続され、ゲート電極が前記第１トランジスタのゲート電極と前記ローパスフィルタ回路を介して接続された第２トランジスタを含む第２回路と、
出力電流が流れる出力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第１トランジスタのゲート電極と接続された第３トランジスタを含む第３回路と、
を有する増幅回路。

【請求項2】

前記第１回路及び前記第２回路は、前記第３回路とカレントミラー回路を構成する請求項１に記載の増幅回路。

【請求項3】

前記ローパスフィルタ回路は、
前記第２トランジスタのゲート電極と前記基準電位ノードの間に接続されたキャパシタと、
前記第２トランジスタのゲート電極と前記第１トランジスタのゲート電極の間に接続された抵抗と
を含む請求項１に記載の増幅回路。

【請求項4】

前記第３トランジスタのサイズは、前記第１トランジスタのサイズと前記第２トランジスタのサイズの合計に等しい請求項１に記載の増幅回路。

【請求項5】

前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタはそれぞれプレーナ型トランジスタであり、前記サイズはプレーナ型トランジスタのゲート幅に対応する請求項４に記載の増幅回路。

【請求項6】

前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタはそれぞれＦｉｎＦＥＴであり、前記サイズはＦｉｎＦＥＴのフィン数に対応する請求項４に記載の増幅回路。

【請求項7】

前記入力ノードと前記基準電位ノードの間において前記第１トランジスタ及び前記第２トランジスタと並列に接続された電流源をさらに有する請求項１に記載の増幅回路。

【請求項8】

前記入力電流の周波数が前記ローパスフィルタ回路のカットオフ周波数より小さい場合の前記増幅回路のゲインは、前記電流源のサイズに応じて決定される請求項７に記載の増幅回路。

【請求項9】

前記入力電流の周波数が前記ローパスフィルタ回路のカットオフ周波数より大きい場合の前記増幅回路のゲインは、入力電流の周波数が前記ローパスフィルタ回路のカットオフ周波数より小さい場合の前記増幅回路のゲインよりも大きい請求項１に記載の増幅回路。

【請求項10】

前記入力電流の周波数が前記ローパスフィルタ回路のカットオフ周波数より大きい場合と小さい場合の間の前記増幅回路のゲインの差は、前記第２トランジスタのサイズに応じて決定される請求項９に記載の増幅回路。

【請求項11】

第１入力電流が流れる第１入力ノードと基準電位ノードの間に接続され、ゲート電極が前記第１入力ノードと接続された第１トランジスタを含む第１回路と、
第１ローパスフィルタ回路を含み、前記第１入力ノードと前記基準電位ノードの間において前記第１トランジスタと並列に接続され、ゲート電極が前記第１トランジスタのゲート電極と前記第１ローパスフィルタ回路を介して接続された第２トランジスタを含む第２回路と、
第１出力電流が流れる第１出力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第１トランジスタのゲート電極と接続された第３トランジスタを含む第３回路と、
第２入力電流が流れる第２入力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第２入力ノードと接続された第４トランジスタを含む第４回路と、
第２ローパスフィルタ回路を含み、前記第２入力ノードと前記基準電位ノードの間において前記第４トランジスタと並列に接続され、ゲート電極が前記第４トランジスタのゲート電極と前記第２ローパスフィルタ回路を介して接続された第５トランジスタを含む第５回路と、
第２出力電流が流れる第２出力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第４トランジスタのゲート電極と接続された第６トランジスタを含む第６回路と、
前記第２入力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第１トランジスタのゲート電極と接続された第７トランジスタを含む第７回路と、
前記第１入力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第４トランジスタのゲート電極と接続された第８トランジスタを含む第８回路と、
を有する差動増幅回路。

【請求項12】

前記第１回路、前記第２回路、及び前記第７回路は、前記第３回路と第１カレントミラー回路を構成し、
前記第４回路、前記第５回路及び前記第８回路は、前記第６回路と第２カレントミラー回路を構成する請求項１１に記載の差動増幅回路。

【請求項13】

前記第１ローパスフィルタ回路は、
前記第２トランジスタのゲート電極と前記基準電位ノードの間に接続された第１キャパシタと、
前記第２トランジスタのゲート電極と前記第１トランジスタのゲート電極の間に接続された第１抵抗と
を含み、
前記第２ローパスフィルタ回路は、
前記第５トランジスタのゲート電極と前記基準電位ノードの間に接続された第２キャパシタと、
前記第５トランジスタのゲート電極と前記第４トランジスタのゲート電極の間に接続された第２抵抗と
を含む請求項１１に記載の差動増幅回路。

【請求項14】

前記第３トランジスタのサイズは、前記第１トランジスタのサイズ、前記第２トランジスタのサイズ、及び前記第７トランジスタのサイズの合計に等しく、
前記第６トランジスタのサイズは、前記第４トランジスタのサイズ、前記第５トランジスタのサイズ、及び前記第８トランジスタのサイズの合計に等しい請求項１１に記載の差動増幅回路。

【請求項15】

前記第２回路は、前記第２トランジスタと前記基準電位ノードの間に接続された第１０トランジスタと、前記第１入力ノードと前記基準電位ノードの間において前記第２トランジスタと並列に接続され、ゲート電極が前記第１トランジスタのゲートと前記第１ローパスフィルタ回路を介さずに接続された第１１トランジスタと、前記第１１トランジスタと前記基準電位ノードの間に接続された第１２トランジスタと、前記第１０トランジスタのゲート電極に入力側及び出力側の一方が接続され、前記第１２トランジスタのゲート電極に前記入力側及び前記出力側の他方が接続され、入力される第１制御信号に応じて前記第１０トランジスタ及び前記第１２トランジスタのいずれか一方を選択的にオンに遷移させる第１インバータと、を有し、
前記第７回路は、前記第７トランジスタと前記基準電位ノードの間に接続された第１３トランジスタと、前記第１入力ノードと前記基準電位ノードの間において前記第７トランジスタと並列に接続され、ゲート電極が前記第１トランジスタのゲートと接続された第１４トランジスタと、前記第１４トランジスタと前記基準電位ノードの間に接続された第１５トランジスタと、前記第１５トランジスタのゲート電極に入力側及び出力側の一方が接続され、前記第１３トランジスタのゲート電極に前記入力側及び前記出力側の他方が接続され、入力される第２制御信号に応じて前記第１３トランジスタ及び前記第１５トランジスタのいずれか一方を選択的にオンに遷移させる第２インバータと、を有し、
前記第５回路は、前記第５トランジスタと前記基準電位ノードの間に接続された第１８トランジスタと、前記第２入力ノードと前記基準電位ノードの間において前記第５トランジスタと並列に接続され、ゲート電極が前記第４トランジスタのゲートと前記第２ローパスフィルタ回路を介さずに接続された第１９トランジスタと、前記第１９トランジスタと前記基準電位ノードの間に接続された第２０トランジスタと、前記第１８トランジスタのゲート電極に入力側及び出力側の一方が接続され、前記第２０トランジスタのゲート電極に前記入力側及び前記出力側の他方が接続され、入力される第３制御信号に応じて前記第１８トランジスタ及び前記第２０トランジスタのいずれか一方を選択的にオンに遷移させる第３インバータと、を有し、
前記第８回路は、前記第８トランジスタと前記基準電位ノードの間に接続された第２１トランジスタと、前記第２入力ノードと前記基準電位ノードの間において前記第８トランジスタと並列に接続され、ゲート電極が前記第４トランジスタのゲートと接続された第２２トランジスタと、前記第２２トランジスタと前記基準電位ノードの間に接続された第２３トランジスタと、前記第２３トランジスタのゲート電極に入力側と出力側の一方が接続され、前記第２１トランジスタのゲート電極に前記入力側及び前記出力側の他方が接続され、入力される第４制御信号に応じて前記第２１トランジスタ及び前記第２３トランジスタのいずれか一方を選択的にオンに遷移させる第４インバータと、を有する、
請求項１１に記載の差動増幅回路。

【請求項16】

並列接続された複数の前記第１回路を含む第１回路の群、並列接続された複数の前記第２回路を含む第２回路の群、及び並列接続された複数の前記第７回路を含む第７回路の群は、並列接続された前記第３回路を含む第３回路の群と第１カレントミラー回路を構成し、
並列接続された複数の前記第４回路を含む第４回路の群、並列接続された複数の前記第５回路を含む第５回路の群、及び並列接続された複数の前記第８回路を含む第８回路の群は、並列接続された前記第６回路を含む第６回路の群と第２カレントミラー回路を構成し、
ＤＣゲインと、ブーストゲインとに応じて、前記第２回路の群に対する複数の前記第１制御信号の選択的な入力、前記第７回路の群に対する複数の前記第２制御信号の選択的な入力、前記第５回路の群に対する複数の前記第３制御信号の選択的な入力、前記第８回路の群に対する複数の前記第４制御信号の選択的な入力をそれぞれ可変に行う制御回路、
を含む請求項１５に記載の差動増幅回路。

【請求項17】

前記ＤＣゲインは、前記第１入力電流及び前記第２入力電流の周波数がそれぞれ、前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より小さい場合の前記差動増幅回路のゲインであり、
前記ブーストゲインは、前記第１入力電流及び前記第２入力電流の周波数がそれぞれ、前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より大きい場合の前記差動増幅回路のゲインである請求項１６に記載の差動増幅回路。

【請求項18】

前記第３回路の群に含まれる前記第３回路の数は、前記第１回路の群に含まれる前記第１回路の数、前記第２回路の群に含まれる前記第２回路の数、及び前記第７回路の群に含まれる前記第７回路の数の合計に等しく、
前記第６回路の群に含まれる前記第６回路の数は、前記第４回路の群に含まれる前記第４回路の数、前記第５回路の群に含まれる前記第５回路の数、及び前記第８回路の群に含まれる前記第８回路の数の合計に等しい請求項１６に記載の差動増幅回路。

【請求項19】

前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第７トランジスタ、前記第１１トランジスタ、及び前記第１４トランジスタのサイズは互いに等しく、
前記第４トランジスタ、前記第５トランジスタ、前記第６トランジスタ、前記第８トランジスタ、前記第１９トランジスタ、及び前記第２２トランジスタのサイズは互いに等しい請求項１５に記載の差動増幅回路。

【請求項20】

前記第１入力電流及び前記第２入力電流の周波数が前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より大きい場合と小さい場合の間の前記差動増幅回路のゲインの差は、前記第１制御信号によってオンさせる前記第２トランジスタの数、及び、前記第３制御信号によってオンさせる前記第５トランジスタの数に応じて決定される請求項１５に記載の差動増幅回路。

【請求項21】

前記第１入力電流及び前記第２入力電流の周波数が前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より小さい場合の前記差動増幅回路のゲインは、前記第２制御信号によってオンさせる前記第７トランジスタの数、及び、前記第４制御信号によってオンさせる前記第８トランジスタの数に応じて決定される請求項１５に記載の差動増幅回路。

【請求項22】

前記第１入力電流及び前記第２入力電流の周波数が前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より大きい場合の前記差動増幅回路のゲインは、前記第１入力電流及び前記第２入力電流の周波数が前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より小さい場合の前記差動増幅回路のゲインよりも大きい請求項１１に記載の差動増幅回路。

【請求項23】

前記第１入力ノードと前記基準電位ノードの間において前記第１トランジスタ及び前記第２トランジスタと並列に接続された第１電流源と、
前記第２入力ノードと前記基準電位ノードの間において前記第４トランジスタ及び前記第５トランジスタと並列に接続された第２電流源と、
をさらに有する請求項１１に記載の差動増幅回路。

【請求項24】

前記第１入力電流及び前記第２入力電流の周波数がそれぞれ、前記第１ローパスフィルタ回路及び前記第２ローパスフィルタ回路のカットオフ周波数より小さい場合の前記差動増幅回路のゲインは、前記第１電流源及び前記第２電流源のサイズに応じて決定される請求項２３に記載の差動増幅回路。

【請求項25】

請求項１に記載の増幅回路を多段接続してなる増幅回路。

【請求項26】

請求項１１に記載の差動増幅回路を多段接続してなる差動増幅回路。

【請求項27】

入力信号を受けとり、前記入力信号に対して等化処理を行う、請求項１に記載の増幅回路を含む入力回路と、
前記入力回路の出力信号に対して所定の変換処理を行う変換回路と、
を有する受信回路。

【請求項28】

入力信号を受けとり、前記入力信号に対して等化処理を行う、請求項１１に記載の差動増幅回路を含む入力回路と、
前記入力回路の出力信号に対して所定の変換処理を行う変換回路と、
を有する受信回路。

【請求項29】

請求項２７に記載の受信回路と、
前記受信回路の出力信号に対して、所定の信号処理を実行する処理回路と、
を有する半導体集積回路。

【請求項30】

請求項２８に記載の受信回路と、
前記受信回路の出力信号に対して、所定の信号処理を実行する処理回路と、
を有する半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書等に開示の一実施形態は、例えば、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ、連続時間線形等化器）に用いられる増幅回路、差動増幅回路、受信回路及び半導体集積回路に関する。

【背景技術】

【0002】

ＣＴＬＥは、ネットワークやデータセンタ向けの高速インターフェース等に用いられるＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ ＤＥＳｅｒｉａｌｉｚｅｒ）受信回路の入力増幅回路であり、伝送路でのロス補償回路として用いられる。従来のＣＴＬＥは、ソースデジェネレーション型イコライザを用いている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平９－７４３４０号公報

【文献】米国特許出願公開第２００８／２４２２８号明細書

【文献】米国特許第５３６３０６５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ソースデジェネレーション型イコライザを用いる従来のＣＴＬＥは、インダクタ素子（コイル）を用いてブーストゲイン増幅機能を実現する。このため、回路サイズ（面積）が大きくなる。また、回路内の抵抗、相互コンダクタンスなどのばらつき要素により、ゲインが非線形となる。

【0005】

近年では、ＣＭＯＳテクノロジの微細化により、ＣＴＬＥの更なる低電力化と小面積化が要求される。また、信号振幅レベルの多値化により、高い線形性が必要とされる。

【0006】

本明細書等に開示の実施形態が解決しようとする課題の一つは、ゲインの線形性を維持しつつ、ブーストゲイン増幅機能及び小面積化を実現する増幅回路、差動増幅回路、受信回路及び半導体集積回路を提供することである。

【課題を解決するための手段】

【0007】

実施形態に係る増幅回路は、入力電流が流れる入力ノードと基準電位ノードの間に接続され、ゲート電極が前記入力ノードと接続された第１トランジスタを含む第１回路と、ローパスフィルタ回路を含み、前記入力ノードと前記基準電位ノードの間において前記第１トランジスタと並列に接続され、ゲート電極が前記第１トランジスタのゲートと前記ローパスフィルタ回路を介して接続された第２トランジスタを含む第２回路と、出力電流が流れる出力ノードと前記基準電位ノードの間に接続され、ゲート電極が前記第１トランジスタのゲートと接続された第３トランジスタを含む第３回路と、を有する。

【発明の効果】

【0008】

本明細書に開示の一実施形態によれば、ゲインの線形性を維持しつつ、ブーストゲイン増幅機能及び小面積化を実現する増幅回路、差動増幅回路、受信回路及び半導体集積回路を実現することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、第１実施形態に係る増幅回路の構成を示した図である。

【図2】図２は、第１実施形態に係る増幅回路のＤＣゲイン、ブーストゲイン、ピークゲインと周波数との関係を示した図である。

【図3】図３は、第２実施形態に係る増幅回路の構成を示した図である。

【図4】図４は、第２実施形態に係る増幅回路のＤＣゲイン、ブーストゲイン、ピークゲインと周波数との関係を示した図である。

【図5】図５は、第３実施形態に係る増幅回路の構成を示した図である。

【図6】図６は、第３実施形態に係る増幅回路のＤＣゲイン、ブーストゲイン、ピークゲインと周波数との関係を示した図である。

【図7】図７は、第４実施形態に係る増幅回路の構成を示した図である。

【図8】図８は、第５実施形態に係る増幅回路の構成を示した図である。

【図9】図９（ａ）、（ｂ）、（ｃ）のそれぞれは、ＤＣゲイン及びブーストゲインに基づいてサイズパラメータを決定するためのルックアップテーブルである。

【図10】図１０は、第６実施形態に係る増幅回路の構成を示した図である。

【図11】図１１は、第７実施形態に係る受信回路の構成を示した図である。

【図12】図１２は、第８実施形態に係る半導体集積回路の構成を示した図である。

【発明を実施するための形態】

【0010】

以下に添付図面を参照して、実施形態に係る増幅回路、差動増幅回路、受信回路及び半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の説明において、各図面で共通する部分には同一の符号を付して、詳細な説明を省略する。

【0011】

（第１実施形態）
図１は、第１実施形態に係る増幅回路Ｄ１の構成を示した図である。なお、増幅回路Ｄ１はシングルエンドとしての増幅器である。

【0012】

図１に示した様に、増幅回路Ｄ１は、第１回路１１、第２回路１２、第３回路１３、基準電位ノード３１、入力端子５０、入力ノード５１、出力端子６０、出力ノード６１を含む。なお、図１において、ａ、ｂは、それぞれ第１回路１１、第２回路１２が有するトランジスタに流れる電流の大きさを示すパラメータであり、トランジスタのサイズを示すパラメータ（以降、「サイズパラメータ」と呼ぶ。）である。サイズパラメータａ、ｂは、例えば、ＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のフィン数やプレーナ型トランジスタのゲート幅に対応する。

【0013】

入力ノード５１は、入力電流Ｉ_Ｉが流れる配線を含む。出力ノード６１は、出力電流Ｉ_Ｏが流れる配線を含む。基準電位ノード３１は、基準電位Ｖｂａｓｉｓ（例えばアース電位）が供給される配線を含む。なお、入力ノード５１の電位Ｖｉｎと基準電位ＶｂａｓｉｓはＶｉｎ＞Ｖｂａｓｉｓの関係にある。

【0014】

第１回路１１は、第１トランジスタ１１１を有する。第１トランジスタ１１１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_Ｉが流れる入力ノード５１と基準電位ノード３１との間に接続されている。第１トランジスタ１１１のゲート電極は入力ノード５１と接続されている。また、第１トランジスタ１１１のドレイン電極、ソース電極は、それぞれ入力ノード５１、基準電位ノード３１と接続されている。第１トランジスタ１１１のサイズパラメータはａである。なお、第１トランジスタ１１１は、第１トランジスタの一例である。

【0015】

第２回路１２は、第２トランジスタ１２１、ローパスフィルタ回路１２７を有する。第２トランジスタ１２１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_Ｉが流れる入力ノード５１と基準電位ノード３１との間において第１トランジスタ１１１と並列に接続されている。第２トランジスタ１２１のゲート電極は、第１トランジスタ１１１のゲート電極とローパスフィルタ回路１２７を介して接続されている。また、第２トランジスタ１２１のドレイン電極、ソース電極は、それぞれ入力ノード５１、基準電位ノード３１と接続されている。第２トランジスタ１２１のサイズパラメータはｂである。なお、第２トランジスタ１２１は、第２トランジスタの一例である。

【0016】

ローパスフィルタ回路１２７は、キャパシタ１２７１、抵抗１２７２から構成されているローパスフィルタである。ローパスフィルタ回路１２７は、高周波帯域において、第２トランジスタ１２１のゲート電極への信号をフィルタリングする。

【0017】

なお、ローパスフィルタ回路１２７が通過させる周波数帯域、すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚは、キャパシタ１２７１の容量Ｃ、抵抗１２７２の抵抗値Ｒによって調整することができる（ω_ｚ＝１／ＲＣ）。また、図１では、ローパスフィルタ回路１２７は、キャパシタ１２７１、抵抗１２７２を一つずつ有する構成を例示した。しかしながら、キャパシタ１２７１、抵抗１２７２の数は、目的に応じて任意に選択することが可能である。

【0018】

第３回路１３は、第３トランジスタ１３１を有する。第３トランジスタ１３１は、例えばｎチャネルトランジスタであり、出力電流Ｉ_Ｏが流れる出力ノード６１と基準電位ノード３１との間に接続されている。第３トランジスタ１３１のゲート電極は、第１トランジスタ１１１のゲート電極と接続されている。また、第３トランジスタ１３１のサイズパラメータはａ＋ｂである。すなわち、第３トランジスタ１３１のサイズパラメータａ＋ｂは、第１トランジスタ１１１のサイズパラメータａと第２トランジスタ１２１のサイズパラメータｂの合計に等しい。なお、第３トランジスタ１３１は、第３トランジスタの一例である。

【0019】

第１回路１１、及び第２回路１２は、第３回路１３とカレントミラー回路を構成する。入力電流Ｉ_Ｉが入力ノード５１に流れると、ミラー先の第３回路１３には、第３トランジスタ１３１のサイズパラメータａ＋ｂに対応する比率の電流Ｉ_ａ＋ｂが流れる。

【0020】

次に、増幅回路Ｄ１の動作について、図１、図２を参照しながら説明する。図２は、第１実施形態に係る増幅回路Ｄ１のＤＣゲイン、ブーストゲイン、ピークゲインと周波数との関係を示した図である。ここで、ＤＣゲインはローパスフィルタ回路１２７のフィルタリング動作を反映させていないゲインに相当し、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より小さい場合のゲインに相当する。ピークゲインは、ローパスフィルタ回路１２７のフィルタリング動作を反映させたゲインに相当し、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より大きい場合のゲインに相当する。ブーストゲインは、ピークゲインとＤＣゲインの差分に対応し、ブーストゲイン＝ピークゲイン－ＤＣゲインによって定義される。

【0021】

増幅回路Ｄ１においては、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より大きい場合のゲイン（ピークゲイン）は、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より小さい場合のゲイン（ＤＣゲイン）よりも大きいものとなる。

【0022】

より具体的には、まず、入力信号としての入力電流Ｉ_Ｉの周波数ωがω≦ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚに等しいか、それよりも低周波の場合）を想定する。係る場合、入力信号はローパスフィルタ回路１２７を通過する。従って、入力電流Ｉ_Ｉが入力ノード５１に入力されると、第１回路１１には第１トランジスタ１１１のサイズパラメータａに対応した比率の電流Ｉ_ａが、第２回路１２には第２トランジスタ１２１のサイズパラメータｂに対応した比率の電流Ｉ_ｂがそれぞれ流れる。

【0023】

第３トランジスタ１３１、第１トランジスタ１１１、第２トランジスタ１２１において、ゲートソース間の電圧は等しい。このため、カレントミラー動作に基づいて、同じオーバードライブ電圧Ｖ_ｏｄにより電流変換され、第３トランジスタ１３１にはミラー電流としてドレイン電流Ｉ_ａ＋ｂが流れる。従って、入力信号が低周波数である場合のＤＣゲインは、図２に示した様に、Ａ１＝Ｉ_ａ＋ｂ／（Ｉ_ａ＋Ｉ_ｂ）＝（ａ＋ｂ）／（ａ＋ｂ）＝１となる。

【0024】

また、入力信号としての入力電流Ｉ_Ｉの周波数ωがω＞ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚよりも高周波の場合）を想定する。係る場合、入力電流Ｉ_Ｉが入力ノード５１に入力されると、カレントミラー動作に基づいて、第３トランジスタ１３１にはミラー電流としてドレイン電流Ｉ_ａ＋ｂが流れる。このとき、第１回路１１には第１トランジスタ１１１のサイズパラメータａに対応した比率の電流Ｉ_ａが流れる。一方、第２トランジスタ１２１のゲート電極は、ローパスフィルタ回路１２７を介して第１トランジスタ１１１のゲート電極と接続されている。これにより、第２トランジスタ１２１のゲート電極への入力信号は、ローパスフィルタ回路１２７によってフィルタリングされるため、第２トランジスタ１２１には電流Ｉ_ｂが流れなくなる。従って、図２に示した様に、入力信号の周波数ω＞ω_ｚ＝１／ＲＣの場合、入力信号の周波数ωがω_ｚ＞１／ＲＣを満たす一定の高周波範囲においてＤＣゲインからブーストゲインＡ２だけ上昇する。その結果、Ａ３＝Ｉ_ａ＋ｂ／Ｉ_ａ＝（ａ＋ｂ）／ａとなる。

【0025】

なお、増幅回路Ｄ１においては、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より大きい場合のゲイン（ピークゲイン）と、入力電流Ｉ_Ｉの周波数がローパスフィルタ回路１２７のカットオフ周波数より小さい場合のゲイン（ＤＣゲイン）との差は、第２トランジスタ１２１のサイズパラメータｂに応じて決定することができる。

【0026】

また、ＤＣゲインＡ１とブーストゲインＡ２との境界点ω_ｚ＝１／ＲＣは、ローパスフィルタ回路１２７の抵抗値Ｒ、容量Ｃを調整することで、所望の位置に設定することができる。また、直線Ｂは、ゲインの減少部分の周波数特性を示した直線であり、Ａ＝ｇ_ｍ／ｓＣ_ＴＯＴである。ここで、ｇｍは相互コンダクタンス、ｓはラプラス変換の変数、Ｃ_ＴＯＴはゲート端子の全容量の値である。

【0027】

以上述べた様に、本実施形態に係る増幅回路Ｄ１は、第１回路１１、第２回路１２、第３回路１３を有する。第１回路１１は、入力電流が流れる入力ノード５１と基準電位ノード３１の間に接続され、ゲート電極が入力ノード５１と接続された第１トランジスタ１１１を含む。第２回路１２は、ローパスフィルタ回路１２７を含む。第２回路１２は、入力ノード５１と基準電位ノード３１の間において第１トランジスタ１１１と並列に接続され、ゲート電極が第１トランジスタ１１１のゲート電極とローパスフィルタ回路１２７を介して接続された第２トランジスタ１２１を含む。第３回路１３は、出力電流が流れる出力ノード６１と基準電位ノード３１の間に接続され、ゲート電極が第１トランジスタ１１１と接続された第３トランジスタ１３１を含む。

【0028】

入力信号としての入力電流Ｉ_Ｉの周波数が高周波である場合、第２トランジスタ１２１のゲート電極に入力する入力信号は、ローパスフィルタ回路１２７によってフィルタリングされる。従って、高周波帯域においては、第２トランジスタ１２１に電流Ｉ_ｂが流れるのを抑止することができ、増幅率をＤＣゲインからピークゲインまで引き上げることができる。

【0029】

また、増幅回路Ｄ１は、インダクタ素子（コイル）を必要としない。従って、インダクタ素子（コイル）を用いる従来の増幅回路に比して、回路面積を小さくすることができ、消費電力を低減させることができる。

【0030】

また、増幅回路Ｄ１は、同一のプロセスで製造されるカレントミラー回路をベースとしている。一般に、集積回路における入力と出力のバラつき要因（例えば、トランジスタの閾値Ｖｔｈ、利得係数β等のパラメータ）は同じプロセス内では同様に変化する。従って、バラつき変化が発生しても、同様の変化によりこれらのバラつき要因は互いに打ち消しあい、最終的にゲイン誤差の少ない増幅回路を実現することができる。

【0031】

また、例えば、抵抗（抵抗値Ｒ_Ｓ）、キャパシタ（容量Ｃ_Ｓ）、インダクタの寄生抵抗（抵抗値Ｒ_Ｐ）及び負荷抵抗（抵抗値Ｒ_Ｌ）とを用いてＤＣゲインとブーストゲインを可変させる従来のソースデジェネレーション型イコライザの場合、ＤＣゲインＡ_Ｖは、相互コンダクタンスｇ_ｍ、Ｒ_Ｓ、Ｒ_Ｐ、Ｒ_Ｌを用いてＡ_Ｖ＝（Ｒ_Ｌ＋Ｒ_Ｐ）／（１／ｇ_ｍ＋Ｒ_Ｓ）と表すことができる。すなわち、ｇ_ｍは非線形であるため、従来のソースデジェネレーション型イコライザのＤＣゲインＡ_Ｖは線形にはならない。

【0032】

これに対し、カレントミラー回路をベースとした増幅回路Ｄ１の増幅率Ａ_ｉは、以下に示すように、線形性を実現することができる。

【0033】

すなわち、入力信号の電流Ｉ_ｉｎとオーバードライブ電圧Ｖ_ｏｄとの間には、式（１）の関係がある。
Ｉ_ｉｎ＝（２Ｉ_ｉｎ／β_ｉｎ）^１／２＝Ｖ_ｏｄ （１）
ここで、β_ｉｎはミラー元のトランジスタの利得係数である。トランジスタの利得係数βは次の式（２）によって定義される。
β＝μＣ_ＯＸ｛Ｗ（ｏｒ ｎｆｉｎ）／Ｌ｝～｛Ｗ（ｏｒ ｎｆｉｎ）／Ｌ｝ （２）
なお、μはキャリア移動度、Ｃ_ＯＸはゲート酸化膜の容量、Ｗはプレーナ型トランジスタのゲート幅、Ｌはゲート長、ｎｆｉｎはＦｉｎＦＥＴのフィン数を意味する。

【0034】

出力信号の電流Ｉ_ｏｕｔとオーバードライブ電圧Ｖ_ｏｄとの間には、式（３）の関係がある。
Ｉ_ｏｕｔ＝（β_ｏｕｔ／２）Ｖ_ｏｄ ^２ （３）
ここで、β_ｏｕｔはミラー先のトランジスタの利得係数である。
式（３）と式（１）より、次の式（４）が成り立つ。
Ｉ_ｏｕｔ＝（β_ｏｕｔ／２）・｛（２Ｉ_ｉｎ／β_ｉｎ）^１／２｝^２
＝（β_ｏｕｔ／β_ｉｎ）Ｉ_ｉｎ （４）

【0035】

従って、増幅回路Ｄ１の増幅率Ａ_ｉは、次の式（５）で表され、線形となる。
Ａ_ｉ＝（β_ｏｕｔ／β_ｉｎ） （５）

【0036】

（第２実施形態）
図３は、第２実施形態に係る増幅回路Ｄ２の構成を示した図である。図３に示す様に、増幅回路Ｄ２は、図１に示した増幅回路Ｄ１の構成に加えて、入力ノード５１側にサイズパラメータｃに対応した比率の電流Ｉ_ｃを出力する定電流源４０をさらに有する。定電流源４０は、入力ノード５１と基準電位ノード３１との間において、第１トランジスタ１１１及び第２トランジスタ１２１と並列に接続されている。また、増幅回路Ｄ２では、定電流源４０が追加されたことに対応して、出力ノード６１側において、第３トランジスタ１３１のサイズパラメータはａ＋ｂ＋ｃとなっている。

【0037】

図４は、第２実施形態に係る増幅回路Ｄ２のＤＣゲイン、ブーストゲイン、ピークゲインと周波数との関係を示した図である。増幅回路Ｄ２の動作について、図３、図４を参照しながら説明する。

【0038】

第３回路１３、第１回路１１、第２回路１２、定電流源４０は、カレントミラー回路として動作する。入力電流Ｉ_Ｉが入力ノード５１に流れると、ミラー先の第３回路１３には、第３トランジスタ１３１のサイズパラメータａ＋ｂ＋ｃに対応した比率の電流Ｉ_{ａ＋ｂ＋ｃ}が流れる。

【0039】

まず、入力信号としての入力電流Ｉ_Ｉの周波数ωがω≦ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚに等しいか、それよりも低周波の場合）を想定する。係る場合、入力信号はローパスフィルタ回路１２７を通過するので、入力電流Ｉ_Ｉが入力ノード５１に入力されると、第１トランジスタ１１１にはサイズパラメータａに対応した比率の電流Ｉ_ａが流れ、第２トランジスタ１２１にはサイズパラメータｂに対応した比率の電流Ｉ_ｂが流れる。また、カレントミラー動作に基づいて、ミラー先の第３トランジスタ１３１にはドレイン電流Ｉ_{ａ＋ｂ＋ｃ}が流れる。従って、入力信号の周波数ω≦ω_ｚ＝１／ＲＣの場合のＤＣゲインは、図４に示した様に、Ａ４＝Ｉ_{ａ＋ｂ＋ｃ}／（Ｉ_ａ＋Ｉ_ｂ）＝（ａ＋ｂ＋ｃ）／（ａ＋ｂ）となる。

【0040】

また、入力信号としての入力電流Ｉ_Ｉの周波数ωがω＞ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚよりも高周波の場合）を想定する。係る場合、入力電流Ｉ_Ｉが入力ノード５１に入力されると、カレントミラー動作に基づいて、ミラー先の第３トランジスタ１３１にはドレイン電流Ｉ_{ａ＋ｂ＋ｃ}が流れる。このとき、第１回路１１には第１トランジスタ１１１のサイズパラメータａに対応した比率の電流Ｉ_ａが流れる。一方、第２トランジスタ１２１のゲート電極への入力信号は、ローパスフィルタ回路１２７によってフィルタリングされるため、第２トランジスタ１２１には電流Ｉ_ｂが流れなくなる。従って、図４に示した様に、入力信号の周波数ω＞ω_ｚ＝１／ＲＣの場合、入力信号の周波数ωがω_ｚ＞１／ＲＣを満たす一定の高周波範囲においてＤＣゲインからブーストゲインＡ５だけ上昇する。その結果、ピークゲインは、Ａ６＝Ｉ_{ａ＋ｂ＋ｃ}／Ｉ_ａ＝（ａ＋ｂ＋ｃ）／ａとなる。

【0041】

すなわち、第２実施形態に係る増幅回路Ｄ２によれば、ブーストゲインのみならずＤＣゲインも増幅させることができる。また、定電流源４０が出力する電流Ｉ_ｃを調整することで、ブーストゲイン及びＤＣゲインを可変に増幅することができる。また、第１実施形態に係る増幅回路Ｄ１に比して、ブーストゲインをさらに増幅することができる。

【0042】

（第３実施形態）
図５は、第３実施形態に係る増幅回路Ｄ３の構成を示した図である。図５に示した様に、増幅回路Ｄ３は、入力端子５０、５２より入力電流Ｉ_ＩＰ、Ｉ_ＩＮを入力し、出力端子６０、６２から出力電流Ｉ_ＯＰ、Ｉ_ＯＮを出力する差動増幅器である。

【0043】

増幅回路Ｄ３は、第１回路１１、第２回路１２、第３回路１３、第４回路１４、第５回路１５、第６回路１６、第７回路１７、第８回路１８、入力ノード５１、基準電位ノード３１、出力ノード６１を有する。

【0044】

第１回路１１、第２回路１２については、第１実施形態において説明した通りである。また、第３回路１３が有する第３トランジスタ１３１のサイズパラメータは、第１トランジスタ１１１のサイズパラメータａ、第２トランジスタ１２１のサイズパラメータｂ、及び第７回路１７が有する第７トランジスタ１７１のサイズパラメータｃの合計に等しい。すなわち、第３トランジスタ１３１のサイズパラメータはａ＋ｂ＋ｃである。

【0045】

第４回路１４は、第４トランジスタ１４１を有する。第４トランジスタ１４１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_ＩＮが流れる入力ノード３２と基準電位ノード３１との間に接続されている。第４トランジスタ１４１のゲート電極は、入力ノード３２と接続されている。また、第４トランジスタ１４１のドレイン電極、ソース電極は、それぞれ入力ノード３２、基準電位ノード３１と接続されている。第４トランジスタ１４１のサイズパラメータはａである。

【0046】

第５回路１５は、第５トランジスタ１５１、ローパスフィルタ回路１５７を有する。第５トランジスタ１５１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_ＩＮが流れる入力ノード３２と基準電位ノード３１との間において第４トランジスタ１４１と並列に接続されている。第５トランジスタ１５１のゲート電極は、第４トランジスタ１４１とローパスフィルタ回路１５７を介して接続されている。また、第５トランジスタ１５１のドレイン電極、ソース電極は、それぞれ入力ノード３２、基準電位ノード３１と接続されている。第５トランジスタ１５１のサイズパラメータはｂである。

【0047】

ローパスフィルタ回路１５７は、キャパシタ１５７１、抵抗１５７２を有する。ローパスフィルタ回路１５７の機能は、ローパスフィルタ回路１２７と同様である。

【0048】

第６回路１６は、第６トランジスタ１６１を有する。第６トランジスタ１６１は、例えばｎチャネルトランジスタであり、出力電流Ｉ_ＯＮが流れる出力ノード６３と基準電位ノード３１との間に接続されている。第６トランジスタ１６１のゲート電極は、第４トランジスタ１４１のゲート電極と接続されている。また、第６トランジスタ１６１のドレイン電極、ソース電極は、それぞれ出力ノード６３、基準電位ノード３１と接続されている。第６トランジスタ１６１のサイズパラメータは、第４トランジスタ１４１のサイズパラメータａ、第５トランジスタ１５１のサイズパラメータｂ、及び第８回路１８が有する第８トランジスタ１８１のサイズパラメータｃの合計に等しい。すなわち、第６トランジスタ１６１のサイズパラメータはａ＋ｂ＋ｃである。

【0049】

第７回路１７は、第７トランジスタ１７１を有する。第７トランジスタ１７１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_ＩＮが流れる入力ノード５３と基準電位ノード３１との間に接続されている。また、第７トランジスタ１７１のゲート電極は、第１トランジスタ１１１のゲート電極と接続されている。第７トランジスタ１７１のサイズパラメータはｃである。

【0050】

第８回路１８は、第８トランジスタ１８１を有する。第８トランジスタ１８１は、例えばｎチャネルトランジスタであり、入力電流Ｉ_ＩＰが流れる入力ノード５１と基準電位ノード３１との間に接続されている。また、第８トランジスタ１８１のゲート電極は、第４トランジスタ１４１のゲート電極と接続されている。第８トランジスタ１８１のサイズパラメータはｃである。

【0051】

第１回路１１、第２回路１２、第３回路１３、第７回路１７は、入力端子５０、５２より入力電流Ｉ_ＩＰ、Ｉ_ＩＮを入力し、出力端子６０から出力電流Ｉ_ＯＰを出力する第１カレントミラー回路ＣＭ１として動作する。また、第４回路１４、第５回路１５、第６回路１６、第８回路１８は、入力端子５０、５２より入力電流Ｉ_ＩＰ、Ｉ_ＩＮを入力し、出力端子６２から出力電流Ｉ_ＯＮを出力する第２カレントミラー回路ＣＭ２として動作する。

【0052】

第１カレントミラー回路ＣＭ１と第２カレントミラー回路ＣＭ２は、入力電流Ｉ_ＩＮを入力する第７回路１７の第７トランジスタ１７１と入力電流Ｉ_ＩＰを入力する第８回路１８の第８トランジスタ１８１によりクロスカップルされている。

【0053】

図６は、第３実施形態に係る増幅回路Ｄ３のゲインに関する周波数特性を示した図である。増幅回路Ｄ３の動作について、図５、図６を参照しながら説明する。

【0054】

まず、第１カレントミラー回路ＣＭ１において、入力信号としての入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがω≦ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚに等しいか、それよりも低周波の場合）を想定する。係る場合、入力信号はローパスフィルタ回路１２７を通過する。従って、入力電流Ｉ_ＩＰが入力ノード５１に入力されると、第１回路１１には第１トランジスタ１１１のサイズパラメータａに対応した比率の電流Ｉ_ａが、第２回路１２には第２トランジスタ１２１のサイズパラメータｂに対応した比率の電流Ｉ_ｂがそれぞれ流れる。

【0055】

また、入力電流Ｉ_ＩＮが入力ノード５３に入力されると、入力電流Ｉ_ＩＮの極性は入力電流Ｉ_ＩＰの極性と反転しているため、第７回路１７には第７トランジスタ１７１のサイズパラメータｃに対応した比率の電流－Ｉ_ｃが流れる。

【0056】

また、第３トランジスタ１３１と、第１トランジスタ１１１、第２トランジスタ１２１、第７トランジスタ１７１との間では、ゲートソース間の電圧が等しい。このため、第３トランジスタ１３１にはドレイン電流Ｉ_{ａ＋ｂ＋ｃ}が流れる。

【0057】

第２カレントミラー回路ＣＭ２の動作についても、極性が反転した入力電流Ｉ_ＩＰ、Ｉ_ＩＮが入力される点以外は、実質的に同様である。

【0058】

従って、入力信号が低周波数である場合のＤＣゲインは、図６に示した様に、Ａ１０＝Ｉ_{ａ＋ｂ＋ｃ}／（Ｉ_ａ＋Ｉ_ｂ－Ｉ_ｃ）＝（ａ＋ｂ＋ｃ）／（ａ＋ｂ－ｃ）となる。

【0059】

また、入力信号としての入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがω＞ω_ｚ＝１／ＲＣの場合（すなわち、ローパスフィルタ回路１２７のカットオフ周波数ω_ｚよりも高周波の場合）を想定する。係る場合、入力電流Ｉ_ＩＰが入力ノード５１に入力されると、カレントミラー動作に基づいて、ミラー先の第３トランジスタ１３１にはドレイン電流Ｉ_{ａ＋ｂ＋ｃ}が流れる。このとき、第１回路１１には第１トランジスタ１１１のサイズパラメータａに対応した比率の電流Ｉ_ａが流れる。第７回路１７には、第７トランジスタ１７１のサイズパラメータｃに対応した比率の電流－Ｉ_ｃが流れる。

【0060】

一方、第２トランジスタ１２１のゲート電極は、ローパスフィルタ回路１２７を介して第１トランジスタ１１１のゲート電極と接続されている。これにより、第２トランジスタ１２１のゲート電極への入力信号は、ローパスフィルタ回路１２７によってフィルタリングされるため、第２トランジスタ１２１には電流Ｉ_ｂが流れなくなる。

【0061】

第２カレントミラー回路ＣＭ２の動作についても、極性が反転した入力電流Ｉ_ＩＰ、Ｉ_ＩＮが入力される点以外は、実質的に同様である。

【0062】

従って、図６に示した様に、入力信号の周波数ω＞ω_ｚ＝１／ＲＣの場合、入力信号の周波数ωがω_ｚ＞１／ＲＣを満たす一定の高周波範囲においてＤＣゲインからブーストゲインＡ１１だけ上昇する。その結果、ピークゲインは、図６に示した様にＡ１２＝Ｉ_{ａ＋ｂ＋ｃ}／（Ｉ_ａ－Ｉ_ｃ）＝（ａ＋ｂ＋ｃ）／（ａ－ｃ）となる。

【0063】

以上述べた様に、本実施形態に係る増幅回路Ｄ３は、第１回路１１、第２回路１２、第３回路１３、第４回路１４、第５回路１５、第６回路１６、第７回路１７、第８回路１８を有する。第１回路１１は、入力電流Ｉ_ＩＰが流れる入力ノード５１と基準電位ノード３１の間に接続され、ゲート電極が入力ノード５１と接続された第１トランジスタ１１１を含む。第２回路１２は、ローパスフィルタ回路１２７を含む。第２回路１２は、入力ノード５１と基準電位ノード３１の間において第１トランジスタ１１１と並列に接続され、ゲート電極が第１トランジスタ１１１のゲート電極とローパスフィルタ回路１２７を介して接続された第２トランジスタ１２１を含む。第３回路１３は、出力電流が流れる出力ノード６１と基準電位ノード３１の間に接続され、ゲート電極が第１トランジスタ１１１と接続された第３トランジスタ１３１を含む。

【0064】

第４回路１４は、入力電流Ｉ_ＩＮが流れる入力ノード５３と基準電位ノード３１の間に接続され、ゲート電極が入力ノード５３と接続された第４トランジスタ１４１を含む。第５回路１５は、ローパスフィルタ回路１５７を含む。第５回路１５は、入力ノード５３と基準電位ノード３１の間において第４トランジスタ１４１と並列に接続され、ゲート電極が第４トランジスタ１４１のゲート電極とローパスフィルタ回路１５７を介して接続された第５トランジスタ１５１を含む。第６回路１６は、出力電流が流れる出力ノード６３と基準電位ノード３１の間に接続され、ゲート電極が第４トランジスタ１４１と接続された第６トランジスタ１６１を含む。

【0065】

第７回路１７は、入力電流Ｉ_ＩＮが流れる入力ノード５３と基準電位ノード３１との間に接続され、ゲート電極が第１トランジスタ１１１のゲート電極と接続された第７トランジスタ１７１を含む。第８回路１８は、入力電流Ｉ_ＩＰが流れる入力ノード５１と基準電位ノード３１との間に接続され、ゲート電極が第４トランジスタ１４１のゲート電極と接続された第８トランジスタ１８１を含む。

【0066】

第１回路１１、第２回路１２、第３回路１３、第７回路１７は、第１カレントミラー回路ＣＭ１として動作し、第４回路１４、第５回路１５、第６回路１６、第８回路１８は、第２カレントミラー回路ＣＭ２として動作する。第１カレントミラー回路ＣＭ１と第２カレントミラー回路ＣＭ２は、第７回路１７の第７トランジスタ１７１と第８回路１８の第８トランジスタ１８１によりクロスカップルされている。

【0067】

第７回路１７の第７トランジスタ１７１、第８回路１８の第８トランジスタ１８１により、第１カレントミラー回路ＣＭ１と第２カレントミラー回路ＣＭ２とにおいて、入力電流Ｉ_ＩＰに対し入力電流Ｉ_ＩＮがクロスカップルされている。これにより、増幅回路Ｄ３は、第１実施形態において説明したブーストゲイン増幅機能に加えて、ＤＣゲインについても増幅する機能を有することができる。

【0068】

（第４実施形態）
図７は、第４実施形態に係る増幅回路Ｄ４の構成を示した図である。図７に示す様に、増幅回路Ｄ４は、図５に示した増幅回路Ｄ３の構成に加えて、入力ノード５１、５３側にそれぞれ、サイズパラメータｄに対応した定電流源４０、４１をさらに有する。定電流源４０は、入力ノード５１と基準電位ノード３１との間において、第１トランジスタ１１１及び第２トランジスタ１２１と並列に接続されている。定電流源４１は、入力ノード５３と基準電位ノード３１との間において、第４トランジスタ１４１及び第５トランジスタ１５１と並列に接続されている。また、増幅回路Ｄ４では、定電流源４０、４１が追加されたことに対応して、出力ノード６１、６３側において、第３トランジスタ１３１及び第６トランジスタ１６１のサイズパラメータはａ＋ｂ＋ｃ＋ｄとなっている。

【0069】

これによって、第４実施形態に係る増幅回路Ｄ４によれば、第２実施形態に係る増幅回路Ｄ２の場合と同様に、増幅回路Ｄ３に比して、ＤＣゲインをさらに増幅させることができる。また、定電流源４０、４１が出力する電流Ｉ_ｄを調整することで、ブーストゲイン及びＤＣゲインを可変に増幅することができる。

【0070】

（第５実施形態）
図８は、第５実施形態に係る増幅回路Ｄ５の構成を示した図である。第５実施形態に係る増幅回路Ｄ５は、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２が有する各トランジスタのソース側に挿入された、オン／オフ制御のためのトランジスタを用いてサイズパラメータａ、ｂ、ｃを個別に制御し、ＤＣゲイン、ブーストゲインを可変に増幅するものである。

【0071】

図８に示す様に、増幅回路Ｄ５は、入力電流Ｉ_ＩＰ、Ｉ_ＩＮを入力して出力電流Ｉ_ＯＰ、Ｉ_ＯＮを出力する差動増幅器である。

【0072】

増幅回路Ｄ５は、並列接続されたＡ個の第１回路１１（以下、「第１回路の群」と呼ぶ）を有する。

【0073】

増幅回路Ｄ５は、並列接続されたＢ個の第２回路１２（以下、「第２回路の群」と呼ぶ）を有する。

【0074】

増幅回路Ｄ５は、並列接続されたＣ個の第７回路１７（以下、「第７回路の群」と呼ぶ）を有する。

【0075】

増幅回路Ｄ５は、並列接続されたＡ＋Ｂ＋Ｃ個の第３回路１３（以下、「第３回路の群」と呼ぶ）を有する。なお、第３回路の群に含まれる第３回路１３の数は、第１回路の群に含まれる第１回路１１の数、第２回路の群に含まれる第２回路１２の数、及び第７回路の群に含まれる第７回路１７の数の合計に等しい。

【0076】

増幅回路Ｄ５は、並列接続されたＡ個の第４回路１４（以下、「第４回路の群」と呼ぶ）を有する。

【0077】

増幅回路Ｄ５は、並列接続されたＢ個の第５回路１５（以下、「第５回路の群」と呼ぶ）を有する。

【0078】

増幅回路Ｄ５は、並列接続されたＣ個の第８回路１８（以下、「第８回路の群」と呼ぶ）を有する。

【0079】

増幅回路Ｄ５は、並列接続されたＡ＋Ｂ＋Ｃ個の第６回路１６（以下、「第６回路の群」と呼ぶ）を有する。なお、第６回路の群に含まれる第６回路の数は、第４回路の群に含まれる第４回路１４の数、第５回路の群に含まれる第５回路１５の数、及び第８回路の群に含まれる第８回路１８の数の合計に等しい。

【0080】

第１回路の群、第２回路の群、第７回路の群は、第３回路の群と第１カレントミラー回路ＣＭ１を構成する。また、第４回路の群、第５回路の群、第６回路の群は、第８回路の群と第２カレントミラー回路ＣＭ２を構成する。また、増幅回路Ｄ５は、コントローラ２５を有する。

【0081】

各第１回路１１は、第１トランジスタ１１１と直列接続された第９トランジスタ１１２を有する。第９トランジスタ１１２は、例えばｎチャネルトランジスタであり、第９トランジスタ１１２のドレイン電極は第１トランジスタ１１１のソース電極と接続されている。第９トランジスタ１１２のソース電極は基準電位ノード３１と接続されている。第９トランジスタ１１２のゲート電極は、所定の固定電位ノード、例えば電源電位ノードに接続される。なお、第１トランジスタ１１１のサイズパラメータは“１”である。第１回路の群における、並列接続されたＡ個の第１トランジスタ１１１は、サイズパラメータａに対応した比率の電流Ｉ_ａを流すトランジスタの群の一部を構成するものである。

【0082】

各第２回路１２は、第２トランジスタ１２１、ローパスフィルタ回路１２７に加えて、オン／オフ制御のための第１０トランジスタ１２２、第１１トランジスタ１２３、オン／オフ制御のための第１２トランジスタ１２４、第１インバータ１２８を有する。

【0083】

第１０トランジスタ１２２は、例えばｎチャネルトランジスタであり、第２トランジスタ１２１と基準電位ノード３１の間に接続されている。第１０トランジスタ１２２のドレイン電極は第２トランジスタ１２１のソース電極と接続されている。第１０トランジスタ１２２のソース電極は基準電位ノード３１と接続されている。第１０トランジスタ１２２のゲート電極は第１制御ノード３３と接続されている。なお、第２トランジスタ１２１のサイズパラメータは“１”である。第２の回路の群における、並列接続されたＢ個の第２トランジスタ１２１は、オンされた場合に、サイズパラメータｂに対応した比率の電流Ｉ_ｂを流すトランジスタの群の一部を構成するものである。

【0084】

第１１トランジスタ１２３は、例えばｎチャネルトランジスタであり、入力ノード５１と基準電位ノード３１との間において、第１トランジスタ１１１及び第２トランジスタ１２１と並列に接続されている。第１１トランジスタ１２３のドレイン電極は、入力ノード５１と接続されている。第１１トランジスタ１２３のソース電極は第１２トランジスタ１２４のドレイン電極と接続されている。第１１トランジスタ１２３のゲート電極は、第１トランジスタ１１１のゲート電極と、ローパスフィルタ回路１２７を介さずに接続されている。なお、第１１トランジスタ１２３のサイズパラメータは“１”である。第２の回路の群における、並列接続されたＢ個の第１１トランジスタ１２３は、オンされた場合に、サイズパラメータａに対応した比率の電流Ｉ_ａを流すトランジスタの群の一部を構成するものである。

【0085】

第１２トランジスタ１２４は、例えばｎチャネルトランジスタであり、第１１トランジスタ１２３と基準電位ノード３１の間に接続されている。第１２トランジスタ１２４のソース電極は基準電位ノード３１と接続されている。

【0086】

第１インバータ１２８の入力側は、第１０トランジスタ１２２のゲート電極、すなわち、第１制御ノード３３に接続される。第１インバータ１２８の出力側は、第１２トランジスタ１２４のゲート電極に接続される。第１インバータ１２８は、入力される制御信号に応じて第１０トランジスタ１２２及び第１２トランジスタ１２４のいずれか一方を選択的にオンに遷移させる。

【0087】

第２回路１２において、コントローラ２５から、第１０トランジスタ１２２をオンさせ第２トランジスタ１２１に電流を流すための制御信号（例えばハイレベル信号）が第１制御ノード３３に供給される場合を想定する。係る場合、当該ハイレベル信号によって第１０トランジスタ１２２がオンされ、第２トランジスタ１２１にサイズパラメータ“１”に対応した比率の電流Ｉ_１が流れる。

【0088】

一方、ハイレベル信号は、第１インバータ１２８にも供給される。第１インバータ１２８は、供給されたハイレベル信号を反転させたローレベル信号を第１２トランジスタ１２４のゲート電極に供給する。第１２トランジスタ１２４は、ゲート電極に供給された制御信号がローレベル信号であるためオンしない。

【0089】

また、コントローラ２５から、第１０トランジスタ１２２をオフするための制御信号（例えばローレベル信号）が第１制御ノード３３に供給される場合を想定する。係る場合、当該ローレベル信号によって第１０トランジスタ１２２はオフとなり、第２トランジスタ１２１に電流Ｉ_１は流れない。

【0090】

一方、ローレベル信号は、第１インバータ１２８にも供給される。第１インバータ１２８は、供給されたローレベル信号を反転させたハイレベル信号を第１２トランジスタ１２４のゲート電極に供給する。第１２トランジスタ１２４は、ゲート電極に供給された制御信号がハイレベル信号であるためオン状態となり、第１１トランジスタ１２３にサイズパラメータ“１”に対応した比率の電流Ｉ_１が流れる。

【0091】

各第７回路１７は、第７トランジスタ１７１、第１３トランジスタ１７２、第１４トランジスタ１７３、第１５トランジスタ１７４、第２インバータ１７５を有する。

【0092】

第７トランジスタ１７１は、例えばｎチャネルトランジスタであり、入力ノード５３と基準電位ノード３１との間において、第４トランジスタ１４１及び第５トランジスタ１５１と並列に接続されている。第７トランジスタ１７１のドレイン電極は、入力ノード５３と接続されている。第７トランジスタ１７１のソース電極は第１３トランジスタ１７２のドレイン電極と接続されている。第７トランジスタ１７１のゲート電極は、第１トランジスタ１１１のゲート電極と接続されている。なお、第７トランジスタ１７１のサイズパラメータは“１”である。第７の回路の群における、並列接続されたＣ個の第７トランジスタ１７１は、オンされた場合に、サイズパラメータｃに対応した比率の電流－Ｉ_ｃを流すトランジスタの群の一部を構成するものである。

【0093】

第１３トランジスタ１７２は、例えばｎチャネルトランジスタであり、第７トランジスタ１７１と基準電位ノード３１の間に接続されている。第１３トランジスタ１７２のソース電極は基準電位ノード３１と接続されている。

【0094】

第１４トランジスタ１７３は、例えばｎチャネルトランジスタであり、入力ノード５１と基準電位ノード３１との間において、第１トランジスタ１１１及び第２トランジスタ１２１と並列に接続されている。第１４トランジスタ１７３のドレイン電極は、入力ノード５１と接続されている。第１４トランジスタ１７３のソース電極は第１５トランジスタ１７４のドレイン電極と接続されている。第１４トランジスタ１７３のゲート電極は、第１トランジスタ１１１のゲート電極と接続されている。なお、第１４トランジスタ１７３のサイズパラメータは“１”である。第７の回路の群における、並列接続されたＣ個の第１４トランジスタ１７３は、オンされた場合に、サイズパラメータａに対応した比率の電流Ｉ_ａを流すトランジスタの群の一部を構成するものである。

【0095】

第１５トランジスタ１７４は、例えばｎチャネルトランジスタであり、第１４トランジスタ１７３と基準電位ノード３１の間に接続されている。第１５トランジスタ１７４のソース電極は基準電位ノード３１と接続されている。第１５トランジスタ１７４のゲート電極は第２制御ノード３４と接続されている。

【0096】

第２インバータ１７５の入力側は、第１５トランジスタ１７４のゲート電極、すなわち、第２制御ノード３４に接続される。第２インバータ１７５の出力側は、第１３トランジスタ１７２のゲート電極に接続される。第２インバータ１７５は、入力される制御信号に応じて第１３トランジスタ１７２及び第１５トランジスタ１７４のいずれか一方を選択的にオンに遷移させる。

【0097】

第７回路１７において、コントローラ２５から、第１５トランジスタ１７４をオンさせ第１４トランジスタ１７３に電流を流すためのハイレベル信号が第２制御ノード３４に供給される場合を想定する。係る場合、当該ハイレベル信号によって第１５トランジスタ１７４がオンされ、第１４トランジスタ１７３にサイズパラメータ“１”に対応した比率の電流Ｉ_１が流れる。

【0098】

一方、ハイレベル信号は、第２インバータ１７５にも供給される。第２インバータ１７５は、供給されたハイレベル信号を反転させたローレベル信号を第１３トランジスタ１７２のゲート電極に供給する。第１３トランジスタ１７２は、ゲート電極に供給された制御信号がローレベル信号であるためオンしない。

【0099】

また、コントローラ２５から、第１４トランジスタ１７３をオフするためのローレベル信号が第２制御ノード３４に供給される場合を想定する。係る場合、当該ローレベル信号によって第１５トランジスタ１７４はオフとなり、第１４トランジスタ１７３に電流Ｉ_１は流れない。

【0100】

一方、ローレベル信号は、第２インバータ１７５にも供給される。第２インバータ１７５は、供給されたローレベル信号を反転させたハイレベル信号を第１３トランジスタ１７２のゲート電極に供給する。第１３トランジスタ１７２は、ゲート電極に供給された制御信号がハイレベル信号であるためオン状態となり、第７トランジスタ１７１にサイズパラメータ“１”に対応した比率の電流－Ｉ_１が流れる。

【0101】

各第３回路１３は、第３トランジスタ１３１と基準電位ノード３１の間に接続された第１６トランジスタ１３２を有する。第１６トランジスタ１３２は、例えばｎチャネルトランジスタであり、第１６トランジスタ１３２のドレイン電極は第３トランジスタ１３１のソース電極と接続されている。第１６トランジスタ１３２のソース電極は基準電位ノード３１と接続されている。第１６トランジスタ１３２のゲート電極は、所定の固定電位ノード、例えば電源電位ノードに接続される。なお、第３トランジスタ１３１のサイズパラメータは“１”である。第３の回路の群における、並列接続されたＡ＋Ｂ＋Ｃ個の第３トランジスタ１３１は、サイズパラメータａ＋ｂ＋ｃに対応した比率の電流Ｉ_{ａ＋ｂ＋ｃ}を流すトランジスタの群を構成するものである。

【0102】

以上説明したように、図８に示した増幅回路Ｄ５では、第１トランジスタ１１１、第２トランジスタ１２１、第３トランジスタ１３１、第７トランジスタ１７１、第１１トランジスタ１２３、及び第１４トランジスタ１７３は、そのサイズパラメータがすべて“１”であり、サイズが互いに等しい。

【0103】

各第４回路１４は、第４トランジスタ１４１と基準電位ノード３１の間に接続された第１７トランジスタ１４２を有する。第１７トランジスタ１４２は、例えばｎチャネルトランジスタであり、第１７トランジスタ１４２のドレイン電極は第４トランジスタ１４１のソース電極と接続されている。第１７トランジスタ１４２のソース電極は基準電位ノード３１と接続されている。第１７トランジスタ１４２のゲート電極は、所定の固定電位ノード、例えば電源電位ノードに接続される。なお、第４トランジスタ１４１のサイズパラメータは“１”である。第４の回路の群における、並列接続されたＡ個の第４トランジスタ１４１は、サイズパラメータａに対応した比率の電流－Ｉ_ａを流すトランジスタの群の一部を構成するものである。

【0104】

各第５回路１５は、第５トランジスタ１５１、ローパスフィルタ回路１５７に加えて、第１８トランジスタ１５２、第１９トランジスタ１５３、第２０トランジスタ１５４、第３インバータ１５８を有する。

【0105】

第１８トランジスタ１５２は、例えばｎチャネルトランジスタであり、第５トランジスタ１５１と基準電位ノード３１の間に接続されている。第１８トランジスタ１５２のドレイン電極は第５トランジスタ１５１のソース電極と接続されている。第１８トランジスタ１５２のソース電極は基準電位ノード３１と接続されている。第１８トランジスタ１５２のゲート電極は第３制御ノード３５と接続されている。なお、第５トランジスタ１５１のサイズパラメータは“１”である。第５の回路の群における、並列接続されたＢ個の第５トランジスタ１５１は、オンされた場合に、サイズパラメータｂに対応した比率の電流－Ｉ_ｂを流すトランジスタの群の一部を構成するものである。

【0106】

第１９トランジスタ１５３は、例えばｎチャネルトランジスタであり、入力ノード５３と基準電位ノード３１との間において、第４トランジスタ１４１及び第５トランジスタ１５１と並列に接続されている。第１９トランジスタ１５３のドレイン電極は、入力ノード５３と接続されている。第１９トランジスタ１５３のソース電極は第２０トランジスタ１５４のドレイン電極と接続されている。第１９トランジスタ１５３のゲート電極は、第４トランジスタ１４１のゲート電極と、ローパスフィルタ回路１５７を介さずに接続されている。なお、第１９トランジスタ１５３のサイズパラメータは“１”である。第５の回路の群における、並列接続されたＢ個の第１９トランジスタ１５３は、オンされた場合に、サイズパラメータａに対応した比率の電流－Ｉ_ａを流すトランジスタの群の一部を構成するものである。

【0107】

第２０トランジスタ１５４は、例えばｎチャネルトランジスタであり、第１９トランジスタ１５３と基準電位ノード３１との間に接続されている。第２０トランジスタ１５４のソース電極は基準電位ノード３１と接続されている。

【0108】

第３インバータ１５８の入力側は、第１８トランジスタ１５２のゲート電極、すなわち、第３制御ノード３５に接続される。第３インバータ１５８の出力側は、第２０トランジスタ１５４のゲート電極に接続される。第３インバータ１５８は、入力される制御信号に応じて第１８トランジスタ１５２及び第２０トランジスタ１５４のいずれか一方を選択的にオンに遷移させる。

【0109】

第５回路１５におけるスイッチング制御は、第２回路１２と同様であるので、その説明は省略する。

【0110】

各第８回路１８は、第８トランジスタ１８１、第２１トランジスタ１８２、第２２トランジスタ１８３、第２３トランジスタ１８４、第４インバータ１８５を有する。

【0111】

第８トランジスタ１８１は、例えばｎチャネルトランジスタであり、入力ノード５１と基準電位ノード３１との間において、第１トランジスタ１１１及び第２トランジスタ１２１と並列に接続されている。第８トランジスタ１８１のドレイン電極は、入力ノード５１と接続されている。第８トランジスタ１８１のソース電極は第２１トランジスタ１８２のドレイン電極と接続されている。第８トランジスタ１８１のゲート電極は、第４トランジスタ１４１のゲート電極と接続されている。なお、第８トランジスタ１８１のサイズパラメータは“１”である。第８の回路の群における、並列接続されたＣ個の第８トランジスタ１８１は、オンされた場合に、サイズパラメータｃに対応した比率の電流Ｉ_ｃを流すトランジスタの群の一部を構成するものである。

【0112】

第２１トランジスタ１８２は、例えばｎチャネルトランジスタであり、第８トランジスタ１８１と基準電位ノード３１との間に接続されている。第２１トランジスタ１８２のソース電極は基準電位ノード３１と接続されている。

【0113】

第２２トランジスタ１８３は、例えばｎチャネルトランジスタであり、入力ノード５３と基準電位ノード３１との間において、第４トランジスタ１４１及び第５トランジスタ１５１と並列に接続されている。第２２トランジスタ１８３のドレイン電極は、入力ノード５３と接続されている。第２２トランジスタ１８３のソース電極は第２３トランジスタ１８４のドレイン電極と接続されている。第２２トランジスタ１８３のゲート電極は、第４トランジスタ１４１のゲート電極と接続されている。なお、第２２トランジスタ１８３のサイズパラメータは“１”である。第８の回路の群における、並列接続されたＣ個の第２２トランジスタ１８３は、オンされた場合に、サイズパラメータａに対応した比率の電流－Ｉ_aを流すトランジスタの群の一部を構成するものである。

【0114】

第２３トランジスタ１８４は、例えばｎチャネルトランジスタであり、第２２トランジスタ１８３と基準電位ノード３１との間に接続されている。第２３トランジスタ１８４のソース電極は基準電位ノード３１と接続されている。第２３トランジスタ１８４のゲート電極は第４制御ノード３６と接続されている。

【0115】

第４インバータ１８５の入力側は、第２３トランジスタ１８４のゲート電極、すなわち、第４制御ノード３６に接続される。第４インバータ１８５の出力側は、第２１トランジスタ１８２のゲート電極に接続される。第４インバータ１８５は、入力される制御信号に応じて第２１トランジスタ１８２及び第２３トランジスタ１８４のいずれか一方を選択的にオンに遷移させる。

【0116】

第８回路１８におけるスイッチング制御は、第７回路１７と同様であるので、その説明は省略する。

【0117】

各第６回路１６は、第６トランジスタ１６１と基準電位ノード３１との間に接続された第２４トランジスタ１６２を有する。第２４トランジスタ１６２は、例えばｎチャネルトランジスタであり、第２４トランジスタ１６２のドレイン電極は第６トランジスタ１６１のソース電極と接続されている。第２４トランジスタ１６２のソース電極は基準電位ノード３１と接続されている。第２４トランジスタ１６２のゲート電極は、所定の固定電位ノード、例えば電源電位ノードに接続される。なお、第６トランジスタ１６１のサイズパラメータは“１”である。第６の回路の群における、並列接続されたＡ＋Ｂ＋Ｃ個の第６トランジスタ１６１は、サイズパラメータａ＋ｂ＋ｃに対応した比率の電流－Ｉ_{ａ＋ｂ＋ｃ}を流すトランジスタの群の一部を構成するものである。

【0118】

以上のように、図８に示した増幅回路Ｄ５では、第４トランジスタ１４１、第５トランジスタ１５１、第６トランジスタ１６１、第８トランジスタ１８１、第１９トランジスタ１５３、及び第２２トランジスタ１８３は、そのサイズパラメータがすべて“１”であり、サイズが互いに等しい。

【0119】

コントローラ２５は、設定されるＤＣゲインとブーストゲインとに応じて、第２回路の群に対する複数の第１制御信号の選択的な入力、第７回路の群に対する複数の第２制御信号の選択的な入力、第５回路の群に対する複数の第３制御信号の選択的な入力、第８回路の群に対する複数の第４制御信号の選択的な入力をそれぞれ可変に行う制御回路である。

【0120】

なお、増幅回路Ｄ５においては、入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがローパスフィルタ回路１２７及びローパスフィルタ回路１５７のカットオフ周波数ω_ｚよりも大きい場合と小さい場合の間のゲインの差は、第１制御信号によってオンさせる第２トランジスタ１２１の数、及び、第３制御信号によってオンさせる第５トランジスタ１５１の数に応じて決定される。

【0121】

また、増幅回路Ｄ５においては、入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがローパスフィルタ回路１２７及びローパスフィルタ回路１５７のカットオフ周波数ω_ｚよりも小さい場合のゲインは、第２制御信号によってオンさせる第７トランジスタ１７１の数、及び、第４制御信号によってオンさせる第８トランジスタ１８１の数に応じて決定される。

【0122】

また、増幅回路Ｄ５においては、入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがローパスフィルタ回路１２７及びローパスフィルタ回路１５７のカットオフ周波数ω_ｚよりも大きい場合のゲインは、入力電流Ｉ_ＩＰ、Ｉ_ＩＮの周波数ωがローパスフィルタ回路１２７及びローパスフィルタ回路１５７のカットオフ周波数ω_ｚよりも小さい場合のゲインよりも大きい。

【0123】

より具体的には、コントローラ２５は、設定されるＤＣゲインとブーストゲインとに応じて、複数の第１制御ノード３３、複数の第２制御ノード３４、複数の第３制御ノード３５、及び複数の第４制御ノード３６に、それぞれ対応する制御信号を供給する。コントローラ２５は、設定されるＤＣゲイン及びブーストゲインに基づいてサイズパラメータａ、ｂ、ｃを決定するためのルックアップテーブルを記憶する。コントローラ２５は、設定されるＤＣゲイン及びブーストゲインとルックアップテーブルとに基づいてサイズパラメータａ、ｂ、ｃの値を決定する。コントローラ２５は、決定されたサイズパラメータａ、ｂ、ｃの値を設定するための対応する制御信号を複数の第１制御ノード３３、複数の第２制御ノード３４、複数の第３制御ノード３５、及び第４制御ノード３６に供給する。

【0124】

次に、第１カレントミラー回路ＣＭ１における第１回路１１、第２回路１２のスイッチング制御について説明する。このスイッチング制御は、ＤＣゲインのレベルとブーストゲインのレベルとに基づいて決定されたサイズパラメータａ、ｂ、ｃを用いて実行される。

【0125】

まず、サイズパラメータａ、ｂ、ｃの決定について説明する。サイズパラメータａ、ｂ、ｃはＤＣゲイン及びブーストゲインを入力情報とし、サイズパラメータａ、ｂ、ｃのそれぞれの値（すなわち、第１カレントミラー回路ＣＭ１において、各サイズパラメータに対応した比率の電流を流すために駆動すべきトランジスタの数）を出力情報として、ルックアップテーブルを用いて決定される。

【0126】

図９（ａ）、（ｂ）、（ｃ）のそれぞれは、設定されるＤＣゲイン及びブーストゲインに基づいてサイズパラメータａ、ｂ、ｃを決定するためのルックアップテーブルである。各ルックアップテーブルにおいて、ＥＱはブーストゲインのレベルを、ＶＧＡはＤＣゲインのレベルをそれぞれ意味する。図９（ａ）、（ｂ）、（ｃ）に示したルックアップテーブルは、Ａ＝８、Ｂ＝１４、Ｃ＝１０、Ａ＋Ｂ＋Ｃ＝３２の場合の例である。

【0127】

例えば、ブーストゲインのレベル（ＥＱ）を３、ＤＣゲインのレベル（ＶＧＡ）を８と設定する場合を想定する。係る場合、図９（ａ）、（ｂ）、（ｃ）の各ルックアップテーブルに従って、（ａ，ｂ，ｃ）＝（１９，３，１０）となる。

【0128】

このとき、コントローラ２５は、ｂ＝３であることから、第２の回路の群を構成する、並列接続されたＢ個の第２回路１２のうち、３個の第２回路１２において、第１０トランジスタ１２２をオンさせ第２トランジスタ１２１に電流を流すための制御信号（例えばハイレベル信号）を第１制御ノード３３に供給する。コントローラ２５は、ｂ＝３であることから、第２の回路の群を構成する、並列接続されたＢ個の第２回路１２のうち、残りの１１個（Ｂ－ｂ＝１１）の第２回路１２において、第１２トランジスタ１２４をオンさせ第１１トランジスタ１２３に電流を流すための制御信号（例えばローレベル信号）を第１制御ノード３３に供給する。

【0129】

また、コントローラ２５は、ｃ＝１０であることから、第７の回路の群を構成する、並列接続されたＣ個の第７回路１７のうち、１０個すべての第７回路１７において、第１３トランジスタ１７２をオンさせ第７トランジスタ１７１に電流を流すための制御信号（例えばローレベル信号）を第２制御ノード３４に供給する。一方、いずれの第７回路１７においても、第１５トランジスタ１７４をオンさせ第１４トランジスタ１７３に電流を流すための制御信号（例えばハイレベル信号）は供給されない。

【0130】

すなわち、ブーストゲインのレベル（ＥＱ）を３、ＤＣゲインのレベル（ＶＧＡ）を８と設定とする場合には、ルックアップテーブルより（ａ，ｂ，ｃ）＝（１９，３，１０）と設定する必要がある。これは、例えば以下の３つの制御が必要であることに対応する。まず、第１カレントミラー回路ＣＭ１のミラー元において、ゲート電極がミラー先のトランジスタのゲート電極とローパスフィルタ回路を介さずに接続される、サイズパラメータ“１”であるトランジスタを１９個並列にオンさせることにより、サイズパラメータａ（＝１９）に対応する電流Ｉ_ａを発生させる必要がある。また、ゲート電極がミラー先のトランジスタのゲート電極とローパスフィルタ回路を介して接続される、サイズパラメータ“１”であるトランジスタを３個並列にオンさせることにより、サイズパラメータｂ（＝３）に対応する比率の電流Ｉ_ｂを発生させる必要がある。さらに、ドレイン電極がミラー先のトランジスタのドレイン電極と異なる入力ノードに接続される、サイズパラメータ“１”であるトランジスタを１０個並列にオンさせることにより、サイズパラメータｃ（＝１０）に対応する比率の電流－Ｉ_ｃを発生させる必要がある。

【0131】

従って、コントローラ２５の制御は、１４個ある第２回路１２のうち、３個の第２回路１２についてはサイズパラメータが“１”である第２トランジスタ１２１をオンとし、残りの１１個の第２回路１２についてはサイズパラメータが“１”である第１１トランジスタ１２３をオンとする制御となる。

【0132】

また、コントローラ２５の制御は、１０個ある第７回路１７のうち、１０個の第７回路１７についてはサイズパラメータが“１”である第７トランジスタ１７１をオンとし、１０個ある第７回路１７においてはサイズパラメータが“１”である第１４トランジスタ１７３は一つもオンされない制御となる。

【0133】

第１回路１１は８個あり、サイズパラメータが“１”である第１トランジスタ１１１は常にオン状態となっている。これに加えて、１１個の第２回路１２においてはサイズパラメータが“１”である第１１トランジスタ１２３がオンされることから、合計で、サイズパラメータａ＝１９に相当する１９（＝８＋１１）個のトランジスタをオンすることができる。

【0134】

これによって、第１カレントミラー回路ＣＭ１のミラー元において、サイズパラメータａ＝１９に対応した比率の電流Ｉ_ａ、サイズパラメータｂ＝３に対応した電流Ｉ_ｂ、及びサイズパラメータｃ＝１０に対した電流－Ｉ_ｃをそれぞれ流すことができる。

【0135】

サイズパラメータａ、ｂ、ｃの決定はどのタイミングで実行してもよい。例えば、増幅回路Ｄ５を実装する装置の起動時等に行うことができる。

【0136】

なお、第２カレントミラー回路ＣＭ２におけるサイズパラメータａ、ｂ、ｃの決定、及び決定されたサイズパラメータａ、ｂ、ｃに基づくスイッチング制御についても同様であるので、その説明は省略する。

【0137】

以上述べた様に、本実施形態に係る増幅回路Ｄ５によれば、所望するＤＣゲイン及びブーストゲイン（ピークゲイン）を設定することで、ルックアップテーブルにより、当該設定を実現するためのサイズパラメータａ、ｂ、ｃを自動的に決定することができる。増幅回路Ｄ５は、決定されたサイズパラメータａ、ｂ、ｃに従うスイッチング制御を実行し、ＤＣゲイン及びブーストゲインを増幅することができる。

【0138】

すなわち、ユーザは、ＤＣゲイン及びブーストゲインを個別に可変に設定することができる。これにより、信号振幅レベルの多値化にさらに対応することができる。

【0139】

（第６実施形態）
第６実施形態に係る増幅回路Ｄ６は、増幅回路Ｄ１乃至Ｄ５のうちいずれかを多段接続してより大きなＤＣゲイン、ブーストゲインを実現するものである。

【0140】

図１０は、第６実施形態に係る増幅回路Ｄ６の構成を示した図であり、増幅回路Ｄ３を２段接続した場合を例示している。図１０では、ｎチャネルトランジスタによって構成された増幅回路Ｄ３の出力ノードを、増幅回路Ｄ３のｎチャネルトランジスタをｐチャネルトランジスタに置換することによって構成された増幅回路Ｄ３’の入力ノードに接続することにより、２段接続を実現している。

【0141】

図１０に示す様に、増幅回路Ｄ３を、回路の極性を反転させながら複数段繋げることで、より大きなＤＣゲイン、ブーストゲインを実現することができる。

【0142】

（第７実施形態）
図１１は、第７実施形態に係る受信回路Ｄ７の構成を示した図である。図１１に示す様に、受信回路Ｄ７は、ＣＴＬＥ８１、ＤＦＥ（Ｄｅｃｉｓｉｏｎ ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、判定帰還型等化器）８２、ＤＥＭＵＸ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、デマルチプレクサ）８３を有する。

【0143】

ＣＴＬＥ８１は、第１～第６の実施形態に係る各増幅回路を内部に有し、差動入力端子８４及び８５が受けとる差動入力信号（シリアル入力信号）に対して、時間軸上連続的に増幅処理と等化処理を行う入力増幅回路である。ＤＦＥ８２は、ＣＴＬＥ８１の出力信号を受けとり、ＣＴＬＥ８１の出力信号に対して、帰還ループによる等化処理と信号レベルの判定を行う等化回路である。なお、ＣＴＬＥ８１及びＤＦＥ８２は、入力回路の一例である。ＤＥＭＵＸ８３は、ＤＦＥ８２の出力信号を受けとり、ＤＦＥ８２の出力信号をシリアルからパラレルに変換する変換処理を行う変換回路である。

【0144】

この様な受信回路Ｄ７によれば、第１～第６の実施形態に係る各増幅回路の効果を有する受信回路を実現することができる。

【0145】

（第８実施形態）
図１２は、第８実施形態に係る半導体集積回路Ｄ８の構成を示した図である。図１２に示す様に、半導体集積回路Ｄ８は、受信回路８０、受信回路８０の出力信号に対して、所定の信号処理を実行する処理回路７を有する。

【0146】

受信回路８０は、例えば図１１に示した受信回路Ｄ７であり、受信回路８０内のＣＴＬＥ８１は、第１～第６の実施形態に係る各増幅回路を内部に有する。

【0147】

この様な受信回路によれば、第１～第６の実施形態に係る各増幅回路の効果を有する受信回路を実現することができる。

【0148】

（変形例１）
第１及び第２実施形態においては、シングルエンドの増幅回路Ｄ１、Ｄ２について説明した。これに対し、増幅回路Ｄ１、Ｄ２を二つ用いて、差動増幅回路を構成することも可能である。

【0149】

（変形例２）
上記各実施形態においては、ｎチャネルトランジスタを用いる増幅回路等を例示した。当然ながら、各実施形態に係る増幅回路等は、ｐチャネルトランジスタを用いて実現することも可能である。

【産業上の利用可能性】

【0178】

以上述べた通り、本明細書に開示の一実施形態に係る増幅回路、差動増幅回路、受信回路及び半導体集積回路は、ゲインの線形性を維持しつつ、ブーストゲイン増幅機能及び小面積化を実現する。

【符号の説明】

【0179】

７ 処理回路
１１ 第１回路
１２ 第２回路
１３ 第３回路
１４ 第４回路
１５ 第５回路
１６ 第６回路
１７ 第７回路
１８ 第８回路
２５ コントローラ
３１ 基準電位ノード
３２ 入力ノード
３３ 第１制御ノード
３４ 第２制御ノード
３５ 第３制御ノード
３６ 第４制御ノード
４０、４１ 定電流源
５０、５２ 入力端子
５１、５３ 入力ノード
６０、６２ 出力端子
６１、６３ 出力ノード
８０ 受信回路
８１ ＣＴＬＥ
８２ ＤＦＥ
８３ ＤＥＭＵＸ
８４、８５ 差動入力端子
１１１ 第１トランジスタ
１１２ 第９トランジスタ
１２１ 第２トランジスタ
１２２ 第１０トランジスタ
１２３ 第１１トランジスタ
１２４ 第１２トランジスタ
１２７ ローパスフィルタ回路
１２８ 第１インバータ
１３１ 第３トランジスタ
１３２ 第１６トランジスタ
１４１ 第４トランジスタ
１４２ 第１７トランジスタ
１５１ 第５トランジスタ
１５２ 第１８トランジスタ
１５３ 第１９トランジスタ
１５４ 第２０トランジスタ
１５７ ローパスフィルタ回路
１５８ 第３インバータ
１６１ 第６トランジスタ
１６２ 第２４トランジスタ
１７１ 第７トランジスタ
１７２ 第１３トランジスタ
１７３ 第１４トランジスタ
１７４ 第１５トランジスタ
１７５ 第２インバータ
１８１ 第８トランジスタ
１８２ 第２１トランジスタ
１８３ 第２２トランジスタ
１８４ 第２３トランジスタ
１８５ 第４インバータ
１２７１、１５７１ キャパシタ
１２７２、１５７２ 抵抗
ＣＭ１ 第１カレントミラー回路
ＣＭ２ 第２カレントミラー回路
Ｄ１、Ｄ２、Ｄ３、Ｄ３’、Ｄ４、Ｄ５、Ｄ６ 増幅回路
Ｄ７ 受信回路
Ｄ８ 半導体集積回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】