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特許7568603ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-07
(45)【発行日】2024-10-16
(54)【発明の名称】ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241008BHJP
H01L 29/78 20060101ALI20241008BHJP
H01L 21/768 20060101ALI20241008BHJP
H01L 21/28 20060101ALI20241008BHJP
H01L 21/76 20060101ALI20241008BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301S
H01L21/90 C
H01L21/28 L
H01L21/76 L
【請求項の数】
15
【外国語出願】
(21)【出願番号】P 2021202107
(22)【出願日】2021-12-14
(65)【公開番号】P2023087695
(43)【公開日】2023-06-26
【審査請求日】2022-02-03
(73)【特許権者】
【識別番号】508114395
【氏名又は名称】▲ゆ▼創科技股▲ふん▼有限公司
(73)【特許権者】
【識別番号】521531148
【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】盧 超群
【審査官】石川 雄太郎
(56)【参考文献】
【文献】特開２０２１－１３２０９６（ＪＰ，Ａ）
【文献】特開平０４－１７１９４３（ＪＰ，Ａ）
【文献】特開２００３－２９７９５１（ＪＰ，Ａ）
【文献】特開２０００－２９４７７６（ＪＰ，Ａ）
【文献】特開平０９－０５５４７９（ＪＰ，Ａ）
【文献】特開２００１－１０２４４３（ＪＰ，Ａ）
【文献】特開２００９－００４８００（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０３７１９３３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０３０４９７６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／７６
(57)【特許請求の範囲】
【請求項1】
ゲート構造と第１の導電性領域とを含むトランジスタの製造方法であって、基板に基づいて活性領域を形成するステップを含み、
前記活性領域の上方に前記ゲート構造及びダミーシールドゲート構造を形成するステップと、
前記ダミーシールドゲート構造を置き換わる第１の分離領域を形成するステップと、
前記活性領域の上方に自己整列ピラーを形成するステップと、
前記自己整列ピラーを除去するステップ及び前記ゲート構造と前記第１の分離領域との間に前記第１の導電性領域を形成するステップとによって特徴付けられる、
製造方法。
【請求項2】
前記自己整列ピラーを除去するステップの前に、当該製造方法は、前記第１の分離領域の上方に第２の分離領域を形成するステップを含み、前記自己整列ピラーは、前記ゲート構造と前記第２の分離領域との間にあることにおいて更に特徴付けられる、
請求項１に記載の製造方法。
【請求項3】
前記自己整列ピラーを除去した後に、当該製造方法は、コンタクトホールを画定するために前記ゲート構造と前記第１の分離領域との間にスペーサを形成するステップを含み、
前記コンタクトホールは、前記第１の導電性領域の上方にあることにおいて更に特徴付けられる、
請求項１に記載の製造方法。
【請求項4】
前記コンタクトホールの長さが最小特徴長よりも短いことにおいて更に特徴付けられる、請求項３に記載の製造方法。
【請求項5】
前記コンタクトホールを画定することがフォトリソグラフィプロセスから独立していることにおいて更に特徴付けられる、請求項３に記載の製造方法。
【請求項6】
前記基板は、シリコン基板であり、前記自己整列ピラーは、選択的エピタキシー成長によって形成される真性シリコンピラーであることにおいて更に特徴付けられる、請求項１に記載の製造方法。
【請求項7】
前記自己整列ピラーは、コンタクトホールを前記第１の導電性領域の上方に割り当てるように構成されることにおいて更に特徴付けられる、請求項１に記載の製造方法。
【請求項8】
前記第１の分離領域は、前記活性領域の上方に上向きに延在することにおいて更に特徴付けられる、請求項１に記載の製造方法。
【請求項9】
前記ゲート構造の幅及び前記活性領域の長さを画定するように構成される第１のフォトリソグラフィプロセスを実施するステップと、前記活性領域内の前記ゲート構造の長さを画定するように構成される第２のフォトリソグラフィプロセスを実施するステップと、を含み、
前記第２のフォトリソグラフィプロセスは、前記第１の導電性領域の長さを画定するように更に構成されることにおいて更に特徴付けられる、
請求項１に記載の製造方法。
【請求項10】
前記第１のフォトリソグラフィプロセスによって画定される前記活性領域の長さが、最小特徴長の４倍に等しいことにおいて更に特徴付けられる、請求項９に記載の製造方法。
【請求項11】
元々の半導体表面を備える半導体基板と、長さを備えるゲート構造と、
チャネル領域と、
前記チャネル領域に電気的に結合される第１の導電性領域と、を含み、
コンタクトホールが前記第１の導電性領域の上方に位置付けられ、
前記コンタクトホールは、前記第1の導電性領域と自己整列され、
分離領域が、前記元々の半導体表面から上向き及び下向きに延在し、前記コンタクトホールは、前記分離領域と前記ゲート構造との間にあり、前記コンタクトホールの最頂部は、前記分離領域の頂部と整列される、
トランジスタ構造。
【請求項12】
前記ゲート構造の側壁と前記ゲート構造から離れている前記コンタクトホールの側壁との間の水平距離が、最小特徴長よりも短いことにおいて更に特徴付けられる、請求項１１に記載のトランジスタ構造。
【請求項13】
半導体表面を備える半導体基板と、
長さを備えるゲート構造と、
チャネル領域と、
前記チャネル領域に電気的に結合される第１の導電性領域と、
前記第1の導電性領域の上方に位置付けられるコンタクトホールと、
前記半導体表面から上向き及び下向きに延在する分離領域と、
前記ゲート構造の第１の側壁を覆う第１のスペーサ及び前記分離領域の側壁を覆う第２のスペーサと、を含み、
コンタクトホールが、前記第１の導電性領域の上方に位置付けられ、
前記コンタクトホールは、前記第１のスペーサと前記第２のスペーサとの間にあり、
前記コンタクトホールの最頂部の周囲が、前記第1の導電性領域の外周によって囲まれている、
トランジスタ構造。
【請求項14】
前記ゲート構造を覆うキャップ層と、前記コンタクトホールを満たし、前記第１の導電性領域と接触する、第１の金属領域とを含み、
前記第１の金属領域は、前記第１の導電性領域から前記キャップ層の頂部よりも高い所定の位置まで上向きに延在していることにおいて更に特徴付けられる、
請求項１１に記載のトランジスタ構造。
【請求項15】
前記コンタクトホールの周囲が前記第1の導電性領域と自己整列されていることにおいて更に特徴付けられる、請求項１１に記載のトランジスタ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、請求項１及び１１に従ったトランジスタ構造及び関連する製造方法に関する。
【背景技術】
【0002】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の全ての寸法を縮小するための設計ガイドラインは、R. Dennard, et al.が１９７４年に発表した論文で開示されているので、トランジスタのサイズをどのように縮小するかが、シリコンウエハの線形寸法の最小物理特徴サイズ(minimum physical feature size)を数マイクロメートルから数ナノメートルまで変更した主要な技術的要求である。通常、Lamda（λ）と呼ばれる、最小特徴サイズ又は長さは、（図示及び比較の平易さのためにλとも呼ばれる最小化された印刷線幅分解能(printed line-width resolution)によって測定される）デバイススケーリング技術を用いたフォトリソグラフィマスキング技術を使用する超小型化能力(microminiaturization capability)によって決定される。しかしながら、デバイス収縮を制限する別の制御困難な要因は、フォトリソグラフィ機器(photolithographic equipment)の不十分さ及び不正確さの両方に起因する、いわゆる不整列許容度(misalignment tolerance)、すなわち、Delta-Lamda（Δλ）である。更に、不整列許容度の故に、トランジスタのゲートエッジとトランジスタのソース（又はドレイン）エッジとの間の距離をλとΔλの和より小さくすることは困難である。その後、再びフォトリソグラフィマスキング技術を用いることによってドレイン（又はソース）への将来の金属相互接続部の間の接続のためにドレイン（又はソース）に正方形のコンタクトホール(接触穴)を作ることが必要とされるならば、正方形のコンタクトホールの両側で正方形のコンタクトホールの最小サイズをλより小さくすることは困難である。更に、ドレイン内に正方形のコンタクトホールを確実にすることの不整列許容度を含めることによって、（長方形を有する）ドレインの各エッジの長さをλとΔλの和よりも小さくすることは困難である。しかしながら、トランジスタのサイズを縮小することは、シリコンウエハの平面領域内により多くのトランジスタを集積させるために必須であり、上述の目標を達成するために必要であり且つ効果的な方法は、トランジスタのソース及びドレインによってそれぞれ占有される領域を縮小することであり、それは漏れ電流及び電力消費の低減を助けることもできる。
【0003】
従って、シリコンウエハの平面領域内により多くのトランジスタを集積するためにトランジスタのサイズをどのように効果的に縮小するかは、トランジスタの設計者にとって重要な問題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、トランジスタ構造のサイズを効果的に縮小するために、ソース／ドレイン及びコンタクト開口の正確に制御された長さを有することができるトランジスタ構造及び関連する製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
これは請求項１及び１１に従ったトランジスタ構造及び関連する製造方法によって達成される。従属項は、対応するさらなる開発及び改良に関する。
【0006】
以下に続く詳細な記述からより明確に分かるように、トランジスタ構造が特許請求される。トランジスタ構造は、半導体基板と、ゲート構造と、チャネル領域と、第１の導電性領域と、第１の分離領域とを含む。半導体基板は、半導体表面を有する。ゲート構造は、長さを有する。第１の導電性領域は、チャネル領域に電気的に結合される。第１の分離領域は、第１の導電性領域の隣にある。ゲート構造と第１の分離領域との間の第１の導電性領域の長さは、元々はゲート構造の長さを画定するように構成された単一のフォトリソグラフィプロセスによって制御される。
【0007】
本発明の別の態様によれば、製造方法は、ゲート構造と第１の導電性領域とを含むトランジスタのためのものである。製造方法は、基板に基づいて活性領域を形成するステップと、活性領域の上方にゲート構造及びダミーシールドゲート構造を形成するステップと、ダミーシールドゲート構造に取って代わる第１の分離領域を形成するステップと、活性領域の上方に自己整列ピラーを形成するステップと、自己整列ピラーを除去するステップ及びゲート構造と第１の分離領域との間に第１の導電性領域を形成するステップとを含む。
【0008】
本発明の別の態様によれば、自己整列ピラーを除去するステップの前に、製造方法は、第１の分離領域の上方に第２の分離領域を形成するステップを更に含み、自己整列ピラーは、ゲート構造と第２の分離領域との間にある。
【0009】
本発明の別の態様によれば、自己整列ピラーを除去した後に、製造方法は、ゲート構造と第１の分離領域との間にスペーサを形成してコンタクトホールを画定するステップを更に含み、コンタクトホールは、第１の導電性領域の上方にある。
【0010】
本発明の別の態様によれば、コンタクトホールの長さは、最小特徴長よりも短い。
【0011】
本発明の別の態様によれば、基板は、シリコン基板であり、自己整列ピラーは、選択的エピタキシー成長によって形成される真性シリコンピラーである。
【0012】
本発明の別の態様によれば、製造方法は、ゲート構造と第１の導電性領域とを含むトランジスタのためのものである。製造方法は、基板に基づいて活性領域を形成するステップと、活性領域に基づいてゲート構造を形成するステップと、第１の導電性領域の上方にコンタクトホールを割り当てるように構成される自己整列ピラーを形成するステップとを含む。
【0013】
本発明の別の態様によれば、製造方法は、自己整列ピラーを形成する前に、活性領域に基づいて分離領域を形成するステップを更に含む。
【0014】
本発明の別の態様によれば、製造方法は、ゲート構造と分離領域との間に形成される自己整列ピラーを除去するステップと、ゲート構造と分離領域との間にスペーサを形成してコンタクトホールを画定するステップとを更に含み、コンタクトホールは、第１の導電性領域の上方にある。
【0015】
本発明の別の態様によれば、コンタクトホールの長さは、最小特徴長よりも短い。
【0016】
本発明の別の態様によれば、製造方法は、ゲート構造と第１の導電性領域とを含むトランジスタのためのものである。製造方法は、基板に基づいて活性領域を形成するステップと、活性領域の上方にゲート構造を形成するステップと、ゲート構造の隣に第１の導電性領域を形成するステップと、第１の導電性領域の上方にコンタクトホールを画定するステップとを含み、コンタクトホールを画定するステップは、フォトリソグラフィプロセスから独立している。
【0017】
本発明の別の態様によれば、第１の導電性領域は、ゲート構造と活性領域の上方に延びる分離領域との間に形成される。
【0018】
本発明の別の態様によれば、コンタクトホールは、ゲート構造の側壁及び分離領域の側壁を覆うスペーサを形成することによって画定される。
【0019】
本発明の別の態様によれば、コンタクトホールの長さは、最小特徴長よりも短い。
【0020】
本発明の別の態様によれば、製造方法は、ゲート構造と第１の導電性領域とを含むトランジスタのためのものである。製造方法は、ゲート構造の幅及び活性領域の長さを画定するように構成される第１のフォトリソグラフィプロセスを実施するステップと、活性領域内のゲート構造の長さを画定するように構成される第２のフォトリソグラフィプロセスを実施するステップとを含み、第２のフォトリソグラフィプロセスは、第１の導電性領域の長さを画定するように更に構成される。
【0021】
本発明の別の態様によれば、第２のフォトリソグラフィプロセスによって画定される第１の導電性領域の長さは、最小特徴長に等しいか或いは実質的に等しい。
【0022】
本発明の別の態様によれば、第２のフォトリソグラフィプロセスによって画定されるゲート構造の長さは、最小特徴長に等しいか或いは実質的に等しい。
【0023】
本発明の別の態様によれば、第１のフォトリソグラフィプロセスによって画定される活性領域の長さは、最小特徴長の４倍にほぼ等しい。
【0024】
本発明の別の態様によれば、製造方法は、ゲート構造と第１の導電性領域とを含むトランジスタのためのものである。製造方法は、基板に基づいて活性領域を形成するステップと、活性領域に基づいてゲート構造を形成するステップと、ゲート構造の隣に第１の導電性領域を形成するステップと、コンタクトホールの形状を画定するために、フォトリソグラフィプロセスを用いることなく、第１の導電性領域の上方にコンタクトホールを形成するステップとを含む。
【0025】
本発明の別の態様によれば、第１の導電性領域は、ゲート構造と分離領域との間に形成される。
【0026】
本発明の別の態様によれば、コンタクトホールは、ゲート構造の側壁及び分離領域の側壁を覆うスペーサを形成することによって画定される。
【0027】
本発明の別の態様によれば、コンタクトホールの長さは、最小特徴長よりも短い。
【0028】
本発明の別の態様によれば、トランジスタ構造は、半導体基板と、ゲート構造と、第１の導電性領域と、コンタクトホールとを含む。半導体基板は、半導体表面を有する。ゲート構造は、長さを有する。第１の導電性領域は、チャネル領域に電気的に結合される。コンタクトホールは、第１の導電性領域の上方に位置付けられる。コンタクトホールの周囲は、第１の導電性領域の外周によって囲まれている。
【0029】
本発明の別の態様によれば、第１の導電性領域の外周は、長方形のような形状である。
【0030】
本発明の別の態様によれば、コンタクトホールの長さは、最小特徴長よりも短い。
【0031】
本発明の別の態様によれば、トランジスタ構造は、半導体基板と、ゲート構造と、チャネル領域と、第１の導電性領域と、コンタクトホールとを含む。半導体基板は、半導体表面を有する。チャネル領域は、ゲート構造の下にある。第１の導電性領域は、チャネル領域に電気的に結合される。コンタクトホールは、第１の導電性領域の上方に位置付けられる。コンタクトホールの長さは、最小特徴長よりも短い。
【0032】
本発明の別の態様によれば、ゲート構造の側壁とゲート構造から離れているコンタクトホールの側壁との間の水平距離は、最小特徴長よりも小さい。
【0033】
本発明の別の態様によれば、ゲート構造の側壁とゲート構造から離れている第１の導電性領域の側壁との間の水平距離は、最小特徴長にほぼ等しい。
【0034】
本発明の別の態様によれば、トランジスタ構造は、半導体基板と、ゲート構造と、チャネル領域と、第１の分離領域と、第１のスペーサと、第２のスペーサと、第１の導電性領域と、第１のコンタクトホールとを含む。半導体基板は、半導体表面を有する。ゲート構造は、長さを有する。チャネル領域は、半導体表面の下にある。第１の分離領域は、半導体表面から上向き及び下向き延在する。第１のスペーサは、ゲート構造の第１の側壁を覆い、第２のスペーサは、第１の分離領域の側壁を覆う。第１の導電性領域は、チャネル領域に電気的に結合され、ゲート構造と第１の分離領域との間に位置付けられる。第１のコンタクトホールは、第１のスペーサと第２のスペーサとの間に形成される。
【0035】
本発明の別の態様によれば、トランジスタ構造は、キャップ層と、第１の金属領域とを更に含む。キャップ層は、ゲート構造を覆う。第１の金属領域は、第１のコンタクトホールを満たし、第１の導電性領域と接触し、第１の金属領域は、第１の導電性領域からキャップ層の頂部よりも高い所定の位置まで上向きに延在する。
【0036】
本発明の別の態様によれば、第１の金属領域の幅は、第１のコンタクトホールの長さに最小特徴長を加えたものに実質的に等しい。
【0037】
本発明の別の態様によれば、トランジスタ構造は、第２の分離領域と、第２の導電性領域とを更に含む。第２の分離領域は、半導体表面から上向き及び下向きに延在する。第２の導電性領域は、チャネル領域に電気的に結合され、ゲート構造と第２の分離領域との間に位置付けられる。
【0038】
本発明の別の態様によれば、ゲート構造の第２の側壁とゲート構造から離れている第２の分離領域の側壁との間の水平距離は、最小特徴長に実質的に等しい。
【0039】
本発明の別の態様によれば、トランジスタ構造は、第２のコンタクトホールを更に含み、第２のコンタクトホールは、第２の導電性領域の上方に位置付けられ、第２のコンタクトホールの長さは、最小特徴長よりも短い。
【0040】
本発明の別の態様によれば、トランジスタ構造は、第３のスペーサと、第４のスペーサとを更に含む。第３のスペーサは、ゲート構造の第２の側壁を覆う。第４のスペーサは、第２の分離領域の側壁を覆い、第２のコンタクトホールは、第３のスペーサと第４のスペーサとの間に形成される。
【0041】
本発明の別の態様によれば、トランジスタ構造は、半導体基板と、ゲート構造と、チャネル領域と、第１の導電性領域と、第１の分離領域とを含む。半導体基板は、半導体表面を有する。ゲート構造は、長さを有する。第１の導電性領域は、チャネル領域に電気的に結合される。第１の分離領域は、第１の導電性領域の隣にある。第１の導電性領域の長さは、元々はゲート構造の長さを画定するように構成された単一のフォトリソグラフィプロセスによって制御される。
【0042】
本発明の別の態様によれば、第１の導電性領域の長さは、最小特徴長に等しいか或いは実質的に等しい。
【0043】
本発明の別の態様によれば、トランジスタ構造は、半導体基板と、ゲート構造と、第１の導電性領域と、第１のコンタクトホールとを含む。半導体基板は、半導体表面を有する。ゲート構造は、長さを有する。第１の導電性領域は、チャネル領域に電気的に結合される。第１のコンタクトホールの周囲は、フォトリソグラフィプロセスから独立している。
【0044】
本発明の別の態様によれば、第１のコンタクトホールの長さは、最小特徴長よりも短い。
【0045】
本発明の別の態様によれば、第１の導電性領域の長さは、最小特徴長に等しいか或いは実質的に等しい。
【0046】
本発明の別の態様によれば、第１のコンタクトホールは、第１の導電性領域の上方に位置付けられる。
【図面の簡単な説明】
【0047】
本発明は、添付の図面を参照して、一例として更に例示される。
【図1】本発明の実施形態に従った小型化された金属酸化物半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）の頂面図を示す図である。
【図2A】本発明の別の実施形態に従ったｍＭＯＳＦＥＴの製造方法を示すフローチャートである。
【図3】パッド窒化物層及びＳＴＩ－酸化物１の頂面図を示す図である。
【図5】ゲート構造のエッジをｍＭＯＳＦＥＴのソースとＳＴＩ－酸化物１との間の境界のエッジ整列させるためのフォトリソグラフィ不整列許容度（ＰＭＴ）を示す図である。
【図6】ＰＭＴの上述した負の効果を解消することができる新しい構造を示す図である。
【図7】堆積されているスピンオン誘電体（ＳＯＤ）を示す図である。
【図8】堆積及びエッチングされている良好に設計されたゲートマスク層を示す図である。
【図9】ダミーシールドゲート（ＤＳＧ）、窒化物層、誘電絶縁体、及び異方性エッチング技術によって除去されているＤＳＧに対応するｐ型基板を示す図である。
【図10】除去されているゲートマスク層、エッチングされているＳＯＤ層、及びＳＴＩ－酸化物２を形成するために堆積されている酸化物２層を示す図である。
【図11】実ゲート（ＴＧ）の位置とダミーシールドゲートの位置との関係を示す図である。
【図12】実ゲート（ＴＧ）の位置とダミーシールドゲートの位置との関係を示す図である。
【図13】実ゲート（ＴＧ）の位置とダミーシールドゲートの位置との関係を示す図である。
【図14】実ゲート（ＴＧ）の位置とダミーシールドゲートの位置との関係を示す図である。
【図15】酸化物３スペーサを形成するために堆積及びエッチングされている酸化物３層、ｐ型基板内に形成されている低濃度ドープされたドレイン（ＬＤＤ）、窒化物スペーサを形成するために堆積及びエッチバックされている窒化物層、及び除去されている誘電絶縁体を示す図である。
【図16】選択的エピタキシー成長（ＳＥＧ）技術によって成長させられている真性シリコン電極を示す図である。
【図17】堆積及びエッチバックされているＣＶＤ－ＳＴＩ－酸化物３層、除去されている真性シリコン電極、及び形成されているｍＭＯＳＦＥＴのソース（ｎ＋ソース）及びドレイン（ｎ＋ドレイン）を示す図である。
【図18】コンタクトホール開口を形成するために堆積及びエッチングされている酸化物スペーサを示す図である。
【図19】金属１相互接続部を形成するために堆積及びエッチングされている金属１層を示す図である。
【図20】形成されている金属１相互接続部と、本発明の別の実施形態に従った合体した半導体接合部及び金属導体（ＭＳＭＣ）構造を使用することによって形成されているソース及びドレインとを示す図である。
【図21】ゲートマスク層が除去され、次に、水平シリコン表面（ＨＳＳ）上のトレンチ及び他の空孔を満たすために酸化物２層が堆積されてＳＴＩ－酸化物２が形成され、次に、化学機械研磨（ＣＭＰ）によってＳＴＩ－酸化物２が平坦化されていることを示す図である。
【図22】酸化物３スペーサを形成するために堆積及びエッチングされている酸化物３層、ｐ型基板内に形成されている低濃度ドープされたドレイン（ＬＤＤ）、窒化物スペーサを形成するために窒化物層が堆積及びエッチバックされている窒化物層、及び除去されている誘電絶縁体を示す図である。
【図23】選択的エピタキシー成長（ＳＥＧ）技術によって成長させられている真性シリコン電極を示す図である。
【図24】コンタクトホール開口を形成するために堆積及びエッチングされている酸化物スペーサを示す図である。
【図25】金属１相互接続部を形成するために堆積及びエッチングされている金属１層を示す図である。
【発明を実施するための形態】
【0048】
本発明は、不整列許容度(misalignment tolerance)、Delta-Lamda（Δλ）を追加することなく、ウエハ（例えば、シリコンウエハ）上に印刷又は作成されることが可能にされる、最小特徴サイズ(minimum feature size)、Lamda（λ）と同程度に小さいことができる、トランジスタのソース（又はドレイン）の線形寸法(linear dimensions)を正確に制御するための新しい方法を開示する。その上、λより小さい線形寸法を有するコンタクトホールが、ドレイン（又はソース）内で達成されることができる。従って、本発明は、トランジスタのゲートのエッジからトランジスタ分離(transistor isolation)のエッジに隣接するソース（又はドレイン）のエッジまでの最小特徴サイズを有し、λ未満の線形寸法を有するソース及びドレインにコンタクトホールを有する、ソース及びドレインの新しい構造をもたらす。従って、本発明は、ソース及びドレインの両方をそれぞれ形成する際に、フォトリソグラフィマスキング技術によって引き起こされる不整列許容度を回避する。
【0049】
図１を参照のこと。図１は、本発明のある実施形態に従った小型化された金属酸化物半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）１００の頂面図を示す図である。図１に示すように、ｍＭＯＳＦＥＴ１００は、（１）ゲート構造１０１が、長さＧ（Ｌ）と、幅Ｇ（Ｗ）とを有し、（２）ゲート構造１０１の左側に、ソース１０３が、ゲート構造１０１のエッジから分離領域１０５のエッジまでの線形寸法である長さＳ（Ｌ）と、幅Ｓ（Ｗ）とを有し、（３）ゲート構造１０１の右側に、ドレイン１０７が、ゲート構造１０１のエッジから分離領域１０５のエッジまでの線形寸法である長さＤ（Ｌ）と、幅Ｄ（Ｗ）とを有し、（４）ソース１０３の中心で、自己整列技術(self-alignment technology)によって形成されたコンタクトホール１０９(接触穴)が、Ｃ－Ｓ（Ｌ）及びＣ－Ｓ（Ｗ）とそれぞれ印された開口の長さ及び幅を有し、（５）同様に、ドレイン１０７の中心で、自己整列技術によって形成されたコンタクトホール１１１が、Ｃ－Ｄ（Ｌ）及びＣ－Ｄ（Ｗ）とそれぞれ印された開口の長さ及び幅を有する。
【0050】
ｍＭＯＳＦＥＴ１００を形成するために、第１のフォトリソグラフィプロセスを利用して、活性領域の幅Ｇ（Ｗ）及び擬似長(pseudo length)を画定することができ、第２のフォトリソグラフィプロセスを利用して、活性領域における長さＧ（Ｌ）を画定することができ、第２のフォトリソグラフィプロセスを更に利用して、ゲート構造１０１と分離領域１０５との間の長さＳ（Ｌ）を制御し、一例において、第１のフォトリソグラフィプロセスによって画定される活性領域の擬似長は、最小特徴長λの約４倍である。一実施形態において、長さＧ（Ｌ）は、最小特徴長λに等しいか或いは実質的に等しいことができる。もちろん、別の例において、長さＧ（Ｌ）は、最小特徴長λよりも大きいことができる。
【0051】
本発明の第１の特徴は、長さＳ（Ｌ）及び長さＤ（Ｌ）の両方が、不可避のフォトリソグラフィ不整列許容度（ＰＭＴ：photolithographic misalignment tolerances）の影響を受けることなく、ウエハの表面上に生成されることができる標的寸法に従って正確に設計及び画定され得ることである。
【0052】
本発明の第２の特徴は、長さＳ（Ｌ）及び長さＤ（Ｌ）の両方を最小特徴長λと同程度に小さくし得ることであり、それは処理ノードにおいて定義される処理限界である（例えば、最小長Ｓ（Ｌ）又は最小長Ｄ（Ｌ）は、それぞれ、指定された７ｎｍノードで７ｎｍ、指定された２８ｎｍノードで２８ｎｍ、又は指定された１８０ｎｍノードで１８０ｎｍである）。
【0053】
本発明の第３の特徴は、長さＧ（Ｌ）がλであるように設計されるならば、ｍＭＯＳＦＥＴ１００の長さ方向に沿う最小寸法（すなわち、ソース１０３の左縁からドレイン１０７の右縁までの距離）は、３λ（すなわち、長さＳ（Ｌ）については１λ、長さＤ（Ｌ）については１λ、長さＧ（Ｌ）については１λ）と同程度に小さくし得ることである。次に、分離領域１０５を含まないときには、ｍＭＯＳＦＥＴ１００の長さ方向に沿う線形寸法を達成するために、ｍＭＯＳＦＥＴ１００を３λのみに小型化することができる。
【0054】
本発明の第４の特徴は、自己整列技術によって明確に定義される長さＳ（Ｌ）及び長さＤ（Ｌ）が、フォトリソグラフィ不整列許容度によって制限されることなく、コンタクトホール１０９のより狭い長さＣ－Ｓ（Ｌ）及びコンタクトホール１１１のより狭い長さＣ－Ｄ（Ｌ）をそれぞれ生成することができることである。何故ならば、コンタクトホール１０９、１１１を生成する最も重要なマスキングステップは除去されているからである。その上、金属１をソース１０３及びドレイン１０７の両方にそれぞれ接続する天然の金属接点を形成するようにコンタクトホール１０９、１１１に十分に充填されることができる金属１の蒸着相互接続層が、金属１の狭い幅（すなわち、コンタクトホール開口及びＰＭＴの２倍の和）を達成するために効果的にフォトリソグラフィマスキング技術によって画定されることができる。
【0055】
上述の発明により、ＭＯＳＦＥＴ構造は、不可避のフォトリソグラフィ不整列許容度によって拡大されることなく、（金属１の分離及び相互接続を含む）最小のデバイス長寸法で小型化されることができる。
【0056】
図２Ａ～図２Ｆ、図３、図４、図６～図１９を参照のこと。図２Ａは、本発明の一実施形態に従ったｍＭＯＳＦＥＴの製造方法を示すフローチャートであり、図２ＡにおけるｍＭＯＳＦＥＴの製造方法は、ｍＭＯＳＦＥＴのソース及びドレインの両方において正確に制御可能な長さを有するｍＭＯＳＦＥＴを作ることができる。詳細なステップは、以下の通りである。
ステップ１０：開始する。
ステップ２０：基板１０２に基づいて、活性領域(active region)及びトレンチ構造(trench structure)を形成する。
ステップ３０：基板１０２の水平シリコン表面（ＨＳＳ：horizontal silicon surface）の上方にｍＭＯＳＦＥＴの真ゲート(true gate)及びダミーシールドゲート(dummy shield gates)を形成する。
ステップ４０：ダミーシールドゲートを分離領域と置き換えてソース／ドレイン領域の境界を画定する。
ステップ５０：ｍＭＯＳＦＥＴのソース領域及びドレイン領域を形成する。
ステップ６０：ソース領域とドレイン領域との境界内により小さなコンタクトホールを形成し、コンタクトホールを通じてソース領域又はドレイン領域と接触する金属１相互接続部を形成する。
ステップ７０：終了する。
ステップ１０：開始する。
ステップ２０：基板１０２に基づいて、活性領域(active region)及びトレンチ構造(trench structure)を形成する。
ステップ３０：基板１０２の水平シリコン表面（ＨＳＳ：horizontal silicon surface）の上方にｍＭＯＳＦＥＴの真ゲート(true gate)及びダミーシールドゲート(dummy shield gates)を形成する。
ステップ４０：ダミーシールドゲートを分離領域と置き換えてソース／ドレイン領域の境界を画定する。
ステップ５０：ｍＭＯＳＦＥＴのソース領域及びドレイン領域を形成する。
ステップ６０：ソース領域とドレイン領域との境界内により小さなコンタクトホールを形成し、コンタクトホールを通じてソース領域又はドレイン領域と接触する金属１相互接続部を形成する。
ステップ７０：終了する。
【0057】
図２Ｂ並びに図３及び図４を参照のこと。ステップ２０は、以下を含むことができる。
ステップ２０２：パッド酸化物層３０２が形成され、パッド窒化物層３０４が基板１０２上に堆積される。
ステップ２０４：ｍＭＯＳＦＥＴの活性領域が画定され、活性領域の外側のシリコン材料の一部が除去されて、トレンチ構造を作成される。
ステップ２０６：酸化物１層がトレンチ構造内に堆積され、エッチバックされて(etched back)、ＨＳＳの下方に浅いトレンチ分離（ＳＴＩ－酸化物１）３０６が形成される。
ステップ２０７：パッド酸化物層３０２及びパッド窒化物層３０４が除去され、誘電絶縁体４０２がＨＳＳの上に形成される。
ステップ２０２：パッド酸化物層３０２が形成され、パッド窒化物層３０４が基板１０２上に堆積される。
ステップ２０４：ｍＭＯＳＦＥＴの活性領域が画定され、活性領域の外側のシリコン材料の一部が除去されて、トレンチ構造を作成される。
ステップ２０６：酸化物１層がトレンチ構造内に堆積され、エッチバックされて(etched back)、ＨＳＳの下方に浅いトレンチ分離（ＳＴＩ－酸化物１）３０６が形成される。
ステップ２０７：パッド酸化物層３０２及びパッド窒化物層３０４が除去され、誘電絶縁体４０２がＨＳＳの上に形成される。
【0058】
図２Ｃ及び図６を参照のこと。ステップ３０は、以下を含むことができる。
ステップ２０８：ゲート層６０２及び窒化物層６０４が、ＨＳＳの上に堆積される。
ステップ２１０：ゲート層６０２及び窒化物層６０４がエッチングされて、ｍＭＯＳＦＥＴの真ゲート及び真ゲートに対して所望の線形距離を有するダミーシールドゲートが形成される。
ステップ２０８：ゲート層６０２及び窒化物層６０４が、ＨＳＳの上に堆積される。
ステップ２１０：ゲート層６０２及び窒化物層６０４がエッチングされて、ｍＭＯＳＦＥＴの真ゲート及び真ゲートに対して所望の線形距離を有するダミーシールドゲートが形成される。
【0059】
図２Ｄ及び図７～図１０を参照のこと。ステップ４０は、以下を含むことができる。
ステップ２１２：スピンオン誘電体（ＳＯＤ：spin-on dielectrics）７０２を堆積させ、次に、ＳＯＤ７０２をエッチバックする。
ステップ２１４：フォトリソグラフィマスキング技術によって、上手く設計されたゲートマスク層８０２を形成する。
ステップ２１６：異方性エッチング技術を利用して、ダミーシールドゲート（ＤＳＧ）の上方の窒化物層６０４を除去し、ＤＳＧ、ＤＳＧに対応する誘電絶縁体４０２の一部、及びＤＳＧに対応するｐ型基板１０２を除去する。
ステップ２１８：ゲートマスク層８０２を除去し、ＳＯＤ７０２をエッチングし、ＳＴＩ－酸化物２ １００２を堆積させ、次に、エッチバックする。
ステップ２１２：スピンオン誘電体（ＳＯＤ：spin-on dielectrics）７０２を堆積させ、次に、ＳＯＤ７０２をエッチバックする。
ステップ２１４：フォトリソグラフィマスキング技術によって、上手く設計されたゲートマスク層８０２を形成する。
ステップ２１６：異方性エッチング技術を利用して、ダミーシールドゲート（ＤＳＧ）の上方の窒化物層６０４を除去し、ＤＳＧ、ＤＳＧに対応する誘電絶縁体４０２の一部、及びＤＳＧに対応するｐ型基板１０２を除去する。
ステップ２１８：ゲートマスク層８０２を除去し、ＳＯＤ７０２をエッチングし、ＳＴＩ－酸化物２ １００２を堆積させ、次に、エッチバックする。
【0060】
図２Ｅ及び図１５～図１７を参照のこと。ステップ５０は、以下を含むことができる。
ステップ２２０：酸化物３層を堆積及びエッチバックして酸化物３スペーサ１５０２を形成し、ｐ型基板１０２内に低濃度ドープされたドレイン（ＬＤＤ：lightly doped drains）１５０４を形成し、窒化物層を堆積及びエッチバックして窒化物スペーサ１５０６を形成し、誘電体絶縁体４０２を除去する。
ステップ２２２：選択的エピタキシー成長（ＳＥＧ：selective epitaxy growth）技術を利用して、真性シリコン電極１６０２を成長させる。
ステップ２２４：ＣＶＤ－ＳＴＩ－酸化物３層１７０２を堆積及びエッチバックし、真性シリコン１６０２を除去し、ｍＭＯＳＦＥＴのソース領域（ｎ＋ソース）１７０４及びドレイン領域（ｎ＋ドレイン）１７０６を形成する。
ステップ２２０：酸化物３層を堆積及びエッチバックして酸化物３スペーサ１５０２を形成し、ｐ型基板１０２内に低濃度ドープされたドレイン（ＬＤＤ：lightly doped drains）１５０４を形成し、窒化物層を堆積及びエッチバックして窒化物スペーサ１５０６を形成し、誘電体絶縁体４０２を除去する。
ステップ２２２：選択的エピタキシー成長（ＳＥＧ：selective epitaxy growth）技術を利用して、真性シリコン電極１６０２を成長させる。
ステップ２２４：ＣＶＤ－ＳＴＩ－酸化物３層１７０２を堆積及びエッチバックし、真性シリコン１６０２を除去し、ｍＭＯＳＦＥＴのソース領域（ｎ＋ソース）１７０４及びドレイン領域（ｎ＋ドレイン）１７０６を形成する。
【0061】
図２Ｆ並びに図１８及び図１９を参照のこと。ステップ６０は、以下を含むことができる。
ステップ２２６：酸化物スペーサ１８０２を堆積及びエッチングしてソース及びドレイン領域の上方にコンタクトホール開口を形成する。
ステップ２２８：金属１層１９０２を堆積及びエッチングして金属１相互接続部を形成する。
ステップ２２６：酸化物スペーサ１８０２を堆積及びエッチングしてソース及びドレイン領域の上方にコンタクトホール開口を形成する。
ステップ２２８：金属１層１９０２を堆積及びエッチングして金属１相互接続部を形成する。
【0062】
パートＩ．ゲートレベルマスク上に追加されたダミーシールドゲート（ＤＳＧ）を利用して、フォトリソグラフィ不整列許容度（ＰＭＴ）を回避することによってウエハ上に鋭く並びにドレイン（ＧＥＢＥＤＩ）上に同様に、ゲートエッジからソースと分離領域（ＧＥＢＥＳＩ）との間の境界エッジまでの設計された距離を作ることを達成する。
【0063】
ｎ型ＭＯＳＦＥＴを一例として挙げると、基板１０２は、ｐ型基板１０２であり、前述の製造方法の詳細な記述は、以下の通りである。ステップ２０で開始し、図２Ｂ並びに図３及び図４を参照のこと。ステップ２０２において、パッド酸化物層３０２は、ｐ型基板１０２のＨＳＳの上に形成され、次に、パッド窒化物層３０４は、パッド酸化物層３０２の上に堆積される。
【0064】
ステップ２０４において、ｍＭＯＳＦＥＴの活性領域は、フォトリソグラフィマスキング技術によって画定されることができ、活性領域の外側のＨＳＳは、相応して露出される(曝される)。活性領域パターンの外側のＨＳＳは露出されるので、活性領域の外側のシリコン材料の部分は、異方性エッチング技術によって除去されて、トレンチ構造が形成されることができる。
【0065】
ステップ２０６では、図４に示すように、トレンチ構造を完全に満たすために、酸化物１層は堆積され、次に、ＨＳＳの下方にＳＴＩ－酸化物１ ３０６を形成するために、酸化物１層はエッチバックされる。図４は、図３に示すＸ方向に沿う断面図である。加えて、図３は頂面図であるので、図３は、パッド窒化物層３０４及びＳＴＩ－酸化物１ ３０６のみを示している。次に、ステップ２０７において、活性領域上のパッド酸化物層３０２及びパッド窒化物層３０４は除去され、（高いＫを有する）誘電絶縁体４０２が、ＨＳＳの上に形成される。
【0066】
図５は、より小さな寸法でゲート領域とトランジスタ分離領域（ＳＴＩ）との間の幾何学的関係を達成するための通常の最先端の設計及び処理方法を示している。（高いＫを有する）誘電絶縁体４０２がＨＳＳの上に形成された後に、ゲート層４０４（金属ゲート）が誘電絶縁体４０２の上方に堆積され、次に、上手く設計された厚さを有する窒化物層４０６（窒化物キャップ）がゲート層４０４の上方に堆積される。次に、図５に示すように、フォトリソグラフィマスキング技術を利用して、ゲート構造１のための領域を画定し、ゲート構造１は、ゲート構造１が、ｍＭＯＳＦＥＴの適切な閾値電圧を達成するためにＭＩＳ（metal insulator to substrate）（基板に対する金属絶縁体）の所要の仕事関数を送達する適切な金属ゲート材料を有するようにするために、ゲート層４０４及び窒化物層４０６を含む。加えて、ＳＴＩ－酸化物１ ３０６は、ＨＳＳの下方に作られるので、（図５に示す）Ｔｒｉ－ｇａｔｅ又はｆｉｎ電界効果トランジスタ（ＦｉｎＦＥＴ）構造が形成されている。
【0067】
活性領域の疑似長を画定するために利用される第１のフォトリソグラフィプロセス、及び活性領域における長さＧ（Ｌ）を画定するために利用される第２のフォトリソグラフィプロセスの後に、ゲート構造のエッジからｍＭＯＳＦＥＴのソース（又はｍＭＯＳＦＥＴのドレイン）とＧＥＢＥＳＩ（又はＧＥＢＥＤＩ）と呼ぶ浅いトレンチ分離との間の境界のエッジまでの距離が、図５に示されるように画定されることができる。
【0068】
しかしながら、図５に示すように、ｍＭＯＳＦＥＴのソースと（同様にｍＭＯＳＦＥＲＴのドラインの他の側にある）ＳＴＩ－酸化物１ ３０６との間の境界のエッジに対してゲート構造１のエッジを整列させるためのフォトリソグラフィマスキング技術の間にフォトリソグラフィ不整列許容度（ＰＭＴ）と呼ばれる不可避の理想的でない要因が存在する。Ｘ方向に沿う線形寸法において測定されたＰＭＴがΔλであるならば、Δλは、指定された処理ノードのために利用可能な機器のフォトリソグラフィ分解能(photolithographic resolution)によって決定されるような最小特徴サイズ(minimal feature size)に相関されなければならない。例えば、７ｎｍプロセスノードは、７ｎｍに等しいλを有さなければならず、ＰＭＴのΔλは、３．５ｎｍ程度でなければならない。従って、ｍＭＯＳＦＥＴのソース（又はｍＭＯＳＦＥＴのドレイン）の所望の実際の物理的長さがλ（例えば７ｎｍ）を標的とするならば、従来技術プロセス方法の下のｍＭＯＳＦＥＴのソース（又はｍＭＯＳＦＥＴのドレイン）の設計長は、λ及びΔλの和よりも大きくなければならない（例えば＞１０．５ｎｍ）。
【0069】
従って、本発明は、ＰＭＴの上述の負の効果を除去することができる新しい構造を利用する。すなわち、ゲート構造のエッジからｍＭＯＳＦＥＴのソース（又はｍＭＯＳＦＥＴのドレイン）とＧＥＢＥＳＩ（又はＧＥＢＥＤＩ）と呼ぶ浅いトレンチ分離との間の境界のエッジまでの距離のあらゆる寸法が達成されることが望ましく、ｍＭＯＳＦＥＴ１００の長さ方向（すなわち、図４及び図５に示すＸ方向）に沿うＰＭＴのための余分な寸法を残しておく必要はない。
【0070】
ステップ２０８では、図６に示すように、（高いＫを有する）誘電絶縁体４０２が、ＨＳＳの上に形成された後に、ゲート層６０２及び窒化物層６０４が堆積される。次に、ステップ２１０において、ゲート層６０２及び窒化物層６０４はエッチングされて、ゲート構造が構成される（ゲート層６０２は、ｍＭＯＳＦＥＴのゲート構造であり得る）。図６に示す新しい構造と図５に示す構造との間の主な違いは、ｍＭＯＳＦＥＴの真ゲート（ＴＧ）がフォトリソグラフィマスキング技術によって画定されるときに、ダミーシールドゲート（ＤＳＧ）も所望のＴＧに対して平行に画定されるので、標的線形距離（例えば、７ｎｍプロセスノードにおける７ｎｍのようなλ）が、ＰＭＴのための余分な寸法（すなわち、Δλ）を残しておくことなく、ＤＳＧとＴＧとの間に存在することである。同じマスク上で設計されるＤＳＧ及びＴＧの両方を、活性領域を覆う誘電絶縁体４０２の頂部に同時に形成することができる。加えて、図６に示すように、ＴＧ２及びＴＧ３は、他のｍＭＯＳＦＥＴに対応する。
【0071】
以下のステップは、ダミーシールドゲートを、ＨＳＳの上方に持ち上げられる分離領域とどのように置き換えるかを記載する。ステップ２１２において、図７に示すように、ＳＯＤ７０２を堆積させ、化学機械研磨（ＣＭＰ：chemical mechanical polishing）技術を利用してＳＯＤ７０２をエッチバックし、ＳＯＤ７０２の頂部を窒化物層６０４の頂部と同程度の高さにする。
【0072】
ステップ２１４では、図８に示すように、ゲートマスク層８０２を堆積させ、次に、フォトリソグラフィマスキング技術によってゲートマスク層８０２をエッチングして、ＴＧ、ＴＧ２、ＴＧ３を覆うが、ＧＥＢＥＳＩ及びＧＥＢＥＤＩのそのような長さの中間で、安全なＰＭＴマージンΔλでＤＳＧを露出させる、標的(ターゲット)を達成する（図８）。
【0073】
明確にするために、図８におけるゲートマスク層８０２の下にあるＴＧとその左側ＤＳＧ（右側ＤＳＧ）との間の距離をＧＥＢＥＳＩ（又はＧＥＢＥＤＩ）として印すこともできる。何故ならば、以下の図９～図１０に記載する分離領域によってＤＳＧを置き換えた後に、図８におけるＴＧとＤＳＧとの間の距離は、図５において前述のＧＥＢＥＳＩ（又はＧＥＢＥＤＩ）のように、ＴＧのエッジからｍＭＯＳＦＥＴのソース（又はｍＭＯＳＦＥＴのドレイン）と分離領域との間の境界のエッジまでの距離になるからである。
【0074】
ステップ２１６では、図９（ａ）に示すように、異方性エッチング技術を利用して、ＤＳＧ及びＤＳＧに対応する窒化物層６０４をエッチングし、更に、ＨＳＳに到達するよう、ＤＳＧに対応する誘電絶縁体４０２の一部をエッチングし、次に、異方性エッチング技術を利用して、ＨＳＳの下方のｐ型基板１０２のシリコン材料を除去して、ＨＳＳの下のトレンチ９０２を形成し、トレンチ９０２の深さは、ＳＴＩ－酸化物１ ３０６の底の深さに等しいことができる。従って、図９（ａ）に示すように、ＰＭＴは、ＧＥＢＥＳＩ及びＧＥＢＥＤＩのそれぞれの正確に制御された長さの生成において回避される。ＧＥＢＥＳＩ及びＧＥＢＥＤＩの長さは、同じマスク上のＴＧ及びＤＳＧによって明確に画定されるので、図１に示すソース領域の長さＳ（Ｌ）及びドレイン領域の長さＤ（Ｌ）の両方が、かくして明確に画定され、作成される。すなわち、この単一のフォトリソグラフィマスキング技術は、ＴＧ及びＤＳＧを画定するために使用されるだけでなく、ＧＥＢＥＳＩ及びＧＥＢＥＤＩの長さを制御するためにも使用される。従って、長さＳ（Ｌ）と長さＤ（Ｌ）の寸法は、最小特徴サイズλと同程度に小さい最適に最小化された寸法を達成するためにさえも、正確に制御されることができる。長さＳ（Ｌ）及び長さＤ（Ｌ）は、λに等しいことができるので、長さＳ（Ｌ）及び長さＤ（Ｌ）は、ＴＧ（すなわちゲート構造）の長さに実質的に等しい。加えて、図９（ｂ）は、図９（ａ）に対応する頂面図である。
【0075】
ステップ２１８では、図１０（ａ）に示すように、ゲートマスク層８０２及びＳＯＤ７０２が除去される。次に、ＳＴＩ－酸化物２層１００２を堆積させて、トレンチ９０２及びＨＳＳ上の他の空孔を満たし、ＳＴＩ－酸化物２層１００２を、図１０（ａ）に示すように、ＨＳＳに等しい表面レベルまでエッチバックすることができる。図１０（ｂ）は、図１０（ａ）に対応する頂面図である。
【0076】
従って、一時的に形成されるＤＳＧは、ソース／ドレイン領域の境界を画定するために、ＳＴＩ－酸化物２層１００２によって置き換えられる。次に、低濃度ドープされたドレイン（ＬＤＤ）、ＴＧを取り囲むスペーサ、ソース領域、及びドレイン領域を形成する既存の任意の方法を用いて、ｍＭＯＳＦＥＴを完成させることができ、ソース領域及びドレイン領域は、それぞれ、正確に制御されたＧＥＢＥＳＩ及びＧＥＢＥＤＩに従って形成される。
【0077】
パートＩＩ．適応ダミーシールドゲート（ＤＳＧ）設計による（活性領域（ＡＡ）マスク上の）活性領域の可変形状のためのダミーシールドゲート（ＤＳＧ）設計原理を用いて、ＧＥＢＥＳＩ及びＧＥＢＥＤＩの標的長をそれぞれ達成する。
【0078】
トランジスタの分離領域の形状及びトランジスタから隣接するトランジスタへの絶縁領域の位置は（上述の実施形態からさえも）全く異なり得るので、上述の実施形態の原理を拡張することによって適応ＤＳＧをどのように設計するかに関する別の構造発明が以下に記載される。
【0079】
図１１は、隣接するトランジスタの活性領域が図６とは異なって配置される異なる幾何学的状態を示している。例えば、図６に示すように、隣接するトランジスタの隣接する活性領域は、真ゲート（ＴＧ）、真ゲート２（ＴＧ２）、真ゲート３（ＴＧ３）及びダミーシールドゲート（ＤＳＧ）が堆積される前に接続されるように作られ、次に、ＤＳＧは、接続された活性領域を、ＤＳＧの長さによって個々の正確に標的化された距離に分割するために使用される。しかしながら、図１１に示すように、トランジスタのソース（又はドレイン）上の活性領域は、トランジスタのＴＧが画定される前及び後に、任意の他の活性領域から（分離領域１１０２によって）完全に分離されると仮定される。従って、ここで提案されているのは、ソース側の活性領域と（ドレインについて同様に）後述するような適応ＤＳＧの両方をどのように設計するかである。例えば、ＧＥＢＥＳＩの最終的な長さがλ（又は任意の他の標的長Ｌ（Ｓ））で標的とされるならば、ＧＥＢＥＳＩ側に対応する活性領域マスク（「ＡＡマスク」）の長さは、λとΔλの和（又は長さＬ（Ｓ）とΔλの和）に等しいように設計されなければならない。次に、ゲートマスク上で、ＤＳＧは、図１１に示すような形状を有することができる。すなわち、ＤＳＧの長方形の形状は、λに等しい長さと、活性領域の幅と２Δλの和に等しい幅とを有する（各側は、それぞれ、０．５Δλを共有する）。ソース側上のＴＧとＤＳＧとの間の設計された距離は、依然としてＧＥＢＥＳＩの長さ、例えば、λであるに過ぎない。
【0080】
ウエハレベル上の図１１の活性領域及びゲートのマスクレベルから導かれた結果が図１２に示されている。図１２に示すように、ＴＧがフォトリソグラフィマスキング技術によって画定されるとき、ＤＳＧは、ＤＳＧとＴＧとの間の標的距離（例えば、７ｎｍプロセスノードにおける７ｎｍのようなλ）でＴＧに対して平行に作られる。公称処理結果（すなわち、フォトリソグラフィ処理によって有意な不整列が誘発されない）により、ＤＳＧは、距離Δλだけ（ソースに対応する）活性領域を部分的に覆い、ＴＧ及びＤＳＧの両方が、活性領域を覆う誘電絶縁体４０２の頂部に印刷される。ＴＧとＤＳＧの両方の頂部には窒化物キャップ層がある。
【0081】
ＰＭＴが活性領域の右側に向かってＴＧ及びＤＳＧの両方のシフト（例えばΔλ）を引き起こすならば（図１３）、パートＩにおける前述の処理ステップによって記載されるようなこの以前に存在したＤＳＧ場所の場所で正確に分離領域（すなわち、ＳＴＩ－酸化物２）を達成するためにＤＳＧを除去する後続の処理は、長さλを有するＳＴＩ－酸化物２層をもたらすはずであり、ＳＴＩ－酸化物２層は、λに等しいＧＥＢＥＳＩ長を有するソース領域の物理的幾何学的形状になる（何故ならば、ＴＧとＤＳＧとの間の距離は、λに等しいように設計されるからである）。他方、ＰＭＴが活性領域の左側に向かってＴＧ及びＤＳＧの両方のシフト（例えば、Δλ）を引き起こすならば（図１４）、ＤＳＧを除去し且つＳＴＩ－酸化物２層を形成する後続の処理ステップは、長さλを有するＳＴＩ－酸化物２層をもたらし、ソース領域は、λに等しいそのＧＥＢＥＳＩ長を依然として有する。
【0082】
ＰＭＴが活性領域の幅方向（すなわち、上又は下方向）に沿う望ましくないシフトを引き起こすとき、活性領域の幅及び２Δλの和の幅を有するそのような適応ダミーシールドゲートの設計は、活性領域の幾何学的寸法に影響を与えてならない。適応ダミーシールドゲートを使用する新しい設計は、（例えば、λのように狭い）設計された標的に適合する長さλ及びＧＥＢＥＳＩの長さを有するＳＴＩ－酸化物２を常にもたらすことができる。本発明は、それらのそれぞれ個々の標的長をそれぞれ有するソース及びドレインの分離領域の全ての様々な形状に確実に適用されることができる。
【0083】
パートＩＩＩ．正確に画定されたソース（又はドレイン）領域は、自己整合スペーサによって正確に制御されたコンタクトホール開口が、コンタクトマスク及びホール開口プロセスステップを排除することを可能にする。
【0084】
ＧＥＢＥＳＩとＧＥＢＥＤＩの両方が（λの程度に小さいことができる）正確に制御された小さな寸法にどのように最適に設計及び製造されることができるかを開示した後に、別の新しい発明は、ＧＥＢＥＳＩとＧＥＢＥＤＩのそれぞれの長さよりも小さな（図１においてそれぞれ画定されるような長さＣ－Ｓ（Ｌ）及び長さＣ－Ｄ（Ｌ）と呼ぶ）寸法をどのように作り出すかである。２つの設計及びプロセス形成が以下に記載される。
【0085】
Ａ．設計及びプロセス（Ｉ）
図１０（ａ）を続行し、ＴＧを利用して、以下に説明することによって、ステップ２２０において、図１５（ａ）に示すように、酸化物３層を堆積させ、エッチバックして、酸化物３スペーサ１５０２を形成し、酸化物３スペーサ１５０２は、ＴＧを覆う。次に、低濃度ドープされたゾーンをｐ型基板１０２内に形成し、低濃度ドープされたゾーン上で高速熱アニーリング(ＲＴＡ：rapid thermal annealing)を行って、ＴＧに隣接して低濃度ドープされたドレイン（ＬＤＤ）１５０４を形成する。次に、窒化物層を堆積させ、エッチバックして、窒化物スペーサ１５０６を形成し、窒化物スペーサ１５０６は、酸化物３スペーサ１５０２を覆う。窒化物スペーサ１５０６及び酸化物３スペーサ１５０２によって覆われない誘電絶縁体４０２は除去される。加えて、図１５（ｂ）は、図１５（ａ）に対応する頂面図である。
図１０（ａ）を続行し、ＴＧを利用して、以下に説明することによって、ステップ２２０において、図１５（ａ）に示すように、酸化物３層を堆積させ、エッチバックして、酸化物３スペーサ１５０２を形成し、酸化物３スペーサ１５０２は、ＴＧを覆う。次に、低濃度ドープされたゾーンをｐ型基板１０２内に形成し、低濃度ドープされたゾーン上で高速熱アニーリング(ＲＴＡ：rapid thermal annealing)を行って、ＴＧに隣接して低濃度ドープされたドレイン（ＬＤＤ）１５０４を形成する。次に、窒化物層を堆積させ、エッチバックして、窒化物スペーサ１５０６を形成し、窒化物スペーサ１５０６は、酸化物３スペーサ１５０２を覆う。窒化物スペーサ１５０６及び酸化物３スペーサ１５０２によって覆われない誘電絶縁体４０２は除去される。加えて、図１５（ｂ）は、図１５（ａ）に対応する頂面図である。
【0086】
ステップ２２２では、図１６（ａ）に示すように、露出されたＨＳＳをシリコン成長シードとして利用することによって、選択的エピタキシー成長（ＳＥＧ）技術を利用して、（ＴＧの頂部の上の）窒化物キャップ６０４の頂部と同程度に高い高さまで、露出されたＨＳＳの上方のみで真性シリコン１６０２を成長させる。加えて、図１６（ｂ）は、図１６（ａ）に対応する頂面図である。
【0087】
ステップ２２４では、図１７（ａ）に示すように、ＣＶＤ－ＳＴＩ－酸化物３層１７０２が堆積させて、全ての空孔を満たし、ＣＭＰ技術によって平坦化させて、ＴＧの頂部の上にある窒化物キャップ６０４の頂部まで水平な平坦な表面を達成する。次に、ＣＶＤ－ＳＴＩ－酸化物３層１７０２及び窒化物スペーサ１５０６によって囲まれるソース及びドレイン領域に対応するＨＳＳを露出するよう、真性シリコン１６０２を除去する。
【0088】
真性シリコン１６０２は、コンタクトホールが後に割り当てられる領域を囲む或いは遮断するために自己整列ピラー（ＳＰＲ：self-alignment pillar）のようなものであるに過ぎない。そのような自己整列ピラーは、必ずしもシリコン材料に限定されない。選択的エピタキシー成長のために露出されるシードの材料に依存して、自己整列ピラーは、金属材料又は（ＳｉＣ、ＳｉＧｅ、ＧａＮなどのような）他の半導体材料であることができる。更に、基板は、シリコン基板、ＳｉＣ基板、ＳｉＧｅ基板、又はＧａＮ基板であることができる。
【0089】
ｍＭＯＳＦＥＴのソース領域（ｎ＋ソース）１７０４及びドレイン領域（ｎ＋ドレイン）１７０６を形成する任意の既存の方法を実行して、ソース領域１７０４及びドレイン領域１７０６の平坦な表面をＨＳＳで達成することができ、ソース領域（ｎ＋ソース）１７０４は、第１の導電性領域であることができ、ドレイン領域（ｎ＋ドレイン）１７０６は、第２の導電性領域であることができる。加えて、図１７（ａ）に示すように、チャネル領域が、低濃度ドープされたドレイン（ＬＤＤ）１５０４の間とＨＳＳの下に存在し、チャネル領域は、ソース領域（ｎ＋ソース）１７０４及びドレイン領域（ｎ＋ドレイン）１７０６に電気的に結合される。加えて、図１７（ａ）に示すように、ソース領域（ｎ＋ソース）１７０４は、ゲート構造（すなわち、ＴＧ（ゲート層６０２））とゲート構造の左側に位置するＳＴＩ－酸化物２ １００２とＣＶＤ－ＳＴＩ－酸化物３層１７０２との間に位置し、ゲート構造の左側に位置するＳＴＩ－酸化物２ １００２及びＣＶＤ－ＳＴＩ－酸化物３層１７０２の両方を第１の分離領域と呼ぶことができ、第１の分離領域は、第１の導電性領域（すなわち、ソース領域（ｎ＋ソース）１７０４）に隣接する。加えて、図１７（ａ）に示すように、ドレイン領域（ｎ＋ドレイン）１７０６は、ゲート構造とゲート構造の右側に位置するＳＴＩ－酸化物２ １００２とＣＶＤ－ＳＴＩ－酸化物３層１７０２との間に位置し、ゲート構造の右側に位置するＳＴＩ－酸化物２ １００２及びＣＶＤ－ＳＴＩ－酸化物３層１７０２の両方を第２の分離領域と呼ぶことができ、第２の分離領域は、第２の導電性領域（すなわち、ドレイン領域（ｎ＋ドレイン）１７０６）に隣接する。加えて、図１７（ａ）に示すように、第１の分離領域及び第２の分離領域がＨＳＳから上向き及び下向きに延びることは明らかである。加えて、図１７（ｂ）は、図１７（ａ）に対応する頂面図である。
【0090】
コンタクトホールを形成するステップ２２６では、図１８（ａ）に示すように、分離領域の上方に位置するＣＶＤ－ＳＴＩ－酸化物３層１７０２及びＴＧを取り囲む窒化物スペーサ１５０６は、４つの側壁としてＨＳＳよりも高いので、上手く設計された（コンタクトホール用の酸化物スペーサ（酸化物－ＳＣＨ）と呼ぶ）酸化物スペーサ１８０２を４つの側壁の外側に作り出して、第１の導電性領域（すなわち、ソース領域（ｎ＋ソース）１７０４）の上方に位置し且つソース領域１７０４の境界内にも位置する第１のコンタクトホール１８０４を形成する。同様に、第２のコンタクトホール１８０６は、第２の導電性領域（すなわち、ドレイン領域（ｎ＋ドレイン）１７０６）の上方に位置し且つドレイン領域１７０６の境界内にも位置する。従って、図１８（ａ）に示すように、コンタクトホール１８０４及び１８０６は、コンタクトホール開口を行うための如何なるエッチング技術も使用しないそのような自己整列方法において自然に形成され、そして、厚さｔＯＳＣＨを有する酸化物－ＳＣＨの適切な設計によって、そのようなコンタクトホール開口が、ＧＥＢＥＳＩ及びＧＥＢＥＤＩのそれぞれの長さよりも短い長さ寸法を有する。ここで新しいことは、コンタクトホール開口がソース領域（又はドレイン領域）の境界のほぼ中心に位置し、コンタクトホール開口の長さがλよりも短く設計され得ることである（何故ならば、コンタクトホールの長さ＝ＧＥＢＥＳＩの長さ－厚さｔＯＳＣＨの２倍であるからである。従って、例えば、厚さｔＯＳＣＨ＝０．２λであり、ＧＥＢＥＳＩの長さ＝λであるならば、コンタクトホールの長さ＝０．６λである）。従って、コンタクトホールの長さは、酸化物－ＳＣＨ１８０２の厚さｔＯＳＣＨによって主に支配されるので、第１のコンタクトホール１８０４（及び第２のコンタクトホール１８０６）の周囲は、フォトリソグラフィマスキングプロセスから独立しており、図１８（ｂ）に示すように、第１のコンタクトホール１８０４の周囲が第１の導電性領域の周囲内にあり、第２のコンタクトホール１８０６の周囲が第２の導電性領域の周囲内にあることは明らかである。
【0091】
加えて、図１８（ａ）に示すように、コンタクトホール開口の長さは、λよりも短いので、第１のコンタクトホール１８０４の長さは（第２のコンタクトホール１８０６の長さも）、ゲート構造の長さよりも短い（何故ならば、図６に示すように、ゲート構造の長さは、λに等しいからである）。加えて、図１８（ａ）に示すように、酸化物スペーサ１８０２は厚さｔＯＳＣＨを有し、ＧＥＢＥＳＩの長さはゲート構造の長さに等しいので、ゲート構造の（ゲート構造の左側に位置する）第１の側壁とゲート構造から離れた第１のコンタクトホール１８０４の側壁との間の水平距離がゲート構造の長さ（すなわち、λ）よりも短いことは明らかである。加えて、図１８（ａ）に示すように、ゲート構造の第１の側壁とゲート構造から離れた第１の導電性領域（すなわち、ソース領域１７０４）の側壁との間の水平距離がゲート構造の長さにほぼ等しいことも明らかである。同様に、図１８（ａ）に示すように、ゲート構造の（ゲート構造の右側に位置する）第２の側壁とゲート構造から離れた第２の分離領域の側壁との間の水平距離は、ゲート構造の長さに実質的に等しい。
【0092】
加えて、図１８（ａ）に示すように、ゲート構造の左側に位置し且つゲート構造の付近に位置する酸化物スペーサ１８０２（すなわち、第１のスペーサ）は、ゲート構造の第１の側壁を覆い、ゲート構造の左側に位置し且つゲート構造から離れて位置する酸化物スペーサ１８０２（すなわち、第２のスペーサ）は、第１の分離領域１７０２の側壁を覆い、第１のコンタクトホール１８０４は、第１のスペーサと第２のスペーサとの間に形成される。
【0093】
加えて、図１８（ａ）に示すように、ゲート構造の右側に位置し且つゲート構造の付近に位置する酸化物スペーサ１８０２（すなわち、第３のスペーサ）は、ゲート構造の（ゲート構造の右側に位置する）第２の側壁を覆い、ゲート構造の右側に位置し且つゲート構造から離れて位置する酸化物スペーサ１８０２（すなわち、第４のスペーサ）は、第２の絶縁領域の側壁を覆い、第２のコンタクトホール１８０６は、第３のスペーサと第４のスペーサとの間に形成される。
【0094】
加えて、図１８（ｂ）に示すように、第１のコンタクトホール１８０４の周囲が第１の導電性領域（又はソース領域）の周囲に囲まれていること、第１のコンタクトホール１８０４の周囲の形状が第１の導電性領域の周囲の形状に類似していること、及び第１の導電性領域の周囲が長方形のような形状を有することも明らかである。同様の状況が、第２のコンタクトホール１８０６及び第２の導電性領域（又はドレイン領域）に適用される。
【0095】
本発明によれば、この自己整列コンタクトホールは、λよりも小さいそのような寸法においてフォトリソグラフィマスキングプロセスを使用すること並びに複雑なエッチングプロセス技術を更に使用することによってコンタクトホール開口を作成する従来技術の設計及びプロセスのコンタクト長よりも短いコンタクト長として現れるはずである。加えて、本発明は、（ソース領域及びドレイン領域のためのコンタクトホールのような）金属１コンタクトを画定及び作成するための最も制御が困難であり且つ最も高価なマスクと、コンタクトホール開口を穿孔するという後続のタスクを排除する。加えて、図１８（ｂ）は、図１８（ａ）に対応する頂面図である。
【0096】
金属１接続を形成するステップ２２８において、図１９を参照のこと。金属１層１９０２を堆積させてコンタクトホールを満たした後に、フォトリソグラフィマスキング技術を用いて金属１層１９０２を画定することができる。図１９に示すように、金属１層１９０２は、コンタクトホールの開口部を完全に覆い且つ正確に制御された寸法においてあらゆる不可避のＰＭＴを残しておく幅を有さなければならない。すなわち、金属１層１９０２の幅は、（ソース領域の上方の）コンタクトホール開口の長さＣ－Ｓ（Ｌ）に２Δλを加えたものであり、等しくドレイン領域の上方のコンタクトホール開口上で、コンタクトホールの長さＣ－Ｄ（Ｌ）に２Δλを加えたものである。コンタクトホール開口の長さが（コンタクトホール内の酸化物スペーサ１８０２の寸法は、計算において上述のように十分に制御され得るので制御下にあるはずである）０．６λに制御され得るならば、金属１層１９０２の幅は、コンタクトホール開口の長さ及び２Δλの和として小さくあることができる（本発明の１つの実施形態において、Δλ＝０．５λ（すなわち、ゲート構造の長さの半分）であり、コンタクトホール開口の長さ＝０．６λであるならば、金属１層１９０２の幅は、不可避のＰＭＴの下でコンタクトホール開口を完全に覆うために１．６λの程度に狭いことができ、すなわち、金属１層１９０２の幅は、不可避のＰＭＴの下でコンタクトホール開口を完全に覆うために、第１のコンタクトホール１８０４の長さにゲート構造の長さを加えたものに等しいことができる）。本発明によれば、１．６λぐらい狭い金属１層１９０２の幅は、金属１相互接続部の最小幅の１つであることができる。加えて、２つの最も近い金属１相互接続部の間の最小スペース１９０４は、λより小さくあるべきでない。加えて、図１９に示すように、金属１層１９０２（すなわち、第１の金属領域）は、第１のコンタクトホール１８０４内に充填され、第１の導電性領域（すなわち、ソース１７０４）と接触し、第１の金属領域は、第１の導電性領域から窒化物層６０４（すなわち、キャップ層）の頂部よりも高い所定の位置まで上方に延びる。
【0097】
加えて、例えば、ｍＭＯＳＦＥＴのｐ型基板１０２に直接的に接続され且つ接地されるソース（及び／又はドレイン）のために（その全文が参照により本明細書に援用される２０２０年８月１２日に出願された特許文献１に開示される）併合された半導体接合部及び金属導体（ＭＳＭＣ）構造を用いることによって、図２０に示すように、隣接する金属１相互接続部がないならば、ダミーシールドゲートによって画定されるＣＶＤ－ＳＴＩ－酸化物３層１７０２の幅を、隣接する金属１相互接続部の間の空間によって制限されることなく、最小特徴サイズλぐらいに小さくすることができる。加えて、図２０に示すように、ソース領域は、第１の半導体領域（Ｎ＋高濃度ドープされた半導体領域）１９０６と、第１の金属含有領域１９０８とを含み、ドレイン領域は、第２の半導体領域（Ｎ＋高濃度ドープされた半導体領域）１９１０と、第２の金属含有領域１９１２とを含み、第１の酸化物ガード層（ＯＧＬ：oxide guard layer）１９１４が、第１の金属含有領域１９０８の側壁のみを覆い、第１の金属含有領域１９０８の底を覆わず、（図２０に示す凹部内の）第２の酸化物ガード層１９１６は、第２の金属含有領域１９１２の側壁及び底を覆う。従って、第１の金属含有領域１９０８は、第１の金属含有領域１９０８の底を通じてｐ型基板１０２に結合される。
【0098】
本発明の重要な利点は、ＧＥＢＥＳＩ、ＧＥＢＥＤＩ及びコンタクトホール開口の長さ、並びに金属１相互接続部の幅のような殆ど全ての臨界寸法を、ＰＭＴの不確実性に影響されることなく正確に制御でき、従って、臨界寸法の均一性に起因するそれらの再現性、品質及び信頼性を保証できることである。
【0099】
Ｂ．設計及びプロセス（ＩＩ）
上述のような原理を以下の実施形態において採用するが、唯一の違いは、スペーサ及びコンタクトホール開口をどのように形成するかである。図９（ａ）を続行することによって、図２１（ａ）に示すように、ゲートマスク層８０２を除去し、次に、酸化物２層を堆積させて、トレンチ９０２及びＨＳＳ上の他の空孔を満たして、ＳＴＩ－酸化物２ ２１０２を形成し、次に、ＣＭＰによってＳＴＩ－酸化物２ ２１０２を平坦化して、ＳＴＩ－酸化物２ ２１０２の頂部をＳＯＤ７０２の頂部及びＴＧの上にある窒化物層６０４の頂部までの高さぐらいにする。加えて、図２１（ｂ）は、図２１（ａ）に対応する頂面図である。
上述のような原理を以下の実施形態において採用するが、唯一の違いは、スペーサ及びコンタクトホール開口をどのように形成するかである。図９（ａ）を続行することによって、図２１（ａ）に示すように、ゲートマスク層８０２を除去し、次に、酸化物２層を堆積させて、トレンチ９０２及びＨＳＳ上の他の空孔を満たして、ＳＴＩ－酸化物２ ２１０２を形成し、次に、ＣＭＰによってＳＴＩ－酸化物２ ２１０２を平坦化して、ＳＴＩ－酸化物２ ２１０２の頂部をＳＯＤ７０２の頂部及びＴＧの上にある窒化物層６０４の頂部までの高さぐらいにする。加えて、図２１（ｂ）は、図２１（ａ）に対応する頂面図である。
【0100】
次に、図２２（ａ）に示すように、ＳＯＤ７０２を除去する。酸化物３層を体積させ、異方性エッチング技術によってエッチバックして、酸化物３スペーサ２２０２を形成し、酸化物３スペーサ２２０２は、ＴＧを覆う。次に、ｐ型基板１０２内に低濃度ドープされたゾーンを形成し、低濃度ドープされたゾーン上で高速熱アニーリングを行って、ＴＧの隣に低濃度ドープされたドレイン（ＬＤＤ）２２０４を形成する。次に、窒化物層が堆積させ、エッチバックして、窒化物スペーサ２２０６を形成し、窒化物スペーサ２２０６は、酸化物３スペーサ２２０２を覆う。そして、次に、以前に存在するＳＯＤ７０２の下にある誘電絶縁体４０２を除去する。加えて、図２２（ｂ）は、図２２（ａ）に対応する頂面図である。
【0101】
次に、図２３（ａ）に示すように、露出されたＨＳＳ領域をシリコン成長シードとして使用することによって、選択的エピタキシー成長（ＳＥＧ）技術を利用して、ＴＧの頂部の上方にある窒化物キャップ６０４の頂部と同じくらい高い高さまで、露出されたＨＳＳの上方だけの真性シリコン２３０２を成長させる。パートＩＩＩの以前のセクションＡとの違いは、ＳＥＧ真性シリコン２３０２の形状をより良く制御し得ることである。何故ならば、ＳＥＧ真性シリコン２３０２の２つの側面がＳＴＩ－酸化物２ ２１０２とＴＧとの間に挟まれ、ＳＥＧ真性シリコン２３０２の他の２つの側面が活性領域の崖エッジ(cliff edge)の上方の空気に面し、活性領域が誘電絶縁体４０２によって依然として覆われ、隣接するＳＴＩ－酸化物１の上方にあるからである。次に、（図２３（ｂ）に示す）ＣＶＤ－ＳＴＩ－酸化物層３層２３０４を堆積させて、全ての空孔を満たし、ＣＭＰ技術によって平坦化させて、（ＴＧの頂部の上の）窒化物キャップ６０４の頂部まで水平にされた平坦な表面を達成する。加えて、図２３（ｂ）は、図２３（ａ）に対応する頂面図である。
【0102】
更に、図２４（ａ）に示すように、ＣＶＤ－ＳＴＩ－酸化物３層２３０４の２つの壁、ＳＴＩ－酸化物２ ２１０２上の窒化物スペーサ２２０６の壁、及びＴＧを囲む窒化物スペーサ２２０６の壁によって囲まれる、ソース（ｎ＋ソース）２４０２及びドレイン（ｎ＋ドレイン）２４０４のための領域においてＨＳＳを露出させるように、真性シリコン２３０２を除去する。ｍＭＯＳＦＥＴのソース領域２４０２及びドレイン領域２４０４を形成する任意の既存の方法を実行して、ＨＳＳでソース領域２４０２及びドレイン領域２４０４の平坦な表面を達成することができる。
【0103】
図２４（ａ）に示すように、ＣＶＤ－ＳＴＩ－酸化物３層２３０４の２つの壁、ＳＴＩ－酸化物２ ２１０２上の窒化物スペーサ２２０６、及びＴＧを囲む窒化物スペーサ２２０６は、全て、４つの側壁としてＨＳＳよりも高いので、別の上手く設計された４つの（コンタクトホール用の酸化物スペーサ、酸化物－ＳＣＨと呼ぶ）酸化物スペーサ２４０６を新たに作成して、４つの側壁を覆うことができる。従って、コンタクトホール開口は、コンタクトホールを作成する如何なるエッチング技術も使用しないそのような自己整列方法において自然に形成され、ｔＯＳＣＨの厚さを有する酸化物－ＳＣＨの適切な設計によって、そのようなコンタクトホール開口は、ＧＥＢＥＳＩ及びＧＥＢＥＤＩのそれぞれの長さよりも短い長さ寸法を有する。ここで新しいことは、コンタクトホール開口がソース領域及びドレイン領域の境界の両方の中心にそれぞれ位置し、コンタクトホール開口の長さをλより短く設計し得ることである（何故ならば、コンタクトホールの長さ＝ＧＥＢＥＳＩの長さからｔＯＳＣＨの２倍を減算したものであるからである。従って、例えば、ｔＯＳＣＨ＝０．２λであり、ＧＥＢＥＳＩ＝λであるならば、コンタクトホールの長さ＝０．６λである）。本発明によれば、この自己整列コンタクトホールは、フォトリソグラフィマスキングプロセスステップを使用すること及びλよりも短いそのような寸法において複雑なエッチングプロセス技術を使用することによってコンタクトホール開口を作成することの任意の従来技術の設計及びプロセスのコンタクト長よりも短いコンタクト長として現れるはずである。加えて、本発明は、金属１接点を画定及び作成するための最も制御が困難であり最も高価なマスク並びにコンタクトホール開口を穿孔するという後続のタスクを排除する。加えて、図２４（ｂ）は、図２４（ａ）に対応する頂面図である。
【0104】
図２５は、金属１層２５０２を堆積させてコンタクトホール開口を満たし、次に、フォトリソグラフィマスキング技術を使用して金属１層２５０２を画定することができる後の結果を示している。図２５に示すように、金属１層２５０２は、コンタクトホール開口を完全に覆い、正確に制御された寸法において不可避のＰＭＴを残しておく、その幅を有さなければならない。すなわち、金属１層２５０２の幅は、コンタクトホール開口の長さＣ－Ｓ（Ｌ）に２Δλを加えたものであり、等しくドレイン上では、コンタクトホール開口の長さＣ－Ｄ（Ｌ）に２Δλを加えたものである。コンタクトホール開口を（コンタクトホール内の酸化物スペーサ２４０６の寸法を計算において上述のように上手く制御し得るので制御の下にあり得る）０．６λに制御し得るならば、金属１層２５０２の幅は、コンタクトホール開口の長さ及び２Δλの和ぐらいに小さくあり得る（Δλ＝０．５λであり、コンタクトホール開口の長さ＝０．６λであるならば、金属１層２５０２の幅は、不可避のＰＭＴの下でコンタクトホール開口を完全に覆うために１．６λぐらいに狭くあり得る）。本発明によれば、１．６λぐらいに狭い金属１層１９０２の幅は、金属１相互接続部の最小の幅のうちの１つであり得る。２つの最も近い金属１相互接続部の間の最小の空間２５０４は、λより小さくてはならない。本発明の重要な利点は、ＧＥＢＥＳＩ、ＧＥＢＥＤＩ及びコンタクトホール開口の長さ、並びに金属１相互接続部の幅のような殆ど全ての臨界寸法を、ＰＭＴの不確実性に影響されることなく正確に制御でき、よって、これらの臨界寸法の均一性に起因するそれらの再現性、品質及び信頼性を保証できることである。
【0105】
要約すると、フォトリソグラフィ不整列許容度を回避することによって、特に、ゲートとソース、ゲートとドレイン、金属１とソース／ドレインとの間のコンタクトホール開口の間の幾何学的関係に関する、並びに金属１相互接続部の幅及びコンタクトホールを充填する自己整列方法に関する設計及び処理に関する基本的な改良を有することによって、ＭＯＳＦＥＴ構造に関する本発明の上記実施形態に由来する将来の集積回路設計のための幾つかの主要な改良がある。
【0106】
（１）フォトリソグラフィ不整列許容度に起因する不確実性を除去することによってゲートの２つのエッジから長さＳ（Ｌ）及び長さＤ（Ｌ）を正確に画定する。
【0107】
（２）長さＳ（Ｌ）及び長さＤ（Ｌ）の両方をフォトリソグラフィマスキング及び処理分解能によって可能にされる最小特徴サイズλに設計及び作成することができ、それはソース及びドレインのサイズを有意に最小化し、よって、ＭＯＳＦＥＴの領域並びに待機電流及び活性電流及び電力の両方を低減し、ＭＯＳＦＥＴの動作速度を相応して向上させる。
【0108】
（３）長さＳ（Ｌ）及び長さＤ（Ｌ）の両方が正確に制御されるので、ソース及びドレインの両方を囲む４つの側壁からそれぞれスペーサを作ることによる本発明の自己整列技術は、ソース及びドレインの両方の中心付近で制御可能な形状及びサイズをそれぞれ有する自己整列コンタクトホール（ＳＡＣＨ：self-alignment contact holes）を、それぞれ正確に作ることができる。
【0109】
（４）ＳＡＣＨの長さを最小特徴サイズλよりも小さい寸法、例えば、０．６λぐらいに小さい寸法又はより一層狭い寸法に設計することができる。
【0110】
（５）そのようなＳＡＣＨの他の幅寸法は、自己整列スペーサ及び明確に画定された活性領域の幅によって上手く設計されることができる。何故ならば、このＳＡＣＨは、制御可能な厚さを有する化学膜堆積を利用し且つコンタクトホールの制御が困難な不整列許容度及び形状を伴うフォトリソグラフィマスキング技術によってコンタクトホールを画定する最新技術方法の代わりに異方性エッチング技術を使用する十分に開発された技術に依存するスペーサ技術によって形成されるので、本発明のコンタクトホール開口は、上手く設計及び画定されることができる（コンタクトホールは、均一な正方形のコンタクト形状を有さないことがあるが、コンタクトホールは、明確に画定された長方形の形状を有し、充填結果は、実際には、コンタクトホールの狭い長さ寸法に依存する）。
【0111】
（６）最も挑戦的であり且つ高価であるコンタクト作成ステップ及びマスクを排除する。
【0112】
（７）コンタクトホール設計を、複数のコンタクトホールの間で完全に分離された１つの正方形の穴又は複数の正方形の穴から、単一のコンタクトホール又は単一のコンタクトトレンチの長方形の形状に変更する。その結果、ゲート幅の幅と複数の正方形のコンタクトホールを有することがあるソース（又はドレイン）の幅との間の寸法差を調整するために、ドッグボーンレイアウト(dog-bone layout)を用いることによって制限されることなく、ソース（又はドレイン）の幅（又は長さ）をゲートの幅（又は長さ）とほぼ同じにすることができる。
【0113】
（８）上手く設計された厚さを有する金属１相互接続部は、全ての既存のコンタクトホールを確実に満たすことができる。何故ならば、この充填の成功は通常ＳＡＣＨの長さであるコンタクトホールの最小寸法に依存するので、（タングステンスタッドプロセス及び金属１ダマスカスプロセス(damascene process)として知られるタングステン充填に平坦化プロセスを加えたプロセスのような）コンタクトスタッドを形成するための最先技術の２つのステップを１つの金属１堆積プロセスに単純化することができる。
【0114】
（９）そのような統合されたＳＡＣＨ及び金属１形成プロセスでは、ゲートは、窒化物キャップの下に埋められ、スペーサによって保護され、それらの両方は、ＳＡＣＨの外側の残りの領域に平坦な台地部(plateau)を作り、金属１相互接続部は、金属１の最適に分散された相互接続ネットワークを作り出す複数のレイアウト方法を有するように設計されることができる。
【0115】
（１０）上記利点を組み合わせることによって、新しいｍＭＯＳＦＥＴ構造は、４λの最小の長さ寸法を有する（すなわち、長さＳ（Ｌ）＝λ、長さＤ（Ｌ）＝λ、ゲート長＝λ、左側分離を説明するための１／２λ、右側分離を説明するための１／２λを含む）非常に小さいサイズを有するように作られることができ、２λの最小の幅寸法、すなわち、ソース及びドレインの両方にそれぞれ接触させる上で、コンタクトホール及び金属１相互接続の両方を有する世界最小の単一のトランジスタを８λ２の面積(領域)で達成することができる。
【0116】
もちろん、設計要件に依存して、長さＧ（Ｌ）、長さＳ（Ｌ）又は長さＤ（Ｌ）は、最小特徴長λよりも大きくなり得る。
【0117】
（１１）全ての利点は、単一のＭＯＳＦＥＴに適用されることによって制限されるだけでなく、それらの領域に関する多くの最適化された機能セルのような、ＣＭＯＳ（相補型金属酸化物半導体）回路に適用されることによっても制限される。例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＮＡＮＤゲート、ＮＯＲゲート、及びランダムロジックゲートは、フォトリソグラフィ不整列許容度からの不確実性を除去し、新規な自己整列設計及びプロセス技術を採用することによって本発明に起因する正確さ、再現性、均一性、及びロバスト限界を伴って、チップ面積、電流、電力及び速度を減少させるために、本明細書で発明された設計及び製作原理を使用することによって、達成されることができる。
【先行技術文献】
【特許文献】
【0118】
【文献】米国特許出願第１６／９９１，０４４号明細書
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
