知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-07
(45)【発行日】2024-10-16
(54)【発明の名称】ＤＣ／ＤＣコンバータの制御回路および電源回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20241008BHJP
【ＦＩ】
H02M3/155 H
【請求項の数】
12
(21)【出願番号】P 2022503119
(86)(22)【出願日】2020-12-24
(86)【国際出願番号】 JP2020048465
(87)【国際公開番号】W WO2021171769
(87)【国際公開日】2021-09-02
【審査請求日】2023-07-03
(31)【優先権主張番号】P 2020029410
(32)【優先日】2020-02-25
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2020034055
(32)【優先日】2020-02-28
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2020038135
(32)【優先日】2020-03-05
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】河野 明大
(72)【発明者】
【氏名】安藤 弘明
【審査官】武内 大志
(56)【参考文献】
【文献】特開２０１３－１５３５８５（ＪＰ，Ａ）
【文献】特開２０１５－２６２５（ＪＰ，Ａ）
【文献】特開２０１８－１５７７０４（ＪＰ，Ａ）
【文献】特開２０１７－９３１５９（ＪＰ，Ａ）
【文献】特開２０１５－２１６７１２（ＪＰ，Ａ）
【文献】特開２００７－２５２１８５（ＪＰ，Ａ）
【文献】特開２０１２－８０６８５（ＪＰ，Ａ）
【文献】特開２００８－２０６３７６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
スイッチングトランジスタを含むＤＣ／ＤＣコンバータの制御回路であって、前記ＤＣ／ＤＣコンバータの出力電圧を分圧し、第１フィードバック電圧を生成する第１分圧回路と、
前記ＤＣ／ＤＣコンバータの出力電圧を分圧し、第２フィードバック電圧を生成する第２分圧回路と、
ウェイクアップ信号がアサートされる期間、イネーブルとなり、前記第１フィードバック電圧と第１しきい値電圧の比較結果に応じて、第１検出信号をアサートする第１コンパレータと、
常時イネーブルであり、前記第２フィードバック電圧と第２しきい値電圧の比較結果に応じて、第２検出信号をアサートする第２コンパレータと、
前記第１検出信号または前記第２検出信号がアサートされるとレベルが遷移する第１パルス信号を生成するとともに、非軽負荷状態において前記ウェイクアップ信号をアサートし、軽負荷状態において前記ウェイクアップ信号をネゲートするロジック回路と、
前記第１パルス信号に応じてスイッチングトランジスタを駆動する第１ドライバと、
前記ＤＣ／ＤＣコンバータのインダクタの電流ゼロクロスを検出する電流ゼロクロス検出回路と、
を備え、
前記ロジック回路は、前記電流ゼロクロスの検出から所定時間経過後に前記ウェイクアップ信号をアサートし、次の前記第２検出信号のアサートに応答して前記ウェイクアップ信号をネゲートすることを特徴とする制御回路。
【請求項2】
前記電流ゼロクロス検出回路は、前記ウェイクアップ信号がネゲートされる期間、ディセーブルとなるゼロクロスコンパレータを含むことを特徴とする請求項１に記載の制御回路。
【請求項3】
前記ＤＣ／ＤＣコンバータは同期整流トランジスタを含む同期整流型であり、前記ロジック回路は、前記第１パルス信号がオフレベルに遷移するとオンレベルに遷移し、前記電流ゼロクロスが発生するとオフレベルに遷移する第２パルス信号を生成し、
前記制御回路は、前記第２パルス信号にもとづいて、前記同期整流トランジスタを駆動する第２ドライバをさらに備えることを特徴とする請求項１または２に記載の制御回路。
【請求項4】
前記第１分圧回路は、前記ウェイクアップ信号がアサートされる期間、オンとなるスイッチを含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項5】
前記スイッチは、前記第１分圧回路の接地側に挿入されていることを特徴とする請求項４に記載の制御回路。
【請求項6】
前記第２分圧回路を構成する抵抗は、前記第１分圧回路を構成する抵抗よりも大きいことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項7】
前記第２コンパレータは、エンハンスメント型の第１ＮＭＯＳトランジスタと、
ゲートが接地されるデプレッション型の第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースおよび前記第２ＮＭＯＳトランジスタのソースと接地の間に設けられる抵抗と、
前記第１ＮＭＯＳトランジスタのドレインおよび前記第２ＮＭＯＳトランジスタのドレインと接続される負荷回路と、
を含むことを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項8】
スイッチングトランジスタを含むＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧を分圧し、第１フィードバック電圧を生成する第１分圧回路と、
前記ＤＣ／ＤＣコンバータの出力電圧を分圧し、第２フィードバック電圧を生成する第２分圧回路と、
ウェイクアップ信号がアサートされる期間、イネーブルとなり、前記第１フィードバック電圧と第１しきい値電圧の比較結果に応じて、第１検出信号をアサートする第１コンパレータと、
常時イネーブルであり、前記第２フィードバック電圧と第２しきい値電圧の比較結果に応じて、第２検出信号をアサートする第２コンパレータと、
前記第１検出信号または前記第２検出信号がアサートされるとレベルが遷移する第１パルス信号を生成するとともに、非軽負荷状態において前記ウェイクアップ信号をアサートし、軽負荷状態において前記ウェイクアップ信号をネゲートするロジック回路と、
前記第１パルス信号に応じてスイッチングトランジスタを駆動する第１ドライバと、
を備え、
前記第２コンパレータは、
エンハンスメント型の第１ＮＭＯＳトランジスタと、
ゲートが接地されるデプレッション型の第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースおよび前記第２ＮＭＯＳトランジスタのソースと接地の間に設けられる抵抗と、
前記第１ＮＭＯＳトランジスタのドレインおよび前記第２ＮＭＯＳトランジスタのドレインと接続される負荷回路と、
を含むことを特徴とする制御回路。
【請求項9】
前記負荷回路はカレントミラー負荷であることを特徴とする請求項７または８に記載の制御回路。
【請求項10】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から９のいずれかに記載の制御回路。
【請求項11】
前記ＤＣ／ＤＣコンバータは昇圧コンバータであることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項12】
ＤＣ／ＤＣコンバータの出力回路と、請求項１から１１のいずれかに記載の制御回路と、
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【0002】
ある電圧値の直流電圧を別の電圧値の直流電圧に変換する際に、ＤＣ／ＤＣコンバータが利用される。ＤＣ／ＤＣコンバータの制御方式として、リップル制御方式が知られている。リップル制御方式では、ＤＣ／ＤＣコンバータの出力電圧をしきい値電圧と比較し、出力電圧がしきい値電圧を超えると（あるいは下回ると）、それをトリガーとしてスイッチングトランジスタのオン、オフを切り替える方式である。リップル制御方式は、エラーアンプを用いた電圧モード制御方式や電流モード制御方式に比べて、応答速度が高く、また消費電力を削減できるという利点を有する。
【0003】
ＩｏＴ（Internet of Things）デバイスにおいて、その内部の電子回路には、消費電力を極限まで削減することが要求され、ＤＣ／ＤＣコンバータも例外ではない。図１は、本発明者らが検討したＤＣ／ＤＣコンバータ１００Ｒの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、バッテリからの入力電圧ＶＩＮを昇圧し、所定の目標レベルに安定化された出力電圧ＶＯＵＴを、負荷４に供給する昇圧コンバータである。
【0004】
ＤＣ／ＤＣコンバータ１００Ｒは、出力回路１１０と、リップル制御方式の制御回路２００Ｒを備える。ＤＣ／ＤＣコンバータ１００Ｒの出力電圧ＶＯＵＴは、制御回路２００Ｒにフィードバックされ、抵抗分圧回路２０２によって分圧される。分圧後の出力電圧（フィードバック電圧）ＶＯＵＴ’は、メインコンパレータ２０４に入力される。
【0005】
メインコンパレータ２０４は、非軽負荷状態においてイネーブルであり、フィードバック電圧ＶＯＵＴ’をしきい値電圧ＶＴＨと比較する。たとえばボトム検出方式の場合、しきい値電圧ＶＴＨは、出力電圧ＶＯＵＴのボトムレベルを規定する。ロジック回路２０６は、メインコンパレータ２０４の出力を受け、フィードバック電圧ＶＯＵＴ’がしきい値電圧ＶＴＨを下回ると、パルス信号Ｓ１をオンレベルに遷移させる。そして、ある適切なオン時間の経過後に、パルス信号Ｓ１をオフレベルに遷移させる。ドライバ２０８は、パルス信号Ｓ１に応じてスイッチングトランジスタＭ１を駆動する。またロジック回路２０６は、パルス信号Ｓ１と相補的なパルス信号Ｓ２を生成する。ドライバ２１０は、パルス信号Ｓ２に応じて、同期整流トランジスタＭ２を駆動する。
【0006】
メインコンパレータ２０４の応答遅延が大きいと、出力電圧ＶＯＵＴが目標電圧を下回る幅が大きくなる。そこでメインコンパレータ２０４には、高速応答性が要求され、したがってその消費電力は大きくなる。
【0007】
軽負荷状態では、出力電圧ＶＯＵＴの低下速度は遅くなるため、コンパレータに要求される応答速度は遅くてよい。そこでメインコンパレータ２０４とは別に、応答速度は遅いが、消費電力が小さいサブコンパレータ２１２を設ける。軽負荷状態では、メインコンパレータ２０４をオフし、サブコンパレータ２１２によって、出力電圧ＶＯＵＴがしきい値電圧を下回ったことを検出する。これにより、メインコンパレータ２０４を常時動作させる必要がないため、制御回路２００Ｒの消費電力を大きく削減できる。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２００２－２９６３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明者らは、図１の制御回路２００Ｒについて検討した結果、以下の問題を認識するに至った。なおこの問題を当業者の一般的な認識として把握してはならない。
【0010】
上述のようにメインコンパレータ２０４は、軽負荷状態と非軽負荷状態とでディセーブル、イネーブルが切り替えられる。メインコンパレータ２０４のイネーブル／ディセーブルを切り替える際に、その入力端子に、ノイズ１２０が発生する。メインコンパレータ２０４の入力と、サブコンパレータ２１２の入力は、共通に接続されているため、メインコンパレータ２０４において発生したノイズ１２０は、サブコンパレータ２１２の入力に影響を与える。サブコンパレータ２１２がノイズ１２０の影響を受けると、その出力が変化し、スイッチングトランジスタＭ１および同期整流トランジスタＭ２が誤動作する。
【0011】
ＤＣ／ＤＣコンバータ１００Ｒの出力からのリーク電流を小さくするために、分圧回路２０２の抵抗値は十分に大きく設計される（たとえば数十ＭΩ～数百ＭΩ）。そのため、メインコンパレータ２０４とサブコンパレータ２１２は、ハイインピーダンスな経路で結合されており、ノイズ１２０の影響は大きくなってしまう。
【0012】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ノイズの影響を低減したＤＣ／ＤＣコンバータの制御回路の提供にある。
【課題を解決するための手段】
【0013】
１． 本開示のある態様は、スイッチングトランジスタを含むＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧を分圧し、第１フィードバック電圧を生成する第１分圧回路と、ＤＣ／ＤＣコンバータの出力電圧を分圧し、第２フィードバック電圧を生成する第２分圧回路と、ウェイクアップ信号がアサートされる期間、イネーブルとなり、第１フィードバック電圧と第１しきい値電圧の比較結果に応じて、第１検出信号をアサートする第１コンパレータと、常時イネーブルであり、第２フィードバック電圧と第２しきい値電圧の比較結果に応じて、第２検出信号をアサートする第２コンパレータと、第１検出信号または第２検出信号のアサートに応答してレベルが遷移する第１パルス信号を生成するとともに、非軽負荷状態においてウェイクアップ信号をアサートし、軽負荷状態においてウェイクアップ信号をネゲートするロジック回路と、を備える。
【0014】
２． 本開示のある態様は、差動アンプに関する。差動アンプは、ゲートに入力電圧を受けるエンハンスメント型の第１ＮＭＯＳトランジスタと、ゲートが接地されるデプレッション型の第２ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースおよび第２ＮＭＯＳトランジスタのソースと接地の間に設けられる電流源と、第１ＮＭＯＳトランジスタのドレインおよび第２ＮＭＯＳトランジスタのドレインと接続される負荷回路と、を備える。
【0015】
３． 本開示のある態様は、スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成する電流検出回路と、第１電流検出信号に、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と基準電圧との比較結果にもとづくオフセット信号を重畳し、第２電流検出信号を生成するオフセット回路と、フィードバック電圧および第２電流検出信号の和と、基準電圧との比較結果に応じたターンオン信号を生成するメインコンパレータと、を備える。
【0016】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0017】
本発明のある態様によれば、ノイズの影響を低減できる。
【図面の簡単な説明】
【0018】
【図1】本発明者らが検討したＤＣ／ＤＣコンバータの回路図である。
【図2】実施形態１に係るＤＣ／ＤＣコンバータの回路図である。
【図3】制御回路の具体的な構成例を示す回路図である。
【図4】ＤＣ／ＤＣコンバータの電流連続モード（非軽負荷状態）の動作波形図である。
【図5】電流不連続モード（軽負荷状態）の動作波形図である。
【図8】実施形態２に係る差動アンプの回路図である。
【図9】変形例１に係る差動アンプの回路図である。
【図10】変形例２に係る差動アンプの回路図である。
【図11】変形例３に係る差動アンプの回路図である。
【図12】変形例に係るＤＣ／ＤＣコンバータの回路図である。
【図13】変形例に係るＤＣ／ＤＣコンバータの回路図である。
【図14】差動アンプを備えるリニアレギュレータの回路図である。
【図15】従来のリップル制御方式の降圧ＤＣ／ＤＣコンバータの回路図である。
【図16】実施形態３に係るＤＣ／ＤＣコンバータの回路図である。
【図19】一実施例に係るターンオン信号生成回路を示す回路図である。
【図20】一実施例に係るターンオン信号生成回路の回路図である。
【図21】一実施例に係るターンオン信号生成回路の回路図である。
【図22】一実施例に係るメインコンパレータの回路図である。
【図23】一実施例に係るターンオン信号生成回路の回路図である。
【図24】ＤＣ／ＤＣコンバータの主回路の等価回路図である。
【図25】オン時間生成回路の基本構成を示す回路図である。
【図27】実施例１に係るオン時間生成回路の回路図である。
【図29】実施例２に係るオン時間生成回路の回路図である。
【図31】実施例３に係るオン時間生成回路の回路図である。
【図32】実施例４に係るオン時間生成回路の回路図である。
【発明を実施するための形態】
【0019】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0020】
１． 本明細書に開示される一実施形態は、スイッチングトランジスタを含むＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧を分圧し、第１フィードバック電圧を生成する第１分圧回路と、ＤＣ／ＤＣコンバータの出力電圧を分圧し、第２フィードバック電圧を生成する第２分圧回路と、ウェイクアップ信号がアサートされる期間、イネーブルとなり、第１フィードバック電圧と第１しきい値電圧の比較結果に応じて、第１検出信号をアサートする第１コンパレータと、常時イネーブルであり、第２フィードバック電圧と第２しきい値電圧の比較結果に応じて、第２検出信号をアサートする第２コンパレータと、第１検出信号または第２検出信号のアサートに応答してレベルが遷移する第１パルス信号を生成するとともに、非軽負荷状態においてウェイクアップ信号をアサートし、軽負荷状態においてウェイクアップ信号をネゲートするロジック回路と、を備える。
【0021】
この構成によると、第１コンパレータおよび第２コンパレータに対応して、独立した第１分圧回路および第２分圧回路を設けることにより、第１コンパレータのイネーブル／ディセーブルの切り替えに際して発生するノイズが、第２コンパレータに入力されるのを防止でき、ＤＣ／ＤＣコンバータの誤動作を防止できる。
【0022】
制御回路は、ＤＣ／ＤＣコンバータのインダクタの電流ゼロクロスを検出する電流ゼロクロス検出回路をさらに備えてもよい。ロジック回路は、電流ゼロクロスの検出から所定時間経過後にウェイクアップ信号をアサートし、次の第２検出信号のアサートに応答してウェイクアップ信号をネゲートしてもよい。負荷電流が減少するほど、電流ゼロクロスの発生から、第１検出信号あるいは第２検出信号のアサートまでの時間が長くなり、やがて所定時間τを超える。したがって、時間を測定することにより、軽負荷状態を検出できる。
【0023】
電流ゼロクロス検出回路は、ウェイクアップ信号がネゲートされる期間、ディセーブルとなるコンパレータを含んでもよい。これにより消費電力をさらに削減できる。
【0024】
ＤＣ／ＤＣコンバータは同期整流型であり、同期整流トランジスタをさらに含んでもよい。ロジック回路は、第１パルス信号がオフレベルに遷移するとオンレベルに遷移し、ゼロクロスが発生するとオフレベルに遷移する第２パルス信号を生成し、制御回路は、第２パルス信号にもとづいて、同期整流トランジスタを駆動する第２ドライバをさらに備えてもよい。これにより、軽負荷状態においてＤＣ／ＤＣコンバータを電流不連続モードで動作させることができる。
【0025】
第１分圧回路は、ウェイクアップ信号がアサートされる期間、オンとなるスイッチを含んでもよい。これにより軽負荷状態において、第１分圧回路によるリーク電流を遮断できる。
【0026】
スイッチは、第１分圧回路の接地側に挿入されていてもよい。これにより軽負荷状態から非軽負荷状態に遷移した後に、第１しきい値電圧は、接地から上昇するのに対して、第１フィードバック電圧は高電位側から低下していくため、言い換えると、２つの入力電圧が離れた状態から近づいていくため、第１コンパレータのチャタリングを防止できる。
【0027】
第１分圧回路を構成する抵抗は、第２分圧回路を構成する抵抗よりも大きくてもよい。
【0028】
第１コンパレータは、エンハンスメント型の第１ＮＭＯＳトランジスタと、ゲートが接地されるデプレッション型の第２ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースおよび第２ＮＭＯＳトランジスタのソースと接地の間に設けられる抵抗と、第１ＮＭＯＳトランジスタのドレインおよび第２ＮＭＯＳトランジスタのドレインと接続される負荷回路と、を含んでもよい。この第１コンパレータでは、第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタのゲートソース間しきい値電圧Ｖｇｓ（ｔｈ）の差分が、第２しきい値電圧となるため、第２しきい値電圧を生成する基準電圧源が不要となり、消費電力をさらに削減できる。
【0029】
負荷回路はカレントミラー負荷であってもよい。
【0030】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
【0031】
２． 一実施形態は、差動アンプに関する。差動アンプは、ゲートに入力電圧を受けるエンハンスメント型の第１ＮＭＯＳトランジスタと、ゲートが接地されるデプレッション型の第２ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースおよび第２ＮＭＯＳトランジスタのソースと接地の間に設けられる電流源と、第１ＮＭＯＳトランジスタのドレインおよび第２ＮＭＯＳトランジスタのドレインと接続される負荷回路と、を備える。
【0032】
この差動アンプでは、入力電圧を、第１ＮＭＯＳトランジスタのゲートソース間しきい値電圧Ｖｔｈ（ｅｎｈ）と第２ＮＭＯＳトランジスタのゲートソース間しきい値電圧Ｖｔｈ（ｄｅｐ）とにもとづいて定まるしきい値電圧と比較することができる。しきい値電圧を生成する基準電圧源は不要となり、消費電力をさらに削減できる。
【0033】
電流源は、抵抗を含んでもよい。これにより、差動アンプは、外部からのバイアス信号の供給を受けずに、スタンドアロンで動作できる。つまりバイアス信号を生成するバイアス回路を省略し、あるいはバイアス回路のオン、オフ状態を差動アンプとは独立して制御することが可能となり、消費電力をさらに削減できる。
【0034】
電流源は、トランジスタを含んでもよい。この場合、トランジスタに外部からバイアス信号を供給する必要があるが、テイル電流の調整が可能となる。
【0035】
負荷回路はカレントミラー負荷であってもよい。
【0036】
負荷回路は抵抗負荷であってもよい。
【0037】
３． 一実施形態は、スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成する電流検出回路と、第１電流検出信号に、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と基準電圧との比較結果にもとづくオフセット信号を重畳し、第２電流検出信号を生成するオフセット回路と、フィードバック電圧および第２電流検出信号の和と、基準電圧との比較結果にもとづいて、スイッチングトランジスタのターンオンのトリガとなるターンオン信号を生成するメインコンパレータと、を備える。
【0038】
この構成によると、エラーアンプが不要となるため、消費電流を削減できる。
【0039】
オフセット回路は、フィードバック電圧を基準電圧と比較するエラー検出コンパレータを含んでもよい。オフセット信号は、エラー検出コンパレータの出力に応じて増減してもよい。
【0040】
オフセット回路は、エラー検出コンパレータの出力に応じてカウント値が増減するオフセット信号を生成するカウンタと、をさらに含んでもよい。オフセット信号はカウント値に応じていてもよい。
【0041】
電流検出回路は、電流の経路上に設けられた電流検出素子の両端の電圧を増幅するｇｍアンプと、ｇｍアンプの出力電流を電圧信号に変換するインピーダンス回路と、を含んでもよい。オフセット回路は、カウント値に応じた電流信号を、インピーダンス回路に供給する電流源を含んでもよい。
【0042】
電流検出回路は、電流の経路上に設けられた電流検出素子の両端の電圧を増幅するｇｍアンプと、ｇｍアンプの出力電流を電圧信号に変換するインピーダンス回路と、を含んでもよい。オフセット回路は、インピーダンス回路と接続され、フィードバック電圧を基準電圧と比較結果にもとづいて電流量が増減する可変電流源を含んでもよい。
【0043】
ＤＣ／ＤＣコンバータは入力電圧ＶＩＮを昇圧し、出力電圧ＶＯＵＴを生成する昇圧型であってもよい。
【0044】
制御回路は、スイッチングトランジスタのターンオンから、オン時間の経過後にターンオフ信号をアサートするオン時間生成回路と、ターンオン信号がアサートされるとオンレベルに遷移し、ターンオフ信号がアサートされると、オフレベルに遷移するパルス信号を生成するロジック回路と、パルス信号に応じてスイッチングトランジスタを駆動するドライバと、を備える。
【0045】
オン時間は（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例してもよい。入力電圧および出力電圧に応じて、オン時間を適応的に変化させることにより、スイッチング周波数を安定化できる。
【0046】
オン時間生成回路は、第１キャパシタと、第１キャパシタと接続され、ＶＯＵＴに比例する電流を生成する電流源と、第１キャパシタに、（ＶＯＵＴ－ＶＩＮ）に比例した電圧変化が生じたことを検出するコンパレータと、を含んでもよい。
電流源が生成する電流をＩ＝α×ＶＯＵＴとする。第１キャパシタに、（ＶＯＵＴ－ＶＩＮ）に比例した電圧変化ΔＶ＝β×（ＶＯＵＴ－ＶＩＮ）が発生するのに要する時間ＴＯＮは、
ＴＯＮ＝ΔＶ／Ｉ＝β×（ＶＯＵＴ－ＶＩＮ）／（α×ＶＯＵＴ）
＝（β／α）×（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴ
となり、（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例するオン時間を生成できる。
電流源が生成する電流をＩ＝α×ＶＯＵＴとする。第１キャパシタに、（ＶＯＵＴ－ＶＩＮ）に比例した電圧変化ΔＶ＝β×（ＶＯＵＴ－ＶＩＮ）が発生するのに要する時間ＴＯＮは、
ＴＯＮ＝ΔＶ／Ｉ＝β×（ＶＯＵＴ－ＶＩＮ）／（α×ＶＯＵＴ）
＝（β／α）×（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴ
となり、（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例するオン時間を生成できる。
【0047】
第１キャパシタの一端は接地されてもよい。オン時間生成回路は、（ＶＯＵＴ－ＶＩＮ）に応じたしきい値電圧を生成するしきい値電圧生成回路をさらに含んでもよい。コンパレータは、第１キャパシタの他端の電圧を、しきい値電圧と比較してもよい。
【0048】
しきい値電圧生成回路は、第２キャパシタを含んでもよい。しきい値電圧生成回路は、スイッチングトランジスタのオフ状態において、第２キャパシタを（ＶＯＵＴ－ＶＩＮ）で充電し、スイッチングトランジスタのオン期間において、第２キャパシタの一端に、インダクタとスイッチングトランジスタの接続ノードのスイッチング電圧を印加し、第２キャパシタの他端の電圧をしきい値電圧としてもよい。オン期間におけるスイッチング電圧は、Ｉ×ＲＯＮ１となる。Ｉはスイッチングトランジスタに流れる電流、ＲＯＮ１はスイッチングトランジスタのオン抵抗である。したがって、この構成によれば、スイッチングトランジスタのオン抵抗を考慮したオン時間を生成できる。
【0049】
しきい値電圧生成回路は、第２キャパシタと、スイッチングトランジスタのオフ状態において第２キャパシタの一端に入力電圧ＶＩＮを印加し、スイッチングトランジスタのオン期間において第２キャパシタの一端を、ＤＣ／ＤＣコンバータのインダクタとスイッチングトランジスタの接続ノードと接続する第１セレクタと、スイッチングトランジスタのオフ状態において、第２キャパシタの他端に出力電圧ＶＯＵＴを印加し、スイッチングトランジスタのオン期間において、第２キャパシタの他端を、コンパレータと接続する第２セレクタと、を含んでもよい。この構成によれば、スイッチングトランジスタのオン抵抗を考慮したオン時間を生成できる。
【0050】
しきい値電圧生成回路は、ＤＣ／ＤＣコンバータのインダクタとスイッチングトランジスタの接続ノードに生ずるスイッチング電圧を反転するインバータと、インバータの出力を平滑化し、しきい値電圧を生成するフィルタと、を含んでもよい。この構成によれば、スイッチングトランジスタおよび同期整流トランジスタのオン抵抗ならびに、インダクタの等価直列抵抗の影響を考慮したオン時間を生成できる。
【0051】
フィルタは、ＲＣフィルタであってもよい。しきい値電圧生成回路は、電流不連続モードで動作する間、ＲＣフィルタのキャパシタを、ＶＯＵＴ－ＶＩＮで充電してもよい。この構成によれば、電流不連続モードから電流連続モードに復帰したときに、適切なオン時間から、動作を再開できる。
【0052】
フィルタは、抵抗およびキャパシタを含むＲＣフィルタであってもよい。しきい値電圧生成回路は、電流連続モードの間、抵抗の一端にインバータの出力電圧を印加し、電流不連続モードの間、抵抗の一端に、出力電圧ＶＯＵＴを印加する第３セレクタと、電流連続モードの間、キャパシタの他端に接地電圧を印加し、電流不連続モードの間、キャパシタの他端に入力電圧ＶＩＮを印加する第４セレクタと、をさらに含んでもよい。この構成によれば、電流不連続モードから電流連続モードに復帰したときに、適切なオン時間から、動作を再開できる。
【0053】
第１キャパシタの一端には、入力電圧ＶＩＮが印加されてもよい。コンパレータは、第１キャパシタの他端の電圧を、出力電圧ＶＯＵＴと比較してもよい。トランジスタのオン抵抗やインダクタの等価直列抵抗を無視しているため、重負荷での周波数は速くなるものの、簡易な構成で、オン時間を生成できる。
【0054】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0055】
（実施形態）
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0056】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0057】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0058】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【0059】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0060】
（実施形態１）
図２は、実施形態１に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、昇圧コンバータであり、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷４に供給する。
図２は、実施形態１に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、昇圧コンバータであり、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷４に供給する。
【0061】
ＤＣ／ＤＣコンバータ１００は、出力回路１１０と、制御回路３００を備える。
出力回路１１０は、インダクタＬ１、スイッチングトランジスタ（ローサイドトランジスタ）Ｍ１、同期整流トランジスタ（ハイサイドトランジスタ）Ｍ２、出力キャパシタＣ１を含む。
出力回路１１０は、インダクタＬ１、スイッチングトランジスタ（ローサイドトランジスタ）Ｍ１、同期整流トランジスタ（ハイサイドトランジスタ）Ｍ２、出力キャパシタＣ１を含む。
【0062】
制御回路３００は、リップル制御方式、より具体的にはボトム検出方式のコントローラであり、２個の出力ピンＯＵＴ１，ＯＵＴ２と、フィードバックピンＦＢを備える。フィードバックピンＦＢには、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック電圧が入力される。出力ピンＯＵＴ１は、スイッチングトランジスタＭ１のゲートと接続され、出力ピンＯＵＴ２は、同期整流トランジスタＭ２のゲートと接続される。
【0063】
制御回路３００は、第１分圧回路３０２、第２分圧回路３０４、第１コンパレータ３０８、第２コンパレータ３１０、ロジック回路３１２、第１ドライバ３１４、第２ドライバ３１６を備え、ひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）である。
【0064】
第１分圧回路３０２は、抵抗Ｒ１１，Ｒ１２を含み、フィードバックピンＦＢにフィードバックされた出力電圧ＶＯＵＴを分圧し、第１フィードバック電圧ＶＦＢ１を生成する。好ましくは第１分圧回路３０２は、抵抗Ｒ１１，Ｒ１２と直列に設けられたスイッチＳＷ１を含む。
【0065】
第２分圧回路３０４は、抵抗Ｒ２１，Ｒ２２を含み、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴを分圧し、第２フィードバック電圧ＶＦＢ２を生成する。
【0066】
第２分圧回路３０４を構成する抵抗Ｒ２１，Ｒ２２は、第１分圧回路３０２を構成する抵抗Ｒ１１，Ｒ１２よりも大きくすることができる。これにより、第２分圧回路３０４のリーク電流を削減できる。
【0067】
ロジック回路３１２は、ＤＣ／ＤＣコンバータ１００の非軽負荷状態においてウェイクアップ信号ＷＡＫＥ＿ＵＰをアサート（たとえばハイ）し、軽負荷状態においてウェイクアップ信号ＷＡＫＥ＿ＵＰをネゲート（たとえばロー）する。
【0068】
第１コンパレータ３０８は、ウェイクアップ信号ＷＡＫＥ＿ＵＰがアサートされる期間、イネーブルとなる。第１コンパレータ３０８は、イネーブル状態において、第１フィードバック電圧ＶＦＢ１と第１しきい値電圧ＶＴＨ１の比較結果に応じて、第１検出信号Ｓ１をアサート（たとえばハイ）する。第１検出信号Ｓ１は、ＶＦＢ１がＶＴＨ１を下回るとアサートされる。第１コンパレータ３０８は、イネーブル状態において高速な電圧比較が可能に構成されており、引き換えて消費電力が大きい。第１コンパレータ３０８はディセーブル状態では、動作が停止し、消費電力が実質的にゼロに近づくように構成される。
【0069】
第１分圧回路３０２のスイッチＳＷ１も、ウェイクアップ信号ＷＡＫＥ＿ＵＰに応じて制御され、第１コンパレータ３０８がディセーブル状態の間、スイッチＳＷ１がオフとなり、第１分圧回路３０２を介したリーク電流が削減される。
【0070】
第２コンパレータ３１０は、ＤＣ／ＤＣコンバータ１００の負荷４の状態に依存せずに、常時イネーブルである。第２コンパレータ３１０は、第２フィードバック電圧ＶＦＢ２と第２しきい値電圧ＶＴＨ２の比較結果に応じて、第２検出信号Ｓ２をアサートする。第２検出信号Ｓ２は、ＶＦＢ２がＶＴＨ２を下回るとアサート（たとえばハイ）される。
【0071】
第２コンパレータ３１０は、応答速度が第１コンパレータ３０８に比べて遅い代わりに、消費電力が非常に小さく構成される。
【0072】
ロジック回路３１２は、第１検出信号Ｓ１または第２検出信号Ｓ２がアサートされるとレベルが遷移する第１パルス信号Ｓｐ１を生成する。第１パルス信号Ｓｐ１は、スイッチングトランジスタＭ１の駆動に使用される信号であり、第１検出信号Ｓ１または第２検出信号Ｓ２がアサートされると、オンレベルに遷移する。第１パルス信号Ｓｐ１は、オンレベルに遷移した後、所定のオン時間ＴＯＮ（あるいは入力電圧ＶＩＮや出力電圧ＶＯＵＴにもとづいて適応的に変化するオン時間）の経過後に、オフレベルに遷移する。
【0073】
第１ドライバ３１４は、第１パルス信号Ｓｐ１に応じてスイッチングトランジスタＭ１を駆動する。
【0074】
ロジック回路３１２は、同期整流トランジスタＭ２のオン、オフを指示する第２パルス信号Ｓｐ２を生成する。第２パルス信号Ｓｐ２は、第１パルス信号Ｓｐ１がオフレベルに遷移すると、オンレベルに遷移する。また第２パルス信号Ｓｐ２は、ＤＣ／ＤＣコンバータ１００が電流連続モードで動作する期間は、第１検出信号Ｓ１あるいは第２検出信号Ｓ２がアサートされるとオフレベルに遷移する。ＤＣ／ＤＣコンバータ１００が電流不連続モードで動作する期間、第２パルス信号Ｓｐ２は、インダクタＬ１に流れる電流がゼロになると、オフレベルに遷移する。
【0075】
以上が制御回路３００の構成である。この制御回路３００では、第１コンパレータ３０８および第２コンパレータ３１０に対応して、独立した第１分圧回路３０２および第２分圧回路３０４を設けられている。そのため、第１コンパレータ３０８のイネーブル／ディセーブルの切り替えに際して発生するノイズが、第２コンパレータ３１０に入力されるのを防止でき、ＤＣ／ＤＣコンバータ１００の誤動作を防止できる。
【0076】
図３は、制御回路３００の具体的な構成例（３００Ａ）を示す回路図である。制御回路３００Ａには、スイッチングトランジスタＭ１および同期整流トランジスタＭ２が集積化されており、図２のＯＵＴ１ピン，ＯＵＴ２ピンおよびＦＢピンに代えて、出力ピンＯＵＴ、スイッチングピンＳＷが設けられる。スイッチングピンＳＷは、インダクタＬ１と接続され、出力ピンＯＵＴは、出力キャパシタＣ１と接続される。
【0077】
電流連続モードと電流不連続モードの遷移を検出するために、電流ゼロクロス検出回路３０６が設けられる。電流ゼロクロス検出回路３０６は、ＤＣ／ＤＣコンバータ１００のインダクタＬ１に流れる電流ＩＬのゼロクロスを検出する。たとえば電流ゼロクロス検出回路３０６は、同期整流トランジスタＭ２に流れる電流を監視し、電流がゼロ近傍のしきい値と交差すると、ゼロクロス検出信号ＩＺＣをアサートするゼロクロスコンパレータを含んでもよい。その限りでないが、ゼロクロスコンパレータは、同期整流トランジスタＭ２の電圧降下を、ゼロ近傍のしきい値電圧と比較し、電流ゼロクロス点を検出してもよい。
【0078】
ゼロクロス検出信号ＩＺＣは、第１検出信号Ｓ１、第２検出信号Ｓ２とともに、ロジック回路３１２に入力される。
【0079】
制御回路３００は、オン時間タイマー３２０、軽負荷検出タイマー３２２を備える。ロジック回路３１２は、オン時間タイマー３２０、軽負荷検出タイマー３２２を利用して、第１パルス信号Ｓｐ１、第２パルス信号Ｓｐ２およびウェイクアップ信号ＷＡＫＥ＿ＵＰを生成する。
【0080】
続いてロジック回路３１２の動作を、電流連続モード（ＣＣＭ）、電流不連続モード（ＤＣＭ）それぞれについて説明する。
【0081】
（電流連続モード）
ロジック回路３１２は、第１検出信号Ｓ１がアサートされると、第１パルス信号Ｓｐ１をオンレベルに遷移させる。またオン時間タイマー３２０をアクティブとして、オン時間ＴＯＮを測定し、オン時間ＴＯＮの経過後に、第１パルス信号Ｓｐ１をオフレベルに遷移させ、第２パルス信号Ｓｐ２をオンレベルに遷移させる。
ロジック回路３１２は、第１検出信号Ｓ１がアサートされると、第１パルス信号Ｓｐ１をオンレベルに遷移させる。またオン時間タイマー３２０をアクティブとして、オン時間ＴＯＮを測定し、オン時間ＴＯＮの経過後に、第１パルス信号Ｓｐ１をオフレベルに遷移させ、第２パルス信号Ｓｐ２をオンレベルに遷移させる。
【0082】
次に第１検出信号Ｓ１がアサートされると、ロジック回路３１２は、第２パルス信号Ｓｐ２をオフレベルに遷移させ、第１パルス信号Ｓｐ１をオンレベルに遷移させる。
【0083】
（電流不連続モード）
ロジック回路３１２は、第１検出信号Ｓ１がアサートされると、第１パルス信号Ｓｐ１をオンレベルに遷移させる。またオン時間タイマー３２０をアクティブとして、オン時間ＴＯＮを測定し、オン時間ＴＯＮの経過後に、第１パルス信号Ｓｐ１をオフレベルに遷移させ、第２パルス信号Ｓｐ２をオンレベルに遷移させる。
ロジック回路３１２は、第１検出信号Ｓ１がアサートされると、第１パルス信号Ｓｐ１をオンレベルに遷移させる。またオン時間タイマー３２０をアクティブとして、オン時間ＴＯＮを測定し、オン時間ＴＯＮの経過後に、第１パルス信号Ｓｐ１をオフレベルに遷移させ、第２パルス信号Ｓｐ２をオンレベルに遷移させる。
【0084】
ロジック回路３１２は、続いて電流ゼロクロス信号ＩＺＣがアサートされると、第２パルス信号Ｓｐ２をオフレベルに遷移させる。それ以降、スイッチングトランジスタＭ１、同期整流トランジスタＭ２が両方オフとなり、スイッチングが停止する。
【0085】
軽負荷状態では、出力電圧ＶＯＵＴがゆっくりと低下していく。軽負荷状態では、第１コンパレータ３０８はディセーブル状態であり、第２コンパレータ３１０のみがアクティブである。したがって、フィードバック電圧ＶＦＢ２がしきい値電圧ＶＴＨ２まで低下すると、第２コンパレータ３１０の出力Ｓ２がアサートされる。ロジック回路３１２は、第２検出信号Ｓ２のアサートに応答して、第１パルス信号Ｓｐ１をオンレベルに切り替える。
【0086】
続いて、ロジック回路３１２によるウェイクアップ信号ＷＡＫＥ＿ＵＰの生成について説明する。
【0087】
ロジック回路３１２は、電流ゼロクロス信号ＩＺＣのアサート（電流ゼロクロスの発生）をトリガーとして、所定時間τ経過後にウェイクアップ信号ＷＡＫＥ＿ＵＰをネゲートする。そして次の第２検出信号Ｓ２のアサートに応答してウェイクアップ信号ＷＡＫＥ＿ＵＰをアサートする。
【0088】
なお、ウェイクアップ信号ＷＡＫＥ＿ＵＰにもとづいて、第１コンパレータ３０８以外の回路ブロックを停止することが好ましい。具体的な、ウェイクアップ信号ＷＡＫＥ＿ＵＰがネゲートされる期間、電流ゼロクロス検出回路３０６をディセーブルとしてもよい。これによりさらに消費電力を削減できる。
【0089】
続いて制御回路３００Ａの動作を説明する。図４は、ＤＣ／ＤＣコンバータ１００Ａの電流連続モード（非軽負荷状態）の動作波形図である。ＩＬ，ＩＭ１，ＩＭ２は、インダクタ、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれに流れる電流を示す。
【0090】
図５は、電流不連続モード（軽負荷状態）の動作波形図である。軽負荷状態となると、出力電圧ＶＯＵＴの低下速度が速くなり、電流ゼロクロスのタイミングから、次の第２検出信号Ｓ２のアサートまでの時間が長くなる。この時間が、所定のしきい値時間τを超えると、ウェイクアップ信号ＷＡＫＥ＿ＵＰがネゲートされ、第１コンパレータ３０８がディセーブル状態となり、消費電力が削減される。
【0091】
図６（ａ）、（ｂ）は、ウェイクアップ信号ＷＡＫＥ＿ＵＰがネゲートからアサートに変化したときの波形図である。図６（ａ）は、図２や図３に示すように、第１分圧回路３０２のスイッチＳＷ１を低電位側に挿入したときの波形である。比較のために、図６（ｂ）に、スイッチＳＷ１を、第１分圧回路３０２の高電位側に挿入したときの波形である。
【0092】
図６（ｂ）に示すようにスイッチＳＷ１を高電位側に挿入すると、スイッチＳＷ１がオフの期間、フィードバック電圧ＶＦＢ１が０Ｖとなる。そして、ウェイクアップ信号ＷＡＫＥ＿ＵＰがアサートされ、スイッチＳＷ１がオンすると、フィードバック電圧ＶＦＢ１が０Ｖから上昇し、しきい値電圧ＶＴＨ１も０Ｖから上昇する。したがって、２つの電圧ＶＦＢ１としきい値電圧ＶＴＨ１が図中、丸を付した部分において不要にクロスし、第１検出信号Ｓ１が誤ってアサート（ハッチングを付す）されるおそれがある。
【0093】
これに対して、スイッチＳＷ１を低電位側に挿入すると、スイッチＳＷ１がオフの期間、フィードバック電圧ＶＦＢ１は、出力電圧ＶＯＵＴとなる。そして、ウェイクアップ信号ＷＡＫＥ＿ＵＰがアサートされ、スイッチＳＷ１がオンすると、フィードバック電圧ＶＦＢ１が、ＶＯＵＴから、ＶＯＵＴ×Ｒ１２／（Ｒ１１＋Ｒ１２）に遷移し、その後、出力電圧ＶＯＵＴに追従して低下していく。つまり、ウェイクアップ信号ＷＡＫＥ＿ＵＰのアサート直後、フィードバック電圧ＶＦＢ１は低下し、しきい値電圧ＶＴＨ１は上昇し、それらは逆向きに変化するため、それらが不要にクロスして、第１検出信号Ｓ１が誤ってアサートされるのを防止できる。
【0094】
これまでに説明した技術は、同期整流型のＤＣ／ＤＣコンバータに限定されず、ダイオード整流型のＤＣ／ＤＣコンバータにも適用可能である。またＤＣ／ＤＣコンバータは、降圧型や昇降圧型であってもよい。
【0095】
続く実施形態２では、差動アンプについて説明する。上述のように、第２コンパレータ３１０には応答速度は要求されないが、常時、動作し続けるため、消費電力を極力小さくすることが求められる。以下では、第２コンパレータ３１０として好適に利用可能な差動アンプ４００について説明する。
【0096】
（実施形態２）
（差動アンプ）
半導体集積回路において、ある電圧を基準電圧と比較する電圧比較処理が頻繁に行われる。高精度が要求される電圧比較には、電圧コンパレータが用いられる。図７（ａ）、（ｂ）は、電圧比較を行う半導体集積回路の回路図である。半導体集積回路１は、抵抗分圧回路２、基準電圧源４、電圧コンパレータ６を備える。抵抗分圧回路２は、監視対象の電圧Ｖ１を分圧する。基準電圧源４は、バンドギャップリファレンス回路などを含み、温度や電源電圧に依存しない基準電圧ＶＲＥＦ（あるいはしきい値電圧）を生成する。電圧コンパレータ６は、分圧後の電圧Ｖ２を、基準電圧ＶＲＥＦと比較し、比較結果に応じた信号を出力する。抵抗分圧回路２の分圧比（利得）をαとすると、Ｖ２＝α×Ｖ１となる。したがって、電圧コンパレータの出力は、Ｖ１をＶＲＥＦ’＝ＶＲＥＦ／αと比較した結果を示す。
（差動アンプ）
半導体集積回路において、ある電圧を基準電圧と比較する電圧比較処理が頻繁に行われる。高精度が要求される電圧比較には、電圧コンパレータが用いられる。図７（ａ）、（ｂ）は、電圧比較を行う半導体集積回路の回路図である。半導体集積回路１は、抵抗分圧回路２、基準電圧源４、電圧コンパレータ６を備える。抵抗分圧回路２は、監視対象の電圧Ｖ１を分圧する。基準電圧源４は、バンドギャップリファレンス回路などを含み、温度や電源電圧に依存しない基準電圧ＶＲＥＦ（あるいはしきい値電圧）を生成する。電圧コンパレータ６は、分圧後の電圧Ｖ２を、基準電圧ＶＲＥＦと比較し、比較結果に応じた信号を出力する。抵抗分圧回路２の分圧比（利得）をαとすると、Ｖ２＝α×Ｖ１となる。したがって、電圧コンパレータの出力は、Ｖ１をＶＲＥＦ’＝ＶＲＥＦ／αと比較した結果を示す。
【0097】
図７（ｂ）には、電圧コンパレータ６の構成例が示される。電圧コンパレータ６は、差動アンプ１０を含む。差動アンプ１０は、入力差動対１２、テイル電流源１４、負荷回路１６を含む。
【0098】
図７（ａ）の半導体集積回路１では、基準電圧源４と電圧コンパレータ６の両方において電流が消費される。ＩｏＴ（Internet of Things）デバイスのように、電池の交換や充電が難しいデバイスでは、回路の消費電力は極限まで削減することが望まれる。
【0099】
図８は、実施形態２に係る差動アンプ４００の回路図である。差動アンプ４００は、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、電流源４０４、負荷回路４０２を備える。
【0100】
第１ＮＭＯＳトランジスタＭＮ１はエンハンスメント型であり、そのゲートには、入力電圧ＶＩＮが入力される。第１ＮＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈ（ｅｎｈ）は正である。第２ＮＭＯＳトランジスタＭＮ２は、デプレッション型であり、そのゲートは接地される。第２ＮＭＯＳトランジスタＭＮ２のしきい値電圧Ｖｔｈ（ｄｅｐ）は負である。トランジスタＭＮ１，ＭＮ２は、差動対を形成する。
【0101】
電流源４０４は抵抗Ｒ３１を含む。抵抗Ｒ３１は、第１ＮＭＯＳトランジスタのソースおよび第２ＮＭＯＳトランジスタのソースと、接地の間に設けられる。この抵抗Ｒ３１は、テイル電流源のように振る舞う。
【0102】
負荷回路４０２は、第１ＮＭＯＳトランジスタのドレインおよび第２ＮＭＯＳトランジスタのドレインと接続される。負荷回路４０２はカレントミラー負荷であり、ＰＭＯＳトランジスタＭＰ３，ＭＰ４を含む。
【0103】
以上が差動アンプ４００の構成である。続いてその動作を説明する。
【0104】
デプレッション型の第２ＮＭＯＳトランジスタＭＮ２のゲートは接地されているため、そのソース電圧は、－（Ｖｔｈ（ｄｅｐ））＝＋｜Ｖｔｈ（ｄｅｐ）｜となる。この電圧が、抵抗Ｒに印加され、抵抗Ｒには、Ｉ＝｜Ｖｔｈ（ｄｅｐ）｜／Ｒ３１が流れ、テイル電流源として振る舞う。
【0105】
第１ＮＭＯＳトランジスタＭＮ１に着目すると、ＶＩＮ＞｜Ｖｔｈ（ｄｅｐ）｜＋Ｖｔｈ（ｅｎｈ）のとき、第１ＮＭＯＳトランジスタＭＮ１はオフであり、ＶＩＮ＜｜Ｖｔｈ（ｄｅｐ）｜＋Ｖｔｈ（ｅｎｈ）のとき、第１ＮＭＯＳトランジスタＭＮ１はオンとなる。
【0106】
つまり、差動アンプ４００の実効的なしきい値電圧ＶＴＨ２は、ＶＴＨ２＝Ｖｔｈ（ｅｎｈ）＋｜Ｖｔｈ（ｄｅｐ）｜＝Ｖｔｈ（ｅｎｈ）－Ｖｔｈ（ｄｅｐ）となり、差動アンプ４００の出力は、入力電圧ＶＩＮと、しきい値電圧ＶＴＨ２の大小関係に応じた信号となる。
【0107】
この差動アンプ４００によれば、消費電力を極めて小さくすることができる。また、しきい値電圧ＶＴＨ２を生成する手段が、差動アンプ４００に内在することとなり、外付けの電圧源が不要となるため、さらに消費電力を削減できる。
【0108】
さらに、テイル電流源として抵抗Ｒ３１を利用するため、外部からバイアス信号を与える必要がなくなり、スタンドアロンで動作できる。つまりバイアス信号を生成するバイアス回路を省略でき、あるいはバイアス回路のオン、オフ状態を電圧コンパレータとは独立して制御することが可能となり、消費電力をさらに削減できる。
【0109】
続いて差動アンプ４００に関する変形例を説明する。
【0110】
図９は、変形例１に係る差動アンプ４００Ａの回路図である。この変形例１においてテイル電流源４０４は、トランジスタＭＮ５を含む。トランジスタＭＮ５のゲートは、定電流源４２２を含むバイアス回路４２０と接続されている。具体的には、バイアス回路４２０は、定電流源４２２の経路上に設けられたトランジスタＭＮ６を含み、トランジスタＭＮ６とＭＮ５がカレントミラー回路を形成している。
【0111】
この変形例１では、差動アンプ４００Ａのバイアス状態を、バイアス回路４２０によって調節することが可能となる。ただし、常にバイアス回路４２０を、差動アンプ４００Ａが動作する間、常に動作させる必要があるため、消費電力の観点では、図８の差動アンプ４００の方が優れている。
【0112】
（変形例２）
図１０は、変形例２に係る差動アンプ４００Ｂの回路図である。この変形例２において、負荷回路４０２は、抵抗負荷であり抵抗Ｒ４１，Ｒ４２を含む。
図１０は、変形例２に係る差動アンプ４００Ｂの回路図である。この変形例２において、負荷回路４０２は、抵抗負荷であり抵抗Ｒ４１，Ｒ４２を含む。
【0113】
（変形例３）
図１１は、変形例３に係る差動アンプ４００Ｃの回路図である。差動アンプ４００Ｃは、電流源ＣＳ３１を含む。電流源ＣＳ３１は、第１ＮＭＯＳトランジスタＭＮ１のドレインおよび第２ＮＭＯＳトランジスタＭＮ２のドレインの少なくとも一方に、オフセット電流ＩＯＦＳをソースする。このオフセット電流ＩＯＦＳによって差動アンプ４００Ｃの実効的なしきい値電圧ＶＴＨ２を微調節することができる。
図１１は、変形例３に係る差動アンプ４００Ｃの回路図である。差動アンプ４００Ｃは、電流源ＣＳ３１を含む。電流源ＣＳ３１は、第１ＮＭＯＳトランジスタＭＮ１のドレインおよび第２ＮＭＯＳトランジスタＭＮ２のドレインの少なくとも一方に、オフセット電流ＩＯＦＳをソースする。このオフセット電流ＩＯＦＳによって差動アンプ４００Ｃの実効的なしきい値電圧ＶＴＨ２を微調節することができる。
【0114】
【0115】
図１２は、変形例に係るＤＣ／ＤＣコンバータの回路図である。制御回路３００Ｂでは、図３の第２分圧回路３０４が省略され、第１分圧回路３０２のみが設けられ、スイッチＳＷ１は省略される。そして第１コンパレータ３０８および第２コンパレータ３１０には、共通のフィードバック信号ＶＦＢが入力される。この構成においても、第２コンパレータ３１０として、上述の差動アンプ４００（４００Ａ～４００Ｃ）を用いることで消費電力を削減できる。
【0116】
また、差動アンプ４００の用途はコンパレータに限定されず、エラーアンプとして用いることもできる。図１３は、変形例に係るＤＣ／ＤＣコンバータ１００Ｃの回路図である。ＤＣ／ＤＣコンバータ１００Ｃは、コンパレータおよびロジック回路に代えて、エラーアンプ３３０およびパルス変調器３３２を備える。エラーアンプ３３０は、上述の差動アンプ４００（４００Ａ～４００Ｃ）を含んでおり、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、誤差信号ＶＥＲＲを生成する。この基準電圧ＶＲＥＦは、差動アンプ４００をコンパレータとして用いたときの実効的なしきい値電圧ＶＴＨ２と等しく、したがって、ＶＲＥＦ＝Ｖｔｈ（ｅｎｈ）＋｜Ｖｔｈ（ｄｅｐ）｜＝Ｖｔｈ（ｅｎｈ）－Ｖｔｈ（ｄｅｐ）となる。
【0117】
パルス変調器３３２は、誤差信号ＶＥＲＲに応じて、デューティ比、周波数、オン時間、あるいはオフ時間が変化するパルス信号Ｓｐ１およびＳｐ２を生成する。パルス変調器３３２は、誤差信号ＶＥＲＲを三角波あるいはのこぎり波と比較する電圧コンパレータを含んでもよい（電圧モード）。さらにこの電圧コンパレータを、差動アンプ４００で構成してもよい。
【0118】
あるいは、パルス変調器３３２は、ピーク電流モードあるいは平均電流モードの変調器であってもよい。この場合、主回路に流れるコイル電流の平均値あるいはピーク値が、誤差信号ＶＥＲＲに近づくように、パルス信号Ｓｐ１，Ｓｐ２が生成される。
【0119】
図１４は、差動アンプ４００を備えるリニアレギュレータ５００の回路図である。リニアレギュレータ５００（ＬＤＯ：Low Drop Output）は、入力ライン１０２の電圧ＶＩＮを降圧した出力電圧ＶＯＵＴを、所定の電圧レベルに安定化して出力ライン１０４に接続される負荷１０１に供給する。リニアレギュレータ５００は、トランジスタＭ３、エラーアンプ５０２および抵抗分圧回路５０４を備える。エラーアンプ５０２は、上述の差動アンプ４００を含む。エラーアンプ５０２は、抵抗分圧回路５０４により生成されるフィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、トランジスタＭ３のゲートに供給する。この基準電圧ＶＲＥＦは、差動アンプ４００をコンパレータとして用いたときの実効的なしきい値電圧ＶＴＨ２と等しく、したがって、ＶＲＥＦ＝Ｖｔｈ（ｅｎｈ）＋｜Ｖｔｈ（ｄｅｐ）｜＝Ｖｔｈ（ｅｎｈ）－Ｖｔｈ（ｄｅｐ）となる。エラーアンプとして差動アンプ４００を用いることにより、リニアレギュレータの消費電力を削減できる。
【0120】
（実施形態３）
図１５は、従来のリップル制御方式の降圧ＤＣ／ＤＣコンバータの回路図である。このＤＣ／ＤＣコンバータ１は、ＤＣ／ＤＣコンバータの主回路２と、電流モードの一定オン時間（ＣＯＴ:Constant On Time）方式のコントローラ４を備える。
図１５は、従来のリップル制御方式の降圧ＤＣ／ＤＣコンバータの回路図である。このＤＣ／ＤＣコンバータ１は、ＤＣ／ＤＣコンバータの主回路２と、電流モードの一定オン時間（ＣＯＴ:Constant On Time）方式のコントローラ４を備える。
【0121】
主回路２は、スイッチングトランジスタＭ１（ハイサイドトランジスタ）、同期整流トランジスタ（ローサイドトランジスタ）Ｍ２、インダクタＬ１およびキャパシタＣ１を含む。
【0122】
エラーアンプ１０は、ＤＣ／ＤＣコンバータ２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと、その目標値を規定する基準電圧ＶＲＥＦとの誤差を増幅し、誤差信号ＶＥＲＲを生成する。電流検出回路１２は、同期整流トランジスタＭ２に流れる電流を示す電流検出信号ＩＳを生成する。メインコンパレータ１４は、電流検出信号ＩＳを誤差信号ＶＥＲＲを比較し、電流検出信号ＩＳが誤差信号ＶＥＲＲまで低下すると、ターンオン信号ＴＵＲＮ＿ＯＮをアサートする。
【0123】
ロジック回路１６は、ターンオン信号ＴＵＲＮ＿ＯＮに応答して、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフする。そして、オン時間発生器１８をスタートさせ、一定のオン時間（Constant On-Tim）ＴＯＮを測定する。オン時間ＴＯＮの経過後にターンオフ信号ＴＵＲＮ＿ＯＦＦがアサートされると、ロジック回路１６は、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。ドライバ２０，２２は、ロジック回路１６が生成するパルス信号に応じて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【0124】
図１６は、実施形態３に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、昇圧コンバータであり、入力ライン（入力端子）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力ライン（出力端子）１０４に接続される負荷に供給する。
【0125】
ＤＣ／ＤＣコンバータ１００は、主回路１１０と、制御回路３００を備える。主回路１１０は、インダクタＬ１、スイッチングトランジスタ（ローサイドトランジスタ）Ｍ１、同期整流トランジスタ（ハイサイドトランジスタ）Ｍ２、出力キャパシタＣ１を含む。
【0126】
制御回路３００は、リップル制御方式のコントローラであり、スイッチングピンＳＷおよび出力ピンＯＵＴを備える。スイッチングピンＳＷには、外付けのインダクタＬ１が接続され、出力ピンＯＵＴには、外付けの出力キャパシタＣ１および出力ライン１０４が接続される。
【0127】
制御回路３００は、分圧回路３０２、ターンオン信号生成回路３７０、オン時間生成回路３２０、ロジック回路３１２、第１ドライバ３１４、第２ドライバ３１６、スイッチングトランジスタＭ１、同期整流トランジスタＭ２を備え、ひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）である。
【0128】
分圧回路３０２は、抵抗Ｒ１１，Ｒ１２を含み、出力電圧ＶＯＵＴを分圧し、フィードバック電圧ＶＦＢを生成する。
【0129】
ターンオン信号生成回路３７０は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦを下回ると、ターンオン信号ＴＵＲＮ＿ＯＮをアサートする。
【0130】
ターンオン信号生成回路３７０は、電流検出回路３７２、オフセット回路３７４、メインコンパレータ３７６を含む。
【0131】
電流検出回路３７２は、ＤＣ／ＤＣコンバータ１００の主回路１１０に流れる電流を示す第１電流検出信号ＩＳを生成する。電流検出回路３７２が検出する電流は、同期整流トランジスタＭ２に流れる電流ＩＭ２であり、スイッチングトランジスタＭ１のオフ期間において流れる電流である。電流ＩＭ２の平均電流が、出力電流ＩＯＵＴとなる。
【0132】
電流検出回路３７２の構成は特に限定されないが、たとえば同期整流トランジスタＭ２の両端間電圧（ドレインソース間電圧）を増幅して、第１電流検出信号ＩＳを生成してもよい。あるいは同期整流トランジスタＭ２と直列に電流センス抵抗を挿入し、電流センス抵抗の電圧降下を増幅して、第１電流検出信号ＩＳを生成してもよい。
【0133】
オフセット回路３７４には、第１電流検出信号ＩＳ、基準電圧ＶＲＥＦ、フィードバック電圧ＶＦＢが入力される。オフセット回路３７４は、フィードバック電圧ＶＦＢを基準電圧ＶＲＥＦと比較し、比較結果に応じたオフセット信号ＩＯＦＳを、第１電流検出信号ＩＳに重畳し、第２電流検出信号ＩＳ＿ＯＦＳを生成する。
ＩＳ＿ＯＦＳ＝ＩＳ－ＩＯＦＳ
ＩＳ＿ＯＦＳ＝ＩＳ－ＩＯＦＳ
【0134】
オフセット回路３７４における二つの電圧ＶＦＢ、ＶＲＥＦの比較のタイミングは、同期整流トランジスタＭ２のオン期間（スイッチングトランジスタＭ１のオフ期間）に設けられる。たとえば、比較タイミングは、スイッチングトランジスタＭ１が実際にターンオンする直前であってもよい。
【0135】
メインコンパレータ３７６は、フィードバック電圧ＶＦＢおよび第２電流検出信号ＩＳ＿＿ＯＦＳを第１極性（＋）の入力として受け、基準電圧ＶＲＥＦを第２極性の入力（－）として受け、スイッチングトランジスタＭ１のターンオンのトリガとなるターンオン信号ＴＵＲＮ＿ＯＮを生成する。ターンオン信号ＴＵＲＮ＿ＯＮは、フィードバック電圧ＶＦＢと第２電流検出信号ＩＳ＿＿ＯＦＳの和を、基準電圧ＶＲＥＦと比較した結果にもとづいている。別の観点からみると、ターンオン信号ＴＵＲＮ＿ＯＮは、フィードバック電圧ＶＦＢを、基準電圧ＶＲＥＦと第２電流検出信号ＩＳ＿＿ＯＦＳの差と比較した結果にもとづいている。これらは表現上の差異に過ぎず等価である。
【0136】
図１６の構成例では、ＶＦＢ＋ＩＳ＿ＯＦＳ＞ＶＲＥＦのとき、ターンオン信号ＴＵＲＮ＿ＯＮはハイとなり、ＶＦＢ＋ＩＳ＿ＯＦＳ＜ＶＲＥＦのとき、ターンオン信号ＴＵＲＮ＿ＯＮはローとなり、ターンオン信号ＴＵＲＮ＿ＯＮのローが、アサート、ハイがネゲートとなる。補正された基準電圧をＶＲＥＦ’＝ＶＲＥＦ－ＩＳ＿ＯＦＳと置くと、ＶＦＢ＞ＶＲＥＦ’のとき、ターンオン信号ＴＵＲＮ＿ＯＮはハイとなり、ＶＦＢ＜ＶＲＥＦ’のとき、ターンオン信号ＴＵＲＮ＿ＯＮはローとなる。
【0137】
オン時間生成回路３２０は、スイッチングトランジスタＭ１のターンオンからオン時間ＴＯＮの経過後にアサートされるターンオフ信号ＴＵＲＮ＿ＯＦＦを生成する。オン時間ＴＯＮは、予めさだめて一定時間であってもよいし、ＤＣ／ＤＣコンバータ１００の状態に応じて適応的に制御されてもよい。ターンオフ信号ＴＵＲＮ＿ＯＦＦは、スイッチングトランジスタＭ１のターンオフのトリガである。
【0138】
オン時間生成回路３２０はタイマー回路で構成することができる。ロジック回路３１２は、オン時間生成回路３２０に対して、動作スタートのトリガーとなるスタート信号ＳＴＡＲＴを供給する。スタート信号ＳＴＡＲＴは、スイッチングトランジスタＭ１のターンオンを示す信号である。スタート信号ＳＴＡＲＴは、第１パルス信号Ｓｐ１であってもよい。
【0139】
ロジック回路３１２は、ターンオン信号ＴＵＲＮ＿ＯＮおよびターンオフ信号ＴＵＲＮ＿ＯＦＦにもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のオン、オフを指示するパルス信号Ｓｐ１，Ｓｐ２を生成する。
【0140】
ロジック回路３１２は、ターンオン信号ＴＵＲＮ＿ＯＮがアサートされると、第１パルス信号Ｓｐ１をオンレベル（ハイ）に遷移させる。
【0141】
ロジック回路３１２は、ターンオフ信号ＴＵＲＮ＿ＯＦＦがアサートされると、第１パルス信号Ｓｐ１をオフレベル（ロー）に遷移させる。
【0142】
電流連続モード（ＣＣＭ）において、ロジック回路３１２は、第２パルス信号Ｓｐ２を、第１パルス信号Ｓｐ１と相補的に変化させる。電流不連続モード（ＤＣＭ）では、同期整流トランジスタＭ２に流れる電流のゼロクロスを検出し、電流ゼロクロスから次のターンオン信号ＴＵＲＮ＿ＯＮのアサートまでの間、第１パルス信号Ｓｐ１、第２パルス信号Ｓｐ２の両方のオフレベルを維持する。
【0143】
以上が制御回路３００の構成である。続いてその動作を説明する。図１７は、図１６のＤＣ／ＤＣコンバータ１００の動作波形図である。ＩＬ，ＩＭ１，ＩＭ２は、インダクタ、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれに流れる電流を示す。ＶＲＥＦ’＝ＶＲＥＦ－ＩＳ＿ＯＦＳ＝ＶＲＥＦ－ＩＳ＋ＩＯＦＳあり、基準電圧ＶＲＥＦ’は、負荷電流ＩＯＵＴに応じて決まる第１電流検出信号ＩＳと、ＶＦＢとＶＲＥＦの比較結果に応じて調節されるオフセット信号ＩＯＦＳにもとづいて上下する。フィードバック電圧ＶＦＢが、基準電圧ＶＲＥＦ’を下回ると、スイッチングトランジスタＭ１がターンオンし、それからオン時間ＴＯＮの経過後に、スイッチングトランジスタＭ１がターンオフする。
【0144】
【0145】
はじめに図１８（ａ）を参照して比較技術を説明する。比較技術は、図１６のＤＣ／ＤＣコンバータ１００から、オフセット回路３７４を省略した構成であり、フィードバック電圧ＶＦＢと、基準電圧ＶＲＥＦ”＝ＶＲＥＦ－ＩＳの比較結果にもとづいて、ターンオン信号ＴＵＲＮ＿ＯＮが生成される。基準電圧ＶＲＥＦ”には、第１電流検出信号ＩＳのリップル成分（スロープ成分）が重畳されるため、回路動作を安定化できる。
【0146】
ところが、負荷電流ＩＯＵＴが増加すると第１電流検出信号ＩＳが大きくなり、したがって基準電圧ＶＲＥＦ”が低下する。そのため、負荷電流ＩＯＵＴの増加にしたがって、フィードバック電圧ＶＦＢの平均レベル、すなわち出力電圧ＶＯＵＴが低下する。つまり比較技術では、ロードレギュレーションが悪くなるという問題がある。
【0147】
図１８（ｂ）を参照する。本実施形態では、基準電圧ＶＲＥＦ’＝ＶＲＥＦ－（ＩＳ－ＩＯＦＳ）で表される。オフセット信号ＩＯＦＳは、元の基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの比較結果に応じて、それらの誤差が小さくなるように、言い換えるとＶＲＥＦとＶＦＢが近づくように調整される。その結果、負荷電流ＩＯＵＴが変動した直後は、ＶＲＥＦ’は基準電圧ＶＲＥＦから逸脱するが、その後、オフセット回路３７４によってオフセット信号ＩＯＦＳが最適化されることにより、基準電圧ＶＲＥＦ’は、元の基準電圧ＶＲＥＦにもとづく一定値に近づいていく。
【0148】
その結果、定常状態では、出力電圧ＶＯＵＴは負荷電流ＩＯＵＴに依存しない一定電圧に安定化されることとなり、ロードレギュレーションを改善できる。なお、本実施形態においても、第１電流検出信号ＩＳのリップル成分（スロープ成分）はフィードバックループに注入されているため、回路の安定性は、比較技術と同様に改善される。
【0149】
制御回路３００は、エラーアンプを含んでいないため、エラーアンプを含む構成に比べて、消費電流を減らすことができる。
【0150】
図１９は、一実施例に係るターンオン信号生成回路３７０を示す回路図である。オフセット回路３７４は、エラー検出コンパレータ３７８、カウンタ３８０、Ｄ／Ａコンバータ３８２を含む。エラー検出コンパレータ３７８は、フィードバック電圧ＶＦＢを基準電圧ＶＲＥＦと比較する。オフセット信号ＩＯＦＳは、エラー検出コンパレータ３７８の出力に応じて増減する。
【0151】
カウンタ３８０は、アップダウンカウンタであり、そのカウント値が、エラー検出コンパレータ３７８の出力ＵＰ／ＤＮに応じて増減する。Ｄ／Ａコンバータ３８２は、カウンタ３８０のカウント値をアナログのオフセット信号ＩＯＦＳに変換する。
【0152】
第１電流検出信号ＩＳとオフセット信号ＩＯＦＳは、加算手段３８４において減算され、ＩＳ＿ＯＦＳ＝ＩＳ－ＩＯＦＳが生成される。
【0153】
毎スイッチングサイクルの判定タイミングにおいて、ＶＦＢ＞ＶＲＥＦのとき、カウンタ３８０はダウン動作を行い、オフセット信号ＩＯＦＳは減少する。第２電流検出信号ＩＳ＿ＯＦＳは増加し、ＶＲＥＦ’は低下する。したがって、フィードバック電圧ＶＦＢが低下する方向に帰還がかかり、基準電圧ＶＲＥＦに近づく。
【0154】
反対に判定タイミングにおいて、ＶＦＢ＜ＶＲＥＦのとき、カウンタ３８０はアップ動作を行い、オフセット信号ＩＯＦＳは増加する。補正後の第２電流検出信号ＩＳ＿ＯＦＳは減少し、ＶＲＥＦ’は上昇する。したがって、フィードバック電圧ＶＦＢが上昇する方向に帰還がかかり、基準電圧ＶＲＥＦに近づく。
【0155】
このように、本実施形態によれば、フィードバック電圧ＶＦＢを基準電圧ＶＲＥＦに近づけることができる。
【0156】
オフセット回路３７４の動作に着目すると、補正後の第２電流検出信号ＩＳ＿ＯＦＳは、第１電流検出信号ＩＳのリップル成分（スロープ成分）を含み、その直流成分が、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差がゼロに近づくように調節されている。
【0157】
図２０は、一実施例に係るターンオン信号生成回路３７０の回路図である。電流検出回路３７２は、ｇｍアンプ３８６および抵抗３８８を含む。電流検出回路３７２は、ＩＳＥＮＳＥ＋端子とＩＳＥＮＳＥ－端子の電圧を受ける。ＩＳＥＮＳＥ＋端子は、たとえば図１６における同期整流トランジスタＭ２の一端（スイッチング端子ＳＷ）であり、ＩＳＥＮＳＥ－端子は、同期整流トランジスタＭ２の他端（出力端子ＯＵＴ）である。電流センス抵抗を設ける場合、ＩＳＥＮＳＥ＋，ＩＳＥＮＳＥ－は、電流センス抵抗の両端と接続される。
【0158】
ｇｍアンプ３８６は、同期整流トランジスタＭ２の電圧降下を増幅し、電流信号Ｉｘを出力する。この電流信号Ｉｘが抵抗３８８によって第１電流検出信号ＩＳに変換される。
【0159】
Ｄ／Ａコンバータ３８２は電流ＤＡＣであり、カウンタ３８０のカウント値を電流信号Ｉｙに変換する。Ｄ／Ａコンバータ３８２は、可変電流源であってもよい。電流信号Ｉｙは、抵抗３８８に流れる。抵抗３８８は、図１９における加算手段３８４として機能する。電流信号Ｉｙと電流信号Ｉｘは抵抗３８８において加算される。第２電流検出信号ＩＳ＿ＯＦＳは、以下の式で表される。
ＩＳ＿ＯＦＳ＝（Ｉｘ＋Ｉｙ）×Ｒ＝ＩＳ＋ＩＯＦＳ
ＩＳ＿ＯＦＳ＝（Ｉｘ＋Ｉｙ）×Ｒ＝ＩＳ＋ＩＯＦＳ
【0160】
したがって、ＶＦＢ＞ＶＲＥＦのとき、オフセット信号ＩＯＦＳが増加し、ＶＦＢ＜ＶＲＥＦのとき、オフセット信号ＩＯＦＳが減少するように構成すればよい。
【0161】
【0162】
電流検出回路３７２は、差動ｇｍアンプ３８６および抵抗ペア３８８ｐ，３８８ｎを含む。電流検出回路３７２は、ＩＳＥＮＳＥ＋端子とＩＳＥＮＳＥ－端子の電圧を受け、差動電流Ｉｘ＿Ｐ，Ｉｘ＿Ｎを出力する。差動電流Ｉｘ＿Ｐ，Ｉｘ＿Ｎは抵抗ペア３８８ｐ，３８８ｎにより電圧信号ＩＳ＿Ｐ，ＩＳ＿Ｎに変換される。ＩＳ＿Ｐ－ＩＳ＿Ｎが、図２０のＩＳに相当する。
【0163】
Ｄ／Ａコンバータ３８２は、差動電流ＤＡＣであり、カウンタ３８０のカウント値に応じた差動電流Ｉｙ＿Ｐ，Ｉｙ＿Ｎを出力する。Ｉｙ＿Ｐ－Ｉｙ＿Ｎが、図２０のＩｙに相当する。差動電流Ｉｙ＿Ｐ，Ｉｙ＿Ｎは抵抗ペア３８８ｐ，３８８ｎに供給され、差動電流Ｉｘ＿Ｐ，Ｉｘ＿Ｎと合成され、電圧信号である第２差動電流検出信号ＩＳ＿ＯＦＳ＿Ｐ，ＩＳ＿ＯＦＳ＿Ｎに変換される。第２差動電流検出信号ＩＳ＿ＯＦＳ＿Ｐ，ＩＳ＿ＯＦＳ＿Ｎの差分が、図２１のＩＳ＿ＯＦＳに相当する。
【0164】
メインコンパレータ３７６は四入力で構成され、２個の＋入力端子の信号の和と、２個の－入力端子の信号の和を比較可能に構成される。ＶＦＢおよびＩＳ＿ＯＦＳ＿Ｐが＋入力端子に、ＶＲＥＦおよびＩＳ＿ＯＦＳ＿Ｎが－入力端子に入力される。したがって、メインコンパレータ３７６において、二つの電圧ＶＦＢ＋ＩＳ＿ＯＦＳ＿ＰとＶＲＥＦ＋ＩＳ＿ＯＦＳ＿Ｎの大小関係が比較される。
【0165】
図２１において、Ｄ／Ａコンバータ３８２を差動出力の構成に変更してもよい。
【0166】
図２２は、一実施例に係るメインコンパレータ３７６の回路図である。メインコンパレータ３７６は、前段の差動アンプ３７６Ａと後段のコンパレータ３７６Ｂを含む。前段の差動アンプ３７６Ａにおいて、２つの＋入力端子の信号同士が加算され、２つの－入力端子の信号同士が加算される。したがって、前段の差動アンプ３７６Ａは、加算器と把握することができる。
【0167】
差動アンプ３７６Ａは、負荷回路Ｒ２１，Ｒ２２を共通とする第１入力差動対Ｍ２１，Ｍ２２および第２入力差動対Ｍ２３，Ｍ２４を含む。テイル電流源ＣＳ２１，ＣＳ２２は、対応する入力差動対にテイル電流を供給する。負荷回路Ｒ２１，Ｒ２２は、カレントミラーであってもよい。
【0168】
後段のコンパレータ３７６ｂは、前段の差動アンプ３７６ａの出力信号を比較する。コンパレータ３７６ｂは、テイル電流源ＣＳ２３、差動対Ｍ２５，Ｍ２６、カレントミラー負荷Ｍ２７，Ｍ２８を含む。
【0169】
【0170】
図２３は、一実施例に係るターンオン信号生成回路３７０の回路図である。オフセット回路３７４において、Ｄ／Ａコンバータ３８２が生成する電流は、抵抗３８３において電圧信号ＩＯＦＳに変換される。この実施例では、第１電流検出信号ＩＳとオフセット信号ＩＯＦＳの合成が、メインコンパレータ３７６の内部で行われる。メインコンパレータ３７６が図２２の構成を有する場合、前段の差動アンプ３７６ａが、加算手段３８４に相当する。
【0171】
図２４は、ＤＣ／ＤＣコンバータ１００の主回路１１０の等価回路図である。ＲＤＣは、インダクタＬ１および配線等の等価直列抵抗である。ＲＯＮ１はスイッチングトランジスタＭ１のオン抵抗、ＲＯＮ２は同期整流トランジスタＭ２のオン抵抗を表す。
【0172】
スイッチング周期をＴとする。スイッチングトランジスタＭ１のオン状態φＯＮにおいて、ＩＬ＝ＩＭ１であり、インダクタＬ１の両端間電圧は、｛ＶＩＮ－（ＲＯＮ１＋ＲＤＣ）×ＩＬ｝となる。したがって、オン状態φＯＮにおけるインダクタ電流ＩＬの増加幅ΔＩＯＮは、式（１）で表される。ＴＯＮは、オン状態の長さであり、オン時間という。
ΔＩＯＮ＝ＴＯＮ／Ｌ×｛ＶＩＮ－（ＲＯＮ１＋ＲＤＣ）×ＩＬ｝ …（１）
ΔＩＯＮ＝ＴＯＮ／Ｌ×｛ＶＩＮ－（ＲＯＮ１＋ＲＤＣ）×ＩＬ｝ …（１）
【0173】
スイッチングトランジスタＭ１のオフ状態φＯＦＦにおいて、ＩＬ＝ＩＭ２であり、インダクタＬ１の両端間電圧は、｛ＶＯＵＴ＋（ＲＯＮ１＋ＲＤＣ）×ＩＬ－ＶＩＮ｝となる。したがって、オフ状態φＯＦＦにおけるインダクタ電流ＩＬの減少幅ΔＩＯＦＦは、式（２）で表される。
ΔＩＯＦＦ＝（Ｔ－ＴＯＮ）／Ｌ×｛ＶＯＵＴ＋（ＲＯＮ２＋ＲＤＣ）×ＩＬ－ＶＩＮ｝ …（２）
ΔＩＯＦＦ＝（Ｔ－ＴＯＮ）／Ｌ×｛ＶＯＵＴ＋（ＲＯＮ２＋ＲＤＣ）×ＩＬ－ＶＩＮ｝ …（２）
【0174】
電流連続モードにおいて出力電圧ＶＯＵＴが安定化されているとき、ΔＩＯＮ＝ΔＩＯＦＦが成り立つ。したがって、デューティサイクルｄは、式（３）で表される。
ｄ＝ＴＯＮ／Ｔ
＝｛ＶＯＵＴ－ＶＩＮ＋（ＲＯＮ２＋ＲＤＣ）×ＩＬ｝／｛ＶＯＵＴ－（ＲＯＮ１－ＲＯＮ２）×ＩＬ｝
…（３）
ｄ＝ＴＯＮ／Ｔ
＝｛ＶＯＵＴ－ＶＩＮ＋（ＲＯＮ２＋ＲＤＣ）×ＩＬ｝／｛ＶＯＵＴ－（ＲＯＮ１－ＲＯＮ２）×ＩＬ｝
…（３）
【0175】
ＲＯＮ１＝ＲＯＮ２＝ＲＤＣ＝０と仮定した場合、式（４）を得る。
ｄ＝ＴＯＮ／Ｔ
＝｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ …（４）
ｄ＝ＴＯＮ／Ｔ
＝｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ …（４）
【0176】
そこで、制御回路３００のオン時間生成回路３２０は、非過電流状態における目標周期をＴｐ（ＲＥＦ）とするとき、
ＴＯＮ＝｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ×ＴＲＥＦ
を満たすオン時間ＴＯＮを生成する。これによりＤＣ／ＤＣコンバータ１００のスイッチング周波数を一定に保つことが可能となる。
ＴＯＮ＝｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ×ＴＲＥＦ
を満たすオン時間ＴＯＮを生成する。これによりＤＣ／ＤＣコンバータ１００のスイッチング周波数を一定に保つことが可能となる。
【0177】
続いて、オン時間生成回路３２０の構成について、いくつかの実施例にもとづいて説明する。
【0178】
図２５は、オン時間生成回路３２０の基本構成を示す回路図である。オン時間生成回路３２０は、第１キャパシタＣ１１、電流源ＣＳ１２、コンパレータ３２２、しきい値電圧生成回路３３０を備える。
【0179】
電流源ＣＳ１２は、第１キャパシタＣ１１と接続され、ＶＯＵＴに比例する電流Ｉ（∝ＶＯＵＴ）を生成する。たとえば電流源ＣＳ１２は、Ｖ／Ｉ変換回路であってもよい。コンパレータ３２２は、第１キャパシタＣ１１の両端間電圧ＶＣ１１を監視し、（ＶＯＵＴ－ＶＩＮ）に比例した電圧変化が生じたことを検出する。
【0180】
図２５において、第１キャパシタＣ１１の一端は接地される。しきい値電圧生成回路３３０は、（ＶＯＵＴ－ＶＩＮ）に比例したしきい値電圧ＶＴＨ∝（ＶＯＵＴ－ＶＩＮ）生成する。コンパレータ３２２は、第１キャパシタＣ１１の他端の電圧ＶＣ１１を、しきい値電圧ＶＴＨと比較する。スイッチＳＷ１は、第１キャパシタＣ１１と並列に接続され、スタート信号ＳＴＡＲＴ＿Ｂに応じて制御される。
【0181】
図２６は、図２５のオン時間生成回路３２０の動作波形図である。時刻ｔ０より前においてスタート信号ＳＴＡＲＴ＿Ｂはハイであり、第１キャパシタＣ１１の電圧ＶＣ１１は０Ｖである。時刻ｔ０にスタート信号ＳＴＡＲＴ＿Ｂがハイからローに遷移すると、電流源ＣＳ１２が生成する電流Ｉによって、第１キャパシタＣ１１が充電され、第１キャパシタＣ１１の電圧ＶＣ１１は、電流Ｉに比例した傾きで増大する。
Ｉ＝αＶＯＵＴ
Ｉ＝αＶＯＵＴ
【0182】
時刻ｔ０から、時間ｔ経過後におけるキャパシタの電圧ＶＣ１１は、式（５）で表される。
ＶＣ１１＝αＶＯＵＴ×ｔ／Ｃ１１ …（５）
ＶＣ１１＝αＶＯＵＴ×ｔ／Ｃ１１ …（５）
【0183】
しきい値電圧ＶＴＨが、ＶＴＨ＝β×（ＶＯＵＴ－ＶＩＮ）であるとする。キャパシタ電圧ＶＣ１１が、しきい値電圧ＶＴＨに到達するまでの時間をτとすると、式（６）が成り立つ。
αＶＯＵＴ×τ／Ｃ１１＝β×（ＶＯＵＴ－ＶＩＮ） …（６）
これをτについて解くと、式（７）を得る。
τ＝α／β×Ｃ１１×（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴ …（７）
αＶＯＵＴ×τ／Ｃ１１＝β×（ＶＯＵＴ－ＶＩＮ） …（６）
これをτについて解くと、式（７）を得る。
τ＝α／β×Ｃ１１×（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴ …（７）
【0184】
したがって、図２５のオン時間生成回路３２０によれば、スタート信号ＳＴＡＲＴ＿Ｂが変化してから、（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例する時間τの経過後に変化するターンオフ信号ＴＵＲＮ＿ＯＦＦを生成することができる。この時間τを、オン時間ＴＯＮとしてＤＣ／ＤＣコンバータ１００を駆動することで、スイッチング周波数を安定化できる。
【0185】
（実施例１）
図２７は、実施例１に係るオン時間生成回路３２０Ａの回路図である。しきい値電圧生成回路３３０Ａは、第２キャパシタＣ１２を含む。
図２７は、実施例１に係るオン時間生成回路３２０Ａの回路図である。しきい値電圧生成回路３３０Ａは、第２キャパシタＣ１２を含む。
【0186】
しきい値電圧生成回路３３０Ａは、スイッチングトランジスタＭ１のオフ状態φＯＦＦにおいて、第２キャパシタＣ１２を（ＶＯＵＴ－ＶＩＮ）で充電する。またしきい値電圧生成回路３３０Ａは、スイッチングトランジスタＭ１のオン状態φＯＮにおいて、第２キャパシタＣ１２の一端に、インダクタＬ１とスイッチングトランジスタＭ１の接続ノードであるスイッチングピンＳＷの電圧（スイッチング電圧）ＶＳＷを印加し、第２キャパシタＣ１２の他端の電圧を、しきい値電圧ＶＴＨとしてコンパレータ３２２に供給する。
【0187】
たとえばしきい値電圧生成回路３３０は。第２キャパシタＣ１２に加えて、第１セレクタ３３２、第２セレクタ３３４を含む。第１セレクタ３３２は、スイッチングトランジスタＭ１のオフ状態φＯＦＦにおいて、第２キャパシタＣ１２の一端に入力電圧ＶＩＮを印加し、スイッチングトランジスタＭ１のオン状態φＯＮにおいて第２キャパシタＣ１２の一端を、ＤＣ／ＤＣコンバータ１００のスイッチングピンＳＷと接続する。
【0188】
第２セレクタ３３４は、スイッチングトランジスタＭ１のオフ状態において、第２キャパシタＣ１２の他端に出力電圧ＶＯＵＴを印加し、スイッチングトランジスタＭ１のオン状態φＯＮにおいて、第２キャパシタＣ１２の他端を、コンパレータ３２２と接続する。
【0189】
以上がオン時間生成回路３２０Ａの構成である。図２８は、図２７のオン時間生成回路３２０Ａの動作波形図である。時刻ｔ０より前はオフ状態φＯＦＦであり、第２キャパシタＣ１２が（ＶＯＵＴ－ＶＩＮ）で充電される。
【0190】
時刻ｔ０にオン状態φＯＮに変化する。スタート信号ＳＴＡＲＴ＿Ｂに応じてスイッチＳＷ１がオフすると、第１キャパシタＣ１１の充電が開始し、キャパシタ電圧ＶＣ１１が出力電圧ＶＯＵＴに比例した傾きで上昇する。
【0191】
オン状態φＯＮの間、第２キャパシタＣ１２の電位差は維持されるから、しきい値電圧ＶＴＨは、
ＶＴＨ＝（ＶＯＵＴ－ＶＩＮ）＋ＶＳＷ
＝（ＶＯＵＴ－ＶＩＮ）＋ＲＯＮ１・ＩＬ …（８）
となる。
ＶＴＨ＝（ＶＯＵＴ－ＶＩＮ）＋ＶＳＷ
＝（ＶＯＵＴ－ＶＩＮ）＋ＲＯＮ１・ＩＬ …（８）
となる。
【0192】
したがって、オン時間生成回路３２０Ａが生成するオン時間ＴＯＮは、
ＴＯＮ＝Ｃ１１／α×｛（ＶＯＵＴ－ＶＩＮ）＋ＲＯＮ１・ＩＬ｝／ＶＯＵＴ …（９）
となる。
ＴＯＮ＝Ｃ１１／α×｛（ＶＯＵＴ－ＶＩＮ）＋ＲＯＮ１・ＩＬ｝／ＶＯＵＴ …（９）
となる。
【0193】
このように、図２７のオン時間生成回路３２０Ａによれば、コイル電流ＩＬ（すなわち負荷電流）およびスイッチングトランジスタＭ１のオン抵抗ＲＯＮ１を考慮したオン時間ＴＯＮを生成できる。
【0194】
また、後述する実施例２、実施例３のようにローパスフィルタが不要であるため、小さい回路面積で実装することができる。
【0195】
（実施例２）
図２９は、実施例２に係るオン時間生成回路３２０Ｂの回路図である。このオン時間生成回路３２０Ｂは、しきい値電圧生成回路３３０Ｂの構成が、図２７のしきい値電圧生成回路３３０Ａと異なっている。
図２９は、実施例２に係るオン時間生成回路３２０Ｂの回路図である。このオン時間生成回路３２０Ｂは、しきい値電圧生成回路３３０Ｂの構成が、図２７のしきい値電圧生成回路３３０Ａと異なっている。
【0196】
しきい値電圧生成回路３３０Ｂは、インバータ３３６およびローパスフィルタ３３８を含む。インバータ３３６は、スイッチングピンＳＷに生ずるスイッチング電圧ＶＳＷを反転する。インバータ３３６の電源端子には、出力電圧ＶＯＵＴが供給されており、したがってインバータ３３６の出力信号の振幅は、出力電圧ＶＯＵＴと等しい。
【0197】
ローパスフィルタ３３８は、インバータ３３６の出力を平滑化し、しきい値電圧ＶＴＨを生成する。たとえばローパスフィルタ３３８は、ＲＣフィルタで構成することができる。
【0198】
図３０は、図２９のオン時間生成回路３２０Ｂの動作波形図である。ローパスフィルタ３３８の出力は、式（１０）となる。
ＶＴＨ＝ＶＯＵＴ×ｄ …（１０）
ｄは、第１パルス信号Ｓｐ１のデューティサイクルである。電流連続モードの定常状態において、式（４）が成り立っているから、式（４）と式（１０）から、式（１１）を得る。
ＶＴＨ＝ＶＯＵＴ×｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ＝ＶＯＵＴ－ＶＩＮ
つまり、ＶＯＵＴ－ＶＩＮに比例したしきい値電圧ＶＴＨを生成できる。
ＶＴＨ＝ＶＯＵＴ×ｄ …（１０）
ｄは、第１パルス信号Ｓｐ１のデューティサイクルである。電流連続モードの定常状態において、式（４）が成り立っているから、式（４）と式（１０）から、式（１１）を得る。
ＶＴＨ＝ＶＯＵＴ×｛ＶＯＵＴ－ＶＩＮ｝／ＶＯＵＴ＝ＶＯＵＴ－ＶＩＮ
つまり、ＶＯＵＴ－ＶＩＮに比例したしきい値電圧ＶＴＨを生成できる。
【0199】
（実施例３）
実施例２では、電流連続モードの間は、式（４）が成り立つが、式（４）が成立しない電流不連続モードにおいて、しきい値電圧ＶＴＨが、適切な電圧レベルから逸脱する。したがって、電流不連続モードから電流連続モードに移行した直後に、周波数変動が大きくなる。実施例３では、この問題を解決する構成を説明する。
実施例２では、電流連続モードの間は、式（４）が成り立つが、式（４）が成立しない電流不連続モードにおいて、しきい値電圧ＶＴＨが、適切な電圧レベルから逸脱する。したがって、電流不連続モードから電流連続モードに移行した直後に、周波数変動が大きくなる。実施例３では、この問題を解決する構成を説明する。
【0200】
図３１は、実施例３に係るオン時間生成回路３２０Ｃの回路図である。しきい値電圧生成回路３３０Ｃは、電流不連続モードで動作する間、ＲＣフィルタ３３８のキャパシタＣを、ＶＯＵＴ－ＶＩＮで充電するように構成される。具体的には、電流不連続モードの間、キャパシタＣの一端にＶＯＵＴを、その他端に入力電圧ＶＩＮを印加する。たとえばしきい値電圧生成回路３３０Ｃは、インバータ３３６、ローパスフィルタ３３８に加えて、第３セレクタ３４０、第４セレクタ３４２を含む。
【0201】
第３セレクタ３４０は、電流連続モードφＣＣＭの間、抵抗Ｒの一端にインバータ３３６の出力電圧を印加し、電流不連続モードφＤＣＭの間、抵抗Ｒの一端に、出力電圧ＶＯＵＴを印加する。また第４セレクタ３４２は、電流連続モードφＣＣＭの間、キャパシタＣの他端に接地電圧０Ｖを印加し、電流不連続モードφＤＣＭの間、キャパシタＣの他端に入力電圧ＶＩＮを印加する。
【0202】
これにより電流不連続モードφＤＣＭの間に、キャパシタＣの両端間電圧が、ＶＯＵＴ－ＶＩＮに維持されるため、その次に電流連続モードφＣＣＭに移行した際に、適切なしきい値電圧ＶＴＨから動作を再開することができる。
【0203】
（実施例４）
図３２は、実施例４に係るオン時間生成回路３２０Ｄの回路図である。オン時間生成回路３２０Ｄは、コンパレータ３２２、電流源ＣＳ１２、キャパシタＣ１１、スイッチＳＷ１を含む。キャパシタＣ１１の一端には入力電圧ＶＩＮが印加される。
図３２は、実施例４に係るオン時間生成回路３２０Ｄの回路図である。オン時間生成回路３２０Ｄは、コンパレータ３２２、電流源ＣＳ１２、キャパシタＣ１１、スイッチＳＷ１を含む。キャパシタＣ１１の一端には入力電圧ＶＩＮが印加される。
【0204】
スイッチＳＷ１がオンの状態では、キャパシタ電圧ＶＣ１１は、入力電圧ＶＩＮと等しい。スイッチＳＷ１がオフとなると、キャパシタ電圧ＶＣ１１は、入力電圧ＶＩＮを初期値として、出力電圧ＶＯＵＴに比例する傾きで増大する。コンパレータ３２２は、キャパシタ電圧ＶＣ１１を出力電圧ＶＯＵＴと比較する。コンパレータ３２２の出力ＴＵＲＮ＿ＯＦＦは、キャパシタ電圧ＶＣ１１が、ＶＯＵＴ－ＶＩＮだけ変化すると、レベル遷移する。
【0205】
この構成では、ＲＯＮおよびＲＤＣを無視しているため、ＩＬが大きい重負荷状態において、スイッチング周波数が速くなるが、簡易な構成で、スイッチング周波数を安定化できる。
【0206】
実施形態３に関する変形例を説明する。
【0207】
（変形例１）
実施形態３では、スイッチングトランジスタＭ１および同期整流トランジスタＭ２が制御回路３００に集積化されたがその限りでなく、スイッチングトランジスタＭ１、同期整流トランジスタＭ２は外付けのディスクリート素子であってもよい。また同期整流トランジスタＭ２はＮチャンネルＭＯＳＦＥＴであってもよく、その場合、第２ドライバ３１６にブートストラップ回路を追加すればよい。
実施形態３では、スイッチングトランジスタＭ１および同期整流トランジスタＭ２が制御回路３００に集積化されたがその限りでなく、スイッチングトランジスタＭ１、同期整流トランジスタＭ２は外付けのディスクリート素子であってもよい。また同期整流トランジスタＭ２はＮチャンネルＭＯＳＦＥＴであってもよく、その場合、第２ドライバ３１６にブートストラップ回路を追加すればよい。
【0208】
（変形例２）
実施形態３では昇圧コンバータを説明したが、降圧コンバータや昇降圧コンバータにも本発明は適用可能である。
実施形態３では昇圧コンバータを説明したが、降圧コンバータや昇降圧コンバータにも本発明は適用可能である。
【0209】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【0210】
（付記）
本明細書には、主として実施形態３に、以下の技術が開示される。
（項目１）
スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成する電流検出回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を基準電圧と比較し、比較結果に応じたオフセット信号を、前記第１電流検出信号に重畳し、第２電流検出信号を生成するオフセット回路と、
前記フィードバック電圧および前記第２電流検出信号の合計と、前記基準電圧との比較結果に応じた、前記スイッチングトランジスタのターンオンのトリガとなるターンオン信号を生成するメインコンパレータと、
を備えることを特徴とする制御回路。
（項目２）
前記メインコンパレータは、前記フィードバック電圧および前記第２電流検出信号を第１極性の入力として受け、前記基準電圧を第２極性の入力として受けることを特徴とする項目１に記載の制御回路。
（項目３）
前記オフセット回路は、前記フィードバック電圧を前記基準電圧と比較するエラー検出コンパレータを含み、前記オフセット信号は、前記エラー検出コンパレータの出力に応じて増減することを特徴とする項目１または２に記載の制御回路。
（項目４）
前記オフセット回路は、前記エラー検出コンパレータの出力に応じてカウント値が増減するオフセット信号を生成するカウンタをさらに含み、前記オフセット信号は前記カウント値に応じていることを特徴とする項目３に記載の制御回路。
（項目５）
前記電流検出回路は、
前記電流の経路上に設けられた電流検出素子の両端の電圧を増幅するｇｍアンプと、
前記ｇｍアンプの出力電流を電圧信号に変換するインピーダンス回路と、
を含むことを特徴とする項目１から４のいずれかに記載の制御回路。
（項目６）
前記オフセット回路は、前記オフセット信号に相当する電流信号を、前記インピーダンス回路に供給する電流源を含むことを特徴とする項目５に記載の制御回路。
（項目７）
前記第１電流検出信号および前記第２電流検出信号は差動信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目８）
前記第１電流検出信号は差動信号であり、前記第２電流検出信号はシングルエンド信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目９）
前記第１電流検出信号および前記第２電流検出信号はシングルエンド信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目１０）
前記オフセット回路は、前記インピーダンス回路と接続され、前記フィードバック電圧を前記基準電圧と比較結果にもとづいて電流量が増減する可変電流源を含むことを特徴とする項目５または６に記載の制御回路。
（項目１１）
前記ＤＣ／ＤＣコンバータは入力電圧ＶＩＮを昇圧し、出力電圧ＶＯＵＴを生成する昇圧型であることを特徴とする項目１から１０のいずれかに記載の制御回路。
（項目１２）
前記スイッチングトランジスタのターンオンから、オン時間の経過後にターンオフ信号をアサートするオン時間生成回路と、
前記ターンオン信号がアサートされるとオンレベルに遷移し、前記ターンオフ信号がアサートされると、オフレベルに遷移するパルス信号を生成するロジック回路と、
をさらに備え、
前記オン時間は（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例することを特徴とする項目１１に記載の制御回路。
（項目１３）
ひとつの半導体基板に一体集積化されることを特徴とする項目１から１２のいずれかに記載の制御回路。
（項目１４）
ＤＣ／ＤＣコンバータの主回路と、
項目１から１３のいずれかに記載の制御回路と、
を備えることを特徴とする電源回路。
（項目１５）
スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成するステップと、
前記第１電流検出信号に、前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と基準電圧との比較結果にもとづくオフセット信号を重畳するステップと、
前記フィードバック電圧と、前記基準電圧と、前記オフセット信号が重畳された後の第２電流検出信号と、を比較し、比較結果を示すターンオン信号を生成するステップと、
前記スイッチングトランジスタのターンオンから、オン時間の経過後にターンオフ信号をアサートするステップと、
前記ターンオン信号がアサートされるとオンレベルに遷移し、前記ターンオフ信号がアサートされると、オフレベルに遷移するパルス信号を生成するステップと、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
本明細書には、主として実施形態３に、以下の技術が開示される。
（項目１）
スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成する電流検出回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を基準電圧と比較し、比較結果に応じたオフセット信号を、前記第１電流検出信号に重畳し、第２電流検出信号を生成するオフセット回路と、
前記フィードバック電圧および前記第２電流検出信号の合計と、前記基準電圧との比較結果に応じた、前記スイッチングトランジスタのターンオンのトリガとなるターンオン信号を生成するメインコンパレータと、
を備えることを特徴とする制御回路。
（項目２）
前記メインコンパレータは、前記フィードバック電圧および前記第２電流検出信号を第１極性の入力として受け、前記基準電圧を第２極性の入力として受けることを特徴とする項目１に記載の制御回路。
（項目３）
前記オフセット回路は、前記フィードバック電圧を前記基準電圧と比較するエラー検出コンパレータを含み、前記オフセット信号は、前記エラー検出コンパレータの出力に応じて増減することを特徴とする項目１または２に記載の制御回路。
（項目４）
前記オフセット回路は、前記エラー検出コンパレータの出力に応じてカウント値が増減するオフセット信号を生成するカウンタをさらに含み、前記オフセット信号は前記カウント値に応じていることを特徴とする項目３に記載の制御回路。
（項目５）
前記電流検出回路は、
前記電流の経路上に設けられた電流検出素子の両端の電圧を増幅するｇｍアンプと、
前記ｇｍアンプの出力電流を電圧信号に変換するインピーダンス回路と、
を含むことを特徴とする項目１から４のいずれかに記載の制御回路。
（項目６）
前記オフセット回路は、前記オフセット信号に相当する電流信号を、前記インピーダンス回路に供給する電流源を含むことを特徴とする項目５に記載の制御回路。
（項目７）
前記第１電流検出信号および前記第２電流検出信号は差動信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目８）
前記第１電流検出信号は差動信号であり、前記第２電流検出信号はシングルエンド信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目９）
前記第１電流検出信号および前記第２電流検出信号はシングルエンド信号であることを特徴とする項目１から６のいずれかに記載の制御回路。
（項目１０）
前記オフセット回路は、前記インピーダンス回路と接続され、前記フィードバック電圧を前記基準電圧と比較結果にもとづいて電流量が増減する可変電流源を含むことを特徴とする項目５または６に記載の制御回路。
（項目１１）
前記ＤＣ／ＤＣコンバータは入力電圧ＶＩＮを昇圧し、出力電圧ＶＯＵＴを生成する昇圧型であることを特徴とする項目１から１０のいずれかに記載の制御回路。
（項目１２）
前記スイッチングトランジスタのターンオンから、オン時間の経過後にターンオフ信号をアサートするオン時間生成回路と、
前記ターンオン信号がアサートされるとオンレベルに遷移し、前記ターンオフ信号がアサートされると、オフレベルに遷移するパルス信号を生成するロジック回路と、
をさらに備え、
前記オン時間は（ＶＯＵＴ－ＶＩＮ）／ＶＯＵＴに比例することを特徴とする項目１１に記載の制御回路。
（項目１３）
ひとつの半導体基板に一体集積化されることを特徴とする項目１から１２のいずれかに記載の制御回路。
（項目１４）
ＤＣ／ＤＣコンバータの主回路と、
項目１から１３のいずれかに記載の制御回路と、
を備えることを特徴とする電源回路。
（項目１５）
スイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータに流れる電流を示す第１電流検出信号を生成するステップと、
前記第１電流検出信号に、前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と基準電圧との比較結果にもとづくオフセット信号を重畳するステップと、
前記フィードバック電圧と、前記基準電圧と、前記オフセット信号が重畳された後の第２電流検出信号と、を比較し、比較結果を示すターンオン信号を生成するステップと、
前記スイッチングトランジスタのターンオンから、オン時間の経過後にターンオフ信号をアサートするステップと、
前記ターンオン信号がアサートされるとオンレベルに遷移し、前記ターンオフ信号がアサートされると、オフレベルに遷移するパルス信号を生成するステップと、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するステップと、
を備えることを特徴とする制御方法。
【産業上の利用可能性】
【0211】
本開示は、ＤＣ／ＤＣコンバータあるいは差動アンプに関する。
【符号の説明】
【0212】
１００ ＤＣ／ＤＣコンバータ
１０２ 入力端子、入力ライン
１０４ 出力端子、出力ライン
１１０ 出力回路、主回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流トランジスタ
３００ 制御回路
３０２ 第１分圧回路
３０４ 第２分圧回路
３０６ 電流ゼロクロス検出回路
３０８ 第１コンパレータ
３１０ 第２コンパレータ
３１２ ロジック回路
３１４ 第１ドライバ
３１６ 第２ドライバ
３２０ オン時間生成回路
３２２ コンパレータ
３３０ しきい値電圧生成回路
３７０ ターンオン信号生成回路
３７２ 電流検出回路
３７４ オフセット回路
３７６ メインコンパレータ
３７８ エラー検出コンパレータ
３８０ カウンタ
３８２ Ｄ／Ａコンバータ
３８４ 加算手段
３８６ ｇｍアンプ
３８８ 抵抗
Ｃ１１ 第１キャパシタ
Ｃ１２ 第２キャパシタ
３３２ 第１セレクタ
３３４ 第２セレクタ
３３６ インバータ
３３８ ローパスフィルタ
３４０ 第３セレクタ
３４２ 第４セレクタ
Ｓｐ１ 第１パルス信号
Ｓｐ２ 第２パルス信号
Ｓ１ 第１検出信号
Ｓ２ 第２検出信号
４００ コンパレータ
ＭＮ１ 第１ＮＭＯＳトランジスタ
ＭＮ２ 第２ＮＭＯＳトランジスタ
４０２ 負荷回路
４０４ 電流源
Ｒ３１ 抵抗
１０２ 入力端子、入力ライン
１０４ 出力端子、出力ライン
１１０ 出力回路、主回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流トランジスタ
３００ 制御回路
３０２ 第１分圧回路
３０４ 第２分圧回路
３０６ 電流ゼロクロス検出回路
３０８ 第１コンパレータ
３１０ 第２コンパレータ
３１２ ロジック回路
３１４ 第１ドライバ
３１６ 第２ドライバ
３２０ オン時間生成回路
３２２ コンパレータ
３３０ しきい値電圧生成回路
３７０ ターンオン信号生成回路
３７２ 電流検出回路
３７４ オフセット回路
３７６ メインコンパレータ
３７８ エラー検出コンパレータ
３８０ カウンタ
３８２ Ｄ／Ａコンバータ
３８４ 加算手段
３８６ ｇｍアンプ
３８８ 抵抗
Ｃ１１ 第１キャパシタ
Ｃ１２ 第２キャパシタ
３３２ 第１セレクタ
３３４ 第２セレクタ
３３６ インバータ
３３８ ローパスフィルタ
３４０ 第３セレクタ
３４２ 第４セレクタ
Ｓｐ１ 第１パルス信号
Ｓｐ２ 第２パルス信号
Ｓ１ 第１検出信号
Ｓ２ 第２検出信号
４００ コンパレータ
ＭＮ１ 第１ＮＭＯＳトランジスタ
ＭＮ２ 第２ＮＭＯＳトランジスタ
４０２ 負荷回路
４０４ 電流源
Ｒ３１ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】