特許 7568886 チップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-07

(45)【発行日】2024-10-16

(54)【発明の名称】チップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのシステムおよび方法

(51)【国際特許分類】

   G06F 15/78 20060101AFI20241008BHJP

【ＦＩ】

G06F15/78 530

G06F15/78 517

【請求項の数】 31

(21)【出願番号】P 2024507919

(86)(22)【出願日】2022-07-11

(65)【公表番号】

(43)【公表日】2024-09-03

(86)【国際出願番号】 US2022036642

(87)【国際公開番号】W WO2023022810

(87)【国際公開日】2023-02-23

【審査請求日】2024-02-07

(31)【優先権主張番号】17/402,884

(32)【優先日】2021-08-16

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】ナヴィーン・クマール・ナラーラ

(72)【発明者】

【氏名】マシュー・セヴァソン

(72)【発明者】

【氏名】ハオボ・ジャオ

【審査官】坂庭 剛史

(56)【参考文献】

【文献】国際公開第２０１７／０９９８６１（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１１／０１４８８５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１８９６３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１３２０９７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００７／０１０５５２５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／７８

(57)【特許請求の範囲】

【請求項1】

システムオンチップ（ＳｏＣ）であって、
第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、
第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、
前記第１のチップレットと前記第２のチップレットとを通信可能に結合しているインターフェースバスと、
前記第１のチップレットおよび前記第２のチップレットにスリープクロックを供給するように構成される電力管理集積回路（ＰＭＩＣ）と
を備え、
前記第１のチップレットは、前記インターフェースバスを介して前記スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前にグローバルカウンタ同期パルストリガを前記第２のチップレットに送信するように構成され、
前記第２のチップレットは、前記グローバルカウンタ同期パルストリガを受信したことに応じて、前記スリープクロックの前記スリープクロック同期エッジにおいて、グローバルカウンタ同期値を前記第２のチップレットグローバルカウンタサブシステムにロードするように構成される、ＳｏＣ。

【請求項2】

前記第１のチップレットは、
前記第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出し、
前記第１のチップレットグローバルカウンタ値に基づいて前記グローバルカウンタ同期値を生成し、
前記インターフェースバスを介して、前記グローバルカウンタ同期値を前記第２のチップレットに送信する
ようにさらに構成され、
前記第２のチップレットは、前記グローバルカウンタ同期値をプリロードレジスタに記憶するようにさらに構成され、前記グローバルカウンタ同期値は、前記プリロードレジスタから前記第２のチップレットグローバルカウンタサブシステムにロードされる、
請求項１に記載のＳｏＣ。

【請求項3】

前記第１のチップレットグローバルカウンタ値は、前記スリープクロックの立ち上がりエッジにおいて、前記第１のチップレットグローバルカウンタサブシステムから読み出される、請求項２に記載のＳｏＣ。

【請求項4】

前記第１のチップレットは、前記スリープクロックの前記スリープクロック同期エッジを判定するようにさらに構成され、前記スリープクロック同期エッジは、前記スリープクロックの立ち上がりエッジである、請求項１に記載のＳｏＣ。

【請求項5】

前記第１のチップレットは、前記スリープクロック同期エッジと前記スリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において前記グローバルカウンタ同期パルストリガを前記第２のチップレットに送信するようにさらに構成される、請求項１に記載のＳｏＣ。

【請求項6】

前記第１のチップレットは、リセットアサーションを前記第２のチップレットに送信するようにさらに構成され、
前記第２のチップレットは、前記リセットアサーションに応じて前記インターフェースバスを介して前記第１のチップレットにグローバルカウンタ同期要求を送信するようにさらに構成され、
前記第１のチップレットは、前記第１のチップレットが前記第２のチップレットから前記グローバルカウンタ同期要求を受信したことに応じて、前記インターフェースバスを介して、前記グローバルカウンタ同期パルストリガを前記第２のチップレットに送信するように構成される、
請求項１に記載のＳｏＣ。

【請求項7】

前記第２のチップレットは、
前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するであって、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、ことと、
前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化するであって、前記第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、前記グローバルカウンタ同期経路を有効化する、ことと
を行うようにさらに構成される、請求項１に記載のＳｏＣ。

【請求項8】

前記第１のチップレットは、前記第１のチップレットグローバルカウンタサブシステム内および前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することであって、前記第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、ことを行わせるようにさらに構成され、
前記第２のチップレットは、前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することであって、前記第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、ことを行うようにさらに構成される、
請求項１に記載のＳｏＣ。

【請求項9】

前記第１のチップレットと前記第２のチップレットとの間のスリープクロックスキューは、水晶発振器２クロックサイクル以下であり、前記スリープクロックは、スター構成で前記第１のチップレットおよび前記第２のチップレットに分配される、請求項１に記載のＳｏＣ。

【請求項10】

第３のチップレットグローバルカウンタサブシステムを含む第３のチップレットであって、前記インターフェースバスが、前記第１のチップレットと前記第３のチップレットとを通信可能に結合する第３のチップレットをさらに備え、
前記第１のチップレットは、前記インターフェースバスを介して、前記第３のチップレットに前記グローバルカウンタ同期パルストリガを送信するようにさらに構成され、
前記第３のチップレットは、前記グローバルカウンタ同期パルストリガを受信したことに応じて、前記スリープクロックの前記スリープクロック同期エッジにおいて、前記グローバルカウンタ同期値を前記第３のチップレットグローバルカウンタサブシステムにロードするように構成される、請求項１に記載のＳｏＣ。

【請求項11】

前記インターフェースバスは、システム電力管理インターフェース（ＳＰＭＩ）バスである、請求項１に記載のＳｏＣ。

【請求項12】

マルチチップレットシステム内のグローバルカウンタ同期のための方法であって、
電力管理集積回路（ＰＭＩＣ）を介して、スリープクロックを第１のチップレットおよび第２のチップレットに供給するステップと、
スリープクロック同期エッジと前記スリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを前記第１のチップレットから前記第２のチップレットに送信するステップと、
前記第２のチップレットが前記グローバルカウンタ同期パルストリガを受信したことに応じて、前記スリープクロックの前記スリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードするステップと
を含む、方法。

【請求項13】

前記第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すステップと、
前記第１のチップレットによって、前記第１のチップレットグローバルカウンタ値に基づいて前記グローバルカウンタ同期値を生成するステップと、
前記グローバルカウンタ同期値を前記第１のチップレットから前記第２のチップレットに送信するステップと、
前記第２のチップレットのプリロードレジスタに前記グローバルカウンタ同期値を記憶するステップであって、前記グローバルカウンタ同期値は、前記プリロードレジスタから前記第２のチップレットグローバルカウンタサブシステムにロードされる、ステップと
をさらに含む、請求項１２に記載の方法。

【請求項14】

前記第１のチップレットグローバルカウンタ値は、前記スリープクロックの立ち上がりエッジにおいて前記第１のチップレットグローバルカウンタサブシステムから読み出される、請求項１３に記載の方法。

【請求項15】

前記第１のチップレットによって、前記スリープクロックの前記スリープクロック同期エッジを判定するステップをさらに含み、前記スリープクロック同期エッジは、前記スリープクロックの立ち上がりエッジである、請求項１２に記載の方法。

【請求項16】

前記スリープクロックの前記スリープクロック同期エッジよりも１スリープクロックサイクル前に、前記グローバルカウンタ同期パルストリガを前記第１のチップレットから前記第２のチップレットに送信するステップをさらに含む、請求項１２に記載の方法。

【請求項17】

前記第１のチップレットから前記第２のチップレットにリセットアサーションを送信するステップと、
前記リセットアサーションに応じてグローバルカウンタ同期要求を前記第２のチップレットから前記第１のチップレットに送信するステップと
をさらに含み、
前記第１のチップレットから前記第２のチップレットに前記グローバルカウンタ同期パルストリガを送信するステップは、前記第１のチップレットが前記第２のチップレットから前記グローバルカウンタ同期要求を受信したことに応ずる、請求項１２に記載の方法。

【請求項18】

前記第２のチップレットによって、前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するステップであって、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、ステップと、
前記第２のチップレットによって、前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を、有効化するステップは、第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、ステップと
をさらに含む、請求項１２に記載の方法。

【請求項19】

前記第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムおよび前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するステップであって、前記第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開し、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開する、ステップと、
前記第２のチップレットによって、前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化するステップであって、前記第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、ステップと、
をさらに含む、請求項１２に記載の方法。

【請求項20】

システムオンチップ（ＳｏＣ）であって、
第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、
第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、
前記第１のチップレットおよび前記第２のチップレットにスリープクロックを供給するための手段と、
前記スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを前記第１のチップレットから前記第２のチップレットに送信するための手段と、
前記第２のチップレットが前記グローバルカウンタ同期パルストリガを受信したことに応じて、前記スリープクロックの前記スリープクロック同期エッジにおいて、グローバルカウンタ同期値を前記第２のチップレットグローバルカウンタサブシステムにロードするための手段と、
を備える、ＳｏＣ。

【請求項21】

前記第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すための手段と、
前記第１のチップレットグローバルカウンタ値に基づいて、前記グローバルカウンタ同期値を生成するための手段と、
前記グローバルカウンタ同期値を前記第１のチップレットから前記第２のチップレットに送信するための手段と、
前記グローバルカウンタ同期値を、前記第２のチップレットのプリロードレジスタに記憶するための手段であって、前記グローバルカウンタ同期値は、前記プリロードレジスタから前記第２のチップレットグローバルカウンタサブシステムにロードされる、手段と
をさらに備える、請求項２０に記載のＳｏＣ。

【請求項22】

前記第１のチップレットグローバルカウンタ値は、前記スリープクロックの立ち上がりエッジにおいて、前記第１のチップレットグローバルカウンタサブシステムから読み出される、請求項２１に記載のＳｏＣ。

【請求項23】

前記スリープクロックの前記スリープクロック同期エッジを判定する手段をさらに備え、前記スリープクロック同期エッジは、前記スリープクロックの立ち上がりエッジである、請求項２０に記載のＳｏＣ。

【請求項24】

前記スリープクロック同期エッジと前記スリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、前記グローバルカウンタ同期パルストリガを前記第１のチップレットから前記第２のチップレットに送信する手段をさらに備える、請求項２０に記載のＳｏＣ。

【請求項25】

前記第１のチップレットから前記第２のチップレットにリセットアサーションを送信するための手段と、
前記リセットアサーションに応じて、グローバルカウンタ同期要求を前記第２のチップレットから前記第１のチップレットに送信するための手段と
をさらに備え、
前記第１のチップレットから前記第２のチップレットに前記グローバルカウンタ同期パルストリガを送信するための手段は、前記第１のチップレットが前記第２のチップレットから前記グローバルカウンタ同期要求を受信したことに応ずる、
請求項２０に記載のＳｏＣ。

【請求項26】

前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するための手段であって、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、手段と、
前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化するための手段であって、前記第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、手段と
をさらに備える、請求項２０に記載のＳｏＣ。

【請求項27】

前記第１のチップレットグローバルカウンタサブシステム内および前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するための手段であって、前記第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、前記第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、前記グローバルカウンタ停止を無効化する手段と
前記第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化するための手段であって、前記第１のチップレットグローバルカウンタサブシステムが前記第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、手段と
をさらに備える、請求項２０に記載のＳｏＣ。

【請求項28】

マルチチップレットシステム内の第１のチップレットによって実行されるグローバルカウンタ同期のための方法であって、
電力管理集積回路（ＰＭＩＣ）からスリープクロックを受信するステップと、
前記スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第２のチップレットに送信するステップと
を含み、
前記グローバルカウンタ同期パルストリガは、前記第２のチップレットに、前記スリープクロックの前記スリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードさせるように構成される、方法。

【請求項29】

第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すステップと、
前記第１のチップレットグローバルカウンタ値に基づいて前記グローバルカウンタ同期値を生成するステップと、
前記グローバルカウンタ同期値を前記第２のチップレットに送信するステップと
をさらに含む、請求項２８に記載の方法。

【請求項30】

システムオンチップ（ＳｏＣ）であって、
第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、
第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、
前記第１のチップレットと前記第２のチップレットとを通信可能に結合しているインターフェースバスと、
前記第１のチップレットおよび前記第２のチップレットにスリープクロックを供給するように構成される電力管理集積回路（ＰＭＩＣ）と
を備え、
前記第１のチップレットは、
前記ＰＭＩＣからスリープクロックを受信することと、
前記スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを前記第２のチップレットに送信することであって、前記グローバルカウンタ同期パルストリガは、前記第２のチップレットに、前記スリープクロックの前記スリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードさせる、ことと
を行わせるように構成される、ＳｏＣ。

【請求項31】

前記第１のチップレットは、
第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出し、
前記第１のチップレットグローバルカウンタ値に基づいて前記グローバルカウンタ同期値を生成し、
前記グローバルカウンタ同期値を前記第２のチップレットに送信する
ようにさらに構成される、請求項３０に記載のＳｏＣ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年８月１６日に出願された米国非仮特許出願第１７／４０２８８４号からの優先権の利益を主張する。なお、当該出願の内容全体は、参照により本明細書に組み込まれる。

【背景技術】

【0002】

様々なコンピューティングデバイスおよび通信デバイスで使用される集積回路の複雑さおよび能力の増大に対応するために、コンピューティングチップは、部分に分けた形で実装されることが増えている。例えば、処理デバイスおよび大規模集積回路は、結合されたタスクおよびプロセスを実行するために一緒に使用され得る、複数の「チップレット」を含み得る。これらのプロセスの同期は、処理速度が増加するにつれてますます困難になってきている。処理速度が増加するにつれて、エラーが発生し、悪意のある攻撃に対する脆弱性を生じる可能性もまた、増加し得る。結果として、マルチチップレットシステム内の１つ又はすべてのチップレット上で発生し得る任意のそのようなエラーをより良好に分離および識別するために、マルチチップレットシステム内のチップレットどうしを同期させる必要性が増大している。

【発明の概要】

【0003】

様々な態様は、スリープクロックの立ち上がりエッジを使用して、マルチチップレットシステム内でグローバルカウンタの同期を提供するための方法およびデバイスを含む。様々な態様では、マスタチップレットは、インターフェースバスを介して、グローバルカウンタ同期パルストリガをスレーブチップレットに送信するように構成されていてもよく、それに応じて、スレーブチップレットは、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値をスレーブチップレットグローバルカウンタサブシステムにロードするように構成されていてもよい。

【0004】

いくつかの態様は、第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、第１のチップレットおよび第２のチップレットを通信可能に結合しているインターフェースバスと、第１のチップレットおよび第２のチップレットにスリープクロックを供給するように構成される電力管理集積回路（ＰＭＩＣ）とを含んでもよく、第１のチップレットは、インターフェースバスを介して、第２のチップレットにグローバルカウンタ同期パルストリガを送信するように構成され、第２のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードするように構成される。

【0005】

いくつかの態様では、第１のチップレットは、第１のチップレットグローバルカウンタサブシステムから、第１のチップレットグローバルカウンタ値を読み出し、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成し、インターフェースバスを介して、グローバルカウンタ同期値を第２のチップレットに送信するようにさらに構成されていてもよく、第２のチップレットは、グローバルカウンタ同期値をプリロードレジスタに記憶するようにさらに構成されていてもよく、グローバルカウンタ同期値は、プリロードレジスタから第２のチップレットグローバルカウンタサブシステムにロードされる。

【0006】

いくつかの態様では、第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて第１のチップレットグローバルカウンタサブシステムから読み出され得る。いくつかの態様では、第１のチップレットは、スリープクロックのスリープクロック同期エッジを判定するようにさらに構成される場合があるが、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジである。いくつかの態様では、第１のチップレットは、スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第２のチップレットに送信するようにさらに構成される場合がある。いくつかの態様では、第１のチップレットは、スリープクロック同期エッジとスリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを第２のチップレットに送信するようにさらに構成される場合がある。

【0007】

いくつかの態様では、第１のチップレットは、リセットアサーションを第２のチップレットに送信するようにさらに構成されていてもよく、第２のチップレットは、リセットアサーションに応じて、インターフェースバスを介して、グローバルカウンタ同期要求を第１のチップレットに送信するようにさらに構成されていてもよく、第１のチップレットは、第１のチップレットが第２のチップレットからグローバルカウンタ同期要求を受信したことに応じて、インターフェースバスを介して、グローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成される。

【0008】

いくつかの態様では、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化し、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化するようにさらに構成されていてもよい。

【0009】

いくつかの態様では、第１のチップレットは、第１のチップレットグローバルカウンタサブシステム内および第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化するは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化するようにさらに構成されていてもよく、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化ことは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化するようにさらに構成されていてもよい。

【0010】

いくつかの態様では、第１のチップレットと第２のチップレットとの間のスリープクロックスキューは、水晶発振器クロックサイクル２つ分以下であり、スリープクロックは、スター構成で第１のチップレットおよび第２のチップレットに分配されてもよい。いくつかの態様では、インターフェースバスは、システム電力管理インターフェース（ＳＰＭＩ）バスであり得る。

【0011】

いくつかの態様は、第３のチップレットグローバルカウンタサブシステムを含む第３のチップレットをさらに含んでもよく、インターフェースバスは、第１のチップレットと第３のチップレットとを通信可能に結合し、第１のチップレットは、インターフェースバスを介して、第３のチップレットにグローバルカウンタ同期パルストリガを送信するようにさらに構成されていてもよく、第３のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、第３のチップレットグローバルカウンタサブシステムにグローバルカウンタ同期値をロードするように構成されていてもよい。

【0012】

更なる態様は、マルチチップレットシステム内のグローバルカウンタ同期のための方法をさらに含み得る。そのような態様は、ＰＭＩＣを介して、スリープクロックを第１のチップレットおよび第２のチップレットに供給することと、第１のチップレットから第２のチップレットにグローバルカウンタ同期パルストリガを送信することと、第２のチップレットがグローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードすることと、を含み得る。

【0013】

いくつかの態様は、第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すことと、第１のチップレットによって、第１のチップレットグローバルカウンタ値に基づいてグローバルカウンタ同期値を生成することと、グローバルカウンタ同期値を第１のチップレットから第２のチップレットに送信することと、グローバルカウンタ同期値を、第２のチップレットのプリロードレジスタに記憶することと、を含み得、グローバルカウンタ同期値をプリロードレジスタから第２のチップレットグローバルカウンタサブシステムにロードする。いくつかの態様では、第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて第１のチップレットグローバルカウンタサブシステムから読み出され得る。

【0014】

いくつかの態様は、第１のチップレットによって、スリープクロックのスリープクロック同期エッジを判定することをさらに含んでもよく、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジである。いくつかの態様は、スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することをさらに含み得る。いくつかの態様は、スリープクロック同期エッジとスリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することをさらに含み得る。

【0015】

いくつかの態様は、第１のチップレットから第２のチップレットにリセットアサーションを送信することと、リセットアサーションに応じて、グローバルカウンタ同期要求を第２のチップレットから第１のチップレットに送信することとをさらに含んでいてもよく、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することは、グローバルカウンタ同期要求を第１のチップレットが第２のチップレットから受信したことに応じて実行される。

【0016】

いくつかの態様は、第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化することと、第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信する、グローバルカウンタ同期経路を有効化することを可能にすることと、をさらに含み得る。

【0017】

いくつかの態様は、第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムおよび第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化することと、第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化することと、をさらに含み得る。

【0018】

更なる態様は、ＳｏＣを含み得るが、そのＳｏＣは、第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、スリープクロックを、第１のチップレットおよび第２のチップレットに供給する手段と、第１のチップレットから第２のチップレットにグローバルカウンタ同期パルストリガを送信する手段と、第２のチップレットがグローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードする手段と、を含むものである。

【0019】

いくつかの態様は、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出す手段と、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成する手段と、グローバルカウンタ同期値を第１のチップレットから第２のチップレットに送信する手段と、グローバルカウンタ同期値を、第２のチップレットのプリロードレジスタに記憶する手段と、をさらに含み得、グローバルカウンタ同期値をプリロードレジスタから第２のチップレットグローバルカウンタサブシステムにロードする。

【0020】

いくつかの態様では、第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて第１のチップレットグローバルカウンタサブシステムから読み出される。いくつかの態様は、スリープクロックのスリープクロック同期エッジを判定する手段をさらに含んでもよく、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジである。いくつかの態様は、スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信する手段をさらに含み得る。いくつかの態様は、スリープクロック同期エッジとスリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信する手段をさらに含み得る。

【0021】

いくつかの態様は、第１のチップレットから第２のチップレットにリセットアサーションを送信する手段と、リセットアサーションに応じて、グローバルカウンタ同期要求を第２のチップレットから第１のチップレットに送信する手段とをさらに含んでいてもよく、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信する手段は、第１のチップレットが第２のチップレットからグローバルカウンタ同期要求を受信したことに応ずるものである。いくつかの態様は、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開する、グローバルカウンタ停止を無効化する手段と、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化する手段と、をさらに含み得る。

【0022】

いくつかの態様は、第１のチップレットグローバルカウンタサブシステムおよび第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化する手段と、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする手段と、をさらに含み得る。

【0023】

更なる態様は、マルチチップレットシステム内の第１のチップレットによって実行されるグローバルカウンタ同期のための方法であって、ＰＭＩＣからスリープクロックを受信することと、グローバルカウンタ同期パルストリガを第２のチップレットに送信することと、を含む方法を含み、その方法では、グローバルカウンタ同期パルストリガは、第２のチップレットに、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードさせるように構成される。いくつかの態様は、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すことと、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成することと、グローバルカウンタ同期値を第２のチップレットに送信することと、をさらに含み得る。

【0024】

更なる態様は、ＳｏＣを含むが、そのＳｏＣは、第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、第１のチップレットと第２のチップレットとを通信可能に結合しているインターフェースバスと、第１のチップレットおよび第２のチップレットにスリープクロックを供給するように構成されるＰＭＩＣと、を含むが、第１のチップレットは、ＰＭＩＣからスリープクロックを受信し、グローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成され、グローバルカウンタ同期パルストリガは、第２のチップレットに、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードさせるように構成される。いくつかの態様では、第１のチップレットは、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出し、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成し、グローバルカウンタ同期値を第２のチップレットに送信するようにさらに構成される場合がある。

【0025】

本明細書に組み込まれ本明細書の一部を構成する添付の図面は、例示的な実施形態を示し、上記の全般的な説明および以下で与えられる詳細な説明とともに、様々な実施形態の特徴を説明するのに役立つ。

【図面の簡単な説明】

【0026】

【図1】様々な実施形態を実装するのに適した例示的なマルチチップレットシステム回路を示す構成要素ブロック図である。

【図2】いくつかの実施形態による、ブートシーケンス中のマルチチップレットシステムにおける、スリープクロックエッジベースのグローバルカウンタ同期のためのマルチチップレットシステムにおける、動作およびチップレットどうしの間の通信を示すメッセージフロー図である。

【図3】いくつかの実施形態による、スレーブチップレットグローバルカウンタが停止されたときの、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのマルチチップレットシステムにおける、動作およびチップレットどうしの間の通信を示すメッセージフロー図である。

【図4】いくつかの実施形態による、マスタチップレットグローバルカウンタが停止されたときの、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのマルチチップレットシステムにおける、動作およびチップレットどうしの間の通信を示すメッセージフロー図である。

【図5】いくつかの実施形態による、マルチチップレットシステムにおけるグローバルカウンタ同期パルストリガのためのタイミングフローを示すタイミング図である。

【図6】いくつかの実施形態による、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのタイミングフローを示すタイミング図である。

【図7】様々な実施形態による、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための一実施形態の方法７００を示すプロセスフロー図である。

【図8A】いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ａを示すプロセスフロー図である。

【図8B】いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期化の一実施形態の方法８００ｂを示すプロセスフロー図である。

【図8C】いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｃを示すプロセスフロー図である。

【図8D】いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｄを示すプロセスフロー図である。

【図8E】いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｅを示すプロセスフロー図である。

【図9】様々な実施形態を実装するのに適した、スマートフォン１１００の形態の例示的なワイヤレスデバイスの構成要素ブロック図である。

【図10】様々な実施形態とともに使用するのに適した例示的なコンピューティングデバイスを示す構成要素ブロック図である。

【図11】様々な実施形態とともに使用するのに適した例示的なサーバを示す構成要素ブロック図である。

【発明を実施するための形態】

【0027】

様々な実施形態について、添付の図面を参照して詳細に説明する。可能な場合はどこでも、同じか又は同様の部分を指すために、図面全体にわたって同じ参照番号が使用される。特定の例および実装形態に対してなされる参照は、例示を目的としており、特許請求の範囲を限定するものではない。

【0028】

様々な実施形態は、スリープクロックエッジベースのグローバルカウンタ同期方法を利用する、マルチチップレットシステム内のハードウェアベースのグローバルカウンタ同期ソリューションを提供する。様々な実施形態は、複数のチップレットを含むシステムオンチップ（ＳｏＣ）又は同様のシステムにおいて実装され得るが、それらのチップレットの各々は、インターフェースバスに結合されたチップレットグローバルカウンタサブシステムと、スリープクロックを第１のチップレットおよび第２のチップレットに供給するように構成される電力管理集積回路（ＰＭＩＣ）と、を含むものである。第１のチップレットは、インターフェースバスを介して、グローバルカウンタ同期パルストリガを第２のチップレットに送信し得るが、それに応じて、第２のチップレットが、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードし得る。

【0029】

「システムオンチップ」（system on chip、ＳｏＣ）という用語は、本明細書では、単一の基板上に組み込まれた複数のリソースおよび／又はプロセッサを含んでいる単一の集積回路（integrated circuit、ＩＣ）チップを指すために使用される。単一のＳｏＣは、デジタル機能、アナログ機能、混合信号機能、および無線周波数機能のための回路を含んでいることがある。単一のＳｏＣはまた、任意の数の汎用又は専用プロセッサ（デジタル信号プロセッサ、モデムプロセッサ、ビデオプロセッサなど）、メモリブロック（ＲＯＭ、ＲＡＭ、フラッシュなど）、およびリソース（タイマ、電圧調節器、発振器など）を含み得る。ＳｏＣはまた、統合されたリソースおよびプロセッサを制御するため、周辺デバイスを制御するためのソフトウェアを含み得る。

【0030】

「システムインパッケージ」（system-in-a-package、ＳＩＰ）という用語は、２つ以上のＩＣチップ、基板、又はＳｏＣ上で複数のリソース、計算ユニット、コア、又はプロセッサを含んでいる、単一のモジュール又はパッケージを指すために、本明細書で使用される。例えば、ＳＩＰは、その上で複数のＩＣチップ又は半導体ダイが垂直構成で積層される、単一の基板を含み得る。同様に、ＳＩＰは、その上で複数のＩＣ又は半導体ダイが、単一化基板にパッケージングされる、１つ以上のマルチチップモジュール（multi-chip module、ＭＣＭ）を含み得る。ＳＩＰはまた、単一のマザーボード上、又は単一のワイヤレスデバイス内などで、高速通信回路を介して互いに結合され、極めて近接してパッケージングされた、複数の独立したＳｏＣを含み得る。ＳｏＣの近接性によって、高速通信が容易になり、メモリおよびリソースの共有が容易になる。

【0031】

「機能ブロック」という用語は、本明細書では、様々な機能を実行するために使用可能な１つ以上の電子回路構成要素のグループを指すために使用される。様々な実施形態では、機能ブロックは、機能ブロックと１つ以上の外部構成要素との間の確実なタイマ同期に関係する機能を実行するために使用可能な構成要素を含み得る。機能ブロックは、多様な実施形態を実装するための多様なハードウェア、ソフトウェアおよび／又はファームウェアを含み得る。例えば、機能ブロックは、ＳｏＣ、ＳＩＰ、ＮＯＣ、および様々なサブシステムであり得るか、又はそれらを含み得る。機能ブロックは、確実なタイマ同期のための様々な実施形態を実装するために、様々なクロッキング構成要素、メモリレジスタ、論理ゲーティングバスインターフェース、マルチプレクサ、および他の電気構成要素を含み得る。

【0032】

本明細書で使用される場合、「チップレット」という用語は、ＳｏＣなどの処理システム内の、サブ処理ユニット又はサブ処理デバイスを指すために使用される。チップレットは、処理システム内の他の同様のチップレットと協働して様々なプロセスを実行するように設計された、集積回路ブロックであってもよい。チップレットは、ＳｏＣなどのより大きな処理システム内の他のダイから独立して動作する別個のダイであってもよく、又はより大きな処理システム内の他のダイとともに動作する別個のダイであってもよい。チップレットは、システム内の関連付けられたチップレットの他のコアとともにシステムプロセスを実行するための、１つ以上の処理コアを含み得る。チップレットは、システムデータを他のチップレットおよび／又は他のシステムデバイス（例えば、メモリ、電力コントローラ、入力／出力（ＩＯ）コントローラ、および／又はインターフェース等）と通信するためのＩＯ機能を含み得る。チップレットは、ＳｏＣなどのシステム内で処理動作を実行する機能ブロックとして機能しても、機能ブロックと呼ばれてもよい。

【0033】

コンピューティングデバイスおよびシステムは、部分に分けた形で実装されるようになってきている。マルチチップレットシステムは、技術が進歩し、処理速度が速くなるにつれて、改善された歩留まりおよびスケーラビリティを継続的に必要とする。これらのプロセスの同期は、処理速度が増加するにつれてますます困難になってきている。処理速度が増加するにつれて、エラーが発生し、悪意のある攻撃に対する脆弱性を生じる可能性もまた、増加し得る。結果として、チップレットを同期させる必要性が増大する。マルチチップレットシステム内で、同期プロセス中と、同期されたプロセスから導出されたタイムスタンプに基づいてデバッギングプロセスを実行するときとの両方でレイテンシを低減することにより、マルチチップレットシステム内で一緒に動作する１つ以上のチップレット上で発生し得る、いかなるそのようなエラーをもより良好に分離および識別し得る。

【0034】

マルチチップレットシステムでは、マスタダイ又はチップレットを使用して、マスタチップレットと電気的に通信する任意の数の関連付けられたスレーブダイ又はチップレットを制御し、調整し、又は他の方法でそれに対して命令することができる。マスタチップレットは、少なくとも１つのクロック信号をスレーブチップレットと共有してもよく、その共有クロック信号が同じソース（例えば、ＰＭＩＣ水晶発振器）から導出され得るようにしてもよい。デバッグを行うために、マルチチップレットシステム内のいかなるチップレット内で発生するいかなるエラーも正しくタイムスタンプされることが有用であり、それにより、１つのチップレット内のタイムスタンプされたイベントと、それに関連付けられ得る別のチップレット内の他のタイムスタンプされたイベントとの間のスキューの量が最小化される。チップレットどうしの間のクロック同期が過度にスキューしているか又は同期していない場合、任意のタイムスタンプ付きイベント（記録されたハードウェアおよび／又はソフトウェアエラーなど）のタイムスタンプは、他のチップレット間で記録された対応するタイムスタンプ付きイベントと正確に関連付けることができない場合があり、したがって、エラー、悪意のある攻撃を正確に識別する観点からは、又は補正プロセスを開始する目的のためには、役に立たないという場合があり得る。したがって、マルチチップレットシステム内のチップレットどうしの間のクロック同期は、基本的なシステム動作にとって重要である。

【0035】

クロックの不整合、又は非同期化は、マルチチップレットシステム内での様々な理由によって引き起こされ得る。システムブートアップ時には、マスタチップレットは、任意のスレーブチップレットと非同期であり得るので、クロック又はグローバルカウンタの同期を必要とし得る。具体的には、マスタチップレットは、システムブート時にスレーブチップレットを互い違いにリセットして、各スレーブチップレットクロックおよび／又はグローバルカウンタが、各追加のスレーブチップレットクロックと非整合とし得る。

【0036】

別の一例として、各チップレットは、機能およびデバッグトレースのために、そのローカルグローバルカウンタタイムベースを使用する。マスタチップレット又はスレーブチップレットのグローバルカウンタは、そのチップレットがリセットされるときはいつもリセットされる。このように、マスタチップレットはクラッシュする場合があり得るが、ＰＭＩＣは、リセット信号、メッセージ、又はアサーションをマスタチップレットに提供し得る。したがって、リセットされたマスタチップレットグローバルカウンタは、スレーブチップレットのグローバルカウンタと同期していない場合もあり得る。

【0037】

同様に、スレーブチップレットはクラッシュする場合があり得るが、マスタチップレットは、リセットアサーションをスレーブチップレットに提供し得る。したがって、リセットされたスレーブチップレットのグローバルカウンタは、マスタチップレットのグローバルカウンタと、および他のスレーブチップレットのグローバルカウンタと同期していない場合もあり得る。

【0038】

グローバルカウンタの非同期化が発生するときの更なる例として、マスタチップレットのグローバルカウンタおよび任意のスレーブチップレットのグローバルカウンタが、クロストリガインターフェース（ＣＴＩ）動作および通信中に停止され得るというものがある。ＣＴＩトリガは、あるスレーブチップレットのグローバルカウンタを停止させる場合があり得るが、その結果、そのスレーブチップレットのグローバルカウンタをフリーズさせ、他のチップレット内で依然として動作しているグローバルカウンタと非整合にさせ得る。ＣＴＩトリガが、マスタチップレットのグローバルカウンタを停止させる場合には、まさにそのＣＴＩ停止のトリガが、すべてのスレーブチップレット内のグローバルカウンタをも停止させる。したがって、すべてのチップレットが、再び同期される必要がある。

【0039】

低レイテンシのグローバルカウンタ同期の欠如は、デバッギングプロセス中などに、システムのパフォーマンスに関する様々な問題を引き起こし得る。ＣｏｒｅＳｉｇｈｔ ＣＴＩを実装するものなどのマルチチップレットシステムは、すべての関連付けられたシステムチップレットから収集および集約されたタイムスタンプを追跡するための共通のタイムベースを必要とする。グローバルカウンタの同期はまた、正確なタイムスタンプされたメッセージングを必要とするチップツーチップの又はデバイスツーデバイスの動作および通信などの、マルチチップレットシステムの通常動作に、非常に重要である。同期の精度は、ソフトウェアベースの同期ソリューションによっても損なわれる可能性がある。マイクロ秒（μ秒）スケールよりも速いグローバルカウンタの同期は、マルチチップレットシステムにおいては、すべての関連付けられたチップレットにわたって正確なタイムラインを可能にするためには望ましいという場合があり得るが、それは、１マイクロ秒というのは、複数のチップレットのプロセッサがＧＨｚレートで動作しているときには、相当な時間だからである。ソフトウェアベースでのグローバルカウンタの同期は、チップどうしの間のレイテンシおよび割込みレイテンシのために、マイクロ秒スケールのオーダーである。したがって、グローバルカウンタの同期レイテンシを改善するためには、ハードウェアベースのグローバルカウンタ同期ソリューションが利用され得る。

【0040】

様々な実施形態は、マルチチップレットシステム内のハードウェアベースのグローバルカウンタの同期ソリューションを提供する。マルチチップレットシステムは、マスタチップレットと、１つ以上のスレーブチップレットとを含み得る。アクティブクロック（例えば、１９．２ＭＨｚ）から導出されたスリープクロック（例えば、３２ｋＨｚ）は、マルチチップレットシステム内のチップレットの各々に分配されてもよい。スリープクロックの立ち上がりエッジは、以下の目的で、マスタチップレットによって利用され得る、（ｉ）マスタチップレットのグローバルカウンタを読み出すこと、（ｉｉ）どの将来のスリープクロック立ち上がりエッジが任意のスレーブチップレットと同期するために利用されるべきかを判定すること、（ｉｉｉ）読み出されたマスタチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を判定すること、（ｉｖ）そのグローバルカウンタ同期値を１つ以上のスレーブチップレットに送信すること、（ｖ）グローバルカウンタ同期パルストリガをブロードキャストして、任意の非同期スレーブチップレットに、グローバルカウンタ同期値を、各スレーブチップレット内のローカルに記憶されたグローバルカウンタサブシステムにラッチさせること。

【0041】

いくつかの実施形態において、マスタチップレットおよびスレーブチップレットは、チップレットどうしの間の通信をサポートするために、システム電力管理インターフェース（ＳＰＭＩ）のスレーブインターフェース又は機能ブロックを用いてインスタンス化され得る。マスタチップレットは、グローバルカウンタ同期パルストリガを任意の非同期スレーブチップレットに転送するための、ＳＰＭＩスレーブインターフェース又はＣＴＩインターフェースを構成し得る。スレーブチップレットグローバルカウンタ同期要求およびマスタチップレット同期応答は、ＳＰＭＩ又は任意の他の物理的インターフェースを介して転送され得る。

【0042】

いくつかの実施形態では、マルチチップレットグローバルカウンタ同期は、スリープクロックエッジベースのグローバルカウンタ同期を使用して、ブートシーケンス中に実行され得る。例えば、ブート時に、マスタチップレットは、任意の接続されたスレーブチップレットをリセットして、システムブート時のチップレットの各々が非同期であっても、同期できるようにスレーブチップレットを準備することができる。いくつかの実施形態では、スレーブチップレットのグローバルカウンタが停止されるとき、スリープクロックエッジベースのグローバルカウンタ同期を使用して、マルチチップレットグローバルカウンタ同期が実行されてもよい。例えば、個々のスレーブチップレットは停止され、したがってマスタチップレットと非同期であり得るが、他のスレーブチップレットは依然として、マスタチップレットと同期していてもよい。非同期のスレーブチップレットは、停止トリガを無効化し、マスタチップレットとのグローバルカウンタ同期を要求し得る一方で、他のチップレットは影響を受けないままである。いくつかの実施形態では、マスタチップレットのグローバルカウンタが停止されるとき、スリープクロックエッジベースのグローバルカウンタ同期を使用して、マルチチップレットグローバルカウンタ同期が実行されてもよい。

【0043】

図１は、様々な実施形態のうちのいずれかを実装するのに適した例示的なマルチチップレットシステム回路１００を示す構成要素ブロック図である。様々な実施形態を実装するために、２つのチップレット以上の任意の数のチップレットが使用されてもよい。図示された例示的なマルチチップレットシステム１００は、単一のシステムパッケージ又はシステムインパッケージ（system-in-a-package、ＳＩＰ）１０４内に配置された４つのチップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄと、ＰＭＩＣコントローラ１０２とを含む。マルチチップレットシステム１００は、インターフェースバス１０６（例えば、ＳＰＭＩ、集積回路間（Ｉ^２Ｃ）バス）をさらに含んでもよい。別の一例として、６つのチップレットがＳＩＰ １０４内に実装されてもよく、１つが第１の（すなわち、プライマリ／マスタ）チップレットとして動作し、残りの５つのチップレットが第２の（すなわち、セカンダリ／補助／スレーブ）チップレットとして動作する。一実施形態では、ＰＭＩＣコントローラ１０２は、ＳＩＰ１０４内に配置され得る。

【0044】

様々な実施形態において、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄのうちの１つは、マスタチップレットとして構成されていてもよく、残りのチップレットは、スレーブチップレットとして構成される場合がある。例えば、チップレット１１０ａはマスタチップレットとして構成されていてもよく、チップレット１１０ｂ、１１０ｃ、および１１０ｄはスレーブチップレットとして構成されていてもよい。別段の定めがない限り、以下の例および実施形態は、マスタチップレットとして構成されるチップレット１１０ａ、およびスレーブチップレットとして構成されるチップレット１１０ｂ、１１０ｃ、１１０ｄを有する非限定的な例を使用して説明される。マスタチップレット１１０ａは、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄと比較して、追加の構成要素（例えば、ＳＰＭＩマスタインターフェース１１２、マスタタイマ１１４、マルチプレクサ１３１、１３３）を有するものとして示されている。しかしながら、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの各々はマスタチップレットとして構成されていてもよいので、チップレット１１０ｂ、１１０ｃ、１１０ｄの各々は、マスタチップレット１１０ａ内に示された構成要素を含んでいてもよい。

【0045】

説明を容易にするために、様々な実施形態の動作は、本明細書において、プライマリ／マスタとして構成又は機能する第１のチップレット（例えば、１１０ａ）と、セカンダリ／補助／スレーブチップレットとして構成又は機能する第２のチップレット（例えば、１１０ｂ）とを含む、２チップレットシステムの非限定的な例を使用して説明され得る。しかしながら、第１のチップレットおよび第２のチップレットに言及し、更なるチップレットに言及しない説明であっても、２つのチップレットどうしの間の動作は、任意の数のチップレットどうしの間の動作を代表するので、限定することを意図していない。

【0046】

いくつかの実施形態では、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの１つ以上は、集合的に、マルチチップレットシステム１００の中央処理装置（ＣＰＵ）として動作し得るが、命令によって指定された算術、論理、制御、および入力／出力（Ｉ／Ｏ）動作を実行することによって、ソフトウェアアプリケーションプログラムの命令を実行する。いくつかの実施形態において、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄのうちの１つ以上は、専用の処理ユニットとして動作し得る。各チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄは、１つ以上のコアを含んでもよく、各コアは、同じチップレット内の他のコアおよび他のチップレット内のコアとは独立して動作を実行してもよい。加えて、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄのいずれか又はすべては、プロセッサクラスタアーキテクチャ、例えば、同期プロセッサクラスタアーキテクチャ、非同期又は異種プロセッサクラスタアーキテクチャなどの一部として含まれ得る。

【0047】

チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄは、センサーデータ、アナログデジタル変換、ワイヤレスデータ送信を管理するため、並びに、例えばデータパケットを復号すること、およびウェブブラウザにおいてレンダリングするために、符号化されたオーディオおよびビデオ信号を処理することなど、他の専用動作を実行するための、様々な追加的なシステム構成要素、リソース、およびカスタム回路を含み得る。例えば、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄのシステム構成要素およびリソースは、電力増幅器、電圧調整器、発振器、位相ロックループ、周辺ブリッジ、データコントローラ、メモリコントローラ、システムコントローラ、アクセスポート、タイマ、並びにＳＩＰ １０４内で動作するおよびその外部で動作するが、マルチチップレットシステム１００内のＳＩＰ（例えば、ＰＭＩＣコントローラ１０２）と電気的に通信するプロセッサおよびソフトウェアクライアントをサポートするために使用される他の同様の構成要素を含み得る。システム構成要素およびリソース、並びに／又はカスタム回路は、例えば、カメラ、電子ディスプレイ、無線通信デバイス、外部メモリチップなどの周辺デバイスとインターフェース接続するための回路も含み得る。チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄはそれぞれ、例えば、クロックソース又はＰＭＩＣコントローラ１０２など、ＳＩＰの外部のリソースと通信するための入力／出力モジュールをさらに含み得る。ＳＩＰの外部のリソースは、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄのうちの２つ以上によって共有され得る。

【0048】

チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄは、データと、それぞれのチップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄの、１つ以上の処理コア１２０ａ、１２０ｂ、１２０ｃ、および１２０ｄ（「Ｐｒｏｃ」とラベル付けされる）によるアクセスのためのプロセッサ実行可能コードを記憶するように構成される、揮発性又は不揮発性メモリであり得るメモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ（「メモリ」とラベル付けされる）を含み得る。メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄに加えて、マルチチップレットシステム１００は、様々な目的のために構成される場合がある、ＳＩＰ １０４の内部又は外部に位置する１つ以上の追加のメモリデバイス（図示せず）を含み得る。メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄを含む１つ以上のメモリデバイスは、ランダムアクセスメモリ（ＲＡＭ）もしくはメインメモリ、又はキャッシュメモリなどの、揮発性メモリを含み得る。これらのメモリデバイスは、限られた量の、データセンサもしくはサブシステムから受信されたデータ、不揮発性メモリから要求され、様々な要因に基づいて将来のアクセスを予想して不揮発性メモリからメモリデバイスにロードされるデータおよび／もしくはプロセッサ実行可能コード命令、並びに／又は限られた量の、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄによって生成され、不揮発性メモリには記憶されず、将来迅速にアクセスできるように一時的に記憶される中間処理データおよび／もしくはプロセッサ実行可能コード命令を、一時的に保持するように構成されていてもよい。マルチチップレットシステム１００のメモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄは、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄの処理コア１２０ａ、１２０ｂ、１２０ｃ、および１２０ｄのうちの１つ以上によるアクセスのために、各チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄ内のメモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄにロードされるデータおよびプロセッサ実行可能コードを、少なくとも一時的に、記憶するように構成されていてもよい。各チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄ内のメモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄにロードされるデータ又はプロセッサ実行可能コードは、処理コア１２０ａ、１２０ｂ、１２０ｃ、および１２０ｄによる機能の実行に応じてロードされ得る。

【0049】

いくつかの実施形態において、処理コア１２０ａ、１２０ｂ、１２０ｃ、および１２０ｄは、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ内に仮想空間として作成された、様々なサブシステムおよび／又は機能ブロックに関連する動作を実行してもよい。例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、および１２０ｄは、タイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ、グローバルカウンタサブシステム１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ、およびＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに関連する動作を実行してもよい。

【0050】

チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄは、それぞれタイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ（タイマサブシステム（ＳＳ）とラベル付けされる）を含み得る。タイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄは、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄどうしの間のクロック同期のためのローカルグローバルカウンタを調整、制御、および保持するために使用され得る。いくつかの実施形態では、グローバルカウンタは５６ビットグローバルカウンタ値であり得る。タイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄは、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄどうしの間のクロック同期のためにグローバルカウンタ値がロードされ得るグローバルカウンタサブシステム（ＧＣＳＳとラベル付けされる）１２６ａ、１２６ｂ、１２６ｃ、１２６ｄを含み得る。いくつかの実施形態では、グローバルカウンタは、システムカウンタと呼ばれることもある。

【0051】

ＰＭＩＣコントローラ１０２は、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄを同期させるために使用されるクロック信号を制御、分配、又は他の方法で調整することができる。チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄは、ＰＭＩＣコントローラ１０２から、様々なクロック信号を受信し得る。例えば、ＰＭＩＣコントローラ１０２は、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄが同期目的で使用するための基準クロック信号を記憶するか、又は外部の構成要素（例えば、水晶発振器）から受信し得る。基準クロック信号は、アクティブモード、スリープモード、又は予め設定された周波数を有する任意の他の所定のモードに対応するクロック信号を含み得る。例えば、ＰＭＩＣコントローラ１０２は、アクティブモードに対応する１９．２ＭＨｚのクロックを、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄに送信し得る。加えて、ＰＭＩＣコントローラ１０２は、スリープモード／低電力モードに対応する３２ｋＨｚのクロック又はスリープクロック１０８を、チップレット１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄに送信してもよい。他のクロック周波数が利用されてもよい。スリープクロック１０８は、チップレット１１０ａ、１１０ｂ、１１０ｂ、１１０ｄにとって常に利用可能である。

【0052】

様々な実装形態では、水晶発振器（ＣＸＯ）（図示せず）が、共通クロックソースのＰＭＩＣコントローラ１０２から分配されるアクティブクロック信号（例えば、１９．２ＭＨｚ）を生成し得る。スリープクロック１０８（例えば、３２ｋＨｚ）は、上記のＣＸＯアクティブクロックから導出されてもよく、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの各々に常に利用可能であってもよい。例えば、スリープクロック１０８は、同期目的のために、ＰＭＩＣコントローラ１０２からタイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄに分配され得る。マルチチップレットシステム１００のグローバルカウンタは、ＣＸＯアクティブクロックが利用可能であるときに１だけインクリメントされてもよく、クロックソースがスリープクロック１０８に切り替えられるときに５８６だけインクリメントされてもよい。スリープクロック１０８およびＣＸＯアクティブクロックは、クロックが同じ水晶から供給される限り、任意の整数関係又は非整数関係を有し得る。

【0053】

いくつかの実施形態では、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄどうしの間のスリープクロック１０８スキューは、ＣＸＯクロック１周期分（例えば、３２ｋＨｚのスリープクロックに対して５２．０８ナノ秒）未満であり得る。いくつかの実施形態では、スキューは、ＣＸＯクロック２周期分以下であり得る。スリープクロック１０８は、ＰＭＩＣによってチップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに供給されてもよく、パッケージ（例えば、ＳＩＰ １０４）のボールグリッドアレイ（ball grid array、ＢＧＡ）ピンに入り、次いでパッケージ（例えば、ＳＩＰ １０４）内のすべてのチップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに分配されてもよい。スリープクロック１０８のルーティングは、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄどうしの間を、スター構成で接続され得る。いくつかの実施形態では、各チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ内のスリープクロック１０８挿入遅延は、プロセスどうしの間の変動を５２ナノ秒（ｎ秒）未満に保つように埋め合わせされ得る。

【0054】

インターフェースバス１０６は、データ通信メッセージが複数のハードウェアコンポーネントに同時にブロードキャストされ得るブロードキャストインターフェースであり得る。例えば、インターフェースバス１０６は、ＰＭＩＣコントローラ１０２およびチップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄが「テレグラムされた」又はブロードキャストされたメッセージング技法を通して通信することを可能にし得るＳＰＭＩバスであり得る。例えば、ＰＭＩＣコントローラ１０２は、インターフェースバス１０６を介したクロック同期メッセージをブロードキャストして、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄにクロック同期動作を、同時に又はほぼ同時に（すなわち、ハードウェア通信経路遅延によって制限されて）実行させ得る。別の一例として、マスタチップレット１１０ａは、クロック同期メッセージをＰＭＩＣコントローラ１０２およびチップレット１１０ｂ、１１０ｃ、１１０ｄにブロードキャストするためのＳＰＭＩマスタインターフェース１１２を含み得る。ＳＰＭＩバス又は他のタイプのブロードキャスト通信インターフェースであるインターフェースバス１０６を実装することによって、マスタチップレット１１０ａは、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄを同時に並列に同期させ得る。いくつかの実施形態では、マスタチップレット１１０ａは、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄを個別に同期させてもよい。いくつかの実施形態において、マスタチップレット１１０ａは、ＳＰＭＩなどのブロードキャストインターフェースを実装して構成される場合、又はシリアルインターフェースであって並列的ブロードキャストインターフェースではないインターフェースバス１０６によって制限される場合、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄを順次同期させることができる。グローバルカウンタの５６ビット値を含むスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄ同期要求およびマスタチップレット１１０ａ同期応答は、インターフェースバス１０６（例えば、ＳＰＭＩ）又は任意の他の物理インターフェースを介して転送され得る。

【0055】

チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄはそれぞれ、ＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄを用いてインスタンス化され得る。ＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄは、プリブートローディングの初期段階において、回路間（Ｃ２Ｃ）通信をサポートし得る。マスタチップレット１１０ａソフトウェア（すなわち、プライマリブートローダ（primary bootloader、ＰＢＬ）／セカンダリブートローダ（secondary bootloader、ＳＢＬ））は、同期信号、パルス、又はトリガを転送するためにＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄを構成し得る。同期トリガは、正しい同期クロックエッジが識別され、使用されることを保証するために、スリープクロック期間（例えば、３０．５マイクロ秒（１／３２ｋＨｚ））以内に、各ＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに転送され得る。マスタチップレット１１０ａのタイマサブシステム１２４ａは、マスタタイマ１１４を含み得る。マスタタイマ１１４は、ＳＰＭＩスレーブ機能ブロック１３０ａによってＳＰＭＩスレーブ機能ブロック１３０ｂ、１３０ｃ、１３０ｄに中継され得る同期パルストリガを開始し得る。

【0056】

１つ以上の処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄは、ＰＭＩＣコントローラ１０２との間で、並びに他のチップレット通信インターフェースおよび／又はＧＰＩＯピンとの間でデータメッセージを送受信するために使用され得る、汎用入出力（ｐｕｒｐｏｓｅ ｉｎｐｕｔ／ｏｕｔｐｕｔ、ＧＰＩＯ）ピン又は内部ハードワイヤード通信インターフェースを含み得る。例えば、ＣＴＩ １３０は、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがチップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの各々の間でデータ通信および／又は同期メッセージを送受信することを可能にし得る、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄのＧＰＩＯピンを接続する１つ以上のデータ経路を含み得る。ＣＴＩ １３６を使用して、ＣＴＩトリガ信号をマスタチップレット１１０ａに送信して、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶されたマスタチップレットグローバルカウンタを停止させ得る。ＣＴＩ １３６を使用して、ＣＴＩトリガ信号をスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄに送信して、グローバルカウンタサブシステム１２６ｂ、１２６ｃ、１２６ｄ内にそれぞれ記憶されたスレーブチップレットグローバルカウンタを停止させ得る。

【0057】

マスタチップレット１１０ａソフトウェア（すなわち、プライマリブートローダ（ＰＢＬ）／セカンダリブートローダ（ＳＢＬ））は、同期パルスを転送するために、ＣＴＩ １３６を構成し得る。同期パルスは、正しい同期クロックエッジが識別され、使用されることを確実にするために、スリープクロック期間（例えば、３０．５マイクロ秒（１／３２ｋＨｚ））以内に、各タイマサブシステム１２４ａ、１２４ｂ、１２４ｃ、１２４ｄに転送され得る。

【0058】

例えば、マスタチップレット１１０ａは、同期選択信号（「ｓｙｎｃ ｓｅｌ」とラベル付けされる）をアクティブ化して、同期方法を切り替えることができる。いくつかの実施形態では、ＰＭＩＣコントローラ１０２は、同期選択信号のステータスを切り替え得る。同期選択信号をアクティブ化することにより、マルチチップレットシステム１００を、インターフェースバス１０６を実行するＳＰＭＩベースのブロードキャスト同期方法から、ＣＴＩ １３６を実行するＧＰＩＯベースの同期方法に切り替えることが可能となり得る。ＳＰＭＩベースのブロードキャスト同期方法では、様々な同期要求および応答が、インターフェースバス１０６を介してマスタチップレットのＳＰＭＩスレーブ機能ブロック１３０ａとスレーブチップレットのＳＰＭＩスレーブ機能ブロック１３０ｂ、１３０ｃ、１３０ｄとの間で通信され得る。ＳＰＭＩスレーブ機能ブロック１３０ａ、１３０ｂ、１３０ｃ、１３０ｄは、インターフェースバス１０６からそれぞれのマルチプレクサ１３４ａ、１３４ｂ、１３４ｃ、１３４ｄを通して（すなわち、システムブートアップ又はシステム再同期において）受信したグローバルカウンタ値を中継して、グローバルカウンタ値をそれぞれのグローバルカウンタサブシステム１２６ａ、１２６ｂ、１２６ｃ、１２６ｄにラッチし得る。同期選択信号をアクティブ化することは、図示されるマルチプレクサ（例えば、マルチプレクサ１３１、１３２ａ～ｄ、１３３、１３４ａ～ｄ）のデータパスを切り替え得る。マスタタイマ１１４は、マルチプレクサ１３３およびマルチプレクサ１３１を介して、ＣＴＩ １３６上に（すなわち、いくつかのＧＰＩＯピンを介して）同期パルストリガを（すなわち、ＣＴＩトリガアウト０として）開始することができる。マスタタイマ１１４からの同期パルストリガは、マルチプレクサ１３２ａ、１３２ｂ、１３２ｃ、１３２ｄをそれぞれ介し（すなわち、ＣＴＩトリガイン０として）、次いでマルチプレクサ１３４ａ、１３４ｂ、１３４ｃ、１３４ｄをそれぞれ介して、各グローバルカウンタサブシステム１２６ａ、１２６ｂ、１２６ｃ、１２６ｄにさらに伝搬され、ラッチされ得る。グローバルカウンタ同期モードが選択されない（すなわち、同期選択信号（「Ｓｙｎｃ ｓｅｌ」）が０又はローである）とき、マルチプレクサ１３４ａ、１３４ｂ、１３４ｃ、１３４ｄは、デバッグのためにＣＴＩトリガ０を出力し得る。

【0059】

図２～図４は、いくつかの実施形態による、マルチチップレットシステムにおける、スリープクロックエッジベースのグローバルカウンタ同期のための動作並びにチップレットどうしの間の通信およびチップレット内の通信を示すメッセージフロー図２００、３００、および４００である。図２～図４に示されるマルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための動作および通信は、インターフェースバス（例えば、インターフェースバス１０６）を介して通信可能に接続された少なくとも２つのチップレット（例えば、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）およびＰＭＩＣ（例えば、ＰＭＩＣコントローラ１０２）を使用して実装され得る。図２～図４に示される動作又は通信のいくつかは、すべての実施形態において実行されなくてもよく、動作および通信は、図２～図４に示される例とは異なる順序で実行されてもよい。

【0060】

図１～図４を参照すると、マスタチップレットプロセッサ１２０ａおよびマスタチップレットグローバルカウンタサブシステム１２６ａを有するマスタチップレット１１０ａは、スレーブチップレットプロセッサ１２０ｂおよびスレーブチップレットグローバルカウンタサブシステム１２６ｂを有するスレーブチップレット１１０ｂと通信し得る。マスタチップレットプロセッサ１２０ａは、マスタチップレット１１０ａ内のマスタチップレットグローバルカウンタサブシステム１２６ａと、ローカルに通信し得る。スレーブチップレットプロセッサ１２０ｂは、スレーブチップレット１１０ｂ内のスレーブチップレットグローバルカウンタサブシステム１２６ｂと、ローカルに通信し得る。マスタチップレットプロセッサ１２０ａおよびマスタチップレットグローバルカウンタサブシステム１２６ａは、ＳＰＭＩバスであってもよいインターフェースバス１０６を介してスレーブチップレットプロセッサ１２０ｂおよびスレーブチップレットグローバルカウンタサブシステム１２６ｂと通信し得る。インターフェースバス１０６は、スリープクロック１０８のエッジに基づいてグローバルカウンタを同期させるために、マスタチップレットプロセッサ１２０ａ、マスタチップレットグローバルカウンタサブシステム１２６ａ、スレーブチップレットプロセッサ１２０ｂ、およびスレーブチップレットグローバルカウンタサブシステム１２６ｂの間で、様々なグローバルカウンタ同期メッセージを送受信するために使用され得る。

【0061】

図２～図４は、チップレット１１０ａ、１１０ｂ、１１０ｃ、１１０ｄのいずれか内のグローバルカウンタの再同期化のための様々なシナリオを示す。説明を容易にするために、２つのチップレット（例えば、チップレット１１０ａ、１１０ｂ）の動作およびそれらの間の通信が示されている。しかしながら、スレーブチップレット１１０ｂによって、又はスレーブチップレット１１０ｂとともに実行される同じ動作は、マスタチップレット１１０ａと電気的に通信している追加のチップレット（例えば、１１０ｃ、１１０ｄ）によって、又はそれらとともに同時に実行されてもよい。例えば、通信２１４は、マスタチップレットグローバルカウンタサブシステム１２６ａからスレーブチップレットグローバルカウンタサブシステム１２６ｂ、１２６ｃ、１２６ｄに同時に送信されてもよい。別の一例として、通信２２０は、マスタチップレットプロセッサ１２０ａから、スレーブチップレットグローバルカウンタサブシステム１２６ｂ、１２６ｃ、１２６ｄに、同時に送信されてもよい。

【0062】

図２は、いくつかの実施形態による、ブートシーケンス中のマルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための、動作並びにチップレットどうしの間の通信およびチップレット内通信を示すメッセージフロー図である。

【0063】

コールドブート（すなわち、システム電源オン）又はウォームブート（すなわち、ソフトウェアを通じたシステムリセット）の間、マスタチップレット１１０ａはスレーブチップレット１１０ｂと同期されていなくてもよい。例えば、マスタチップレット１１０ａは、スレーブチップレット１１０ｂより前にリセットしてもよく、次いで、スレーブチップレット１１０ｂをリセットから脱出させる命令をスレーブチップレット１１０ｂに提供してもよい。マスタチップレットグローバルカウンタサブシステム１２６ａによって保持されるグローバルカウンタは、マスタチップレット１１０ａおよびスレーブチップレット１１０ｂのグローバルカウンタ値が独立して有効化されるので、スレーブチップレットグローバルカウンタサブシステム１２６ｂのグローバルカウンタと同期していなくてもよい。以下のフローは、マスタチップレット１１０ａのグローバルカウンタとスレーブチップレット１１０ｂのグローバルカウンタとの再同期を提供する。

【0064】

コールドブート又はウォームブート時に、マスタチップレット１１０ａはリセットから脱出し、マスタチップレットグローバルカウンタサブシステム１２６ａは、ＰＭＩＣコントローラ１０２によって提供されるクロック（例えば、１９．２ＭＨｚのアクティブクロック）に従ってインクリメントを開始する。

【0065】

通信２０２において、マスタチップレットプロセッサ１２０ａは、リセットアサーションを生成し、スレーブチップレットプロセッサ１２０ｂに送信し得る。リセットアサーションは、例えば専用ＧＰＩＯピンのセットなどの専用チャネルを介して、マスタチップレットプロセッサ１２０ａによって、スレーブチップレットプロセッサ１２０ｂに送信されてもよい。リセットアサーションは、リセットから脱出する（すなわち、ＰＢＬフェーズに入る）ようにスレーブチップレット１１０ｂに命令し得る。マスタチップレットプロセッサ１２０ａは、マスタチップレットプロセッサがＳＢＬフェーズに入った後に、リセットアサーションをスレーブチップレットプロセッサ１２０ｂに送信してもよい。ＳＢＬフェーズは、あるチップレットプロセッサ（例えば、マスタチップレットプロセッサ１２０ａ、スレーブチップレットプロセッサ１２０ｂ）によって実行されるプロセスが、そのチップレットプロセッサを含むチップ又はパッケージから物理的に分離され得るダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、マスタチップレットプロセッサ１２０ａおよびスレーブチップレットプロセッサ１２０ｂを含むＳｏＣの外部に位置するＤＲＡＭ）を使用して実行される動作フェーズである。いくつかの実施形態において、マスタチップレットプロセッサ１２０ａは、マスタチップレットプロセッサ１２０ａがＰＢＬフェーズにあるときであってＳＢＬフェーズに入る前に、リセットアサーションをスレーブチップレットプロセッサ１２０ｂに送信してもよい。ＰＢＬフェーズは、あるチップレットプロセッサ（例えば、マスタチップレットプロセッサ１２０ａ、スレーブチップレットプロセッサ１２０ｂ）によって実行されるプロセスが、そのチップレットプロセッサを含むチップ又はパッケージ内に物理的に配置され得るリードオンリメモリ（ＲＯＭ）（例えば、マスタチップレットプロセッサ１２０ａおよびスレーブチップレットプロセッサ１２０ｂを含むＳｏＣ内に配置されたＲＯＭ）を使用して実行される動作フェーズである。スレーブチップレットプロセッサ１２０ｂは、マスタチップレットプロセッサ１２０ａがＰＢＬフェーズに入った後に、マスタチップレットプロセッサ１２０ａからリセットアサーションを受信し得る。スレーブチップレットプロセッサ１２０ｂによって受信された、マスタチップレットプロセッサ１２０ａからのリセットアサーションは、スレーブチップレットプロセッサ１２０ｂをトリガして、ＰＢＬフェーズに入らせ得る。この時点で、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内のグローバルカウンタは、マスタチップレットグローバルカウンタサブシステム１２６ａ内のグローバルカウンタと同期されていない。

【0066】

通信２０４において、スレーブチップレットプロセッサ１２０ｂは、グローバルカウンタ同期要求を生成して、マスタチップレットプロセッサ１２０ａに送信し得る。スレーブチップレットプロセッサ１２０ｂは、ＰＢＬフェーズに入った後に、グローバルカウンタ同期要求をマスタチップレットプロセッサ１２０ａに送信し得る。いくつかの実施形態において、グローバルカウンタ同期要求は、ＳＰＭＩテレグラムとして送信されてもよいし、インターフェースバス１０６を介してブロードキャストされてもよい。

【0067】

いくつかの実施形態において、マスタチップレットプロセッサ１２０ａは、スレーブチップレットプロセッサ１２０ｂによって送信された何らかのＳＰＭＩテレグラム又はブロードキャストを探して、インターフェースバス１０６を連続的にポーリングしてもよい。いくつかの実施形態において、通信２０６および／又は２０８は、グローバルカウンタ同期手順を要求するスレーブチップレットプロセッサ１２０ｂからのＳＰＭＩテレグラム又はブロードキャストをマスタチップレットプロセッサ１２０ａが検出したことに応じて実行され得る。

【0068】

通信２０６において、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａによるグローバルカウンタの周期的読み出しを可能にするように、マスタチップレットグローバルカウンタサブシステム１２６ａにコマンドもしくは命令を送信してもよく、又は他の方法でマスタチップレットグローバルカウンタサブシステム１２６ａを構成してもよい。いくつかの実施形態では、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａによるグローバルカウンタの周期読み出しを可能にするために、マスタチップレットグローバルカウンタサブシステム１２６ａ内（又はマスタチップレットグローバルカウンタサブシステム１２６ａに関連付けられたメモリ内）のビット又はレジスタを設定してもよい。マスタチップレットグローバルカウンタサブシステム１２６ａ内のローカルグローバルカウンタの周期的な読み出しを有効化するにより、マスタチップレットグローバルカウンタサブシステム１２６ａが、スリープクロック１０８の立ち上がりエッジ毎に（例えば、３２ｋＨｚで）、そのローカルグローバルカウンタを読み出すことが可能になり得る。

【0069】

通信２０８において、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶された最新のグローバルカウンタ値を読み出すように、マスタチップレットグローバルカウンタサブシステム１２６ａにコマンドもしくは命令を送信してもよく、又は他の方法でマスタチップレットグローバルカウンタサブシステム１２６ａを構成してもよい。いくつかの実施形態では、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶された最新のグローバルカウンタ値を読み出すように、マスタチップレットグローバルカウンタサブシステム１２６ａ内（又はマスタチップレットグローバルカウンタサブシステム１２６ａに関連付けられたメモリ内）のビット又はレジスタを設定してもよい。マスタチップレットプロセッサ１２０ａからコマンド又は命令を受信したことに応じて、マスタチップレットグローバルカウンタサブシステム１２６ａは、スリープクロック１０８の最新の立ち上がりエッジに対応するローカルグローバルカウンタを、（例えば、マスタチップレットプロセッサ１２０ａによってアクセス可能なレジスタ空間又はメモリ内で）マスタチップレットプロセッサ１２０ａに利用可能にし得る。したがって、マスタチップレットプロセッサ１２０ａは、通信２０６において有効化された周期的なグローバルカウンタの読み出しによって判定される、最新のローカルグローバルカウンタを読み出すか、又はそのスナップショットを撮り得る。

【0070】

動作２０９において、マスタチップレットプロセッサ１２０ａは、スレーブチップレットグローバルカウンタサブシステム１２６ｂとの同期のために使用され得る次のスリープクロック同期エッジを判定し得る。いくつかの実施形態では、スレーブチップレットグローバルカウンタサブシステム１２６ｂとの同期に使用され得る次のスリープクロック同期エッジは、スレーブチップレット１１０ｂがＰＢＬフェーズを終了してＳＢＬフェーズに入った後に発生する、マスタチップレットスリープクロックの最初のスリープクロック立ち上がりエッジであり得る。

【0071】

通信２１０において、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内の時間比較器（例えば、マスタタイマ１１４）を構成してもよい。時間比較器は、動作２０９において判定されたスリープクロック同期エッジによって判定される、ある将来のスリープクロック立ち上がりエッジにおいてグローバルカウンタ同期パルストリガをトリガすることに備えて、構成される場合がある。

【0072】

通信２１２において、マスタチップレットプロセッサ１２０ａは、インターフェースバス１０６を介して、グローバルカウンタ同期値を（例えば、ＳＰＭＩブロードキャストメッセージとして）スレーブチップレットグローバルカウンタサブシステム１２６ｂに送信し得る。スレーブチップレットグローバルカウンタサブシステム１２６ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂによって記憶され利用されるローカルグローバルカウンタにグローバルカウンタ同期値をロードする準備として、グローバルカウンタ同期値をプリロードレジスタに記憶し得る。

【0073】

通信２１４において、マスタチップレットグローバルカウンタサブシステム１２６ａは、グローバルカウンタ同期パルストリガ（すなわち、同期メッセージ）をスレーブチップレットグローバルカウンタサブシステム１２６ｂに送信し得る。次いで、スレーブチップレットグローバルカウンタサブシステム１２６ｂは、通信２１２において、プリロードレジスタ内に記憶されたグローバルカウンタ同期値にラッチして、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内のローカルグローバルカウンタを、マスタチップレットグローバルカウンタサブシステム１２６ａ内のローカルグローバルカウンタと同期させ得る。

【0074】

通信２１６において、スレーブチップレットプロセッサ１２０ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂをポーリングして、同期が完了したか否かを判定し得る。例えば、スレーブチップレットプロセッサ１２０ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂの同期ステータスレジスタをポーリングして、ビット又はレジスタが、同期プロセスが完了したステータスを示すように変更されたかどうかを判定してもよい。

【0075】

通信２１８～２２４は、グローバルカウンタ同期デバッギングのために使用され得る。

【0076】

通信２１８において、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に、時間比較器（例えば、マスタタイマ１１４）を構成し得る。時間比較器は、将来のいずれかのスリープクロック立ち上がりエッジにおいてグローバルカウンタ同期パルストリガをトリガすることに備えて構成される場合がある。時間比較器は、上記で説明した通信２１０と同様の方法でグローバルカウンタ同期パルストリガをトリガするように構成される場合がある。

【0077】

通信２２０において、マスタチップレットプロセッサ１２０ａは、グローバルカウンタ同期経路を無効化するように、スレーブチップレットグローバルカウンタサブシステム１２６ｂにメッセージを送信するか又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ同期経路を無効化することは、ＳＰＭＩスレーブ機能ブロック１３０ｂを無効化して、ＳＰＭＩスレーブ機能ブロック１３０ｂがもはやインターフェースバス１０６を介してＳＰＭＩブロードキャストメッセージを送受信することができないようにすることを含み得る。いくつかの実施形態では、グローバルカウンタ同期経路を無効化することにより、スレーブチップレット１１０ｂのグローバルカウンタを停止させ得る。

【0078】

通信２２２において、マスタチップレットグローバルカウンタサブシステム１２６ａは、グローバルカウンタ同期パルストリガ（すなわち、同期メッセージ）をスレーブチップレットグローバルカウンタサブシステム１２６ｂに送信し得る。次いで、スレーブチップレットグローバルカウンタサブシステム１２６ｂは、通信２１２において、プリロードレジスタ内に記憶されたグローバルカウンタ同期値にラッチして、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内のローカルグローバルカウンタを、マスタチップレットグローバルカウンタサブシステム１２６ａ内のローカルグローバルカウンタと同期させ得る。通信２２２は、上述した通信２１４と同様に実行されてもよい。

【0079】

通信２２４において、マスタチップレットプロセッサ１２０ａは、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されたグローバルカウンタ同期値を読み出し得る。マスタチップレットプロセッサ１２０ａは、通信２１８において判定されたグローバル同期値を、スレーブチップレットグローバルカウンタサブシステム１２６ｂのプリロードレジスタによって記憶されたグローバル同期値と比較して、値が一致するかどうかを判定してもよい。マスタチップレットプロセッサ１２０ａは、通信２１８において判定されたグローバル同期値が、スレーブチップレットグローバルカウンタサブシステム１２６ｂのプリロードレジスタによって記憶されたセルグローバル同期値と一致する場合に、通信２１６における同期プロセスが成功裏に完了したと判定することができる。

【0080】

図２を参照して説明される動作および通信は、スレーブチップレットクラッシュイベント中にも利用され得る。いかなるスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄも、ＳＢＬ動作中又は通常の動作中にクラッシュし得る。スレーブチップレットがクラッシュしたとき、ＰＢＬによって有効化され、スレーブチップレットグローバルカウンタサブシステムによって記憶されたスレーブチップレットグローバルカウンタは、マスタチップレットグローバルカウンタサブシステム１２６ａによって記憶されたマスタチップレットグローバルカウンタと非同期になり得る。マスタチップレット１１０ａは、クラッシュしていないスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄを再同期させずに、クラッシュしたスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄのいずれかを個別にリセットすることを選択してもよい。

【0081】

図２を参照して説明される動作および通信は、マスタチップレットクラッシュイベント中にも利用され得る。マルチチップレットシステム１００は、マスタチップレット１１０ａおよびスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄがコールドブートされたかのようにグローバルカウンタ同期を実行するように動作してもよい。

【0082】

図３は、いくつかの実施形態による、スレーブチップレットグローバルカウンタが停止されたときの、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための動作並びにチップレットどうしの間の通信およびチップレット内の通信を示すメッセージフロー図である。

【0083】

ＣＴＩトリガは、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄのうちの任意のものよってローカルに記憶されたグローバルカウンタを停止させ得る。ＣＴＩトリガは、特定のエラーイベントにおけるタイムスタンプを判定することなどのデバッグ目的のために、ローカルに（すなわち、対応するスレーブチップレットグローバルカウンタサブシステム１２６ｂ、１２６ｃ、１２６ｄ内に）記憶されたグローバルカウンタを停止するために使用され得る。スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄのいずれかのローカルに記憶されたグローバルカウンタがＣＴＩトリガによって停止されるとき、そのグローバルカウンタ値は、マスタチップレットグローバルカウンタサブシステム１２６ａ内にローカルに記憶されたマスタチップレット１１０ａのグローバルカウンタと非同期になり得る。以下のフローは、スレーブチップレットグローバルカウンタが停止された後の、マスタチップレット１１０ａのグローバルカウンタとスレーブチップレット１１０ｂのグローバルカウンタとの再同期を提供する。

【0084】

通信３０１において、スレーブチップレットプロセッサ１２０ｂは、ＣＴＩトリガ停止と呼ばれることがあるグローバルカウンタ停止を無効化するように、スレーブチップレットグローバルカウンタサブシステム１２６ｂにメッセージを送信するか、又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ停止を無効化することにより、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されたグローバルカウンタが再びカウントを開始することを可能とし得る。しかしながら、ＣＴＩ停止の持続時間のため、スレーブチップレットグローバルカウンタは、マスタチップレットグローバルカウンタと非同期となってしまっている場合があり得る。

【0085】

通信３０３において、スレーブチップレットプロセッサ１２０ｂは、グローバルカウンタ同期経路を有効化するように、スレーブチップレットグローバルカウンタサブシステム１２６ｂにメッセージを送信するか、又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ同期経路を有効化することは、インターフェースバス１０６を介してＳＰＭＩブロードキャストメッセージを送受信することが可能であり得るＳＰＭＩスレーブ機能ブロック１３０ｂを開始することを含み得る。

【0086】

ひとたびスレーブチップレット１１０ｂがグローバルカウンタ同期を開始するように再構成され、ローカルに記憶されたグローバルカウンタが実行されると、図２を参照して説明したような動作および通信２０４～２１６が実行されて、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されたスレーブチップレットグローバルカウンタを、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶されたマスタチップレットグローバルカウンタと同期させてもよい。さらに、図２を参照して説明したように、通信２１８～２２４に従って任意のデバッギング手順を実行することができる。

【0087】

図４は、いくつかの実施形態による、マスタチップレットグローバルカウンタが停止されたときの、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための動作並びにチップレットどうしの間の通信およびチップレット内の通信を示すメッセージフロー図である。

【0088】

ＣＴＩトリガは、マスタチップレット１１０ａによってローカルに記憶されたグローバルカウンタを停止させ得る。ＣＴＩトリガは、特定のエラーイベントでタイムスタンプを判定するなど、デバッグ目的のためにローカルに（すなわち、マスタチップレットグローバルカウンタサブシステム１２６ａ内に）記憶されたグローバルカウンタを停止するために使用され得る。マスタチップレット１１０ａのローカルに記憶されたグローバルカウンタがＣＴＩトリガによって停止されると、グローバルカウンタ値は、スレーブチップレットグローバルカウンタサブシステム１２６ｂ、１２６ｃ、１２６ｄ内にローカルに記憶されたスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄのグローバルカウンタのすべてと非同期になり得る。例えば、マスタチップレットグローバルカウンタがＣＴＩトリガによって停止されるとき、同じＣＴＩトリガがＣＴＩネットワークを介してスレーブチップレットグローバルカウンタに転送されて、スレーブチップレットグローバルカウンタを同時に停止させる。マスタチップレットは、ＣＴＩ停止解除トリガ（割り込み要求）を送信し得る。

【0089】

したがって、マルチチップレットシステムは、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄに加えてマスタチップレット１１０ａを、再初期化させて、ローカルに記憶されたグローバルカウンタ値のすべてを再同期させ得る。以下のフローは、マスタチップレットグローバルカウンタが停止された後の、マスタチップレット１１０ａのグローバルカウンタとスレーブチップレット１１０ｂのグローバルカウンタとの再同期を提供する。

【0090】

通信４０１において、マスタチップレットプロセッサ１２０ａは、グローバルカウンタ停止を無効化（ＣＴＩトリガ停止と呼ばれることがある）するように、スレーブチップレットグローバルカウンタサブシステム１２６ｂにメッセージを送信するか、又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ停止を無効化することにより、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されたグローバルカウンタが再びカウントを開始することを可能とし得る。しかしながら、ＣＴＩ停止の持続時間のため、スレーブチップレットグローバルカウンタは、マスタチップレットグローバルカウンタと非同期となってしまっている場合があり得る。

【0091】

通信４０２において、マスタチップレットプロセッサ１２０ａは、グローバルカウンタ停止を無効化（ＣＴＩトリガ停止と呼ばれることがある）するように、マスタチップレットグローバルカウンタサブシステム１２６ａにメッセージを送信するか、又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ停止を無効化することにより、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶されたグローバルカウンタが再びカウントを開始することを可能とし得る。しかしながら、ＣＴＩ停止の持続時間のため、マスタチップレットグローバルカウンタは、スレーブチップレットグローバルカウンタと非同期となってしまっている場合があり得る。

【0092】

いくつかの実施形態では、通信４０１および４０２は、マスタチップレットプロセッサ１２０ａから送信される単一の割り込み要求であってもよい。例えば、マスタチップレットＣＴＩ停止解除トリガは、割込み要求をマスタチップレットグローバルカウンタサブシステム１２６ａに送信することができるが、この割込み要求は、スレーブＡ５３への割込み要求としてＣＴＩネットワークを介してスレーブチップレットプロセッサ１２０ｂに送信されるものと同じトリガであり得る。

【0093】

通信４０３において、スレーブチップレットプロセッサ１２０ｂは、グローバルカウンタ同期経路を有効化するように、スレーブチップレットグローバルカウンタサブシステム１２６ｂにメッセージを送信するか、又は他の方法で命令する（すなわち、レジスタ値を設定する）ことができる。グローバルカウンタ同期経路を有効化することは、インターフェースバス１０６を介してＳＰＭＩブロードキャストメッセージを送受信することが可能であり得るＳＰＭＩスレーブ機能ブロック１３０ｂを開始することを含み得る。

【0094】

ひとたびマスタチップレット１１０ａおよびスレーブチップレット１１０ｂがグローバルカウンタ同期を開始するように再構成され、ローカルに記憶されたグローバルカウンタが実行されると、図２を参照して説明したような動作および通信２０４～２１６が実行されて、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されたスレーブチップレットグローバルカウンタを、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶されたマスタチップレットグローバルカウンタと同期させてもよい。さらに、図２を参照して説明したように、通信２１８～２２４に従って任意のデバッギング手順を実行することができる。

【0095】

図５は、いくつかの実施形態による、マルチチップレットシステムにおけるグローバルカウンタ同期パルストリガのためのタイミングフロー５００を示すタイミング図である。図１～図５を参照すると、図２～図４を参照して説明した通信のうちのいくつかのタイミングが示されている。

【0096】

イベント５０２において、マスタチップレットグローバルカウンタサブシステム１２６ａの時間比較器（例えば、マスタタイマ１１４）は、グローバルカウンタ同期パルストリガを開始してもよい。インターフェースバス１０６がＳＰＭＩブロードキャストバスとして構成されることが可能であるときなど、インターフェースバス１０６が並行通信可能である場合、時間比較器は、グローバルカウンタ同期有効化テレグラムとしてグローバルカウンタ同期パルストリガをトリガし得る。インターフェースバス１０６がパラレル通信可能ではない場合、時間比較器は、例えばマスタチップレット１１０ａとスレーブチップレット１１０ｂとの間の専用ＧＰＩＯピンなどのシリアルデータ経路を介して、グローバルカウンタ同期有効化メッセージとしてグローバルカウンタ同期パルストリガをトリガし得る。グローバルカウンタ同期パルストリガは、グローバルカウンタ同期値（例えば、スレーブチップレット１１０ｂのプリロードレジスタ内に記憶され、以下で図６を参照して説明される「Ｎ」））を、スリープクロックの次の立ち上がりエッジにおいてスレーブチップレットグローバルカウンタ上に、ロードするようにスレーブチップレット１１０ｂに命令することができる。

【0097】

イベント５０４において、スレーブチップレット１１０ｂは、グローバルカウンタ同期パルストリガを受信したことに応じて、グローバルカウンタ同期値（例えば、スレーブチップレット１１０ｂのプリロードレジスタ内に記憶され、以下で図６を参照して説明される「Ｎ」））を、スリープクロックの立ち上がりエッジ（例えば、以下の図６を参照して説明されるスリープクロック同期エッジ「ｎ」）において、スレーブチップレットグローバルカウンタにロードすることができる。グローバルカウンタ同期パルストリガは、スレーブチップレット１１０ｂがグローバルカウンタ同期値をスレーブチップレットグローバルカウンタサブシステム１２６ｂにロードした後に、時間比較器によって削除されてもよい。例えば、ＳＰＭＩ対応インターフェースバス１０６の場合、すべてのスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄに同時に伝達されることが可能なテレグラム又はブロードキャストメッセージであり得るグローバルカウンタ同期パルストリガは、イベント５０４において識別された立ち上がりエッジの後であり、スリープクロックの次の立ち上がりエッジの前に、無効化され得る。

【0098】

インターフェースバスが並列通信を行うことができない（例えば、マスタチップレット１１０ａの専用ＧＰＩＯピンが、スレーブチップレット１１０ｂ、１１０ｃ、１１０ｄと個別に通信するために使用される）いくつかの実施形態では、スリープクロック立ち上がりエッジ５０５（例えば、以下の図６を参照して説明される、スリープクロック立ち上がりエッジ「ｎ－１」）は、イベント５０２におけるグローバルカウンタ同期パルストリガと整合され得る。スリープクロック立ち上がりエッジ５０５がグローバルカウンタ同期パルストリガと同期される場合、時間比較器は、イベント５０４において、意図されたスリープクロックサイクルの１スリープクロックサイクルだけ前にグローバルカウンタ同期パルストリガを送信することができ、したがって、スレーブチップレットグローバルカウンタをマスタチップレットグローバルカウンタの１スリープクロックサイクルだけ前にさせることができる。

【0099】

スリープクロックとグローバルカウンタ同期パルストリガとの間の同期によって引き起こされる、早まったグローバルカウンタ同期パルストリガを回避するために、マスタチップレット１１０ａは、スリープクロック立ち上がりエッジ５０５の後に遅延を導入して、グローバルカウンタ同期パルストリガがスリープクロック立ち上がりエッジ５０５に従うことを確実にし得る。遅延は、スリープクロック立ち上がりエッジ５０５からの、ある数のＣＸＯサイクル相当であり得る。

【0100】

図６は、いくつかの実施形態による、マルチチップレットにおけるスリープクロックエッジベースのグローバルカウンタ同期のためのタイミングフロー６００を示すタイミング図である。図１～図６を参照すると、タイミング図内の様々な信号が示されているが、マスタチップレット１１０ａの観点から観測される信号、例えば、スレーブチップレットＲＥＳＩＮ＿Ｎ（すなわち、ＰＭＩＣコントローラ１０２によってマスタチップレット１１０ａに提供され、一組の専用ＧＰＩＯピンを介してマスタチップレット１１０ａからスレーブチップレット１１０ｂに再分配されるリセットアサーション）、マスタチップレットプロセッサ動作、マスタチップレットグローバルカウンタ（すなわち、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶されるもの）、マスタチップレットスリープクロック（例えば、３２ｋＨｚ）、スレーブチップレットＳＰＭＩメッセージ（すなわち、インターフェースバス１０６を介してマスタチップレット１１０ａによって観測されるメッセージ）、およびマスタチップレットＳＰＭＩメッセージ（すなわち、インターフェースバス１０６を介してマスタチップレット１１０ａによってブロードキャストされるメッセージ）などが含まれる。スレーブチップレット１１０ｂの観点からの追加の信号が示されており、例えば、スレーブチップレットプリロードレジスタ、ＶＩＯ ｉｎｔ（すなわち、グローバル同期パルストリガ）、同期ステータス、スレーブチップレットスリープクロック（例えば、３２ｋＨｚ）、アクティブクロック（例えば、１９．２ＭＨｚ）、スレーブチップレットグローバルカウンタ（すなわち、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内に記憶されるもの）、およびスレーブチップレットプロセッサ動作などが含まれる。

【0101】

イベント６０２において、スレーブチップレットプロセッサ１２０ｂは、マスタチップレットプロセッサ１２０ａからリセットアサーションを受信したことに応じて、リセットから脱出し得る。マスタチップレットプロセッサ１２０ａは、リセットアサーションを生成してスレーブチップレットプロセッサ１２０ｂに送信し得る。マスタチップレットプロセッサ１２０ａは、マスタチップレットプロセッサがＰＢＬフェーズに入った後に、リセットアサーションをスレーブチップレットプロセッサ１２０ｂに送信してもよい。スレーブチップレットプロセッサ１２０ｂは、マスタチップレットプロセッサ１２０ａがＰＢＬフェーズに入った後に、マスタチップレットプロセッサ１２０ａからリセットアサーションを受信してもよい。いくつかの実施形態では、マスタチップレットプロセッサ１２０ａは、マスタチップレットプロセッサがＳＢＬフェーズに入った後に、リセットアサーションをスレーブチップレットプロセッサ１２０ｂに送信してもよい。リセットアサーション（例えば、ＲＥＳＩＮ＿Ｎ）は、例えば専用ＧＰＩＯピンのセットなどの専用チャネルを介して、マスタチップレットプロセッサ１２０ａによってスレーブチップレットプロセッサ１２０ｂに送信されてもよい。スレーブチップレットプロセッサ１２０ｂによって受信された、マスタチップレットプロセッサ１２０ａからのリセットアサーションは、スレーブチップレットプロセッサ１２０ｂをトリガして、ＰＢＬフェーズに入らせ得る。この時点で、スレーブチップレットグローバルカウンタサブシステム１２６ｂ内のグローバルカウンタは、マスタチップレットグローバルカウンタサブシステム１２６ａ内のグローバルカウンタと同期されていない。スレーブチップレット１１０ｂは、少なくともマスタチップレットスリープクロックのスリープクロック立ち上がりエッジが発生（例えば、「ｎ」として指定される）するまで、ＰＢＬフェーズ内に留まることができ、その後、スレーブチップレットグローバルカウンタサブシステム１２６ｂは、マスタチップレットグローバルカウンタサブシステム１２６ａと同期され得る。イベント６０２は、図２を参照して説明した通信２０２と同様に実行され得る。

【0102】

イベント６０４ａにおいて、スレーブチップレットプロセッサ１２０ｂは、グローバルカウンタ同期要求を生成して、マスタチップレットプロセッサ１２０ａに送信し得る。スレーブチップレットプロセッサ１２０ｂは、ＰＢＬフェーズに入った後に、グローバルカウンタ同期要求をマスタチップレットプロセッサ１２０ａに送信し得る。いくつかの実施形態において、グローバルカウンタ同期要求は、ＳＰＭＩテレグラムとして送信されてもよいし、インターフェースバス１０６を介してブロードキャストされてもよい。スレーブチップレットプロセッサ１２０ｂによって生成又は他の方法で構成されるグローバルカウンタ同期要求は、固有スレーブ識別子（Unique Slave Identifier、ＵＳＩＤ）および／又はグループスレーブ識別子（Group Slave Identifier、ＧＳＩＤ）を含み得る。

【0103】

イベント６０４ｂにおいて、マスタチップレットプロセッサ１２０ａは、イベント６０４ａ中にスレーブチップレットプロセッサ１２０ｂによって送信されたグローバルカウンタ同期要求を、検出するか又は他の方法で受信し得る。いくつかの実施形態において、マスタチップレットプロセッサ１２０ａは、スレーブチップレットプロセッサ１２０ｂによって送信された何らかのＳＰＭＩテレグラム又はブロードキャストを探して、インターフェースバス１０６を連続的にポーリングしてもよい。イベント６０４ａおよび６０４ｂは、図２を参照して説明した通信２０４と同様に実行され得る。

【0104】

いくつかの実施形態において、イベント６０６は、マスタチップレットプロセッサ１２０ａが、グローバルカウンタ同期手順を要求するスレーブチップレットプロセッサ１２０ｂからのＳＰＭＩテレグラム又はブロードキャストを検出したことに応じて実行され得る。

【0105】

イベント６０６において、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａによるグローバルカウンタ周期的読み出しを可能にするように、マスタチップレットグローバルカウンタサブシステム１２６ａにコマンドもしくは命令を送信してもよく、又は他の方法でマスタチップレットグローバルカウンタサブシステム１２６ａを構成してもよい。いくつかの実施形態では、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａによるグローバルカウンタの周期読み出しを可能にするために、マスタチップレットグローバルカウンタサブシステム１２６ａ内（又はマスタチップレットグローバルカウンタサブシステム１２６ａに関連付けられたメモリ内）のビット又はレジスタを設定してもよい。マスタチップレットグローバルカウンタサブシステム１２６ａ内のローカルグローバルカウンタの周期的な読み出しを有効化するにより、マスタチップレットグローバルカウンタサブシステム１２６ａが、マスタチップレットスリープクロックの立ち上がりエッジ毎に（例えば、３２ｋＨｚで）、そのローカルグローバルカウンタを読み出すことが可能になり得る。

【0106】

マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶された最新のグローバルカウンタ値を読み出すように、マスタチップレットグローバルカウンタサブシステム１２６ａにコマンドもしくは命令をさらに送信してもよく、又は他の方法でマスタチップレットグローバルカウンタサブシステム１２６ａをさらに構成してもよい。いくつかの実施形態では、マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に記憶された最新のグローバルカウンタ値を読み出すように、マスタチップレットグローバルカウンタサブシステム１２６ａ内（又はマスタチップレットグローバルカウンタサブシステム１２６ａに関連付けられたメモリ内）のビット又はレジスタを設定してもよい。マスタチップレットプロセッサ１２０ａからコマンド又は命令を受信したことに応じて、マスタチップレットグローバルカウンタサブシステム１２６ａは、スリープクロック１０８マスタチップレットプロセッサ１２０ａの最新の立ち上がりエッジに対応するローカルグローバルカウンタを、（例えば、マスタチップレットプロセッサ１２０ａによってアクセス可能なレジスタ空間又はメモリ内で）マスタチップレットプロセッサ１２０ａに利用可能にし得る。したがって、マスタチップレットプロセッサ１２０ａは、イベント６０６において有効化された周期的なグローバルカウンタの読み出しによって判定される、最新のローカルグローバルカウンタを読み出すか、又はそのスナップショットを撮り得る。イベント６０６は、図２を参照して説明した通信２０６および２０８と同様に実行され得る。

【0107】

イベント６１０において、マスタチップレットプロセッサ１２０ａは、スレーブチップレットグローバルカウンタサブシステム１２６ｂとの同期のために使用され得る次のスリープクロック同期エッジを判定し得る。いくつかの実施形態において、スレーブチップレットグローバルカウンタサブシステム１２６ｂとの同期に使用され得る次のスリープクロック同期エッジ（例えば、マスタチップレットスリープクロック立ち上がりエッジ「ｎ」）は、スレーブチップレット１１０ｂがＰＢＬフェーズを終了してＳＢＬフェーズに入った後（すなわち、スレーブＰＢＬ待ち時間の満了後）に発生するマスタチップレットスリープクロックの最初のスリープクロック立ち上がりエッジであり得る。

【0108】

マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタサブシステム１２６ａ内に時間比較器（例えば、マスタタイマ１１４）を構成し得る。時間比較器は、マスタチップレットスリープクロック立ち上がりエッジ「ｎ－１」において同期パルストリガをトリガすることに備えて構成される場合がある。時間比較器は、マスタチップレットスリープクロックが（例えば、各グローバルカウンタの読み出し／スナップショットにおいて）立ち上がりエッジを示す時間を時間比較器が追跡し得るように、マスタチップレットスリープクロックを用いて構成される場合がある。

【0109】

いくつかの実施形態では、スリープクロック同期エッジは、グローバルカウンタ同期機構全体の持続時間によって判定され得る。グローバルカウンタ同期機構全体の持続時間は、マスタチップレット１１０ａとスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄとの間のインターフェースバス１０６レイテンシ（例えば、８Ｂグローバルカウンタ値および２Ｂ同期メッセージ）と、（ｉ）現在のグローバルカウンタ値を読み出してインターフェースバス１０６を介して送信し、（ｉｉ）インターフェースバス１０６を介したグローバルカウンタ同期パルストリガ（例えば、ＳＰＭＩ又はＣＴＩ）のために時間比較器（例えば、マスタタイマ１１４）を構成するためのマスタチップレット１１０ａソフトウェアレイテンシとに少なくとも基づいて、ソフトウェアにおいて（例えば、マスタチップレット１１０ａおよび／又はＰＭＩＣコントローラ１０２を介して）判定される持続時間であり得る。

【0110】

マスタチップレットプロセッサ１２０ａは、グローバルカウンタ同期値を含むＳＰＭＩタイムスタンプメッセージを構成および／又は生成し、次いでインターフェースバス１０６を介して送信し得る。マスタチップレットプロセッサは、最後に読み出された、すなわち最新のマスタチップレットグローバルカウンタ値「Ｋ」に基づいて、グローバルカウンタ同期値「Ｎ」を、判定又は他の方法で生成し得る。グローバルカウンタ同期値「Ｎ」は、最後に読み出されたマスタチップレットグローバルカウンタ「Ｋ」に、次のスリープクロック同期エッジ「ｎ」をマスタチップレットスリープクロック周期倍したものを加えたものに等しくてもよい。例えば、Ｎ＝Ｋ＋（ｎ^＊（１／３２ｋＨｚ））である。イベント６１０は、図２を参照して説明した通信２０９、２１０、および２１８と同様に実行され得る。

【0111】

イベント６１２において、マスタチップレットプロセッサ１２０ａは、グローバルカウンタ同期値「Ｎ」を、マスタチップレットＳＰＭＩメッセージとして、インターフェースバス１０６を介してスレーブチップレットグローバルカウンタサブシステム１２６ｂに送信又はブロードキャストし得る。スレーブチップレットグローバルカウンタサブシステム１２６ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂによって記憶され利用されるローカルグローバルカウンタにグローバルカウンタ同期値をロードする準備として、グローバルカウンタ同期値「Ｎ」をプリロードレジスタに記憶し得る。グローバルカウンタ同期値「Ｎ」がスレーブチップレットグローバルカウンタサブシステム１２６ｂに予めロードされた状態で、スレーブチップレットグローバルカウンタサブシステム１２６ｂは、マスタチップレットグローバルカウンタサブシステム１２６ａと同期されるのを待機していてもよい。イベント６１２は、図２を参照して説明した通信２１２と同様に実行され得る。

【0112】

イベント６１４において、マスタチップレットグローバルカウンタサブシステム１２６ａは、グローバルカウンタ同期パルストリガ（すなわち、ＳＰＭＩ同期トリガメッセージ）をスレーブチップレットグローバルカウンタサブシステム１２６ｂに送信又はブロードキャストし得る。グローバルカウンタ同期パルストリガは、マスタチップレットＳＰＭＩメッセージとして、インターフェースバス１０６を介してスレーブチップレットグローバルカウンタサブシステム１２６ｂにブロードキャストされ得る。マスタチップレットプロセッサ１２０ａは、スレーブチップレットグローバルカウンタサブシステム１２６ｂとの同期のために使用されるべきと、イベント６１０中に判定されたスリープクロック同期エッジ「ｎ」の１マスタチップレットスリープクロックサイクル前の時間（すなわち、ｎ－１）に、グローバルカウンタ同期パルストリガをブロードキャストしてもよい。

【0113】

マスタチップレットプロセッサ１２０ａは、マスタチップレットグローバルカウンタ値、又は構成されるタイマ値Ｋ２に等しいタイマ値で、グローバルカウンタ同期パルストリガをブロードキャストしてもよい。いくつかの実施形態では、グローバルカウンタ同期パルストリガは、時間比較器（例えば、マスタタイマ１１４）によって開始され得る。それ以前、イベント６１０において、時間比較器は、マスタチップレットスリープクロックを用いて構成されて、マスタチップレットスリープクロックが（例えば、各グローバルカウンタ読み出し／スナップショットにおいて）立ち上がりエッジを示す時間を、時間比較器が追跡し得るようにしてもよい。マスタチップレットプロセッサ１２０ａは、時間比較器を使用して、マスタチップレットスリープクロックの立ち上がりエッジ「ｎ－１」で、マスタチップレットグローバルカウンタ値を読み出すか、又はそのスナップショット撮り得る。マスタチップレットスリープクロック立ち上がりエッジ「ｎ－１」において記録された時間比較器値が、構成される値Ｋ２と一致するとき、マスタチップレットプロセッサ１２０ａは、グローバルカウンタ同期パルストリガをブロードキャストしてもよい。マスタチップレットグローバルカウンタ値は、スリープクロック周期の（ｎ－１）倍に等しくてもよい（例えば、Ｋ２＝（ｎ－１）（１／３２ｋＨｚ）。

【0114】

グローバルカウンタ同期パルストリガは、マスタチップレットスリープクロックの次の立ち上がりエッジ「ｎ」の前に、スレーブチップレットグローバルカウンタサブシステム１２６ｂに到着し得る。立ち上がりエッジ「ｎ－１」とスリープクロック同期エッジ「ｎ」との間の時間は、水晶発振器（ＸＯ）クロック５８６個分であり得るが、これは、最大ＳＰＭＩメッセージ到着遅延、又はグローバルカウンタ同期パルストリガがスレーブチップレットグローバルカウンタサブシステム１２６ｂに到達しなければならない時間を指し得る。グローバルカウンタ同期パルストリガがブロードキャストされるときの立ち上がりエッジ「ｎ－１」と、グローバルカウンタ同期パルストリガがスレーブチップレットグローバルカウンタサブシステム１２６ｂによって受信される時間（すなわち、ＶＩＯ ｉｎｔ（ｓｙｎｃ ｔｒｉｇ）の立ち上がりエッジ）との間の時間は、ＳＰＭＩメッセージ到着遅延と呼ばれ得る。ＳＰＭＩメッセージ到着遅延は、ハードウェア通信経路によって制約される時間遅延であり得る。ＳＰＭＩメッセージ到着遅延は、最大ＳＰＭＩメッセージ到着遅延未満であり得る。

【0115】

スレーブチップレットグローバルカウンタサブシステム１２６ｂが、グローバルカウンタ同期パルストリガを受信した（ＶＩＯ ｉｎｔ（ｓｙｎｃ ｔｒｉｇ）の立ち上がりエッジによって示される）後、スレーブチップレットグローバルカウンタサブシステム１２６ｂは、スリープクロック同期エッジ「ｎ」において、マスタチップレットグローバルカウンタサブシステム１２６ａと同期される準備ができた状態であり得る。スリープクロック同期エッジ「ｎ」において、スレーブチップレットプリロードレジスタに記憶されたグローバルカウンタ同期値「Ｎ」は、スレーブチップレットグローバルカウンタサブシステム１２６ｂによって記憶されたスレーブチップレットグローバルカウンタにロード又はラッチされ得る。グローバルカウンタ同期値「Ｎ」は、マスタチップレットスリープクロックの同じスリープクロック同期エッジ「ｎ」であると考えられるスレーブチップレットスリープクロックの立ち上がりエッジにおいて、スレーブチップレットグローバルカウンタにロードされ得る。グローバルカウンタ同期値「Ｎ」がスレーブチップレットグローバルカウンタサブシステム１２６ｂにロードされ得るスレーブチップレットスリープクロック立ち上がりエッジは、スリープクロック同期エッジ「ｎ」からスキューしていてもよい。スリープクロック同期エッジ「ｎ」におけるマスタチップレットスリープクロックとスレーブチップレットスリープクロックとの間のスキューは、ＸＯクロックサイクル１つ又は２つ分の時間差であり得る。イベント６１４は、図２を参照して説明した通信２１４と同様に実行され得る。

【0116】

イベント６１６において、スレーブチップレットプロセッサ１２０ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂをポーリングして、同期が完了したかどうかを判定し得る。スレーブチップレットプロセッサ１２０ｂは、スレーブチップレットグローバルカウンタサブシステム１２６ｂの同期ステータスレジスタ（例えば、「ｓｙｎｃ ｓｔａｔｕｓ」）をポーリングして、ビット又はレジスタが、同期プロセスが完了したステータスを示すように変更されたかどうかを判定してもよい。マスタチップレットグローバルカウンタサブシステム１２６ａとスレーブチップレットグローバルカウンタサブシステム１２６ｂとの間の同期が完了したとスレーブチップレットプロセッサ１２０ｂが判定した後、マスタチップレットプロセッサ１２０ａおよびスレーブチップレットプロセッサ１２０ｂは、デバッグプロセスを含む通常のプロセスを続いて実行してもよい。したがって、グローバルカウンタ同期が完了すると、スレーブチップレットプロセッサ１２０ｂは、ＰＢＬフェーズからＳＢＬフェーズに遷移し得る。同期が完了すると、ＶＩＯ ｉｎｔ（ｓｙｎｃ ｔｒｉｇ）は、スリープクロックの次の立ち上がりエッジ「ｎ＋１」の前に削除され得る。

【0117】

図示および説明を容易にするために、図６は、２つのチップレット（例えば、チップレット１１０ａ、１１０ｂ）間のタイミング信号を示す。しかしながら、スレーブチップレット１１０ｂ内で発生したか又はスレーブチップレット１１０ｂによって実行されたもしくはスレーブチップレット１１０ｂとともに実行された同じタイミング信号およびイベントは、図１に示すような、マスタチップレット１１０ａと電気的に通信する追加のチップレット（例えば、１１０ｃ、１１０ｄ）によって同時に実行されてもよい。例えば、イベント６１２において、スレーブチップレット１１０ｄのプリロードレジスタに値「Ｎ」がロードされてもよい。別の一例として、イベント６１４において、マスタチップレット１１０ａは、３つすべてのスレーブチップレット１１０ｂ、１１０ｃ、１１０ｄに同時に到達するように、ＳＰＭＩバスを介してグローバル同期パルストリガをブロードキャストしてもよい。

【0118】

図７は、様々な実施形態による、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期のための一実施形態の方法７００を示すプロセスフロー図である。図１～図７を参照すると、方法７００は、本方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。方法７００の動作の各々を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサであり得る。

【0119】

ブロック７０２において、ＰＭＩＣは、第１のチップレットおよび第２のチップレットに、スリープクロックを供給し得る。ＳｏＣ（例えば、マルチチップレットシステム１００）は、第１のチップレットグローバルカウンタサブシステム（例えば、マスタチップレットグローバルカウンタサブシステム１２６ａ）を含む第１のチップレット（例えば、マスタチップレット１１０ａ）を含み得る。ＳｏＣは、第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）を含む第２のチップレット（例えば、スレーブチップレット１１０ｂ）を含み得る。ＳｏＣは、第１のチップレットと第２のチップレットとを通信可能に結合し得るインターフェースバス（例えば、インターフェースバス１０６）をさらに含み得る。ＳｏＣは、スター構成における第１のチップレットおよび第２のチップレットに、スリープクロック（例えば、スリープクロック１０８）を供給するように構成される場合があるＰＭＩＣ（例えば、ＰＭＩＣコントローラ１０２）を含み得る。第１のチップレットおよび第２のチップレットは、ＰＭＩＣからスリープクロックを受信するように構成される場合がある。いくつかの実施形態では、第１のチップレットと第２のチップレットとの間のスリープクロックスキューは、水晶発振器クロックサイクル２つ分以下であり得る。

【0120】

いくつかの実施形態においてＳｏＣは、第３のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｃ、１２６ｄ）を含む第３のチップレット（例えば、スレーブチップレット１１０ｃ、１１０ｄ）を含み得る。インターフェースバスは、第１のチップレットと第３のチップレットとを通信可能に結合し得る。第１のチップレットは、グローバルカウンタ同期パルストリガをインターフェースバスを介して第３のチップレットに送信するようにさらに構成される場合がある。第３のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第３のチップレットグローバルカウンタサブシステムにロードするように構成されていてもよい。

【0121】

ブロック７０２におけるプロセスは、図１における動作を参照して説明されたように実行され得る。ブロック７０２における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0122】

ブロック７０４において、グローバルカウンタ同期パルストリガが、第１のチップレットから第２のチップレットに送信され得る。第１のチップレットは、インターフェースバスを介してグローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成されていてもよい。例えば、第１のチップレットは、グローバルカウンタ同期パルストリガを、ブロードキャスト又はテレグラムメッセージとして、ＳＰＭＩであるインターフェースバスを介して送信し得る。別の一例として、第１のチップレットは、第１のチップレットを第２のチップレットに通信可能に接続する一連の専用ＧＰＩＯピンを介して、グローバルカウンタ同期パルストリガを送信し得る。グローバルカウンタ同期パルストリガは、第２のチップレットに対して、スリープクロックのスリープクロック同期エッジ（例えば、「ｎ」）においてグローバルカウンタ同期値（例えば、「Ｎ」）を、第２のチップレットグローバルカウンタサブシステムにロードさせるように、第１のチップレットによって構成される場合がある。

【0123】

いくつかの実施形態では、第１のチップレットは、スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成される場合がある。いくつかの実施形態では、第１のチップレットは、スリープクロック同期エッジとスリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成される場合がある。

【0124】

ブロック７０４におけるプロセスは、図２～図４の通信２１４、図５、および図６のイベント６１４を参照して説明したように実行され得る。ブロック７０４における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0125】

ブロック７０６において、第２のチップレットがグローバルカウンタ同期パルストリガを受信したことに応じて、グローバルカウンタ同期値は、スリープクロックのスリープクロック同期エッジにおいて第２のチップレットグローバルカウンタサブシステムにロードされ得る。ブロック７０４を参照して説明したように、第２のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジ（例えば、「ｎ」）において、グローバルカウンタ同期値（例えば、「Ｎ」）を第２のチップレットグローバルカウンタサブシステムにロード又はラッチするように構成される場合がある。ブロック７０６におけるプロセスは、図２～図４の通信２１４、図５、および図６のイベント６１４を参照して説明したように実行され得る。ブロック７０４における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0126】

ブロック７０２～７０６において実行される動作の順序は単に例示的なものであり、ブロック７０２～７０６の動作は、いくつかの実施形態では、任意の順序で、部分的には同時に実行され得る。いくつかの実施形態では、方法７００は、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法７００は、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0127】

図８Ａは、いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ａを示すプロセスフロー図である。図１～図８Ａを参照すると、方法８００ａは、その方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。方法８００ａの動作の各々を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサであり得る。

【0128】

ブロック８０２において、第１のチップレットグローバルカウンタ値は、第１のチップレットグローバルカウンタサブシステムから、第１のチップレットによって読み出され得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、第１のチップレットグローバルカウンタサブシステム（例えば、マスタチップレットグローバルカウンタサブシステム１２６ａ）から、第１のチップレットグローバルカウンタ値を読み出すか又は他の方法で受信するように構成される場合がある。いくつかの実施形態において、第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて第１のチップレットグローバルカウンタサブシステムから読み出され得る。ブロック８０２におけるプロセスは、図２～図４の通信２０８、および図６のイベント６０６を参照して説明したように実行され得る。ブロック８０２における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0129】

ブロック８０４において、グローバルカウンタ同期値は、第１のチップレットグローバルカウンタ値に基づいて、第１のチップレットによって生成され得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、ブロック８０２を参照して説明したように、以前に読み出された第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値（例えば、「Ｎ」）を生成するように構成される場合がある。ブロック８０４におけるプロセスは、図６のイベント６１０を参照して説明したように実行され得る。ブロック８０４における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0130】

ブロック８０６において、グローバルカウンタ同期値は、第１のチップレットから第２のチップレットに送信され得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、グローバルカウンタ同期値（例えば、「Ｎ」）を第２のチップレット（例えば、スレーブチップレット１１０ｂ）に送信するように構成される場合がある。例えば、第１のチップレットは、グローバルカウンタ同期値をブロードキャスト又はテレグラムメッセージとして、ＳＰＭＩであるインターフェースバスを介して送信し得る。別の一例として、第１のチップレットは、第１のチップレットを第２のチップレットに通信可能に接続する一連の専用ＧＰＩＯピンを介して、グローバルカウンタ同期値を送信し得る。ブロック８０６におけるプロセスは、図２～図４の通信２１２、および図６のイベント６１２を参照して説明したように実行され得る。ブロック８０６における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0131】

ブロック８０８において、グローバルカウンタ同期値は、第２のチップレットのプリロードレジスタに記憶され得る。第２のチップレット（例えば、スレーブチップレット１１０ｂ）は、グローバルカウンタ同期値（例えば、「Ｎ」）をプリロードレジスタに記憶するように構成されていてもよく、グローバルカウンタ同期値は、プリロードレジスタから第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）にロードされ得る。ブロック８０８におけるプロセスは、図２～図４の通信２１２、および図６のイベント６１２を参照して説明したように実行され得る。マルチチップレットシステム１００は、説明したように、方法７００（図７）のブロック７０２の動作を続いて実行し得る。ブロック８０８における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0132】

ブロック８０２～８０８において実行される動作の順序は単に例示的なものであり、ブロック８０２～８０８の動作は、いくつかの実施形態では、任意の順序で、部分的には同時に実行され得る。いくつかの実施形態では、方法８００ａは、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法８００ａは、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0133】

図８Ｂは、いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期化の一実施形態の方法８００ｂを示すプロセスフロー図である。図１～図８Ｂを参照すると、方法８００ｂは、その方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。

【0134】

ブロック８１０において、第１のチップレットは、スリープクロックのスリープクロック同期エッジを判定し得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、スリープクロック（例えば、スリープクロック１０８）のスリープクロック同期エッジ（例えば、「ｎ」）を判定するように構成されていてもよく、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジであってもよい。ブロック８１０におけるプロセスは、図２～図４の動作２０９および図６のイベント６１０を参照して説明したように実行され得る。ブロック８１０における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。マルチチップレットシステム１００は、説明したように、方法７００（図７）のブロック７０２の動作を続いて実行し得る。

【0135】

いくつかの実施形態では、方法８００ｂは、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法８００ｂは、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0136】

図８Ｃは、いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｃを示すプロセスフロー図である。図１～図８Ｃを参照すると、方法８００ｃは、その方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。

【0137】

ブロック８１２において、第１のチップレットは、リセットアサーションを第２のチップレットに送信し得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、ハードワイヤード専用チャネルを介して、第２のチップレット（例えば、スレーブチップレット１１０ｂ）にリセットアサーションを送信するように構成される場合がある。例えば、第１のチップレットは、第１のチップレットを第２のチップレットに通信可能に接続する一連の専用ＧＰＩＯピンを介して、リセットアサーションを送信し得る。スレーブチップレットによって受信されたリセットアサーションは、スレーブチップレットがＰＢＬフェーズに入ることをトリガし得る。ブロック８１２におけるプロセスは、図２の通信２０２および図６のイベント６０２を参照して説明したように実行され得る。ブロック８１２における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0138】

ブロック８１４において、第２のチップレットは、リセットアサーションに応じてグローバルカウンタ同期要求を第１のチップレットに送信し得る。第２のチップレット（例えば、スレーブチップレット１１０ｂ）は、ブロック８１２を参照して説明したように、第１のチップレットからリセットアサーションを受信したことに応じて、グローバルカウンタ同期要求を第１のチップレット（例えば、マスタチップレット１１０ａ）に送信するように構成される場合がある。例えば、第２のチップレットは、グローバルカウンタ同期要求をブロードキャスト又はテレグラムメッセージとして、ＳＰＭＩであるインターフェースバスを介して送信し得る。別の一例として、第２のチップレットは、第１のチップレットを第２のチップレットに通信可能に接続する一連の専用ＧＰＩＯピンを介して、グローバルカウンタ同期要求を送信し得る。マルチチップレットシステム１００は、説明したように、方法７００（図７）のブロック７０２の動作を続いて実行し得る。例えば、第１のチップレットは、第１のチップレットが第２のチップレットからグローバルカウンタ同期要求を受信したことに応じて、インターフェースバスを介して、グローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成される場合がある。ブロック８１４におけるプロセスは、図２の通信２０４並びに図６のイベント６０４ａおよび６０４ｂを参照して説明されたように実行され得る。ブロック８１４における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0139】

いくつかの実施形態では、方法８００ｃは、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法８００ｃは、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0140】

図８Ｄは、いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｄを示すプロセスフロー図である。図１～図８Ｄを参照すると、方法８００ｄは、その方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。

【0141】

ブロック８１６において、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化し得る。第２のチップレット（例えば、スレーブチップレット１１０ｂ）は、第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）内のグローバルカウンタ停止を無効化するように構成される場合がある。グローバルカウンタ停止は、ＣＴＩ停止トリガであり得る。グローバルカウンタ停止を無効化することにより、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントが再開され得る。ブロック８１６におけるプロセスは、図３の通信３０１を参照して説明したように実行され得る。ブロック８１６における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0142】

ブロック８１８において、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化し得る。第２のチップレット（例えば、スレーブチップレット１１０ｂ）は、第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）内のグローバルカウンタ同期経路を有効化するように構成される場合がある。グローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステム（例えば、マスタチップレットグローバルカウンタサブシステム１２６ａ）が第２のチップレットグローバルカウンタサブシステムと通信することを可能にし得る。マルチチップレットシステム１００は、説明したように、方法７００（図７）のブロック７０２の動作を続いて実行し得る。ブロック８１８におけるプロセスは、図３の通信３０３を参照して説明したように実行され得る。ブロック８１８における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0143】

ブロック８１６および８１８において実行される動作の順序は、単に例示的なものであり、ブロック８１６～８１８の動作は、いくつかの実施形態では、任意の順序で、部分的には同時に実行され得る。いくつかの実施形態では、方法８００ｄは、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法８００ｄは、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0144】

図８Ｅは、いくつかの実施形態において方法７００の一部として実行され得る、マルチチップレットシステムにおけるスリープクロックエッジベースのグローバルカウンタ同期の一実施形態の方法８００ｅを示すプロセスフロー図である。図１～図８Ｅを参照すると、方法８００ｅは、その方法の動作を実行するように構成されるプロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）において実行され得る。いくつかの実施形態では、プロセッサ（例えば、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、非一時的プロセッサ可読媒体（例えば、メモリデバイス１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄ）に記憶されたプロセッサ実行可能命令によって動作を実行するように構成される場合がある。

【0145】

ブロック８２０において、第１のチップレットは、第１のチップレットグローバルカウンタサブシステムおよび第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化し得る。第１のチップレット（例えば、マスタチップレット１１０ａ）は、第１のチップレットグローバルカウンタサブシステム（例えば、マスタチップレットグローバルカウンタサブシステム１２６ａ）内および第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）内のグローバルカウンタ停止を無効化し得る。グローバルカウンタ停止は、ＣＴＩ停止トリガであり得る。グローバルカウンタ停止を無効化することは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開してもよく、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開してもよい。ブロック８２０におけるプロセスは、図４の通信４０１および４０２を参照して説明したように実行され得る。ブロック８２０における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0146】

ブロック８２２において、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化し得る。第２のチップレット（例えば、スレーブチップレット１１０ｂ）は、第２のチップレットグローバルカウンタサブシステム（例えば、スレーブチップレットグローバルカウンタサブシステム１２６ｂ）内のグローバルカウンタ同期経路を有効化するように構成される場合がある。グローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステム（例えば、マスタチップレットグローバルカウンタサブシステム１２６ａ）が第２のチップレットグローバルカウンタサブシステムと通信することを可能にし得る。マルチチップレットシステム１００は、説明したように、方法７００（図７）のブロック７０２の動作を続いて実行し得る。ブロック８２２におけるプロセスは、図４の通信４０３を参照して説明したように実行され得る。ブロック８２２における動作を実行する手段は、処理コア１２０ａ、１２０ｂ、１２０ｃ、１２０ｄなど、マルチチップレットシステム１００のプロセッサを含み得る。

【0147】

ブロック８２０および８２２において実行される動作の順序は、単に例示的なものであり、ブロック８２０～８２２の動作は、いくつかの実施形態では、任意の順序で、部分的には同時に実行され得る。いくつかの実施形態では、方法８００ｅは、外部メモリデバイスから独立して、しかし外部メモリデバイスとともに、デバイスのプロセッサによって実行され得る。例えば、方法８００ｅは、ＳｏＣのプロセッサ内で又はＳｏＣ内の専用ハードウェアにおいて実行するソフトウェアモジュールであって、安定的なメモリチャネルを確立し、外部メモリデバイスのメモリにアクセスするためのコマンドを発行し、さもなければ、説明したようにアクションを行い、データを記憶するように構成されるソフトウェアモジュールとして実行され得る。

【0148】

図９は、いくつかの実施形態を実装するのに適した、スマートフォン９００の形態の例示的なワイヤレスデバイスの構成要素ブロック図である。スマートフォン９００は、マルチチップレットシステム１００などの第１の処理デバイスを含み得るが、その第１の処理デバイスは、ＳｏＣ９１８などの第２の処理デバイスに結合されたものである。マルチチップレットシステム１００およびＳｏＣ９１８は、５Ｇ対応のＳｏＣであってもよい。マルチチップレットシステム１００およびＳｏＣ９１８は、内部メモリ９０６、９１６、ディスプレイ９１２、およびスピーカー９１４に結合され得る。さらに、スマートフォン９００は、ワイヤレスデータリンクに接続され得る電磁放射を送受信するためのアンテナ９０４、又はマルチチップレットシステム１００およびＳｏＣ９１８中の１つ以上のプロセッサに結合されたセルラー電話送受信機９０８を含み得る。スマートフォン９００はまた、典型的には、ユーザ入力を受信するためのメニュー選択ボタン又はロッカースイッチ９２０を含む。

【0149】

典型的なスマートフォン９００はまた、マイクロフォンから受信された音をワイヤレス送信に適したデータパケットにデジタル化するとともに、受信された音データパケットを復号して、音を生成するためにスピーカーに提供されるアナログ信号を生成する、音声符号化／復号（コーデック）回路９１０を含む。また、マルチチップレットシステム１００における１つ以上のプロセッサ、ＳｏＣ９１８、ワイヤレス送受信機９０８、およびコーデック９１０は、デジタル信号プロセッサ（digital signal processo、ＤＳＰ）回路（個別に図示せず）を含み得る。

【0150】

スマートフォン９００のプロセッサは、本明細書で説明した様々な実装形態の機能を含む、様々な機能を実行するようにプロセッサにより実行可能な命令によって構成される場合がある、任意のプログラマブルマイクロプロセッサ、マイクロコンピュータ、又はマルチプロセッサチップ（複数可）であってもよい。いくつかのモバイルデバイスでは、ワイヤレス通信機能専用のマルチチップレットシステム１００内の１つのプロセッサ、および他のアプリケーションの実行専用のＳｏＣ９１８内の１つのプロセッサなど、複数のプロセッサが設けられ得る。典型的には、ソフトウェアアプリケーションは、アクセスされ、プロセッサにロードされる前に、メモリ９０６、９１６内に記憶され得る。プロセッサは、アプリケーションソフトウェア命令を記憶するのに十分な内部メモリを含み得る。

【0151】

様々な実施形態（限定はしないが、図１～図８Ｅを参照して上で説明した実施形態を含む）は、ラップトップコンピュータ１０００を含む多種多様なコンピューティングシステムにおいて実装されていてもよく、ラップトップコンピュータ１０００の一例が図１０に示されている。図１～図１０を参照して、ラップトップコンピュータは、コンピュータのポインティングデバイスとして働くタッチパッドのタッチ面１０１７を含み得るが、そのためタッチスクリーンディスプレイを装備した上述のコンピューティングデバイス上で実装されるものと同様のドラッグジェスチャー、スクロールジェスチャー、およびフリックジェスチャーを受信する場合があり得る。ラップトップコンピュータ１０００は通常、揮発性メモリ１０１２と、フラッシュメモリのディスクドライブ１０１３などの大容量不揮発性メモリとに結合されたプロセッサ１００２を含む。加えて、コンピュータ１０００は、プロセッサ１００２に結合されたワイヤレスデータリンクおよび／又はセルラー電話送受信機１０１６に接続され得る、電磁放射を送受信するための１つ以上のアンテナ１００８を有し得る。コンピュータ１０００はまた、プロセッサ１００２に結合されたフロッピーディスクドライブ１０１４およびコンパクトディスク（ＣＤ）ドライブ１０１５を含む場合がある。ラップトップコンピュータ１０００は、いずれもプロセッサ１００２に結合されたタッチパッド１０１７、キーボード１０１８、およびディスプレイ１０１９を含み得る。コンピューティングデバイスの他の構成は、周知のように（例えば、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）入力を介して）プロセッサに結合されたコンピュータマウス又はトラックボールを含み得るが、それはまた、様々な実施形態とともに使用され得る。

【0152】

様々な実施形態（限定はしないが、図１～図８Ｅを参照して上記で説明した実施形態を含む）は、様々な市販のサーバのうちのいずれかなど、固定コンピューティングシステムにおいて実装されてもよい。図１～図１１を参照すると、例示的なサーバ１１００が図１１に示されている。そのようなサーバ１１００は、通常、揮発性メモリ１１０２と、ディスクドライブ１１０４などの大容量不揮発性メモリとに結合された、１つ以上のマルチコアプロセッサアセンブリ１１０１を含む。図１１に示すように、マルチコアプロセッサアセンブリ１１０１は、それらをアセンブリのラックに挿入することによって、サーバ１１００に追加されてもよい。サーバ１１００はまた、プロセッサ１１０１に結合されたフロッピーディスクドライブ、コンパクトディスク（ＣＤ）又はデジタル多用途ディスク（ＤＶＤ）ディスクドライブ１１０６を含んでもよい。サーバ１１００はまた、他のブロードキャストシステムコンピュータおよびサーバに結合されたローカルエリアネットワーク、インターネット、公衆交換電話網、並びに／又はセルラーデータネットワーク（例えば、ＣＤＭＡ、ＴＤＭＡ、ＧＳＭ、ＰＣＳ、３Ｇ、４Ｇ、ＬＴＥ、又は任意の他のタイプのセルラーデータネットワーク）など、ネットワーク１１０５とのネットワークインターフェース接続を確立するための、マルチコアプロセッサアセンブリ１１０１に結合されたネットワークアクセスポート１１０３を含み得る。

【0153】

実装例について、以下の段落において説明する。例示的な方法に関して説明される実行例は、例示的な方法の動作を実行するためのプロセッサ実行可能命令とともに構成される回路およびプロセッサにおいて実行される例示的な方法と、方法の動作を実行する手段において実行される例示的な方法と、チップレットプロセッサに例示的な方法の動作を実行させるように構成されるプロセッサ実行可能命令を記憶した非一時的プロセッサ可読記憶媒体において実行される例示的方法と、をさらに含む。

【0154】

実施例１．第１のチップレットグローバルカウンタサブシステムを含む第１のチップレットと、第２のチップレットグローバルカウンタサブシステムを含む第２のチップレットと、第１のチップレットおよび第２のチップレットを通信可能に結合しているインターフェースバスと、第１のチップレットおよび第２のチップレットにスリープクロックを供給するように構成される電力管理集積回路（ＰＭＩＣ）と、を含む、ＳｏＣであって、第１のチップレットは、インターフェースバスを介してグローバルカウンタ同期パルストリガを第２のチップレットに送信するように構成され、第２のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードするように構成される、ＳｏＣ。

【0155】

実施例２．第１のチップレットは、第１のチップレットグローバルカウンタサブシステムから、第１のチップレットグローバルカウンタ値を読み出し、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成し、インターフェースバスを介して、グローバルカウンタ同期値を第２のチップレットに送信するようにさらに構成され、第２のチップレットは、グローバルカウンタ同期値をプリロードレジスタに記憶するようにさらに構成され、グローバルカウンタ同期値は、プリロードレジスタから第２のチップレットグローバルカウンタサブシステムにロードされる、実施例１に記載のＳｏＣ。

【0156】

実施例３．第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて、第１のチップレットグローバルカウンタサブシステムから読み出される、実施例２に記載のＳｏＣ。

【0157】

実施例４．第１のチップレットは、スリープクロックのスリープクロック同期エッジを判定するようにさらに構成され、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジである、実施例１～３のいずれか１つに記載のＳｏＣ。

【0158】

実施例５．第１のチップレットは、スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第２のチップレットに送信するようにさらに構成される、実施例１～４のいずれか１つに記載のＳｏＣ。

【0159】

実施例６．第１のチップレットは、スリープクロック同期エッジと、スリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間において、グローバルカウンタ同期パルストリガを第２のチップレットに送信するようにさらに構成される、実施例１～５のいずれか１つに記載のＳｏＣ。

【0160】

実施例７．第１のチップレットは、リセットアサーションを第２のチップレットに送信するようにさらに構成され、第２のチップレットは、リセットアサーションに応じて、グローバルカウンタ同期要求をインターフェースバスを介して第１のチップレットに送信するようにさらに構成され、第１のチップレットは、第１のチップレットが第２のチップレットからグローバルカウンタ同期要求を受信したことに応じて、グローバルカウンタ同期パルストリガをインターフェースバスを介して第２のチップレットに送信するように構成される、実施例１～６のいずれか１つに記載のＳｏＣ。

【0161】

実施例８．第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化し、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化するようにさらに構成される、実施例１～７のいずれか１つに記載のＳｏＣ。

【0162】

実施例９．第１のチップレットは、第１のチップレットグローバルカウンタサブシステム内および第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化するようにさらに構成され、第２のチップレットは、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化するようにさらに構成される、実施例１～８のいずれか１つに記載のＳｏＣ。

【0163】

実施例１０．第１のチップレットと第２のチップレットとの間のスリープクロックスキューは、水晶発振器クロックサイクル２つ分以下であり、スリープクロックは、スター構成で第１のチップレットおよび第２のチップレットに分配される、実施例１～９のいずれか１つに記載のＳｏＣ。

【0164】

実施例１１．第３のチップレットグローバルカウンタサブシステムを含む第３のチップレットをさらに含み、インターフェースバスは、第１のチップレットと第３のチップレットとを通信可能に結合し、第１のチップレットは、グローバルカウンタ同期パルストリガをインターフェースバスを介して第３のチップレットに送信するようにさらに構成され、第３のチップレットは、グローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、第３のチップレットグローバルカウンタサブシステムにグローバルカウンタ同期値をロードするように構成される、実施例１～１０のいずれか１つに記載のＳｏＣ。

【0165】

実施例１２．インターフェースバスはＳＰＭＩバスである、実施例１～１１のいずれか１つに記載のＳｏＣ。

【0166】

実施例１３．マルチチップレットシステム内でのグローバルカウンタ同期のための方法であって、電力管理集積回路（ＰＭＩＣ）を介して、スリープクロックを第１のチップレットおよび第２のチップレットに供給することと、第１のチップレットから第２のチップレットにグローバルカウンタ同期パルストリガを送信することと、第２のチップレットがグローバルカウンタ同期パルストリガを受信したことに応じて、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードすることと、を含む方法。

【0167】

実施例１４．第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すことと、第１のチップレットによって、第１のチップレットグローバルカウンタ値に基づいてグローバルカウンタ同期値を生成することと、グローバルカウンタ同期値を第１のチップレットから第２のチップレットに送信することと、グローバルカウンタ同期値を、第２のチップレットのプリロードレジスタに記憶することと、を含み、グローバルカウンタ同期値をプリロードレジスタから第２のチップレットグローバルカウンタサブシステムにロードする実施例１３に記載の方法。

【0168】

実施例１５．第１のチップレットグローバルカウンタ値は、スリープクロックの立ち上がりエッジにおいて、第１のチップレットグローバルカウンタサブシステムから読み出される、実施例１４に記載の方法。

【0169】

実施例１６．第１のチップレットによって、スリープクロックのスリープクロック同期エッジを判定することをさらに含み、スリープクロック同期エッジは、スリープクロックの立ち上がりエッジである、実施例１３～１５のいずれか１つに記載の方法。

【0170】

実施例１７．スリープクロックのスリープクロック同期エッジよりも１スリープクロックサイクル前に、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することをさらに含む、実施例１３～１６のいずれか１つに記載の方法。

【0171】

実施例１８．スリープクロック同期エッジとスリープクロック同期エッジよりも１スリープクロックサイクル前との間の遅延時間に、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することをさらに含む、実施例１３～１７のいずれか１つに記載の方法。

【0172】

実施例１９．第１のチップレットから第２のチップレットにリセットアサーションを送信することと、リセットアサーションに応じて、グローバルカウンタ同期要求を第２のチップレットから第１のチップレットに送信することと、をさらに含み、グローバルカウンタ同期パルストリガを第１のチップレットから第２のチップレットに送信することは、第１のチップレットが第２のチップレットからグローバルカウンタ同期要求を受信したことに応ずるものである、実施例１３～１８のいずれか１つに記載の方法。

【0173】

実施例２０．第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化することと、第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化することと、をさらに含む、実施例１３～１９のいずれか１つに記載の方法。

【0174】

実施例２１．第１のチップレットによって、第１のチップレットグローバルカウンタサブシステムおよび第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ停止を無効化することは、第１のチップレットグローバルカウンタサブシステム内の第１のチップレットグローバルカウンタのカウントを再開させ、第２のチップレットグローバルカウンタサブシステム内の第２のチップレットグローバルカウンタのカウントを再開させる、グローバルカウンタ停止を無効化することと、第２のチップレットによって、第２のチップレットグローバルカウンタサブシステム内のグローバルカウンタ同期経路を有効化することは、第１のチップレットグローバルカウンタサブシステムが第２のチップレットグローバルカウンタサブシステムと通信することを可能にする、グローバルカウンタ同期経路を有効化することと、をさらに含む、実施例１３～２０のいずれか１つに記載の方法。

【0175】

実施例２２．マルチチップレットシステム内の第１のチップレットによって実行されるグローバルカウンタ同期のための方法であって、電力管理集積回路（ＰＭＩＣ）からスリープクロックを受信することと、グローバルカウンタ同期パルストリガを第２のチップレットに送信することと、を含む方法であって、グローバルカウンタ同期パルストリガは、第２のチップレットに、スリープクロックのスリープクロック同期エッジにおいて、グローバルカウンタ同期値を第２のチップレットグローバルカウンタサブシステムにロードさせるように構成される、方法。

【0176】

実施例３２．第１のチップレットグローバルカウンタサブシステムから第１のチップレットグローバルカウンタ値を読み出すことと、第１のチップレットグローバルカウンタ値に基づいて、グローバルカウンタ同期値を生成することと、グローバルカウンタ同期値を第２のチップレットに送信することと、をさらに含む、実施例２２に記載の方法。

【0177】

図示および説明する様々な実施形態は、特許請求の範囲の様々な特徴を示すための例として提供されるにすぎない。しかしながら、任意の所与の実施形態に関して図示および説明される特徴は、必ずしも関連する実施形態に限定されるとは限らず、図示および説明される他の実施形態とともに使用されてよく、又はそれらと組み合わせられてもよい。さらに、特許請求の範囲は、いかなる例示的な一実施形態によっても限定されるものでない。

【0178】

本出願で使用する場合、「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、特定の動作又は機能を実行するように構成される、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、又は実行中のソフトウェアなど、コンピュータ関連エンティティを含むものとする。例えば、構成要素は、限定はしないが、プロセッサ上で実行しているプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、又はコンピュータであり得る。例として、ワイヤレスデバイス上で稼動しているアプリケーションとワイヤレスデバイスの両方が、構成要素と呼ばれることがある。１つ以上の構成要素は、プロセス又は実行スレッド内に存在することがあり、構成要素は、１つのプロセッサもしくはコアに局在し得るか、又は２つ以上のプロセッサもしくはコアの間で分散され得る。加えて、これらの構成要素は、様々な命令又はデータ構造がその上に記憶されている様々な非一時的コンピュータ可読媒体から実行し得る。構成要素は、ローカルプロセス又はリモートプロセス、関数呼出し又はプロシージャ呼出し、電子信号、データパケット、メモリ読み出し／書き込み、および他の知られているネットワーク、コンピュータ、プロセッサ、又はプロセス関連の通信方法によって通信し得る。

【0179】

いくつかの異なるセルラー通信およびモバイル通信のサービスおよび規格が利用可能であるか、又は将来において企図され、それらのすべてが様々な実装形態を実装し、様々な実装形態から利益を得ることができる。そのようなサービスおよび規格は、第３世代パートナーシッププロジェクト（３ＧＰＰ（登録商標））、ロングタームエボリューション（ＬＴＥ）システム、第３世代ワイヤレスモバイル通信技術（３Ｇ）、第４世代ワイヤレスモバイル通信技術（４Ｇ）、第５世代ワイヤレスモバイル通信技術（５Ｇ）、モバイル通信用グローバルシステム（ＧＳＭ）、ユニバーサルモバイルテレコミュニケーションズシステム（ＵＭＴＳ）、３ＧＳＭ、汎用パケット無線サービス（ＧＰＲＳ）、符号分割多元接続（ＣＤＭＡ）システム（ｃｄｍａＯｎｅ、ＣＤＭＡ１０２０（商標）など）、ＧＳＭ進化型高速データレート（ＥＤＧＥ）、高度モバイルフォンシステム（ＡＭＰＳ）、デジタルＡＭＰＳ（ＩＳ－１３６／ＴＤＭＡ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）、デジタル強化コードレス電気通信（ＤＥＣＴ）、ワールドワイドインターオペラビリティフォーマイクロウェーブアクセス（ＷｉＭＡＸ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、Ｗｉ－Ｆｉ保護アクセスＩ＆ＩＩ（ＷＰＡ、ＷＰＡ２）、および統合デジタル拡張ネットワーク（ｉＤＥＮ）などを含む。これらの技術の各々は、例えば、音声、データ、シグナリング、又はコンテンツメッセージの送受信を伴う。個々の電気通信規格又は技術に関する専門用語又は技術的詳細へのいかなる言及も、説明のためにすぎず、特にクレームの文言に記載されていない限り、特許請求の範囲の範囲を特定の通信システム又は技術に限定するものではないことを理解されたい。

【0180】

図示および説明された様々な実装形態は、特許請求の範囲の様々な特徴を例示するための例として提供されているにすぎない。しかしながら、任意の所与の実装形態に関して図示および説明された特徴は、必ずしも関連する実装形態に限定されるとは限らず、図示および説明された他の実装形態とともに使用されるか又はそれらと組み合わされてよい。さらに、特許請求の範囲は、いずれか１つの例示的な実装形態によって限定されないものとする。例えば、本明細書で開示した方法の動作のうちの１つ以上は、本明細書で開示した方法の１つ以上の動作と置換されるか又はそれらと組み合わされ得る。

【0181】

上記の方法の説明およびプロセスフロー図は、例示的な例として提供されるにすぎず、様々な実施形態のブロックが、提示された順序で実行されなければならないことを必要とするか又は暗示するものではない。当業者によって諒解されるように、上記の実施形態におけるブロックの順序は、任意の順序で実行されてよい。さらに、「その後（thereafter）」、「次いで（then）」、「次に（next）」などの語は、ステップの順序を限定するものではない。これらの語は、方法の説明を通じて単に読者を導くために使用される。さらに、例えば、冠詞「ａ」、「ａｎ」、又は「ｔｈｅ」を使用する、単数形での請求項要素へのいかなる言及も、その要素を単数形に限定するものとして解釈されるべきではない。

【0182】

本明細書で開示する実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムブロックは、電子ハードウェア、コンピュータソフトウェア、又はその両方の組合せとして実装されてよい。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびブロックが、上記では概してそれらの機能性に関して説明されている。そのような機能がハードウェアとして実装されるのか又はソフトウェアとして実装されるのかは、特定の適用例およびシステム全体に課される設計上の制約に依存する。当業者は、説明した機能性を特定の適用例ごとに様々な方法で実行してよいが、そのような実施形態判定は、様々な実施形態の範囲からの逸脱を引き起こすものとして解釈されるべきではない。

【0183】

本明細書で開示する態様に関連して説明する様々な例示的な論理、論理ブロック、モジュール、および回路を実装するために使用されるハードウェアは、汎用シングルチッププロセッサもしくは汎用マルチチッププロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、又は、本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサ、又は任意の従来のプロセッサ、コントローラ、マイクロコントローラ、もしくはステートマシンであってよい。プロセッサはまた、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つ以上のマイクロプロセッサ、又は任意の他のそのような構成などの組合せとして実装され得る。いくつかの実装形態では、特定のプロセスおよび方法は、所与の機能に固有の回路構成によって実行され得る。

【0184】

１つ以上の態様では、説明した機能は、本明細書で開示する構造およびそれらの構造的均等物を含む、ハードウェア、デジタル電子回路構成、コンピュータソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。また、本明細書で説明する主題の実装形態は、１つ以上のコンピュータプログラムとして、すなわち、データ処理装置による実行のための、又はデータ処理装置の動作を制御するための、コンピュータ記憶媒体上に符号化されたコンピュータプログラム命令の１つ以上のモジュールとして、実装され得る。

【0185】

様々な実施形態の動作を実行するためのプログラマブルプロセッサ上での実行のためのコンピュータプログラムコード又は「プログラムコード」は、Ｃ、Ｃ＋＋、Ｃ＃、Ｓｍａｌｌｔａｌｋ、Ｊａｖａ、ＪａｖａＳｃｒｉｐｔ、Ｖｉｓｕａｌ Ｂａｓｉｃ、Ｓｔｒｕｃｔｕｒｅｄ Ｑｕｅｒｙ Ｌａｎｇｕａｇｅ（例えば、Ｔｒａｎｓａｃｔ－ＳＱＬ）、Ｐｅｒｌなどの高水準プログラミング言語又は様々な他のプログラミング言語で記述される場合がある。本出願で使用するコンピュータ可読記憶媒体上に記憶されたプログラムコード又はプログラムは、そのフォーマットがプロセッサによって理解可能である（オブジェクトコードなどの）機械語コードを指す場合がある。

【0186】

様々な実施形態では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組合せで実装されてよい。ソフトウェアで実装される場合、機能は、非一時的コンピュータ可読媒体又は非一時的プロセッサ可読媒体上の１つ以上の命令又はコードとして記憶されてよい。本明細書で開示する方法又はアルゴリズムの動作は、非一時的コンピュータ可読記憶媒体又は非一時的プロセッサ可読記憶媒体上に常駐してよいプロセッサ実行可能ソフトウェアモジュールの中で具現されてよい。非一時的コンピュータ可読又はプロセッサ可読記憶媒体は、コンピュータ又はプロセッサによってアクセスされてもよい任意の記憶媒体であってもよい。限定ではなく例として、そのような非一時的コンピュータ可読媒体又は非一時的プロセッサ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＣＤ－ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、又は命令もしくはデータ構造の形態で所望のプログラムコードを記憶するために使用されてよく、コンピュータによってアクセスされてよい、任意の他の媒体を含んでよい。本明細書で使用するディスク（Disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピーディスク（disk）、およびＢｌｕ－ｒａｙ（登録商標）ディスク（disc）を含み、ここで、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、レーザーを用いてデータを光学的に再生する。上記の組合せも、非一時的コンピュータ可読およびプロセッサ可読媒体の範囲内に含まれる。追加として、方法又はアルゴリズムの動作は、コンピュータプログラム製品の中に組み込まれてもよい非一時的プロセッサ可読媒体および／又は非一時的コンピュータ可読媒体上のコードおよび／又は命令のうちの１つ、又はその任意の組合せもしくはセットとして存在してもよい。

【0187】

本開示で説明した実装形態への様々な修正が当業者には容易に明らかになってよく、本明細書で定義する一般原理は、本開示の趣旨又は範囲から逸脱することなく他の実装形態に適用されてよい。したがって、特許請求の範囲は、本明細書で示されている実装形態に限定されるものではなく、本開示、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

【0188】

別個の実装形態の文脈では、本明細書で説明されるいくつかの特徴はまた、単一の実装形態において組み合わせて実装され得る。反対に、単一の実装形態の文脈で説明される様々な特徴はまた、複数の実装形態において別々に、又は任意の適切な部分組合せにおいて実施され得る。さらに、特徴は、いくつかの組合せで働くものとして上記で説明され、そのようなものとして最初に特許請求されることさえあり得るが、特許請求される組合せからの１つ以上の特徴は、場合によっては、その組合せから削除されることがあり、特許請求される組合せは、部分組合せ又は部分組合せの変形形態を対象とすることがある。

【0189】

同様に、動作は特定の順序で図面に示されるが、このことは、望ましい結果を達成するために、そのような動作が、示された特定の順序もしくは連続した順序で実行されること、又は図示されたすべての動作が実行されることを必要とするものとして理解されるべきでない。さらに、図面は、１つ以上の例示的なプロセスをフロー図の形態で概略的に示すことがある。しかしながら、示されない他の動作が、概略的に図示される例示的なプロセスに組み込まれ得る。例えば、１つ以上の追加の動作が、図示した動作のうちのいずれかの前に、その後に、それと同時に、又はそれらの間に実行され得る。いくつかの状況では、マルチタスキングおよび並列処理が有利であり得る。その上、上で説明された実装形態における様々なシステム構成要素の分離は、すべての実装形態においてそのような分離を必要とするものとして理解されるべきではなく、説明されたプログラム構成要素およびシステムは、概して、単一のソフトウェア製品において一緒に統合され得るか、又は複数のソフトウェア製品にパッケージ化され得ることを理解されたい。加えて、他の実装形態は以下の特許請求の範囲内に入る。場合によっては、特許請求の範囲に記載されているアクションは、異なる順序で実行される場合があり、依然として望ましい結果を達成することができる。

【0190】

開示する実施形態の前述の説明は、任意の当業者が本実施形態を作成又は使用することを可能にするために提供される。これらの実施形態に対する様々な修正は、当業者に容易に明らかになり、本明細書で定義する一般原理は、本実施形態の範囲から逸脱することなく他の実施形態に適用されてよい。したがって、様々な実施形態は、本明細書に示す実施形態に限定されることを意図せず、以下の特許請求の範囲並びに本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図9】

【図10】

【図11】