特許 7569329 メモリ回路のスクリーニング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-08

(45)【発行日】2024-10-17

(54)【発明の名称】メモリ回路のスクリーニング

(51)【国際特許分類】

   G11C 29/12 20060101AFI20241009BHJP

   G01R 31/28 20060101ALI20241009BHJP

【ＦＩ】

G11C29/12

G01R31/28 B

G01R31/28 V

【請求項の数】 15

(21)【出願番号】P 2021555167

(86)(22)【出願日】2020-03-13

(65)【公表番号】

(43)【公表日】2022-05-18

(86)【国際出願番号】 US2020022534

(87)【国際公開番号】W WO2020186131

(87)【国際公開日】2020-09-17

【審査請求日】2023-03-09

(31)【優先権主張番号】62/955,516

(32)【優先日】2019-12-31

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/817,925

(32)【優先日】2019-03-13

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/817,096

(32)【優先日】2020-03-12

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】フランシスコ アドルフォ カノ

(72)【発明者】

【氏名】デヴァナサン ヴァラダラジャン

(72)【発明者】

【氏名】アンソニー マーティン ヒル

【審査官】小林 紀和

(56)【参考文献】

【文献】特開２００７－１５７２８７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０１３０５４６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／００１３４７０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０２３２２４２（ＵＳ，Ａ１）

【文献】特開２００２－２９８５９８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／１２

Ｇ０１Ｒ ３１／２８

(57)【特許請求の範囲】

【請求項1】

メモリアレイをスクリーニングするための組込み自己テスト（ＢＩＳＴ）システムであって、
前記メモリアレイのメモリセルに向けられる読み出し命令を含む複数の命令を有するテストプログラムを受け取るように構成される外部インタフェースであって、前記メモリセルが前記メモリセルのアクセスに関連する公称ワード線電圧を有し、前記読み出し命令が前記公称ワード線電圧と異なる変調されたワード線電圧を特定する、前記外部インタフェースと、
前記複数の命令を受信するために前記外部インタフェースに結合されるプロセッサと、
前記複数の命令に基づいて前記メモリセルに対する予期値を含む１組のテストデータと１組のアドレスとを生成するために前記プロセッサによって制御されるように構成されるアドレス／データ生成器と、
前記読み出し命令に基づいて前記変調されたワード線電圧を前記メモリセルに提供するために前記プロセッサによって制御されるように構成されるワード線マージン制御と、
前記変調されたワード線電圧を用いて前記メモリセルから読み出し値を読み出すために前記プロセッサによって制御されるように構成される書き込み／読み出し制御生成器と、
前記読み出し値を前記予期値と比較するように構成される出力コンパレータと、
を含む、ＢＩＳＴシステム。

【請求項2】

請求項１に記載のＢＩＳＴシステムであって、
前記変調されたワード線電圧が第１の変調されたワード線電圧であり、前記複数の命令が前記メモリセルに向けられる書き込み命令を更に含み、前記書き込み命令が前記公称ワード線電圧と異なる第２の変調されたワード線電圧を特定し、
前記ワード線マージン制御が、前記書き込み命令に基づいて前記メモリセルに前記第２の変調されたワード線電圧を提供するために前記プロセッサによって制御されるように更に構成され、
前記書き込み／読み出し制御発生器が、前記第２の変調されたワード線電圧を用いて書き込み値を前記メモリセルに書き込むために前記プロセッサによって制御されるように更に構成される、ＢＩＳＴシステム。

【請求項3】

請求項２に記載のＢＩＳＴシステムであって、
前記メモリセルが前記メモリセルのアクセスに関連する公称ビット線電圧を更に有し、前記書き込み命令が前記公称ビット線電圧と異なる変調されたビット線電圧を特定し、
前記ＢＩＳＴシステムが、
前記書き込み命令に基づいて前記メモリセルに前記変調されたビット線電圧を提供するために前記プロセッサによって制御されるように構成されるビット線マージン制御を更に含み、
前記書き込み／読み出し制御生成器が、前記変調されたビット線電圧を用いて前記メモリセルに前記書き込み値を書き込むために前記プロセッサによって制御されるように更に構成される、ＢＩＳＴシステム。

【請求項4】

請求項１に記載のＢＩＳＴシステムであって、
前記複数の命令が前記メモリセルに向けられる書き込み命令を更に含み、前記メモリセルが前記メモリセルのアクセスに関連する公称ビット線電圧を更に有し、前記書き込み命令が前記公称ビット線電圧と異なる変調されたビット線電圧を特定し、
前記ＢＩＳＴシステムが、
前記書き込み命令に基づいて前記メモリセルに前記変調されたビット線電圧を提供するために前記プロセッサによって制御されるように構成されるビット線マージン制御を更に含み、
前記書き込み／読み出し制御生成器が、前記変調されたビット線電圧を用いて前記メモリセルに書き込み値を書き込むために前記プロセッサによって制御されるように更に構成される、ＢＩＳＴシステム。

【請求項5】

請求項１に記載のＢＩＳＴシステムであって、
前記メモリセルが、Ｆｉｎ電界効果トランジスタを含む、ＢＩＳＴシステム。

【請求項6】

請求項１に記載のＢＩＳＴシステムであって、
前記変調されたワード線電圧が、前記公称ワード線電圧の±５％内である、ＢＩＳＴシステム。

【請求項7】

メモリセルをスクリーニングする方法であって、
前記メモリセルに向けられる読み出し命令を受信することであって、前記メモリセルが公称ワード線電圧を有し、前記読み出し命令が前記公称ワード線電圧と異なる変調されたワード線電圧を特定する、前記読み出し命令を受信することと、
前記メモリセルに結合されるワード線に前記変調されたワード線電圧を提供することと、
前記変調されたワード線電圧を用いてセル値を得るために前記メモリセルを読み出すことと、
前記セル値を予期値と比較することと、
を含む、方法。

【請求項8】

請求項７に記載の方法であって、
前記変調されたワード線電圧が、前記公称ワード線電圧の±５％内である、方法。

【請求項9】

請求項７に記載の方法であって、
前記メモリセルが、Ｆｉｎ電界効果トランジスタを含む、方法。

【請求項10】

請求項７に記載の方法であって、
前記メモリセルに向けられる書き込み命令を受信することであって、前記変調されたワード線電圧が第１の変調されたワード線電圧であり、前記書き込み命令が前記公称ワード線電圧と異なる第２の変調されたワード線電圧を特定する、前記書き込み命令を受信することと、
前記ワード線に前記第２の変調されたワード線電圧を提供することと、
前記第２の変調されたワード線電圧を用いて書き込み値を前記メモリセルに書き込むことと、
を更に含む、方法。

【請求項11】

請求項１０に記載の方法であって、
前記メモリセルが公称ビット線電圧を更に有し、前記書き込み命令が前記公称ビット線電圧と異なる変調されたビット線電圧を特定し、
前記方法が、
前記メモリセルに結合されるビット線に前記変調されたビット線電圧を提供することを更に含み、
前記書き込み値を書き込むことが、前記変調されたビット線電圧を更に用いる、方法。

【請求項12】

請求項７に記載の方法であって、
前記メモリセルに向けられる書き込み命令を受信することであって、前記メモリセルが公称ビット線電圧を更に有し、前記書き込み命令が前記公称ビット線電圧と異なる変調されたビット線電圧を特定する、前記書き込み命令を受信することと、
前記メモリセルに結合されるビット線に前記変調されたビット線電圧を提供することと、
前記変調されたビット線電圧を用いて前記メモリセルに書き込み値を書き込むことと、
を更に含む、方法。

【請求項13】

第１のビット線と第２のビット線とワード線とに結合されるメモリセルをスクリーニングする方法であって、
前記メモリセルに書き込み値を書き込むことであって、前記メモリセルの公称ビット線電圧よりも低い変調されたビット線電圧を前記第１のビット線と前記第２のビット線との少なくとも１つに提供することと、前記メモリセルの公称ワード線電圧よりも高い変調されたワード線電圧を前記ワード線に提供することとを含む、前記書き込むことと、
読み出し値を得るために前記メモリセルを読み出すことと、
前記読み出し値を前記書き込み値と比較することと、
を含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記変調されたワード線電圧が、前記公称ワード線電圧の５％内である、方法。

【請求項15】

請求項１３に記載の方法であって、
前記メモリセルが、Ｆｉｎ電界効果トランジスタを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

メモリデバイスが信頼性をもって動作するように、メモリデバイスをスクリーニングすることが有益な場合がある。スクリーニングは、デバイスがより不安定な状態（less stable state）で適切に機能する場合にそのデバイスは安定した状態においても適切に機能するであろうという仮定の下で、より不安定な状態においてメモリデバイスをテストすることを含み得る。より不安定な状態とは、妨害を受けやすい状態であり得る。より不安定な状態は、例えば、温度を変化させることによって、メモリデバイスをストレス下に置くことによって得られ得る。スクリーニングは、より不安定な状態において適切に機能する部品を識別することによって、動作マージンを提供することができる。

【背景技術】

【0002】

プレーナトランジスタ、すなわち、酸化物又は絶縁体層に平坦な、アクティブドレイン及びソース部分を備えるトランジスタを含むメモリデバイスの場合、スクリーニングは、そういったメモリデバイスをより不安定な状態に置くためにＮウェルを変調することを含み得る。本明細書で用いられるように、変調は、公称動作電圧と比べてより高い又はより低い電圧を印加することを意味する。しかしながら、このような方法は、フィン状に酸化物又は絶縁体層の上方に突出するアクティブなドレイン及びソース部分を有するＦｉｎ電界効果（ＦｉｎＦＥＴ）トランジスタを用いるメモリデバイスには利用できない場合がある。ＦｉｎＦＥＴトランジスタのアクティブなドレイン部分及びソース部分は、ＦｉｎＦＥＴトランジスタアーキテクチャにおけるアクティブなドレイン部分及びソース部分とＮウェルとの間の距離に起因して、Ｎウェルに対する変化の影響を受けない場合がある。

【発明の概要】

【0003】

本明細書に記載される例示的な例は、メモリセルをスクリーニングする方法を含む。例示の方法は、ワード線を、ワード線上の公称動作電圧と比べて高く又は低く駆動することを含む。この方法はさらに、メモリセルを読み出してセル値を取得することと、セル値を予期値と比較することとを含む。

【0004】

また、本明細書で説明される例示的な例は、第１のビット線、第２のビット線、及びワード線を有するメモリセルをスクリーニングする方法を含む。例示の方法は、第１のビット線及び第２のビット線のうちの一方を、第１のビット線及び第２のビット線の公称動作電圧と比べて高く又は低く駆動することによって、書込み値をメモリセルに書き込むことを含む。この方法はまた、メモリセルを読み出してセル値を取得することと、セル値を予期値と比較することとを含む。

【0005】

また、本明細書で説明される例示的な例は、メモリアレイをスクリーニングするための組込み自己テスト（ＢＩＳＴ）システムを含む。例示のＢＩＳＴシステムは、複数の命令を有するテストプログラムを受け取るように構成される外部インタフェースを含む。複数の命令は、読み出し命令、書込み命令、又は読み出し命令と書込み命令の組合せを含む。ＢＩＳＴシステムはまた、複数の命令に基づいてメモリアレイをスクリーニングするためにＢＩＳＴシステムの動作を制御するように構成される制御エンジン、及び、複数の命令に基づいて、読み出し命令及び書き込み命令のためのアドレスと、書き込み命令のためにメモリアレイに書き込まれるテストデータとを生成するように制御エンジンによって制御されるように構成されるアドレス／データ生成器を含む。ＢＩＳＴシステムは、複数の命令に基づいて書込み／読み出しメモリ命令を生成し、メモリアレイに提供するように、制御エンジンによって制御されるように構成される書込み／読み出し制御生成器をさらに含み、書込み／読み出し命令は、メモリ読み出し命令とメモリ書込み命令とから選択される１つである。ＢＩＳＴシステムはまた、複数の命令に基づいてメモリアレイにおいてワード線のためのワード線電圧を変調するために制御エンジンによって制御されるように構成されるワード線マージン制御と、複数の命令に基づいてメモリアレイにおいてビット線のためのビット線電圧を変調するために制御エンジンによって制御されるように構成されるビット線マージン制御と、メモリアレイから読み出しデータを受信し、読み出しデータを予期値と比較してテスト結果を得るように構成される出力コンパレータとを含む。

【図面の簡単な説明】

【0006】

【図1】例示のメモリセルを示す。

【0007】

【図2】図１のメモリセルをスクリーニングするために読み出し命令を用いるための例示の方法を示す。

【0008】

【図3】図１のメモリセルをスクリーニングするために書き込み命令を用いるための例示の方法を示す。

【0009】

【図4】例示の組込み自己テストシステムを示す。

【0010】

【図5】図４の組込み自己テストシステムを動作させる例示の方法を示す。

【発明を実施するための形態】

【0011】

本明細書では、「結合する」という用語は、間接的又は直接的な有線又は無線接続を意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続を介するもの、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。

【0012】

図１は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及びＭ６を有する例示の６トランジスタのスタティックランダムアクセスメモリ（ＳＲＡＭ）メモリセル１を示す。アクセストランジスタＭｌはビット線ＢＬ７をノードＡに結合し、アクセストランジスタＭ６はビット線ＢＢ８をノードＢに結合する。トランジスタＭ２及びＭ３のドレイン端子は、ノードＡにおいて共に互いに結合される。トランジスタＭ２のソース端子が、電源（例えば、ＶＣＣ）に結合され、トランジスタＭ３のソース端子が、ＶＳＳ（例えば、接地）に結合される。トランジスタＭ４及びＭ５のドレイン端子は、互いに及びノードＢに結合される。トランジスタＭ４のソース端子が電源（例えば、ＶＣＣ）に結合され、トランジスタＭ５のソース端子がＶＳＳ（例えば、接地）に結合される。トランジスタＭ２及びＭ３のゲート端子が共にノードＢに結合される。トランジスタＭ４及びＭ５のゲート端子が共にノードＡに結合される。トランジスタＭ２及びＭ４はそれぞれＮ‐ウェル５及び６を有する。アクセストランジスタＭｌ及びＭ６のゲート端子はワード線ＷＬ２に結合される。図１において、トランジスタＭ２及びＭ４は、ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）を含み、トランジスタＭｌ、Ｍ３、Ｍ５及びＭ６は、ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）を含む。メモリセルの他のアーキテクチャも同様に実装され得る。

【0013】

トランジスタＭｌ、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及びＭ６がプレーナトランジスタである場合、メモリセル１は、Ｎウェル５及び６上の電圧を変調してマージンを作ることによってスクリーニングされ得る。しかしながら、このようなスクリーニング方法は、トランジスタＭｌ、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及びＭ６がＦｉｎＦＥＴトランジスタである場合には利用できない。Ｎ‐ウェル領域は、トランジスタのアクティブ部分とは反対側にある場合があり、ＦｉｎＦＥＴトランジスタにおいて、アクティブ部分は、Ｎ‐ウェルとは反対側のトランジスタの表面から離れて、したがってＮ‐ウェルから一層遠くに、延在し得る。このように、Ｎウェル領域とアクティブなドレイン部分及びソース部分との間の距離は、プレーナトランジスタよりもＦｉｎＦＥＴトランジスタの方が大きい。そのため、電子が移動する距離が長すぎるので、ＦｉｎＦＥＴトランジスタにおいてＮウェルをバイアスすることが、トランジスタのアクティブなドレイン及びソース部分に影響を与えない可能性がある。

【0014】

図２は、Ｎウェル５及び／又は６ではなく、ワード線ＷＬ２上の電圧を変調することによって、読み出し動作の間にメモリセル１をスクリーニングする例示の方法を示す。したがって、図２の方法は、ＦｉｎＦＥＴメモリセル又はプレーナメモリセルをスクリーニングするために用いることができる。図２のスクリーニング方法は、例えば、チップが現場で用いられる前に、品質検査として行われる。

【0015】

工程２０１において、ワード線ＷＬ２は、ワード線ＷＬ２の公称動作電圧よりも高い電圧又は低い電圧に駆動される。例えば、ワード線ＷＬ２は、公称動作電圧の＋／－５％に駆動され得る。工程２０２において、ビット線ＢＬ７及びＢＢ８は、（例えば、コンパレータによって）読み出され、セル値が演算される。例えば、ビット線ＢＬ７上の電圧とビット線ＢＢ８上の電圧との間の差を計算することによってセルの値を決定することができる。演算されたセル値は、工程２０３において、予期セル値と比較される。値が同じである場合、そのセルは、充分なマージンを有するとしてスクリーニングに合格する。

【0016】

図３は、Ｎウェル５及び／又は６ではなく、ビット線ＢＬ７又はＢＢ８及び／又はワード線ＷＬ２上の電圧を変調することによって、書込み動作の間にメモリセル１をスクリーニングする例示の方法を示す。したがって、図３の方法は、ＦｉｎＦＥＴメモリセル又はプレーナメモリセルをスクリーニングするために用いることができる。図３のスクリーニング方法は、例えば、チップが現場で用いられる前に工場で品質検査として行われる。

【0017】

工程３０１において、ビット線ＢＬ７及びＢＢ８は高く、例えばビット線ＢＬ７及びＢＢ８の公称動作電圧まで、プリチャージされる。工程３０２において、書き込まれる値に対応するビット線ＢＬ７又はＢＢ８は、そのフィールドにおいて書き込み動作に使用されるであろう電圧よりも高い電圧又は低い電圧に駆動される。書き込み動作の間、ビット線ＢＬ７は、「０」を書き込むために低く駆動され得、ビット線ＢＢ８は「１」を書き込むために低く駆動され得、又はその逆であってもよい。ビット線ＢＬ７又はＢＢ８は、対応するアクセストランジスタＭｌ又はＭ６が、対応するＰＭＯＳトランジスタＭ４又はＭ２を確実にオンにできるように、充分に低く駆動されるべきである。例えば、ビット線ＢＬ７又はＢＢ８が書込み動作のために０ボルトまでプルダウンされ得る場合、それは、代わりに＋／－１００ｍＶまで駆動され得る。工程３０３において、ワード線ＷＬ２は、ワード線ＷＬ２の公称電圧よりも高い電圧又は低い電圧に駆動される。例えば、ワード線ＷＬ２は公称動作電圧の＋／－５％に駆動され得る。

【0018】

工程３０４において、メモリセル１が読み出される。ワールドラインＷＬ２は任意選択で、図２の工程２０１に記載されたように、工程３０４の間、高く又は低く駆動され得る。工程３０５において、工程３０４で読み出された値が、工程３０１～３０３で書き込まれた値と比較される。値が同じである場合、そのセルは、充分なマージンを有するとしてスクリーニングに合格する。図３の方法は、ビット線ＢＬ７又はＢＢ８とワード線ＷＬ２の両方が、セルをより安定でない状態にするために高く又は低く駆動されることを示しているが、この方法は、ビット線ＢＬ７又はＢＢ８のみ又はワード線ＷＬ２のみを高く又は低く駆動することを代替的に含み得る。

【0019】

図４は、メモリアレイ４０１におけるメモリセル上で図２及び／又は図３の方法を実施するためにチップを出荷する前に工場で用いることができる、組込み自己テスト（ＢＩＳＴ）システム４００の例示の図を示す。メモリアレイ４０１は、例えば、図１のメモリセル１のような複数のメモリセルを含むＳＲＡＭメモリアレイとすることができる。ＢＩＳＴシステム４００は、ビット線マージン制御４０２、ワード線マージン制御４０３、書込み／読出し制御生成器４０４、及びアドレス／データ生成器４０５に結合される、制御エンジン４０６を含む。制御エンジン４０６は、例えば、プロセッサ又はコンピュータであり得、例えば、メモリ４０９に記憶されたソフトウェアに基づいて、ＢＩＳＴ４００の他の構成要素の動作を制御する。以下でより詳細に説明するように、ソフトウェアには、公称動作電圧から変動する電圧を用いてメモリアレイ４０１の個々のセルへ書き込むこと及び／又は個々のセルから読み出すことによって、メモリアレイ４０１をテストするように制御エンジン４０６に命令するテストプログラムが含まれ得る。

【0020】

その目的のため、ビット線マージン制御４０２は、電圧バイアス回路とすることができ、メモリアレイ４０１におけるビット線（例えば、ビット線ＢＬ７及び／又はＢＢ８）上に、テストプログラムによって特定されるように、変調電圧を供給し得る。ワード線マージン制御４０３は、電圧バイアス回路とすることができ、メモリアレイ４０１におけるワード線（例えば、ワード線ＷＬ２）に、テストプログラムによって特定されるように、変調電圧を供給し得る。ビット線マージン制御４０２及びワード線マージン制御４０３はまた、メモリアレイ４０１に制御データを提供する回路要素であり得、メモリアレイ４０１が、制御データに基づいて、それぞれビット線又はワード線上の電圧を調整し得るようにしてもよい。

【0021】

ＢＩＳＴシステム４００はまた、メモリアレイ４０１から読み出しデータを受け取り、読み出しデータを書き込まれたデータと比較して、テストされているメモリセルが予期値を有するかどうかを判定するための出力コンパレータ４０８を含む。値が一致する場合、それは、それぞれのセルが充分な動作マージンを有することを示し得る。ＢＩＳＴシステム４００はさらに、テストプログラムを受け取るため、及び／又は、テストプログラムの結果を例えば外部コンピュータに出力するための外部インタフェース４０７を含む。

【0022】

図５は、ＢＩＳＴシステム４００を用いてメモリアレイ４０１における１つ又は複数のセルをスクリーニングする例示の方法を示す。図５のスクリーニング方法は、例えば、メモリアレイチップが現場で使用される前に、工場で品質チェックとして行われる。工程５０１において、テストプログラムが、例えば外部コンピュータから外部インタフェース４０７で受信される。外部インタフェース４０７は、プログラムを、例えばメモリ４０９に記憶することができる。テストプログラムは、例えば、図２及び図３の方法に従った一連の書き込み及び／又は読み出し命令であってもよい。例えば、書込み命令は下記のフォーマットを有し得る。
Ｗｒｉｔｅ^ＢＬ１ _ＷＬ２Ａ０，Ｄ０
ここで、Ｗｒｉｔｅは命令を書き込み命令として識別し、Ｄ０は書き込むデータであり、Ａ０はデータの書き込み先のアドレスである。ＢＬ１は、書き込み動作の過程中にビット線に印加されるべき電圧を特定するビット線電圧変調値である。ビット線変調値は、電圧を直接示すことによって、他の場所で特定された公称電圧からのオフセットを示すことによって、又は他の適切な手段によって、電圧を特定することができる。同様に、ＷＬ２はワード線電圧変調値であり、電圧を直接示すことによって、他の場所で特定された公称電圧からのオフセットを示すことによって、又は他の適切な手段によって、書込み動作の過程中にワード線に印加されるべき電圧を特定することができる。

【0023】

サンプル読み取り命令は下記であり得る。
Ｒｅａｄ_ＷＬ２Ａ０
ここで、Ｒｅａｄは、命令を読み出し命令として識別し、Ａ０はデータが読み出されるべき元のアドレスであり、ＷＬ２は、読み出し動作の過程中にワード線に印加されるべき電圧を特定するワード線変調値である。ワード線変調値は、電圧を直接示すことによって、他の場所で特定された公称電圧からのオフセットを示すことによって、又は他の適切な手段によって、電圧を特定することができる。テストプログラムは、公称電圧で行なわれる読出し及び／又は書込みのための命令が点在された、上述したような電圧変調値を有する命令を含み得る。

【0024】

工程５０２において、制御エンジン４０６は、メモリ４０９からテストプログラムを取得する。工程５０３において、制御エンジン４０６は電圧変調値の有無にかかわらず、読み出し命令又は書き込み命令であり得る、テストプログラム内の次の命令を取得又は読み出す。制御エンジン４０６は、他の命令がまだ処理されていない場合、最初の命令を取得してもよい。

【0025】

工程５０４において、制御エンジン４０６は、テストプログラムからの命令を実行するためにメモリアレイ４０１に送信する命令及びデータを準備する。この準備は、例えば、テストプログラムからの命令における値Ａ０に基づいて、アドレス／データ生成器４０５に、読み出される又は書き込まれアドレスのシーケンスを生成させることを含み得る。アドレスは、テストされているメモリアレイ４０１におけるメモリセルの一部又は全部に対応し得る。パフォーマンスは空間成分を有し得るので、アドレスは、メモリアレイ４０１のメモリセルにわたって分散された物理パターン、例えば、チェッカーボードパターン、行ストライプパターン、又は列ストライプパターンに対応し得る。

【0026】

書き込み命令の場合、制御エンジン４０６は、例えば、テストプログラムからの命令における値Ｄ０に基づいて、アドレス／データ生成器４０５に、書き込まれるべきテストデータを生成させ得る。生成されたテストデータは、例えば、値Ｄ０のバイナリ表現である一連の１及び０であり得る。

【0027】

また、制御エンジン４０６は、例えば、テストプログラムからの命令に基づいて、メモリアレイ４０１に、各アドレスに対して対応する書き込み又は読み出し命令を実行させる信号を、書き込み／読み出し制御生成器４０４に生成させてもよい。これらの信号は、それぞれ、メモリアレイ４０１の書込みイネーブル入力又は読み出しイネーブル入力に供給される書込みイネーブル信号又は読み出しイネーブル信号を含み得る。読み出しイネーブル入力に送られる読み出しイネーブル信号、又は書込みイネーブル入力に送られる書込みイネーブル信号が、例えばメモリアレイ４０１内のアドレス入力を介して、メモリアレイ４０１に提供されるアドレスで、それぞれ、メモリアレイに読み出しするか又はメモリアレイから書込むように、メモリアレイに命令し得る。メモリアレイ４０１に送られる命令及びデータの形成は、概して、メモリアレイ４０１の要件に依存する。

【0028】

制御エンジン４０６はまた、例えば、テストプログラムからの命令におけるＢＬ１値及びＷＬ２値に基づいて、ビット線マージン制御４０２及び／又はワード線マージン制御４０３に、ビット線及び／又はワード線上の電圧を変調するように命令し得る。ビット線マージン制御４０２及びワード線マージン制御４０３がバイアス回路である例では、ビット線マージン制御４０２及び／又はワード線マージン制御４０３が、それぞれ、ＢＬ１値及びＷＬ２値に基づいて電圧を生成し得る。ビット線マージン制御４０２及びワード線マージン制御４０３が変調制御値を生成する回路要素である例では、ビット線マージン制御４０２及び／又はワード線マージン制御４０３は、メモリアレイ４０１の要件に基づいて、それぞれ、ＢＬ１及び／又はＷＬ２に対応する変調制御値を生成し得る。例えば、ワード線マージン制御４０３は、公称電圧から０ｍＶオフセットされたワード線電圧を示すための変調制御値「０」、公称電圧から３００ｍＶオフセットされたワード線電圧を示すための変調制御値「１」、公称電圧から－３００ｍＶオフセットされたワード線電圧を示すための変調制御値「２」をメモリアレイ４０１に提供し得る。ワード線マージン制御４０３がワード線電圧を直接特定する別の例では、ワード線マージン制御４０３は、０ｍＶのワード線電圧で行われる読み出し又は書き込みを示すための変調制御値「０」、３００ｍＶのワード線電圧で行われる読み出し又は書き込みを示すための変調制御値「１」、及び－３００ｍＶのワード線電圧で行われる読み出し又は書き込みを示すための変調制御値「２」をメモリアレイ４０１に提供し得る。

【0029】

工程５０５において、ＢＩＳＴシステム４００は、工程５０４で生成された読み出し及び／又は書き込み命令をメモリアレイ４０１に送る。工程５０４で生成された命令及び／又はデータは、それぞれの命令及び／又はデータを生成した構成要素（例えば、ビット線マージン制御４０２、ワード線マージン制御４０３、書込み／読出し制御生成器４０４、及び／又はアドレス／データ生成器４０５）によってＢＩＳＴシステム４００に送信され得る。書き込み命令の場合、工程５０４で生成されたデータは、メモリアレイ４０１内の適切なメモリ位置に書き込まれる。読み出し命令の場合、特定されたアドレスのセルが読み出される。

【0030】

工程５０６において、命令が読出し命令である場合、メモリアレイ４０１は、読出しデータを出力コンパレータ４０８に出力する。出力コンパレータ４０８は、読み出し命令の結果を、メモリ４０９に記憶され得る予期結果と比較して、読み出しデータが予期結果と一致するかどうかをテストする。コンパレータ４０８は、比較の結果を制御エンジン４０６に提供する。工程５０７において、制御エンジン４０６は、実行されていない命令がテストプログラムに残っているかどうかを判定する。残っている場合、制御エンジン４０６は、工程５０３で次の読み出し又は書込み命令を読み出し、その命令は工程５０４～５０６で処理される。テストプログラムに命令が残っていない場合、工程５０８において、制御エンジン４０６は、テストプログラムの結果を外部インタフェース４０７に出力する。あるいは、テストプログラムの結果は、それらが生成されるときに外部インタフェース４０７に出力されてもよく、及び／又はメモリ４０９に記憶されてもよい。

【0031】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】