特許 7569891 半導体装置および半導体装置の動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-10-09

(45)【発行日】2024-10-18

(54)【発明の名称】半導体装置および半導体装置の動作方法

(51)【国際特許分類】

   G06F 12/06 20060101AFI20241010BHJP

   G06F 12/00 20060101ALI20241010BHJP

   G06F 12/02 20060101ALI20241010BHJP

   G11C 5/04 20060101ALI20241010BHJP

【ＦＩ】

G06F12/06 515J

G06F12/00 597U

G06F12/02 580A

G06F12/06 522A

G11C5/04 210

【請求項の数】 18

(21)【出願番号】P 2023097574

(22)【出願日】2023-06-14

【審査請求日】2023-06-14

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】矢野 勝

(72)【発明者】

【氏名】神永 雄大

【審査官】北村 学

(56)【参考文献】

【文献】特開２００７－１８３９６１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２４８９２１（ＵＳ，Ａ１）

【文献】特開平０７－０９３９８０（ＪＰ，Ａ）

【文献】特表２０１２－５３２３７３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０３１２９５２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

ＩＰＣ Ｇ０６Ｆ １２／００ － １２／０６

Ｇ１１Ｃ ５／０４

(57)【特許請求の範囲】

【請求項1】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの双方にプログラムする、半導体装置。

【請求項2】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリにプログラムしている間に、ＮＡＮＤ型フラッシュメモリにプログラムする、半導体装置。

【請求項3】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、ＮＡＮＤ型フラッシュメモリにプログラムしたデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリにプログラムする、半導体装置。

【請求項4】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、連続プログラムのコマンドに応じてＮＯＲ型フラッシュメモリにデータを連続プログラムする、半導体装置。

【請求項5】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、連続読出しコマンドに応じてＮＯＲ型フラッシュメモリの第１のページを読出した後、当該第１のページの次に連続する第２のページをＮＡＮＤ型フラッシュメモリから読み出す、半導体装置。

【請求項6】

第１のページの読出しデータが出力される間に、前記第２のページのアレイ読出しが行われる、請求項５に記載の半導体装置。

【請求項7】

入出力回路と、
前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、
前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含み、
前記コントローラは、前記入出力回路からＮＯＲ型フラッシュメモリへのコマンドを受け取り、当該コマンドに応じてＮＡＮＤ型フラッシュメモリへのコマンドを生成する、半導体装置。

【請求項8】

前記コントローラは、前記入出力回路からＮＯＲ型フラッシュメモリへのアドレスを受け取り、当該アドレスに応じてＮＡＮＤ型フラッシュメモリへのアドレスを生成する、請求項１ないし７いずれか１つに記載の半導体装置。

【請求項9】

ＮＯＲ型フラッシュメモリが形成されたチップと、ＮＡＮＤ型フラッシュメモリが形成されたチップとが積層される、請求項１ないし７いずれか１つに記載の半導体装置。

【請求項10】

ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法であって、
コントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御し、
前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの双方にプログラムする、動作方法。

【請求項11】

ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法であって、
コントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御し、
前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリにプログラムしている間に、ＮＡＮＤ型フラッシュメモリにプログラムする、動作方法。

【請求項12】

ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法であって、
コントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御し、
前記コントローラは、ＮＡＮＤ型フラッシュメモリにプログラムしたデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリにプログラムする、動作方法。

【請求項13】

前記コントローラは、前記入出力回路から受け取ったデータをＮＡＮＤ型フラッシュメモリにプログラムした後、ＮＡＮＤ型フラッシュメモリからデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリに提供する、請求項１２に記載の動作方法。

【請求項14】

ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法であって、
コントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御し、
前記コントローラは、連続プログラムのコマンドに応じてＮＯＲ型フラッシュメモリにデータを連続プログラムする、動作方法。

【請求項15】

ＮＯＲ型フラッシュメモリの１ページの単位がＭバイト、ＮＡＮＤ型フラッシュメモリの１ページの単位がＭ×ｋ（ｋは、正の整数）であるとき、
前記コントローラは、ＮＯＲ型フラッシュメモリの先頭ページＰ０のプログラムが終了した後、ＮＡＮＤ型フラッシュメモリから読み出されたデータに基づきＮＯＲ型フラッシュメモリのページＰ０以降をプログラムする、請求項１２に記載の動作方法。

【請求項16】

前記コントローラは、ＮＯＲ型フラッシュメモリのページＰ１をプログラムするとき、ＮＡＮＤ型フラッシュメモリの選択ページから読み出されたデータからページＰ１に対応するデータを選択的に読み出す、請求項１５に記載の動作方法。

【請求項17】

前記コントローラは、ページＰ１のプログラムをしている間に、入出力回路からＮＡＮＤ型フラッシュメモリの次のページにプログラムするデータをロードする、請求項１６に記載の動作方法。

【請求項18】

ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法であって、
コントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御し、
前記コントローラは、連続読出しコマンドに応じてＮＯＲ型フラッシュメモリの第１のページを読出した後、当該第１のページの次に連続する第２のページをＮＡＮＤ型フラッシュメモリから読み出す、動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとを含む半導体装置に関する。

【背景技術】

【0002】

ＮＯＲ型フラッシュメモリは、ランダムアクセスが可能であり、高速読出しが可能であるのに対し、ＮＡＮＤ型フラッシュメモリは、集積度の高いメモリセルアレイを実現し、大容量のデータを高速にプログラムすることができるが、ＮＯＲ型フラッシュメモリと比較して読出しに要する時間が長くなる。

【0003】

近年のフラッシュメモリでは、少ない端子数で入出力データの高速化を図るシリアルインターフェースを搭載するものも増えている。シリアルインターフェースには、例えば、８ビットの命令コードおよび２４ビットのアドレスを必要とする標準シリアルペリフェラルインターフェースＳＰＩ（Serial Peripheral Interface）がある。

【0004】

ＮＯＲ型フラッシュメモリには、バーストモードまたはページモードのように、データ入出力を連続的に行う機能が搭載される。例えば、読出し動作では、図１（Ａ）に示すように、チップセレクト信号／ＣＳがローアクティブにされ、シリアルクロック信号に同期して外部端子から読出し命令およびアドレスが入力されると、列アドレスが自動的にインクリメントされ、読み出したデータが、順次シリアルクロック信号に同期して外部端子から出力される。プログラム動作では、外部端子からプログラム命令およびアドレスが入力されると、列アドレスが自動的にインクリメントされ、シリアルクロック信号に同期して外部端子から入力したプログラムデータがメモリセルにプログラムされる。このような連続読出しまたは連続書込みは、チップセレクト信号／ＣＳをハイレベルにすることで終了する（特許文献１）。

【0005】

一方、ＮＡＮＤ型フラッシュメモリにおいても、ＮＯＲ型シリアルフラッシュとの互換性を図るため、シリアルインターフェースを搭載するものが実用化されている。ＮＡＮＤ型フラッシュメモリで連続読出しを行う場合、外部端子から連続読出し命令およびアドレスが入力されると、メモリセルアレイのページから読み出されたデータがページバッファ／センス回路に保持され、列アドレスが自動的にインクリメントされ、シリアルクロック信号に同期してページバッファ／センス回路に保持されたデータが外部端子から出力される。

【0006】

図１（Ｂ）に、ＮＡＮＤ型フラッシュメモリの連続読出し動作のタイミングチャートを示す。チップセレクト信号ＣＳがローアクティブにされ、８ビットのページデータ読出し命令（例えば、「１３ｈ」）と、１６ビットのページアドレスＰＡ（ブロックおよびページを選択するための行アドレス）とが入力され、メモリセルアレイの選択ページのデータがページバッファ／センス回路に転送された時間に相当するレイテンシィの後、連続読出しのための８ビットの読出し命令および１６ビットのアドレス（これは、空のダミーアドレス）が入力される。ＮＡＮＤ型フラッシュメモリは、これらの一連の命令およびアドレスの入力により、連続読出しモードとなり、入力されたページアドレスＰＡが自動的にインクリメントされ、順次、読み出されたページデータがシリアルクロックに同期して外部にシリアル出力される。チップセレクト信号ＣＳがローレベルである期間中、すなわち、連続読出しモードである間、フラッシュメモリには、ページデータ読出し命令およびページアドレスＰＡの入力は不要である（特許文献１）。

【先行技術文献】

【特許文献】

【0007】

【文献】特許第６２３２１０９号

【発明の概要】

【発明が解決しようとする課題】

【0008】

ＮＯＲ型フラッシュメモリは、ランダムアクセスによる高速読出しが可能であり、耐久性やリテンション特性が優れているため、システム起動用のブートコードやファームウエア等を格納するのに適している。その反面、ＮＯＲ型フラッシュメモリは、バイト当たりのプログラム時間がＮＡＮＤ型フラッシュメモリに比べて数十倍も大きく、また、プログラムの際の電力消費も大きいため、格納には優れているとは言えない。

【0009】

そこで、ＮＯＲ型フラッシュメモリのチップ（ダイ）とＮＡＮＤ型フラッシュメモリのチップ（ダイ）とをスタックさせたスタック型フラッシュメモリが実用化されている。スタック型フラッシュメモリを使用する場合、ホスト装置は、図１（Ａ）、（Ｂ）に示したように、チップセレクト信号ＣＳによりＮＯＲ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリのいずれかをアクティブにし、例えば、ＮＡＮＤ型フラッシュメモリに大容量のデータをプログラムし、ＮＯＲ型フラッシュメモリに高速読出しを必要とする小容量のデータをプログラムする。

【0010】

しかしながら、従来のスタック型フラッシュメモリにおける動作方法は、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリのそれぞれを個別に選択して動作させなければならず、ホスト装置側の処理が煩雑となり、スタック型フラッシュメモリの動作方法の改善が求められている。

【0011】

本発明は、このような従来の課題を解決し、ＮＯＲ型フラッシュメモリの実力を下げることなく、ＮＡＮＤ型フラッシュメモリを融合させて半導体装置の動作を改善することを目的とする

【課題を解決するための手段】

【0012】

本発明に係る半導体装置は、入出力回路と、前記入出力回路に内部バスを介して接続されたＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリと、前記入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するコントローラとを含む。

【0013】

ある態様では、前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの双方にプログラムする。ある態様では、前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリにプログラムしている間に、ＮＡＮＤ型フラッシュメモリにプログラムする。ある態様では、前記コントローラは、ＮＡＮＤ型フラッシュメモリにプログラムしたデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリにプログラムする。ある態様では、前記コントローラは、連続プログラムのコマンドに応じてＮＯＲ型フラッシュメモリにデータを連続プログラムする。ある態様では、前記コントローラは、連続読出しコマンドに応じてＮＯＲ型フラッシュメモリの第１のページを読出した後、当該第１のページの次に連続する第２のページをＮＡＮＤ型フラッシュメモリから読み出す。ある態様では、前記コントローラは、連続読出しコマンドに応じてＮＯＲ型フラッシュメモリの第１のページを読出した後、当該第１のページの次の第２のページをＮＡＮＤ型フラッシュメモリから読み出す。ある態様では、前記コントローラは、前記入出力回路からＮＯＲ型フラッシュメモリへのコマンドを受け取り、当該コマンドに応じてＮＡＮＤ型フラッシュメモリへのコマンドを生成する。ある態様では、前記コントローラは、前記入出力回路からＮＯＲ型フラッシュメモリへのアドレスを受け取り、当該アドレスに応じてＮＡＮＤ型フラッシュメモリへのアドレスを生成する。ある態様では、ＮＯＲ型フラッシュメモリが形成されたチップと、ＮＡＮＤ型フラッシュメモリが形成されたチップとが積層される。

【0014】

本発明に係るＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリを含む半導体装置の動作方法は、ＮＯＲ型フラッシュメモリのコントローラは、入出力回路を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御する。

【0015】

ある態様では、前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの双方にプログラムする。ある態様では、前記コントローラは、前記入出力回路から受け取ったデータをＮＯＲ型フラッシュメモリにプログラムしている間に、ＮＡＮＤ型フラッシュメモリにプログラムする。ある態様では、前記コントローラは、ＮＡＮＤ型フラッシュメモリにプログラムしたデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリにプログラムする。ある態様では、前記コントローラは、前記入出力回路から受け取ったデータをＮＡＮＤ型フラッシュメモリにプログラムした後、ＮＡＮＤ型フラッシュメモリからデータを読出し、読み出したデータをＮＯＲ型フラッシュメモリに提供する。ある態様では、前記コントローラは、連続プログラムのコマンドに応じてＮＯＲ型フラッシュメモリにデータを連続プログラムする。ある態様では、ＮＯＲ型フラッシュメモリの１ページの単位がＭバイト、ＮＡＮＤ型フラッシュメモリの１ページの単位がＭ×ｋ（ｋは、正の整数）であるとき、前記コントローラは、ＮＯＲ型フラッシュメモリの先頭ページＰ０のプログラムが終了した後、ＮＡＮＤ型フラッシュメモリから読み出されデータに基づきＮＯＲ型フラッシュメモリのページＰ０以降をプログラムする。ある態様では、前記コントローラは、ＮＯＲ型フラッシュメモリのページＰ１をプログラムするとき、ＮＡＮＤ型フラッシュメモリの選択ページから読み出されたデータからページＰ１に対応するデータを選択的に読み出す。ある態様では、前記コントローラは、ページＰ１のプログラムをしている間に、前記入出力回路からＮＡＮＤ型フラッシュメモリの次のページにプログラムするデータをロードする。

【発明の効果】

【0016】

本発明によれば、入出力回路から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの動作を制御するようにしたので、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとの連携ないし協働の動作が可能となり、ホスト装置の処理を軽減し、かつ半導体装置の利便性を向上させることができる。

【図面の簡単な説明】

【0017】

【図1】図１（Ａ）は、ＮＯＲ型フラッシュメモリの連続読出し動作を説明するタイミングチャート、図１（Ｂ）は、ＮＡＮＤ型フラッシュメモリの連続読出し動作を説明するタイミングチャートである。

【図2】本発明の実施例に係るスタック型フラッシュメモリの全体構成を示すブロック図である。

【図3】本発明の実施例に係るスタック型フラッシュメモリの内部構成を示す図である。

【図4】本発明の実施例に係るスタック型フラッシュメモリをデュアルモードの書込み／読出しを行うときのタイミングチャートである。

【図5】本実施例のスタック型フラッシュメモリにおけるプログラム動作を説明する図である。

【図6】本実施例のスタック型フラッシュメモリにおけるプログラム動作を説明する図である。

【図7】本実施例のスタック型フラッシュメモリにおける読出し動作を説明する図である。

【図8】本発明の実施例に係るスタック型フラッシュメモリの他の構成例を示す図である。

【図9】本発明の実施例に係るスタック型フラッシュメモリの他の構成例を示す図である。

【発明を実施するための形態】

【0018】

本発明に係る半導体装置は、異種タイプのフラッシュメモリとして、少なくとも１つのＮＯＲ型フラッシュメモリと少なくとも１つのＮＡＮＤ型フラッシュメモリとを含んで構成される。ある態様では、半導体装置は、ＮＯＲ型フラッシュメモリが形成されたチップとＮＡＮＤ型フラッシュメモリが形成されたチップとを積層したパッケージを含んで構成される。

【実施例】

【0019】

次に、本発明の実施例について図面を参照して説明する。本発明の実施例に係るスタック型フラッシュメモリ１０は、図２に示すように、外部バス２０を介してホスト装置３０に接続される。スタック型フラッシュメモリ１０は、ＮＯＲ型フラッシュメモリ１００、ＮＡＮＤ型フラッシュメモリ２００、コントローラ３００、および内部バス４００を含んで構成される。ＮＯＲ型フラッシュメモリ１００、ＮＡＮＤ型フラッシュメモリ２００、コントローラ３００は、内部バス４００を介して相互に接続され、これらの間で内部バス４００を介してデータの転送が可能である。外部バス２０は、特に限定されないが、例えばＳＰＩ、クワッドＳＰＩ、オクタルＳＰＩであり、外部バス２０がＳＰＩに対応している場合には、内部バス４００も同様にＳＰＩに対応する。

【0020】

スタック型フラッシュメモリ１０は、特に限定されないが、ＮＯＲ型フラッシュメモリ１００およびコントローラ３００が形成されたチップ（またはダイ）と、ＮＡＮＤ型フラッシュメモリ２００が形成されたチップ（またはダイ）の積層を含む。スタックされたチップは、相互に電気的に接続され、例えば、一方のチップ表面に形成された導電パッドが他方のチップ表面に形成された導電パッドに直接的にあるいは導電部材を介して間接的に接続される。あるいは、スタックされたチップ間を貫通する導電部材によってチップ間の電気的接続が実現されるようにしてもよい。

【0021】

スタック型フラッシュメモリ１０は、積層されたチップを収容するパッケージ（例えば、樹脂封止やセラミック封止など）を含む。パッケージは、内部チップと外部との間の電気的インターフェースを提供するための外部端子を含む。外部端子は、例えば、パッケージ裏面に形成されたＢＧＡやＬＧＡなどを含み、外部端子は、データ入出力用端子、アドレス端子、クロック端子、制御端子、電源端子などを含み得る。

【0022】

ホスト装置３０は、外部バス２０を介してスタック型フラッシュメモリ１０にコマンド（命令）、アドレス、クロック信号、制御信号等を出力し、スタック型フラッシュメモリ１０に所望の動作を実行させる。ここで留意すべきは、ホスト装置３０が用いるコマンドは、ＮＯＲ型フラッシュメモリの仕様に準拠するものであり、つまり、ホスト装置３０は、スタック型フラッシュメモリ１０をあたかもＮＯＲ型フラッシュメモリとして使用し、ＮＯＲ型フラッシュメモリのためのプログラムコマンド、読出しコマンド、消去コマンドを発し、ユーザーから見えないところでＮＡＮＤ型フラッシュメモリ２００が動作される。

【0023】

図３は、本実施例のスタック型フラッシュメモリ１０の内部構成を示す図である。ＮＯＲ型フラッシュメモリ１００は、ビット線とソース線間に複数のメモリセルが並列に接続されたＮＯＲ型メモリセルアレイ１１０、行アドレスに基づきワード線の選択・駆動を行うＸ－ＤＥＣ１２０、メモリセルから読み出されたデータをセンスしたり、メモリセルにデータを書込むＳＡ／ＷＡ１３０、プログラム動作時に入出力回路３３０から受け取った１ページ分のデータを保持し、列アドレスに基づき選択されたデータをＳＡ／ＷＡ１３０に転送するバッファ１４０、列アドレスに基づきビット線の選択等を行うＹ－ＤＥＣ１５０を含んで構成される。

【0024】

ＮＯＲ型フラッシュメモリ１００は、データ入出力を連続的に行う機能を搭載し、その際、ページ単位でデータの読出しやプログラムを行うことができる。１ページの単位は、特に限定されず、任意設定が可能であるが、例えば２５６バイトである。ある態様では、ＮＯＲ型フラッシュメモリ１００のバッファ１４０は、１ページ分のデータを格納することができ、プログラム動作時、バッファ１４０は、入出力回路３３０を介して受け取ったデータを保持する。バッファ１４０に保持したデータは、Ｙ－ＤＥＣ１５０の列アドレスに基づき選択され、選択されたデータがＳＡ／ＷＡ（センスアンプ／書込みアンプ）１３０に転送され、ＳＡ／ＷＡ１３０は、転送されたデータに基づき選択ビットの選択メモリセルにプログラムする。

【0025】

ＮＡＮＤ型フラッシュメモリ２００は、行列状に配列された複数のメモリセルがＮＡＮＤストリングを形成するように直列に接続されたＮＡＮＤ型メモリセルアレイ２１０、行アドレスに基づきブロックおよびワード線の選択・駆動を行うＸ－ＤＥＣ２２０、メモリセルアレイ２１０の選択ページから読み出されたデータを保持したり、選択ページにプログラムするデータを保持するページバッファ／センス回路２３０、ページバッファ／センス回路２３０との間でデータ転送（例えば、１／２ページ単位）を行うキャッシュレジスタ２４０と、列アドレスに基づきビット線の選択等を行うＹ－ＤＥＣ２５０、内部バス４００に接続されたコントローラ２６０を含んで構成される。また、ここには図示しないがスタック型フラッシュメモリ１０は、データの読出し、プログラムおよび消去等のために必要な電圧などを生成する電圧発生回路やクロック生成回路などを含み得る。

【0026】

コントローラ３００は、ＮＯＲ制御３１０およびＮＡＮＤ制御３２０を含み、コントローラ３００は、内部バス４００を介して入出力回路３３０に接続される。入出力回路３３０は、外部バス２０を介してホスト装置３０に接続され、ホスト装置３０からコマンド、アドレス、データ等を受け取る。また、入出力回路３３０は、内部バス４００を介してＮＯＲ型フラッシュメモリ１００およびＮＡＮＤ型フラッシュメモリ２００に接続される。

【0027】

入出力回路３３０は、ＳＰＩに対応し、より好ましくはクワッドＳＰＩまたはオクタルＳＰＩに対応し、外部バス２０および内部バス４００におけるデータ転送はクロック信号に同期して行われる。

【0028】

ある態様では、入出力回路３３０は、入出力端子、クロック端子等を含み、クロック端子に供給されたクロック信号の立ち上がりエッジおよび／または立下りエッジに同期してデータの入出力を行う。プログラム動作時、入出力回路３３０を介して取り込まれたデータは、内部バス４００を介してＮＯＲ型フラッシュメモリ１００やＮＡＮＤ型フラッシュメモリ２００に提供され、ＮＯＲ型フラッシュメモリ１００やＮＡＮＤ型フラッシュメモリ２００へのプログラムが可能である。

【0029】

コントローラ３００は、ホスト装置３０から受け取ったコマンド等に基づきＮＯＲ型フラッシュメモリ１００やＮＡＮＤ型フラッシュメモリ２００の動作を制御し、さらに内部バス４００のデータ転送を制御する。ＮＯＲ制御３１０は、ＮＯＲ型フラッシュメモリ１００の動作を制御し、ＮＡＮＤ制御３２０は、ＮＡＮＤ型フラッシュメモリ２００の動作を制御する。より具体的には、ＮＯＲ制御３１０は、入出力回路３３０を介して受け取ったコマンドに基づきＮＯＲ型フラッシュメモリ１００の読出し、プログラム、消去等の動作を制御したり、あるいは入出力回路３３０から受け取った特定のコマンドに基づきＮＡＮＤ制御３２０にＮＡＮＤフラッシュメモリ２００を制御するための内部コマンドや内部アドレスを生成させる。

【0030】

例えば、ホスト装置３０からの特定のコマンドがＮＡＮＤ型フラッシュメモリ２００へのプログラムを含むコマンドに該当する場合、ＮＯＲ制御３１０は、ＮＡＮＤ制御３２０にＮＡＮＤ型フラッシュメモリ２００をプログラムするための内部コマンドおよび内部アドレスを生成させ、生成した内部コマンドおよび内部アドレスを入出力回路３３０および内部バス４００を介してＮＡＮＤ型フラッシュメモリ２００のコントローラ２６０に提供する。ＮＡＮＤ制御３２０は、例えばＬＵＴを参照し、ホスト装置３０から受け取ったアドレスに対応する内部アドレスを生成する。ＮＡＮＤ型フラッシュメモリ２００のコントローラ２６０は、受け取った内部コマンドに応答して、入出力回路３３０および内部バス４００を介して受け取ったデータをＮＡＮＤ型メモリアレイ２１０の選択ページにプログラムする。

【0031】

また、特定のコマンドがＮＡＮＤ型フラッシュメモリ２００の読出しを含むコマンドに該当する場合、ＮＯＲ制御３１０は、ＮＡＮＤ制御３２０にＮＡＮＤ型フラッシュメモリ２００を読み出すための内部コマンドおよび内部アドレスを生成させ、生成した内部コマンドおよび内部アドレスを入出力回路３３０および内部バス４００を介してＮＡＮＤ型フラッシュメモリ２００のコントローラ２６０に提供する。ＮＡＮＤ型フラッシュメモリ２００のコントローラ２６０は、受け取った内部コマンドに応答して、ＮＡＮＤ型メモリアレイ２１０の選択ページから読み出されたデータを内部バス４００および入出力回路３３０を介して外部バス２０に出力する。

【0032】

ある態様では、スタック型フラッシュメモリ１０は、ホスト装置３０からＮＯＲ型フラッシュメモリに準拠する命令（コマンド）を受け取ると、ＮＯＲ制御３１０は、当該命令に応じてＮＯＲ型フラッシュメモリ１００および／またはＮＡＮＤ制御３２０を介してＮＡＮＤ型フラッシュメモリ２００を制御する。例えば、ホスト装置３０は、ブートコードやファームウエアなどのデータをスタック型フラッシュメモリ１０にプログラムするとき、特定のコマンド（例えば、連続書込みのコマンドやページモード書込みのコマンドなど）、アドレス、データを発行する。

【0033】

ある態様では、ＮＯＲ制御３１０は、入出力回路３３０を介してホスト装置３０からの特定のコマンドを受け取ると、ＮＯＲ型フラッシュメモリ１００のプログラムを制御し、かつＮＡＮＤ制御３２０からＮＡＮＤフラッシュメモリ２００をプログラムするための内部コマンドおよび内部アドレスを発行させる。ＮＯＲ型フラッシュメモリ１００は、入出力回路３３０から受け取ったデータをＮＯＲ型アレイ１１０に書込み、ＮＡＮＤ型フラッシュメモリ２００は、ＮＯＲ型フラッシュメモリ１００の書込みと並行して、あるいは単独で、入出力回路３３０から受け取ったデータをＮＡＮＤ型アレイ２１０に書込む。

【0034】

ある態様では、ホスト装置３０は、ブートデータやファームウエアなどのデータをスタック型フラッシュメモリ１０から読み出すとき、特定のコマンド（例えば、連続読出しのコマンドやページモード読出しのコマンドなど）、アドレスを発行する。ＮＯＲ制御３１０は、入出力回路３３０を介してホスト装置３０から特定のコマンドを受け取ると、ＮＯＲ型フラッシュメモリの読出しを制御し、かつＮＡＮＤ制御３２０からＮＡＮＤ型フラッシュメモリ２００を読み出すための内部コマンドおよび内部アドレスを発行させる。ＮＯＲ型フラッシュメモリ１００は、ＮＯＲ型アレイ１１０から読み出したデータを入出力回路３３０から出力し、ＮＡＮＤ型フラッシュメモリ２００は、ＮＯＲ型フラッシュメモリの読出し後に、あるいは単独でＮＡＮＤ型アレイ２１０から読み出したデータを入出力回路３３０から出力する。

【0035】

次に、本実施例のスタック型フラッシュメモリ１０にデータを連続プログラムする例について説明する。図４は、データをプログラムするときのタイミングチャート、図５、図６は、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの動作遷移を説明する図である。図中、Ｔｐｇｍ＿ＮＯＲは、ＮＯＲ型フラッシュメモリの１ページ分のプログラム時間、Ｔｐｇｍ＿ＮＡＮＤは、ＮＡＮＤ型フラッシュメモリの２ページ分のプログラム時間、Ｔｒｅａｄは、ＮＡＮＤ型フラッシュメモリからＮＯＲ型フラッシュメモリへのデータ読出し時間である。

【0036】

ここでは、一例として、ＮＯＲ型フラッシュメモリ１００の１ページが２５６バイト、ＮＡＮＤ型フラッシュメモリ２００の１ページが２Ｋバイトであると仮定する。つまり、ＮＡＮＤ型フラッシュメモリ２００の１ページのデータは、ＮＯＲ型フラッシュメモリ１００の８ページのデータに相当する。

【0037】

プログラム動作時、ＮＯＲ型フラッシュメモリ１００は、２５６バイトのデータをバッファ１４０に格納し、ビット単位、バイト単位あるいはワード単位でバッファ１４０から読み出されたデータを選択ページの選択メモリセルにプログラムする。一方、ＮＡＮＤ型フラッシュメモリ２００は、２Ｋバイトのデータをキャッシュレジスタ２４０／ページバッファＳＡ２３０にそれぞれ格納し、ページバッファ／ＳＡ２３０に保持されたデータをページ単位で選択ページにプログラムする。それ故、ＮＡＮＤ型フラッシュメモリは、高速プログラムが可能であり、ＮＯＲ型フラッシュメモリ１００の単位ビット当たりのプログラム時間は、ＮＡＮＤ型フラッシュメモリ２００よりも非常に大きくなる。

【0038】

コントローラ３００は、ホスト装置３０から入出力回路３３０を介してコマンド、アドレスを受け取ると、ＮＯＲフラッシュメモリ１００およびＮＡＮＤ型フラッシュメモリ２００にページモードでデータの連続書込みを行う。連続書込みでは、例えば、ＮＯＲ型フラッシュメモリ１００の先頭の行アドレスが指定され、その後、行アドレスおよび列アドレスは、カウンタによって自動的に生成される。ＮＡＮＤ型フラッシュメモリ２００の行アドレスは、ＮＡＮＤ制御３２０またはコントローラ２６０によって自動的に生成される。連続書込みの終了は、例えば、従来と同様にＣＳ／信号をトグルさせるか（図１（Ａ）を参照）、あるいは、連続書き込みの終了コマンドをスタック型フラッシュメモリ１０に入力する。

【0039】

連続書込み動作が開始されると、外部バス２０から入出力回路３３０を介してデータが取り込まれる。図４の時刻ｔ０－ｔ１の期間において、ＮＡＮＤ型フラッシュメモリ２００の２ページ分のデータが入出力回路３３０から取り込まれる。取り込まれたデータは、内部バス４００を介してＮＯＲ型フラッシュメモリ１００のバッファ１４０に順次格納され、これと並行して、ＮＡＮＤ型フラッシュメモリ２００のキャッシュレジスタ２４０にも順次格納される。キャッシュレジスタ２４０は、１ページ分のデータを格納すると、この１ページ分のデータをページバッファ／ＳＡ２３０に転送し、次の１ページ分のデータをロードする。

【0040】

バッファ１４０に格納されたデータは、ビット単位あるいは複数ビット単位でＳＡ／ＷＡ１４０に転送され、ＳＡ／ＷＡ１４０は、受け取ったデータを選択ページＰ０の選択メモリセル（１ビットまたは複数ビット）にプログラムする。この様子を図５（Ａ）に示す。時刻ｔ１のとき、図５（Ｂ）に示すように、外部バス２０からＮＡＮＤ型フラッシュメモリ２００のキャッシュレジスタ２４０への２ページ分のデータロードが終了する。

【0041】

時刻ｔ１で外部バス２０からのデータロードが終了すると、時刻ｔ１－ｔ２の期間において、ＮＡＮＤ型フラッシュメモリ２００は、格納した２ページ分のデータをプログラムする。この様子を図５（Ｃ）に示す。ページバッファ／ＳＡ２３０に保持された最初の１ページ分のデータがＮＡＮＤ型アレイの選択ページＰ０にプログラムされ、その後、キャッシュレジスタ２４０に保持されたデータがページバッファ／ＳＡ２３０に転送され、このデータが選択ページＰ１にプログラムされる。ＮＡＮＤ型フラッシュメモリ２００のプログラムが行われている間、ＮＯＲ型フラッシュメモリ１００では、ページＰ０のプログラムが行われている。

【0042】

時刻ｔ２－ｔ３の期間において、次の２ページ分のデータがＮＡＮＤ型フラッシュメモリ２００にロードされる。この様子を図５（Ｄ）に示す。時刻ｔ３において、データロードが終了するとき、ＮＯＲ型フラッシュメモリ１００におけるページＰ０のプログラムが終了する。この様子を図５（Ｅ）に示す。

【0043】

時刻ｔ３－ｔ４の期間において、ＮＡＮＤ型フラッシュメモリ２００は、格納した２ページ分のデータをプログラムする。この様子を図５（Ｆ）に示す。ＮＡＮＤ型アレイ２１０の選択ページＰ２、Ｐ３にデータがプログラムされる。時刻ｔ４でＮＡＮＤ型フラッシュメモリ２００のプログラムが終了したときの様子を図６（Ｇ）に示す。

【0044】

時刻ｔ４でプログラムが終了するや否や、時刻ｔ４－ｔ５の期間において、ＮＯＲ型フラッシュメモリ１００のページＰ１にプログラムするため、ＮＡＮＤ型フラッシュメモリのページＰ０のデータが読出され、読みだされたデータがＮＯＲ型フラッシュメモリ１００のページＰ１にプログラムされる。この様子を図６（Ｈ）に示す。ＮＡＮＤ型メモリアレイの選択ページＰ０のデータがページバッファ／ＳＡ２３０に読み出され、次いで、読み出されたデータがキャッシュレジスタ２４０に転送される。キャッシュレジスタ２４０に保持されたページＰ０のデータは、ＮＯＲ型フラッシュメモリ１００のページＰ０～Ｐ７の８ページ分のデータを含むものである。コントローラ２６０は、Ｙ－ＤＥＣ２５０を介してキャッシュレジスタ２４０の列アドレス２５７－５１２の２５６バイトのデータを選択し、この２５６バイトのデータを内部バス４００に出力させる。ＮＯＲ型フラッシュメモリ１００は、内部バス４００から受け取った２５６バイトのデータをバッファ１４０に順次格納し、次いで、Ｙ－ＤＥＣ１５０を介してバッファ１４０の選択されたデータをＳＡ／ＷＡ１３０に転送し、ＮＯＲ型メモリアレイのページＰ１の選択メモリセルにプログラムを行う。

【0045】

時刻ｔ５でバッファ１４０へのデータ転送が終了し、このときの様子を図６（Ｉ）に示す。ＮＡＮＤ型フラッシュメモリ２００のページバッファ／ＳＡ２３０およびキャッシュレジスタ２４０に保持されたデータがリセットされ、次の２ページ分のデータをロードするための準備が成される。

【0046】

時刻ｔ５－ｔ６の期間において、次の２ページ分のデータが外部バス２０からＮＡＮＤ型フラッシュメモリ２００にロードされる。この様子を図６（Ｊ）に示す。この間、ＮＯＲ型フラッシュメモリ１００ではページＰ１のプログラムが行われている。時刻ｔ６－ｔ７の期間において、ＮＡＮＤ型フラッシュメモリ２００は、ロードした２ページ分のデータをページＰ４、Ｐ５にプログラムする。この様子を図６（Ｋ）に示す。時刻ｔ７で、ＮＡＮＤ型フラッシュメモリ２００におけるページＰ５のプログラムが終了し、これとほぼ同じタイミングでＮＯＲ型フラッシュメモリ１００におけるページＰ１のプログラムが終了する。この様子を図６（Ｌ）に示す。

【0047】

こうして、ＮＯＲ型フラッシュメモリ１００のページＰ１以降は、ＮＡＮＤ型フラッシュメモリ２００から読み出されたデータがプログラムされる。図４は、ＮＡＮＤ型フラッシュメモリ２００にプログラムされたページＰ０、Ｐ１の２ページ分のデータを、ＮＯＲ型フラシュメモリ１００にプログラムしたときのタイミングチャートである。ＳＰＩによるクロック信号が１００ＭＨｚであり、ＤＴＲ（立ち上がりエッジおよび立下りエッジ）に同期してデータ出力が行われ、Ｔｐｇｍ＿ＮＯＲ≒０．７ｍｓ、Ｔｒｅａｄ＝４００ｕｓと仮定すると、本実施例のスタック型フラッシュメモリ１０においてＮＯＲ型フラッシュメモリ１００に１６ページ（ＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５）をプログラムするのに要する時間Ｔａは、
Ｔａ≒（４００ｕｓ×１６）＋０．７ｍｓ＜８ｍｓとなる。
他方、従来のスタック型フラッシュメモリにおいてＮＯＲ型フラシュメモリに１６ページをプログラムするために要する時間Ｔｂは、
Ｔｂ≒１６×０．７ｍｓ＝１１．２ｍｓとなる。
このように、プログラム動作時に、高速プログラム可能なＮＡＮＤ型フラッシュメモリにデータを格納し、これをあたかもキャッシュメモリのように使用することで、ＮＯＲ型フラッシュメモリのプログラムに要する時間を大幅に短縮することができる。

【0048】

図６に示すように、ＮＡＮＤフラッシュメモリ２００にプログラムされたページＰ０～Ｐ５の６ページ分のデータをＮＯＲ型フラッシュメモリ１００にプログラムするならば、ＮＯＲ型フラッシュメモリ１００には、４８ページのデータがプログラムされることになる。ＮＯＲ型フラッシュメモリ１００にプログラムするデータサイズが大きいほど、プログラムに要する時間の短縮が大きくすることができる。

【0049】

このように本実施例によれば、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとを連携ないし協働させ、プログラム動作時に、ＮＯＲフラッシュメモリ１００とＮＡＮＤ型フラッシュメモリ２００にデータをロードし、ＮＡＮＤ型フラッシュメモリ２００にプログラムしたデータをそこから読出し、読み出したデータをＮＯＲ型フラッシュメモリ１００にプログラムするようにしたので、ＮＯＲ型フラッシュメモリ単体にデータをプログラムする場合と比べて、プログラム時間を大幅に短縮させることができる。

【0050】

次に、本実施例のスタック型フラッシュメモリ１０からデータを連続的に読み出す動作について説明する。ここでは、図４に示したように、ＮＯＲ型フラッシュメモリ１００がＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５（１ページは、２５６バイトであり、ＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５は、ＮＡＮＤフラッシュメモリのページＰ０、Ｐ１の２ページに対応）を格納し、ＮＡＮＤ型フラッシュメモリ２００がページＰ０～Ｐ６３を格納するものとする（１ページは、２Ｋバイトである）。ページＰ０～Ｐ６３は、例えば、ＮＡＮＤ型メモリアレイの１ブロックのデータに対応し、読み出されるデータは、例えば、１Ｍｂ（１２８Ｋバイト）のブートデータである。コントローラ３００は、例えば、ＬＵＴを参照し、ＮＯＲ型フラッシュメモリに格納されるＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５のアドレス、ＮＡＮＤ型フラッシュメモリに格納されるページＰ０～Ｐ６３のアドレスを管理する。

【0051】

図７（Ａ）は、ページＰ０～Ｐ６３のデータを連続読み出しするときのタイミングチャート、図７（Ｂ）～（Ｅ）は、ＮＯＲ型フラシュメモリとＮＡＮＤ型フラッシュメモリの動作遷移を説明する図である。

【0052】

コントローラ３００は、ホスト装置３０からＮＯＲ仕様の連続読み出しコマンドを受け取ると、当該コマンドに応じて、ＮＯＲ型フラッシュメモリ１００およびＮＡＮＤ型フラッシュメモリ２００の連続読み出しをそれぞれ制御する。まず、ＮＯＲ型フラッシュメモリ１００は、ホスト装置３０から受け取ったアドレス、あるいは、読み出すアドレスが予め決められている場合には当該予め決められたアドレスに基づき、ＮＯＲメモリアレイ１１０からＮＯＲ＿Ｐａｇｅ０から順にＰａｇｅ１５までの１６ページ分の４Ｋバイトのデータを連続的に読み出す。ＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５は、上記したように、ＮＡＮＤ型フラッシュのページＰ０、Ｐ１の４Ｋバイトに対応する。

【0053】

ＮＯＲメモリアレイ１１０からの読み出しの単位は、ビット単位、バイト単位、ワード単位、あるいはそれ以外のいずれであっても良い。Ｘ－ＤＥＣ１２０は、ＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５を読み出すための行アドレスを生成する。また、Ｙ－ＤＥＣ１５０は、例えば、アドレスカウンタを自動的にインクリメントし、ＮＯＲ＿Ｐａｇｅ０の読出しのための列アドレス０～２５５を生成し、ＮＯＲ＿Ｐａｇｅ０の読み出しが終了すると、再び、アドレスカウンタをリセットし、ＮＯＲ＿Ｐａｇｅ１の連続読出しのための列アドレス～２５５を生成する。ＮＯＲメモリアレイ１１０から読み出したデータは、バッファ１４０に一時的に格納されるようにしてもよいし、バッファ１４０に格納されることなく内部バス４００を介して入出力回路３３０に出力されるようにしてもよい。

【0054】

ＮＯＲ型フラッシュメモリ１００によるＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５の連続読み出しが行われている間に、レディ状態にあるＮＡＮＤ型フラッシュメモリ２００は、Ｘ－ＤＥＣ２２０を介してＮＡＮＤ型メモリアレイ２１０のページＰ２を選択し、ページＰ２の読み出しを行い、ページＰ２のデータをキャッシュレジスタ２４０に転送した後、次のページＰ３を選択し、ページＰ３の読み出しを行う。この様子を図７（Ｂ）に示す。

【0055】

ＮＯＲ型フラッシュメモリ１００によるＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５の連続読出しが終了すると、次に、ＮＡＮＤ型フラッシュメモリ２００によるページＰ２～Ｐ６３の読出しが行われる。

【0056】

例えば、ＳＰＩによるクロック信号が１００ＭＨｚであり、ＤＴＲに同期してデータ読み出しが行われるとき、図７（Ａ）に示すように、ＮＯＲ型フラッシュメモリ１００からＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５の４ＫＢの読出しに要する時間は、約４０ｕｓである。この読出し時間は、ＮＡＮＤ型フラッシュメモリ２００のアレイ読出しのレイテンシィと概ね等しいかそれよりも幾分大きい。それ故、ＮＯＲ型フラッシュメモリ１００がＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５の連続読み出しを行うまでの間に、ＮＡＮＤ型フラッシュメモリ２００は、ページＰ２のアレイ読出しを終了し、ページＰ２のデータをページバッファ／ＳＡ２３０を介してキャッシュレジスタ２４０にセットする。

【0057】

こうして、ＮＯＲ型フラッシュメモリ１００によるＮＯＲ＿Ｐａｇｅ０～Ｐａｇｅ１５の４ＫＢ（２×２ＫＢ）の連続読み出しが終了するや否や、ＮＡＮＤフラッシュメモリ２００からページＰ２の連続読出しが開始される。この様子を図７（Ｃ）に示す。以後、ＮＡＮＤ型フラッシュメモリは、順次、ページＰ３～ページＰ６３までの連続読出しを行う。この様子を図７（Ｄ）、（Ｅ）に示す。

【0058】

ＮＡＮＤ型フラッシュメモリ２００によるＰ２～Ｐ６３までの６２ページ分の連続読出しに要する時間は、ＮＡＮＤ型フラッシュメモリの１ページの読出しに要する時間を４０ｕｓとすると、４０ｕｓ×６２＝２４８０となり、その結果、６４ページの連続読み出しに要する時間は、４０ｕｓ＋（４０ｕｓ×６２）≒２．６ｍｓとなる。

【0059】

このような本実施例による連続読出しは、事実上、ＮＡＮＤ型フラッシュメモリによるアレイ読出しレイテンシを相殺するものであるから、ＮＡＮＤ型フラッシュメモリ単体から６４ページのデータを連続読出すときよりも高速読出しを可能にする。

【0060】

上記実施例では、ＮＯＲ型フラッシュメモリ１００に外部バスからロードしたデータの一部をプログラムし、残りのデータをＮＡＮＤ型フラッシュメモリ２００からプログラムする例を示したが、ＮＡＮＤ型フラッシュメモリ２００にプログラムされたデータは、例えば、スタック型フラッシュメモリ１０が使用されていないとき、あるいはバックグラウンド処理等によって、ＮＯＲ型フラッシュメモリ１００にコピーすることも可能である。その場合、ＮＡＮＤ型フラッシュメモリ２００には、ＮＯＲ型フラッシュメモリ１００に書込んだデータのバックアップを残すことができ、ブートデータのような信頼性を必要とするデータを保証することができる。

【0061】

上記実施例では、スタック型フラッシュメモリ１０にプログラムする例を説明したが、読出しでは、ＮＯＲ型フラッシュメモリ１００あるいはＮＡＮＤ型フラッシュメモリ２００の単体からそれぞれデータを読出すことが可能である。例えば、ＮＯＲ型フラッシュメモリ１００にプログラムされたブートデータは、従来と同様に、ＳＰＩによる高速読出しが可能である。バッファ１４０は、読出し速度に影響を与えないように、データをスルーさせるように機能するか、あるいはバイパスされる。

【0062】

上記実施例では、図３に示すように、入出力回路３３０を内部バス４００を介してコントローラ３００に接続させたが、これに限らず、図８に示すように、コントローラ３００Ａが入出力回路３３０を包含し、コントローラ３００Ａが外部バス２０に接続されるようにしてよい。また、ＮＡＮＤ型フラッシュメモリ２００がコントローラ２６０を備えるように構成したが、図８に示すように、コントローラ３００Ａが入出力回路３３０を介してＮＡＮＤ型フラッシュメモリ２００を直接制御するようにしてもよい。この場合、ＮＡＮＤ制御３２０が生成した内部コマンドおよび内部アドレスは、入出力回路３３０、内部バス４００を介してＮＡＮＤ型フラッシュメモリ２００に提供される。

【0063】

さらに上記実施例では、ＮＯＲ型フラッシュメモリ１００がプログラムデータを保持するバッファ１４０を備えるように構成したが、バッファ１４０は、図９に示すように入出力回路３３０に包含させるようにしてもよい。この場合、ＮＡＮＤ型フラッシュメモリ２００から読み出したデータは、入出力回路３３０のバッファ１４０に保持され、入出力回路３３０からＮＯＲ型フラッシュメモリ１００にデータが内部バス４００を介して提供される。また、図５の時刻ｔ５－ｔ６に示すように、ＮＡＮＤ型フラッシュメモリ２００には、外部バス２００からデータをロードする必要があるため、入出力回路３３０は、外部バス２０から取り込んだデータを、バッファ１４０に干渉させることなくＮＡＮＤ型フラッシュメモリ２００に内部バス４００を介して提供する。

【0064】

上記実施例では、スタック型フラッシュメモリにブートコードやファームウエアをプログラムする例を示したが、これは一例であり、プログラムすべきデータのサイズや種類は特に限定されない。ＮＯＲ型フラッシュメモリ１００やＮＡＮＤ型フラッシュメモリ２００のメモリ容量は、プログラムすべきデータや使用環境に応じて適宜選択することができる。また、上記実施例で示したＮＯＲ型フラッシュメモリ１００の１ページのデータサイズやＮＡＮＤ型フラッシュメモリ２００の１ページのデータサイズは一例であり、これらのデータサイズは、スタック型フラッシュメモリの動作設計に応じて適宜変更することが可能である。

【0065】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0066】

１０、１０Ａ：スタック型フラッシュメモリ
２０：外部バス
３０：ホスト装置
１００：ＮＯＲ型フラッシュメモリ
２００：ＮＡＮＤ型フラッシュメモリ
３００：コントローラ
４００：内部バス

【要約】

【課題】 ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとを含む半導体装置の動作方法を改善する。
【解決手段】 本発明のフラッシュメモリ１０は、ＮＯＲ型フラッシュメモリ１００、ＮＡＮＤ型フラッシュメモリ２００、コントローラ３００、ＮＯＲ型フラッシュメモリ１００およびＮＡＮＤ型フラッシュメモリ２００とコントローラ３００との間を連結する内部バス４００を含んで構成される。コントローラ４００は、外部から受け取ったコマンドに基づきＮＯＲ型フラッシュメモリ１００、またはＮＯＲ型フラッシュメモリ１００およびＮＡＮＤ型フラッシュメモリ２００を制御する。
【選択図】 図３

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】