知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-10
(45)【発行日】2024-10-21
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20241011BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 E
【請求項の数】
17
(21)【出願番号】P 2021550636
(86)(22)【出願日】2020-09-18
(86)【国際出願番号】 JP2020035645
(87)【国際公開番号】W WO2021065587
(87)【国際公開日】2021-04-08
【審査請求日】2023-06-30
(31)【優先権主張番号】P 2019183830
(32)【優先日】2019-10-04
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】110004314
【氏名又は名称】弁理士法人青藍国際特許事務所
(74)【代理人】
【識別番号】100107641
【弁理士】
【氏名又は名称】鎌田 耕一
(74)【代理人】
【識別番号】100202201
【弁理士】
【氏名又は名称】兒島 淳一郎
(72)【発明者】
【氏名】平瀬 順司
(72)【発明者】
【氏名】柳田 真明
(72)【発明者】
【氏名】西村 佳壽子
(72)【発明者】
【氏名】高見 義則
【審査官】黒田 久美子
(56)【参考文献】
【文献】特開２０１８－１８２７０９（ＪＰ，Ａ）
【文献】特開２０１８－２０７１００（ＪＰ，Ａ）
【文献】特開２０１１－１４６５１６（ＪＰ，Ａ）
【文献】特開２０１７－１６３６１４（ＪＰ，Ａ）
【文献】特開２０１４－０１１２５３（ＪＰ，Ａ）
【文献】特開２０１６－０５８６３３（ＪＰ，Ａ）
【文献】国際公開第２０１９／１６７５５１（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
(57)【特許請求の範囲】
【請求項1】
半導体基板と、画素電極と、対向電極と、前記半導体基板の上方に位置し、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記半導体基板の表面において、
前記第１ソースと前記第１ドレインとを結ぶ第１ラインと、前記第１ソースと前記第１ドレインとを結ぶ第２ラインと、を含むＰＮジャンクションを有し、
前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１ラインの両端を結ぶ第１直線と、前記第２ラインの両端を結ぶ第２直線との間の領域の面積よりも大きい、
撮像装置。
【請求項2】
前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに接続された注入領域を含み、
前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
請求項１に記載の撮像装置。
【請求項3】
半導体基板と、
画素電極と、対向電極と、前記半導体基板の上方に位置し、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに接続された注入領域を含み、
前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
撮像装置。
【請求項4】
平面視において、前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい、請求項１から３のいずれか一項に記載の撮像装置。
【請求項5】
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されている、請求項１から４のいずれか一項に記載の撮像装置。
【請求項6】
第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備え、平面視において、前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さい、
請求項１から５のいずれか一項に記載の撮像装置。
【請求項7】
前記増幅トランジスタは、デプレッション型であり、前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記第１ソースおよび前記第１ドレインに接続された注入領域を含む、
請求項１から６のいずれか一項に記載の撮像装置。
【請求項8】
半導体基板と、前記半導体基板内に位置する光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きく、
前記半導体基板の表面において、
前記第１ソースと前記第１ドレインとを結ぶ第１ラインと、前記第１ソースと前記第１ドレインとを結ぶ第２ラインと、を含むＰＮジャンクションを有し、
前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１ラインの両端を結ぶ第１直線と、前記第２ラインの両端を結ぶ第２直線との間の領域の面積よりも大きい、
撮像装置。
【請求項9】
前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに接続された注入領域を含み、
前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
請求項８に記載の撮像装置。
【請求項10】
半導体基板と、
前記半導体基板内に位置する光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きく、
前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに接続された注入領域を含み、
前記半導体基板の表面において、前記注入領域の平均幅は、前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きい、
撮像装置。
【請求項11】
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されている、請求項８から１０のいずれか一項に記載の撮像装置。
【請求項12】
第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備え、平面視において、前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さい、
請求項８から１１のいずれか一項に記載の撮像装置。
【請求項13】
前記増幅トランジスタは、デプレッション型であり、前記増幅トランジスタは、前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記第１ソースおよび前記第１ドレインに接続された注入領域を含む、
請求項８から１２のいずれか一項に記載の撮像装置。
【請求項14】
前記増幅トランジスタのソースおよびドレインは入れ替わらない、請求項１から７のいずれか一項に記載の撮像装置。
【請求項15】
前記増幅トランジスタの第１ドレインには、直流電位が供給される、請求項１４に記載の撮像装置。
【請求項16】
前記増幅トランジスタのソースおよびドレインは入れ替わらない、請求項８から１３のいずれか一項に記載の撮像装置。
【請求項17】
前記増幅トランジスタの第１ドレインには、直流電位が供給される、請求項１６に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
デジタルカメラ等に、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等が挙げられる。
【0003】
一例に係るイメージセンサでは、半導体基板にフォトダイオードが設けられている。
【0004】
別例に係るイメージセンサでは、半導体基板の上方に光電変換層が設けられている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。
【0005】
一具体例に係る積層型の撮像装置では、光電変換によって、信号電荷が発生する。発生した電荷は、電荷蓄積ノードに蓄積される。電荷蓄積ノードに蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【0006】
特許文献１では、撮像装置について記載されている。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２０１０－１７１４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
高速かつ低ノイズの撮像装置が要求されている。
【課題を解決するための手段】
【0009】
本開示の一態様に係る撮像装置は、
画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
【発明の効果】
【0010】
本開示に係る技術は、高速かつ低ノイズの撮像装置を実現するのに適している。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（本開示に係る一態様の概要）
本開示の第１態様に係る撮像装置は、
画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
本開示の第１態様に係る撮像装置は、
画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含む光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、前記第１ドレインの幅は、前記第１ソースの幅よりも小さい。
【0013】
第１態様は、高速かつ低ノイズの撮像装置を実現するのに適している。
【0014】
本開示の第２態様において、例えば、第１態様に係る撮像装置では、
平面視において、前記増幅トランジスタの前記第１ドレインから前記電荷蓄積部までの距離は、前記増幅トランジスタの前記第１ソースから前記電荷蓄積部までの距離よりも大きくてもよい。
平面視において、前記増幅トランジスタの前記第１ドレインから前記電荷蓄積部までの距離は、前記増幅トランジスタの前記第１ソースから前記電荷蓄積部までの距離よりも大きくてもよい。
【0015】
第２態様は、低ノイズの撮像装置を実現するのに適している。
【0016】
本開示の第３態様において、例えば、第１または第２態様に係る撮像装置では、
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
【0017】
第３態様によれば、第１態様の寸法の大小関係と相俟って、高効率のノイズキャンセリングを実現できる。
【0018】
本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備えていてもよく、
平面視において、
前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
平面視において、
前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
【0019】
第４態様は、選択トランジスタにおける容量カップリングを抑制する観点から優れている。
【0020】
本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置は、半導体基板をさらに備えていてもよく、
前記半導体基板の表面において、
前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
前記半導体基板の表面において、
前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
【0021】
第５態様は、広い電流パスを確保するのに適している。
【0022】
本開示の第６態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置では、
前記増幅トランジスタは、デプレッション型であってもよく、
前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
前記増幅トランジスタは、デプレッション型であってもよく、
前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
【0023】
第６態様は、増幅トランジスタの動作効率を高める観点から有利である。
【0024】
本開示の第７態様において、例えば、第６態様に係る撮像装置は、半導体基板をさらに備えていてもよく、
前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
【0025】
第７態様は、広い電流パスを確保するのに適している。
【0026】
本開示の第８態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置する光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、
前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい。
半導体基板と、
前記半導体基板内に位置する光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
第１ソースと、第１ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備える。
平面視において、
前記第１ドレインの幅は、前記第１ソースの幅よりも小さく、
前記第１ドレインから前記電荷蓄積部までの距離は、前記第１ソースから前記電荷蓄積部までの距離よりも大きい。
【0027】
第８態様は、高速かつ低ノイズの撮像装置を実現するのに適している。
【0028】
本開示の第９態様において、例えば、第８態様に係る撮像装置では、
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
前記増幅トランジスタの出力信号が前記電荷蓄積部に負帰還するように、前記増幅トランジスタ及び前記電荷蓄積部が配置されていてもよい。
【0029】
第９態様によれば、第８態様の寸法の大小関係と相俟って、高効率のノイズキャンセリングを実現できる。
【0030】
本開示の第１０態様において、例えば、第８または第９態様に係る撮像装置は、第２ソース及び第２ドレインを含み、前記増幅トランジスタが出力信号を出力するタイミングを決定する選択トランジスタをさらに備えていてもよく、
平面視において、
前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
平面視において、
前記第２ソース及び前記第２ドレインからなる群から選択される少なくとも１つの幅は、前記増幅トランジスタの前記第１ドレインの幅よりも小さくてもよい。
【0031】
第１０態様は、選択トランジスタにおける容量カップリングを抑制する観点から優れている。
【0032】
本開示の第１１態様において、例えば、第８から第１０態様のいずれか１つに係る撮像装置では、
前記半導体基板の表面において、
前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
前記半導体基板の表面において、
前記増幅トランジスタの前記第１ソースの輪郭線の一部および前記増幅トランジスタの前記第１ドレインの輪郭線の一部を通る、ジャンクションが延びていてもよく、
前記ジャンクションは、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第１ラインと、前記増幅トランジスタの前記第１ソースと前記増幅トランジスタの前記第１ドレインとを結ぶ第２ラインと、を含んでいてもよく、
前記第１ラインの両端を結ぶ線分を第１線分と定義し、前記第２ラインの両端を結ぶ線分を第２線分と定義したとき、前記第１ラインと前記第２ラインとの間の領域の面積は、前記第１線分と前記第２線分との間の領域の面積よりも大きくてもよい。
【0033】
第１１態様は、広い電流パスを確保するのに適している。
【0034】
本開示の第１２態様において、例えば、第８から第１１態様のいずれか１つに係る撮像装置では、
前記増幅トランジスタは、デプレッション型であってもよく、
前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
前記増幅トランジスタは、デプレッション型であってもよく、
前記増幅トランジスタは、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに含まれた不純物の導電型と同一の導電型の不純物を含む注入領域であって、前記増幅トランジスタの前記第１ソースおよび前記第１ドレインに接続された注入領域を含んでいてもよい。
【0035】
第１２態様は、増幅トランジスタの動作効率を高める観点から有利である。
【0036】
本開示の第１３態様において、例えば、第１２態様に係る撮像装置では、
前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
前記半導体基板の表面において、前記注入領域の平均幅は、前記増幅トランジスタの前記第１ソースの幅と前記第１ドレインの幅との平均値よりも大きくてもよい。
【0037】
第１３態様は、広い電流パスを確保するのに適している。
【0038】
本開示の第１４態様に係る撮像装置は、
光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
ソースと、ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記増幅トランジスタの前記ドレインの幅は、前記増幅トランジスタの前記ソースの幅よりも小さい。
光電変換部と、
前記光電変換部で生成された電荷を蓄積する、拡散領域である電荷蓄積部と、
ソースと、ドレインと、前記電荷蓄積部に電気的に接続されたゲート電極と、を含む増幅トランジスタと、を備え、
平面視において、前記増幅トランジスタの前記ドレインの幅は、前記増幅トランジスタの前記ソースの幅よりも小さい。
【0039】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【0040】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【0041】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【0042】
本明細書では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。
【0043】
以下の実施形態のトランジスタの極性、拡散領域の導電型は、一例である。矛盾のない限り、トランジスタの極性および拡散領域の導電型を反転させてもよい。
【0044】
【0045】
撮像装置１００は、複数の画素１０１と、周辺回路と、を備える。
【0046】
複数の画素１０１により、画素領域が構成されている。本実施形態では、複数の画素１０１は、二次元状に配置されている。
【0047】
具体的には、図１の例では、複数の画素１０１は、行方向および列方向に配列されている。行方向は、行が延びる方向である。列方向は、列が延びる方向である。図１において、垂直方向が、列方向である。水平方向が、行方向である。
【0048】
ただし、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサであり得る。
【0049】
撮像装置１００は、信号線ＣＯＮ１と、信号線ＣＯＮ２と、信号線ＣＯＮ３と、電源線ＣＯＮ４と、電源線ＣＯＮ５と、電源線ＣＯＮ６と、信号線１１１と、信号線１１４と、電源線１１２と、を備える。
【0050】
信号線ＣＯＮ１、信号線ＣＯＮ２および信号線ＣＯＮ３は、行毎に配置されている。
【0051】
信号線１１１は、列毎に配置されている。各列の信号線１１１は、その列の画素１０１に接続されている。各列の信号線１１１に対して、定電流源１０５Ｂが接続され得る。各列の信号線１１１に対して、電圧ＶＳＦＨが印加され得る。各列の信号線１１１に対して、電圧ＶＳＦＬが印加され得る。電圧ＶＳＦＨは、電圧ＶＳＦＬに比べて高い。
【0052】
信号線１１４は、各画素１０１に接続されている。信号線１１４は、定電流源１０５Ａに接続されている。また、信号線１１４に対して、電圧ＡＶＤＤＰが印加され得る。
【0053】
電圧ＶＳＦＨは、例えば、電源電圧である。電圧ＶＳＦＬは、例えば、グランド電圧である。電圧ＡＶＤＤＰは、例えば、電源電圧である。
【0054】
図１の例では、画素１０１と定電流源１０５Ａとは、常時電気的に接続されている。ただし、画素１０１と定電流源１０５Ａとがスイッチを介して接続されていてもよい。
【0055】
電源線１１２には、基準電圧Ｖｐが印加される。電源線１１２は、全ての画素１０１に基準電圧Ｖｐを供給する。
【0056】
周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂとを含む。
【0057】
カラム信号処理回路１０３および定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。
【0058】
垂直走査回路１０２は、信号線ＣＯＮ１と、信号線ＣＯＮ２と、信号線ＣＯＮ３とに接続されている。
【0059】
垂直走査回路１０２は、信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、画素電極１２１ｂのリセットとが実行される。
【0060】
各列に配置された画素１０１は、自身が属する列の信号線１１１を介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）等を行う。雑音抑圧信号処理は、例えば、相関二重サンプリングである。
【0061】
複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。
【0062】
垂直走査回路１０２は、行走査回路とも呼ばれる。カラム信号処理回路１０３は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路１０４は、列走査回路とも呼ばれる。
【0063】
電圧ＡＶＤＤＰは、図示しない電源により生成され、電源線ＣＯＮ４に印加される。電源線ＣＯＮ４は、第１スイッチｓｗ１を介して信号線１１４に接続されている。また、電源線ＣＯＮ４は、定電流源１０５Ｂにおける信号線１１４とは反対側の端部に接続されている。
【0064】
電圧ＶＳＦＨは、図示しない電源により生成され、電源線ＣＯＮ５に印加される。電源線ＣＯＮ５は、第２スイッチｓｗ２を介して信号線１１１に接続されている。
【0065】
電圧ＶＳＦＬは、図示しない電源により生成され、電源線ＣＯＮ６に印加される。電源線ＣＯＮ６は、第３スイッチｓｗ３を介して信号線１１１に接続されている。
【0066】
電圧ＡＶＤＤＰを生成する電源は、撮像装置１００の内部に設けられていてもよく、撮像装置１００の外部に設けられていてもよい。この点については、電圧ＶＳＦＨを生成する電源および電圧ＶＳＦＬを生成する電源についても同様である。
【0067】
定電流源１０５Ｂは、第４スイッチｓｗ４を介して信号線１１１に接続されている。定電流源１０５Ｂにおける信号線１１１とは反対側の端部には、グランド電位ＡＧＮＤが印加されている。
【0068】
図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを含む。
【0069】
光電変換部１２１は、光検出器である。光電変換部１２１は、光信号である入射光を電気信号である信号電荷に変換する。以下、信号電荷を、単に電荷と称することがある。
【0070】
読み出し回路１２２は、光電変換部１２１により検出された電気信号を読み出す。読み出し回路１２２は、帯域制御部１２３と、選択トランジスタ１２５と、増幅トランジスタ１２６とを含む。また、読み出し回路１２２は、電荷蓄積ノード１２８を含む。ここで、電荷蓄積ノード１２８は、増幅トランジスタ１２６の出力に寄与する信号電荷が蓄積される構成を指す。電荷蓄積ノード１２８には、光電変換部１２１によって検出された信号電荷が蓄積される。
【0071】
本実施形態では、光電変換部１２１は、対向電極１２１ａと、画素電極１２１ｂと、光電変換層１２１ｃと、を有する。
【0072】
対向電極１２１ａには、基準電圧Ｖｐが印加される。画素電極１２１ｂは、電荷蓄積ノード１２８に含まれている。光電変換層１２１ｃは、対向電極１２１ａと画素電極１２１ｂとの間に配置されている。
【0073】
典型的には、光電変換層１２１ｃは、膜形状を有する。光電変換層１２１ｃは、例えば、有機材料により形成されている。
【0074】
光電変換部１２１で生成された信号電荷は、電荷蓄積ノード１２８に蓄積される。具体的には、光電変換層１２１ｃで生成された信号電荷は、画素電極１２１ｂで収集される。こうして、電荷蓄積ノード１２８に信号電荷が蓄積される。
【0075】
より具体的には、光電変換層１２１ｃに光が入射すると、光電変換により、電子－正孔対が発生する。対向電極１２１ａと画素電極１２１ｂとの間に電位差がある場合、発生した電子あるいは正孔の一方が、画素電極１２１ｂに移動する。本実施形態では、対向電極１２１ａに印加される基準電圧Ｖｐが、画素電極１２１ｂの電圧よりも高い。この場合、正孔が、画素電極１２１ｂに移動する。こうして、電荷蓄積ノード１２８に正孔が蓄積される。
【0076】
本実施形態では、正孔が信号電荷として用いられる。ただし、電子が信号電荷として用いられてもよい。
【0077】
本実施形態では、撮像装置１００では、光電変換部１２１が、半導体基板１５０の一方の表面上に積層されている。撮像装置１００は、積層型の撮像装置であると言える。
【0078】
光電変換部として、光電変換機能を有する他の素子を用いてもよい。例えば、光電変換部としてフォトダイオードを用いることも可能である。光電変換部としてフォトダイオードが用いられる例については、図１７および図１８を参照して後述する。
【0079】
電荷蓄積ノード１２８は、増幅トランジスタ１２６のゲートを含んでいる。電荷蓄積ノード１２８に蓄積された信号電荷は、増幅トランジスタ１２６から出力される。具体的には、増幅トランジスタ１２６は、電荷蓄積ノード１２８に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
【0080】
帯域制御部１２３は、リセットトランジスタ１３１と、フィードバックトランジスタ１３２と、容量素子１３３と、容量素子１３４とを含んでいる。リセットトランジスタ１３１は、電荷蓄積ノード１２８をリセットする。
【0081】
上述のように、電荷蓄積ノード１２８に蓄積された信号電荷は、増幅トランジスタ１２６から出力される。フィードバックトランジスタ１３２は、増幅トランジスタ１２６から出力され電荷蓄積ノード１２８に帰還される帰還信号の帯域を制限する。
【0082】
「容量素子」は、電極の間に絶縁膜等の誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層等を広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
【0083】
後述する「ノイズ抑制期間」において、電荷蓄積ノード１２８から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、フィードバックトランジスタ１３２によって帯域制限をかけられた後に電荷蓄積ノード１２８に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積ノード１２８に負帰還する帰還経路を有する。この帰還経路は、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とを含む。
【0084】
選択トランジスタ１２５は、増幅トランジスタ１２６が出力信号を出力するタイミングを決定する。選択トランジスタ１２５は、少なくとも２つの画素１０１で共有される信号線１１１に接続されている。本実施形態では、信号線１１１を共有する画素１０１は、同じ列に属している。信号線１１１は、全ての列に配置されていなくてもよい。例えば、複数の列に対して一本の信号線１１１が配置されており、複数の列で一本の信号線１１１を共有していてもよい。あるいは、１つの列に複数の信号線１１１が配置されていてもよい。
【0085】
後述する「読み出し期間」および「リセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して信号線１１１に出力される。この期間において、帰還経路は形成されない。
【0086】
本実施形態では、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１およびフィードバックトランジスタ１３２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。この点は、図１７および図１８を参照して後述する転送トランジスタ１３７についても同様である。
【0087】
図示の例では、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、同じ導電型のＭＯＳＦＥＴである。具体的には、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、Ｎ型のＭＯＳＦＥＴである。ただし、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７は、Ｐ型のＭＯＳＦＥＴであってもよい。
【0088】
選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１、及びフィードバックトランジスタ１３２の各々は、ドレインおよびソースを有する。各トランジスタのソースおよびドレインは、それぞれ拡散領域である。転送トランジスタ１３７についても同様である。
【0089】
本実施形態では、増幅トランジスタ１２６の２つの拡散領域のうちどちらがソースでありどちらがドレインであるかは、固定されている。つまり、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わらない。この点は、選択トランジスタ１２５についても同様である。
【0090】
一方、リセットトランジスタ１３１の２つの拡散領域のうちどちらがソースに該当しどちらがドレインに該当するかは、リセットトランジスタ１３１の極性およびその時点での電位の高低によって決定される。そのため、どちらがソースに該当しどちらがドレインに該当するかは、リセットトランジスタ１３１の作動状態によって変動し得る。つまり、リセットトランジスタ１３１では、ソースおよびドレインは入れ替わり得る。この点は、フィードバックトランジスタ１３２についても同様である。また、この点は、転送トランジスタ１３７についても同様である。
【0091】
ソースおよびドレインが入れ替わらないトランジスタにおいて、ソースおよび／またはドレインの電位は、固定されていてもよく、変動し得るものであってもよい。ソースおよびドレインが入れ替わり得るトランジスタにおいて、ソースおよび／またはドレインの電位は、固定されていてもよく、変動し得るものであってもよい。
【0092】
図２において、増幅トランジスタ１２６における上側の拡散領域がドレインであり、下側の拡散領域がソースである。選択トランジスタ１２５における上側の拡散領域がドレインであり、下側の拡散領域がソースである。
【0093】
図２において、便宜上、リセットトランジスタ１３１における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。フィードバックトランジスタ１３２における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。後述の図１７において、便宜上、転送トランジスタ１３７における下側の拡散領域をドレインおよびソースの一方と称し、上側の拡散領域をドレインおよびソースの他方と称する。
【0094】
＜読み出し回路１２２の動作＞
以下、図２の例の読み出し回路１２２の動作について説明する。
以下、図２の例の読み出し回路１２２の動作について説明する。
【0095】
増幅トランジスタ１２６のゲートは、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。増幅トランジスタ１２６のドレインは、フィードバックトランジスタ１３２のドレインおよびソースの他方に接続されている。増幅トランジスタ１２６のソースは、選択トランジスタ１２５のドレインに接続されている。
【0096】
増幅トランジスタ１２６のドレインに、定電流源１０５Ａが接続されている。増幅トランジスタ１２６のドレインに、電源線ＣＯＮ４が接続され得る。
【0097】
図２の例では、増幅トランジスタ１２６のドレインと定電流源１０５Ａとは、常時電気的に接続されている。ただし、増幅トランジスタ１２６のドレインと定電流源１０５Ａとがスイッチを介して接続されていてもよい。
【0098】
選択トランジスタ１２５のソースは、定電流源１０５Ｂに接続され得る。選択トランジスタ１２５のソースは、電源線ＣＯＮ５に接続され得る。選択トランジスタ１２５のソースは、電源線ＣＯＮ６に接続され得る。
【0099】
フィードバックトランジスタ１３２のドレインおよびソースの一方は、容量素子１３３の一端に電気的に接続されている。容量素子１３３の他端には、基準電圧ＶＲ１が印加される。フィードバックトランジスタ１３２と容量素子１３３とによってＲＣフィルタ回路が形成される。
【0100】
フィードバックトランジスタ１３２のドレインおよびソースの一方は、容量素子１３４の一端と電気的に接続されている。容量素子１３４の他端は、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。
【0101】
本実施形態では、容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きい。
【0102】
フィードバックトランジスタ１３２のゲートには、信号線ＣＯＮ２が接続されている。信号線ＣＯＮ２の電圧により、フィードバックトランジスタ１３２の状態が決定される。
【0103】
例えば、信号線ＣＯＮ２の電圧がハイレベルのとき、フィードバックトランジスタ１３２はオンになる。その結果、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とをこの順に含む帰還経路が形成される。これにより、電荷蓄積ノード１２８から電荷蓄積ノード１２８への信号の帰還が実現される。
【0104】
信号線ＣＯＮ２の電圧が低くなると、フィードバックトランジスタ１３２の抵抗成分が大きくなる。そのため、該抵抗成分と帰還経路における容量成分とによって定まるカットオフ周波数が低くなり、帰還する信号の周波数領域は狭くなる。
【0105】
帰還経路が形成されているとき、フィードバックトランジスタ１３２が出力する信号は、容量素子１３４および電荷蓄積ノード１２８の寄生容量に基づく減衰回路で減衰され、減衰された信号が電荷蓄積ノード１２８に帰還される。
【0106】
信号線ＣＯＮ２の電圧がさらに低くなり、ローレベルになると、フィードバックトランジスタ１３２はオフになる。この場合、帰還経路は形成されない。
【0107】
リセットトランジスタ１３１のドレインおよびソースの他方は、接続ノード１２９に接続されている。ここで、接続ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線等を含む概念である。
【0108】
リセットトランジスタ１３１のゲートには、信号線ＣＯＮ３が接続されている。信号線ＣＯＮ３の電圧により、リセットトランジスタ１３１の状態が決定される。例えば、信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンになる。これにより、電荷蓄積ノード１２８は接続ノード１２９の電圧にリセットされる。
【0109】
選択トランジスタ１２５のゲートは信号線ＣＯＮ１に接続されている。信号線ＣＯＮ１の電圧により選択トランジスタ１２５の状態が決定される。例えば、信号線ＣＯＮ１の電圧がハイレベルのとき、選択トランジスタ１２５はオンになる。信号線ＣＯＮ１の電圧がローレベルのとき、選択トランジスタ１２５はオフになる。
【0110】
次に、図３に示すタイミングチャートを参照して、読み出し回路１２２の動作の一例を説明する。各グラフにおいて、横軸は時刻を示している。縦軸は、上から、信号線ＣＯＮ１の電圧レベル、信号線ＣＯＮ２の電圧レベルおよび信号線ＣＯＮ３の電圧レベルを、それぞれ示す。
【0111】
（露光期間）
時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
【0112】
時刻ｔ０から時刻ｔ１までの期間では、信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフになっている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積ノード１２８に蓄積される。
【0113】
（読み出し期間）
時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
【0114】
時刻ｔ１において信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンになる。また、読み出し期間においては、増幅トランジスタ１２６に電源線ＣＯＮ４が電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続されている。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積ノード１２８に蓄積された信号電荷に応じた信号が信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。
【0115】
（リセット期間）
時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
【0116】
時刻ｔ２において信号線ＣＯＮ２の電圧がハイレベルになることで、フィードバックトランジスタ１３２がオンになる。また、リセット期間においては、選択トランジスタ１２５に電源線ＣＯＮ６が接続され、増幅トランジスタ１２６のソースに電圧ＶＳＦＬが印加される。さらに、時刻ｔ２において、信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンになる。これにより、電荷蓄積ノード１２８の電圧は、電圧ＶＳＦＬにリセットされる。
【0117】
（ノイズ抑制期間）
時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
【0118】
時刻ｔ３において、信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフになる。このとき、読み出し回路１２２は、増幅トランジスタ１２６の状態に基づく増幅率で帰還経路を形成している。これにより、リセットトランジスタ１３１をオフにしたときの電荷蓄積ノード１２８のｋＴＣノイズは、抑制される。
【0119】
時刻ｔ２から時刻ｔ３までの期間においては、信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。このため、時刻ｔ２から時刻ｔ３までの期間に比べ、時刻ｔ３から時刻ｔ４の期間においては、フィードバックトランジスタ１３２の動作帯域が狭い。
【0120】
フィードバックトランジスタ１３２の動作帯域を狭くすることにより、ノイズ抑制効果は大きくなる。一方、そのようにすると、ノイズ抑制に必要な時間は長くなり、従って時刻ｔ３から時刻ｔ４までの時間として長い時間が必要となる。時刻ｔ３から時刻ｔ４までの時間として許容できる時間に応じて、設計者は、フィードバックトランジスタ１３２の動作帯域を任意に調整できる。以下、ノイズ抑制期間におけるフィードバックトランジスタ１３２の動作帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低いものとして扱う。なお、ノイズ抑制期間におけるフィードバックトランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域より低い場合のみならず、高い場合も、ノイズ抑制効果は得られる。
【0121】
（リセット読み出し期間）
時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
【0122】
時刻ｔ４において、再び、増幅トランジスタ１２６に電源線ＣＯＮ４が接続され、選択トランジスタ１２５に定電流源１０５Ｂが接続される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が信号線１１１に出力される。
【0123】
本実施形態では、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。
【0124】
ｋＴＣノイズは、ランダムノイズに含まれる。ここで、ランダムノイズは、光電変換部１２１で変換される電気信号が０である時の出力の揺らぎを意味する。ｋＴＣノイズはノイズ抑制期間に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
【0125】
【0126】
図４は、増幅トランジスタ１２６のソース１２６ｓ、増幅トランジスタ１２６のドレイン１２６ｄ、増幅トランジスタ１２６のゲート電極１２６ｇ、及び注入領域１５５を示す。注入領域１５５については、後述する。また、点線は、不純物濃度があるレベルにある部分を模式的に示すコンター線である。
【0127】
図５に示すように、本実施形態では、平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい。このことは、高速かつ低ノイズの撮像装置１００を実現するのに適している。
【0128】
具体的には、ドレイン１２６ｄの幅Ｗｄが小さいことは、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄを小さくし、ノイズを低減する観点から有利である。ソース１２６ｓの幅Ｗｓが大きいことは、ソース１２６ｓの寄生抵抗を小さくし、増幅トランジスタ１２６の相互コンダクタンスｇｍを大きくし、増幅トランジスタ１２６の速度を高める観点から有利である。
【0129】
なお、ソース１２６ｓの寄生抵抗を小さくすると、ゲート・ソース間電圧Ｖｇｓが大きくなり、かつ、基板バイアス効果が抑えられることにより閾値電圧ＶＴｏｐが小さくなる。これらの作用が相俟って、ゲートドライブ電圧Ｖｄｒｉｖｅが大きくなる。このことは、増幅トランジスタ１２６のドレイン電流Ｉｄを確保する観点から有利である。相互コンダクタンスｇｍを大きくすることも、ドレイン電流Ｉｄを確保することも、増幅トランジスタ１２６の駆動能力の向上に寄与し得る。文脈から理解され得るが、念のために断っておくと、この説明において、ゲート・ソース間電圧Ｖｇｓは、ソース１２６ｓの寄生抵抗による影響等を考慮したものである。典型例では、寄生抵抗等により、電圧Ｖｇｓは、ゲート電圧と、周辺回路からソース１２６ｓに向かって出力される電圧と、の差よりも小さくなる。具体的な典型例では、寄生抵抗等により、電圧Ｖｇｓは、周辺回路からソース１２６ｓへの出力電圧として設定される制御値から見込まれる値よりも小さくなる。ゲートドライブ電圧Ｖｄｒｉｖｅは、ゲート・ソース間電圧Ｖｇｓと閾値電圧ＶＴｏｐの差であり、Ｖｄｒｉｖｅ＝Ｖｇｓ－ＶＴｏｐで与えられる。基板バイアス効果は、バックバイアス効果とも呼ばれ、半導体基板１５０のバックバイアス電圧Ｖｂに基づくものである。
【0130】
ここで、「平面視」は、半導体基板１５０の表面に垂直な方向に観察することをいう。「平面視」は、半導体基板１５０の厚さ方向に観察することをいうとも言える。図５は、平面視した増幅トランジスタ１２６を表す。
【0131】
ソース、ドレイン等の拡散領域の外縁は、Ｎ型の不純物の濃度とＰ型の不純物の濃度が等しい部分であるジャンクションによって規定される。ジャンクションは、ＰＮジャンクションとも称され得る。
【0132】
増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓおよびドレイン１２６ｄの幅Ｗｄについて、詳細に説明する。
【0133】
増幅トランジスタ１２６のゲート電極１２６ｇに電圧を印加して増幅トランジスタ１２６をオン状態にすると、ソース１２６ｓとドレイン１２６ｄとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
【0134】
第１の定義では、平面視において、ソース１２６ｓの幅Ｗｓは、増幅トランジスタ１２６がオン状態にあるときに、ソース１２６ｓのうちチャネルに隣接する部分の幅である。平面視において、ドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６がオン状態にあるときに、ドレイン１２６ｄのうちチャネルに隣接する部分の幅である。
【0135】
また、第１の定義では、平面視においてソース１２６ｓの幅Ｗｓを規定する方向は、増幅トランジスタ１２６がオン状態にあるときに、平面視においてソース１２６ｓと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視においてドレイン１２６ｄの幅Ｗｄを規定する方向は、増幅トランジスタ１２６がオン状態にあるときに、平面視においてドレイン１２６ｄと隣接する位置でチャネルがチャネル幅を規定する方向である。
【0136】
第２の定義では、平面視において、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓは、増幅トランジスタ１２６のソース１２６ｓのうちゲート電極１２６ｇの輪郭線に隣接する部分の寸法である。平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のドレイン１２６ｄのうちゲート電極１２６ｇの輪郭線に隣接する部分の寸法である。
【0137】
本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗｓおよび／または幅Ｗｄに関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗｄ＜幅Ｗｓであると言える場合、幅Ｗｄ＜幅Ｗｓであると扱うこととする。
【0138】
図６は、幅Ｗｄ＜幅Ｗｓによる効果を表すシミュレーション結果を示す。図６において、横軸は、増幅トランジスタの相互コンダクタンスｇｍ（単位：μＳ）である。縦軸は、増幅トランジスタのゲート・ドレイン間容量Ｃｇｄ（単位：ｆＦ）である。シミュレーションでは、増幅トランジスタのドレイン電流Ｉｄを６μＡに設定した。
【0139】
シミュレーションでは、増幅トランジスタを含むＳＤ対称モデルと、増幅トランジスタを含むＳＤ非対称モデルと、を用いた。ＳＤ対称モデルの増幅トランジスタでは、幅Ｗｄ＝幅Ｗｓである。ＳＤ非対称モデルの増幅トランジスタでは、幅Ｗｄ＜幅Ｗｓである。ＳＤ非対称モデルの増幅トランジスタは、本実施形態の増幅トランジスタ１２６に対応する。
【0140】
図６において、点線ＤＬは、ＳＤ対称モデルを用いた場合のｇｍとＣｇｄとの関係を示す。実線ＳＬは、ＳＤ非対称モデルを用いた場合のｇｍとＣｇｄとの関係を示す。点線ＤＬと実線ＳＬとの比較により、ＳＤ対称モデルに比べ、ＳＤ非対称モデルは、ｇｍを大きくしつつＣｇｄを小さくするのに有利であることが分かる。定量的には、このシミュレーション結果は、ＳＤ非対称モデルによれば、ＳＤ対称モデルと比較して、ｇｍを同じとしたときのＣｇｄを約２０％削減できることを示している。
【0141】
増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓに対する増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄの比率Ｗｄ／Ｗｓは、例えば、０．９以下である。比率Ｗｄ／Ｗｓは、０．８以下であってもよく、０．７以下であってもよい。比率Ｗｄ／Ｗｓは、例えば、０．１以上である。比率Ｗｄ／Ｗｓは、０．２以上であってもよく、０．３以上であってもよい。
【0142】
図４および図５の例では、増幅トランジスタ１２６のソース１２６ｓは、１つのひとつながりの拡散領域によって構成されている。つまり、増幅トランジスタ１２６のソース１２６ｓは、非分割構造を有する。また、増幅トランジスタ１２６のドレイン１２６ｄは、１つのひとつながりの拡散領域によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、非分割構造を有する。
【0143】
図７および図８の例も採用可能である。図７および図８の例では、増幅トランジスタ１２６のドレイン１２６ｄは、複数の拡散領域によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、複数に分割された分割構造を有する。平面視において、分割構造を有するドレイン１２６ｄの幅Ｗｄは、ドレイン１２６ｄを構成する複数の拡散領域の幅の合計値で与えられる。
【0144】
具体的には、図７の例では、増幅トランジスタ１２６のドレイン１２６ｄは、２つの拡散領域である第１拡散領域１２６ｄ１および第２拡散領域１２６ｄ２によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、２つに分割された分割構造を有する。平面視において、ドレイン１２６ｄの幅Ｗｄは、第１拡散領域１２６ｄ１の幅Ｗｄ１と、第２拡散領域１２６ｄ２の幅Ｗｄ２と、の合計である。つまり、Ｗｄ＝Ｗｄ１＋Ｗｄ２である。
【0145】
図８の例では、増幅トランジスタ１２６のドレイン１２６ｄは、４つの拡散領域である第１拡散領域１２６ｄ１、第２拡散領域１２６ｄ２、第３拡散領域１２６ｄ３および第４拡散領域１２６ｄ４によって構成されている。つまり、増幅トランジスタ１２６のドレイン１２６ｄは、４つに分割された分割構造を有する。平面視において、ドレイン１２６ｄの幅Ｗｄは、第１拡散領域１２６ｄ１の幅Ｗｄ１と、第２拡散領域１２６ｄ２の幅Ｗｄ２と、第３拡散領域１２６ｄ３の幅Ｗｄ３と、第４拡散領域１２６ｄ４の幅Ｗｄ４と、の合計である。つまり、Ｗｄ＝Ｗｄ１＋Ｗｄ２＋Ｗｄ３＋Ｗｄ４である。
【0146】
分割構造を有するドレイン１２６ｄにおいて、その分割数は特に限定されない。つまり、ドレイン１２６ｄを構成する拡散領域の数は特に限定されない。図７および図８の例では、分割数は、偶数である。ただし、分割数は、奇数であってもよい。
【0147】
増幅トランジスタ１２６と同様、選択トランジスタ１２５、リセットトランジスタ１３１およびフィードバックトランジスタ１３２（および後述の転送トランジスタ１３７）についても、ソースおよび／またはドレインの分割構造が採用され得る。これらの分割構造に関する説明には、矛盾のない限り、増幅トランジスタ１２６のドレイン１２６ｄの分割構造に関する説明が援用され得る。
【0148】
上述の説明から理解されるように、本実施形態では、増幅トランジスタ１２６の出力信号が電荷蓄積ノード１２８に負帰還する。このような負帰還が行われる場合において、幅Ｗｄ＜幅Ｗｓという大小関係は、高効率のノイズキャンセリングを実現し得る。具体的には、本実施形態では、増幅トランジスタ１２６の出力信号が、フィードバックトランジスタ１３２を介して電荷蓄積ノード１２８に負帰還する。
【0149】
以下、負帰還によるノイズキャンセリングについて、電荷蓄積ノード１２８について説明しつつ、さらに説明する。
【0150】
上述のとおり、電荷蓄積ノード１２８は、増幅トランジスタ１２６の出力に寄与する信号電荷が蓄積される構成を指す。本実施形態では、光電変換部１２１の画素電極１２１ｂは、電荷蓄積ノード１２８の一部である。電荷蓄積部１２４は、電荷蓄積ノード１２８の一部である。画素電極１２１ｂおよび電荷蓄積部１２４を接続する配線は、電荷蓄積ノード１２８の一部である。増幅トランジスタ１２６のゲート電極１２６ｇは、電荷蓄積ノード１２８の一部である。なお、電荷蓄積部１２４は、拡散領域である。電荷蓄積部１２４については、後に詳細に説明する。
【0151】
リセットトランジスタ１３１により、電荷蓄積ノード１２８に蓄積された信号電荷は、基準レベルにリセットされる。このリセットの直後において、信号電荷にリセットノイズが紛れ込む。紛れ込んだノイズは、上記の負帰還により、キャンセルされ得る。信号電荷は、増幅トランジスタ１２６によって読み出される。
【0152】
電荷蓄積ノード１２８の寄生容量は、負帰還に悪影響を与え、リセットノイズのノイズキャンセリング効果を劣化させ得る。電荷蓄積ノード１２８の寄生容量は、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄを含む。つまり、ゲート・ドレイン間容量Ｃｇｄは、電荷蓄積ノード１２８の寄生容量として働く。
【0153】
しかし、上述のように、ドレイン１２６ｄの幅Ｗｄを小さくすると、容量Ｃｇｄを小さくし易い。これにより、電荷蓄積ノード１２８の寄生容量を小さくし、負帰還によるノイズキャンセリング効果を向上させ得る。ノイズキャンセリング効果の向上により、暗電流を抑制できる。
【0154】
なお、電荷蓄積ノード１２８の容量を小さくすることには、増幅トランジスタ１２６により信号電荷を電圧に変換する変換ゲインを向上させ得るという利点もある。
【0155】
本実施形態では、ゲート電極１２６ｇの電位の変化に対するドレイン１２６ｄの電位の変化の比率Ｒｄが、ゲート電極１２６ｇの電位の変化に対するソース１２６ｓの電位の変化の比率Ｒｓに比べて小さくなるように、撮像装置１００が構成されている。このため、増幅トランジスタ１２６の「見かけの」ゲート・ドレイン間容量は、増幅トランジスタ１２６の「見かけの」ゲート・ソース間容量に比べ、大きい。この場合、ドレイン１２６ｄの幅Ｗｄを小さくすることが、ノイズキャンセリング効果向上に効果的である。
【0156】
比率Ｒｄは、例えば、０％以上３０％以下である。比率Ｒｄは、０％以上２０％以下であってもよい。比率Ｒｓは、例えば、７０％以上１００％以下である。比率Ｒｓは、８０％以上１００％以下であってもよい。
【0157】
具体的には、本実施形態の増幅トランジスタ１２６では、ソース１２６ｓのフローティングの度合いは、ドレイン１２６ｄのフローティングの度合いに比べ、大きい。このため、ソース１２６ｓの電位は、ドレイン１２６ｄの電位に比べ、ゲート電極１２６ｇの電位の変化の影響を受け易い。比率Ｒｓ＞比率Ｒｄであるのはそのためである。
【0158】
一具体例では、増幅トランジスタ１２６のドレイン１２６ｄの電位は直流電位である。ここで、直流電位は、常時固定された電位であってもよく、ある期間において第１レベルであり別の期間において第２レベルである電位であってもよい。第１レベルと第２レベルは互いに異なるレベルである。一方、増幅トランジスタ１２６のソース１２６ｓの電位は浮いており（つまりフローティング電位であり）、増幅トランジスタ１２６のゲート電極１２６ｇの電位が変化すると、その変化に対して非ゼロの比率で変化する。
【0159】
なお、撮像装置１００は、増幅トランジスタ１２６のドレイン１２６ｄのフローティングの度合いが相対的に小さいモードと、ドレイン１２６ｄのフローティングの度合いが相対的に大きいモードと、を有していてもよい。後者のモードにおいて、ドレイン１２６ｄのフローティングの度合いは、ソース１２６ｓのフローティングの度合いと同程度であってもよい。
【0160】
本実施形態では、光電変換部１２１の画素電極１２１ｂは、金属でできている。この場合、光電変換部としてフォトダイオードを用いた撮像装置で実現され得るような、光電変換部から電荷蓄積部への完全転送は難しい。このため、本実施形態に転送トランジスタを組み合わせたとしても、リセットノイズを良好に抑えるのは容易でない。このため、画素電極１２１ｂが金属でできている場合は、幅Ｗｄ＜幅Ｗｓという大小関係により負帰還に基づくノイズキャンセリングを高効率に行い得ることは、特に有益である。
【0161】
なお、画素電極１２１ｂは、半導体材料等の非金属でできていてもよい。また、本実施形態では、画素１０１は転送トランジスタを有さないが、転送トランジスタを有していてもよい。
【0162】
以下、電荷蓄積部１２４について説明しつつ、本実施形態についてさらに説明する。
【0163】
電荷蓄積部１２４には、光電変換部１２１によって検出された信号電荷が蓄積される。電荷蓄積部１２４は、拡散領域である。具体的には、電荷蓄積部１２４は、半導体基板１５０に設けられている。
【0164】
画素電極１２１ｂは、電荷蓄積部１２４に電気的に接続されている。
【0165】
光電変換部１２１で生成された信号電荷は、電荷蓄積部１２４に蓄積される。具体的には、光電変換層１２１ｃで生成された信号電荷は、画素電極１２１ｂで収集され、その後、電荷蓄積部１２４に蓄積される。
【0166】
本実施形態では、対向電極１２１ａに印加される基準電圧Ｖｐが、画素電極１２１ｂの電圧よりも高い。このため、正孔が、画素電極１２１ｂに移動し、その後、配線を介して電荷蓄積部１２４に移動する。
【0167】
電荷蓄積部１２４は、増幅トランジスタ１２６のゲートに電気的に接続されている。増幅トランジスタ１２６は、電荷蓄積部１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
【0168】
リセットトランジスタ１３１は、電荷蓄積部１２４をリセットする。フィードバックトランジスタ１３２は、電荷蓄積部１２４から増幅トランジスタ１２６を通って帰還される帰還信号の帯域を制限する。
【0169】
上述の「ノイズ抑制期間」において、電荷蓄積部１２４から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、フィードバックトランジスタ１３２によって帯域制限をかけられた後に電荷蓄積部１２４に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積部１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積部１２４と、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とを含む。
【0170】
例えば、信号線ＣＯＮ２の電圧がハイレベルのとき、フィードバックトランジスタ１３２はオンになる。その結果、電荷蓄積部１２４と、増幅トランジスタ１２６と、フィードバックトランジスタ１３２と、容量素子１３４とをこの順に含む帰還経路が形成される。
【0171】
本実施形態では、リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積部１２４である。ただし、電荷蓄積部１２４は、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続された他の拡散領域であってもよい。
【0172】
本実施形態では、信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンになる。これにより、電荷蓄積部１２４は接続ノード１２９の電圧にリセットされる。
【0173】
＜各トランジスタの配置例＞
図９は、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１およびフィードバックトランジスタ１３２の配置を示す平面図である。
図９は、選択トランジスタ１２５、増幅トランジスタ１２６、リセットトランジスタ１３１およびフィードバックトランジスタ１３２の配置を示す平面図である。
【0174】
図９から理解されるように、本実施形態では、平面視において、増幅トランジスタ１２６のドレイン１２６ｄから電荷蓄積部１２４までの距離Ｄｄは、増幅トランジスタ１２６のソース１２６ｓから電荷蓄積部１２４までの距離Ｄｓよりも大きい。このことは、低ノイズの撮像装置１００を実現するのに適している。
【0175】
具体的には、電荷蓄積ノード１２８と、増幅トランジスタ１２６のドレイン１２６ｄに接続された配線と、の間では、容量カップリングが生じ得る。しかし、増幅トランジスタ１２６のドレイン１２６ｄから電荷蓄積部１２４までの距離Ｄｄを大きくすることにより、容量カップリングを抑制できる。このことは、低ノイズの撮像装置１００を実現する観点から有利である。
【0176】
一例では、距離Ｄｄは、平面視における、増幅トランジスタ１２６のドレイン１２６ｄと、電荷蓄積部１２４と、の間の最小間隔である。距離Ｄｓは、平面視における、増幅トランジスタ１２６のソース１２６ｓと、電荷蓄積部１２４と、の間の最小間隔である。図９では、この例に基づく距離Ｄｄおよび距離Ｄｓが矢印により示されている。
【0177】
距離Ｄｓに対する距離Ｄｄの比率Ｄｄ／Ｄｓは、例えば、１．１以上である。比率Ｄｄ／Ｄｓは、１．５以上であってもよく、２以上であってもよい。比率Ｄｄ／Ｄｓは、例えば、１０以下である。比率Ｄｄ／Ｄｓは、８以下であってもよく、５以下であってもよい。
【0178】
本実施形態では、フィードバックトランジスタ１３２は、ソースおよびドレインの一方として動作する第１拡散領域１４０ｂと、ソースおよびドレインの他方として動作する第２拡散領域１４０ｃと、を有する。平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。
【0179】
フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３および第２拡散領域１４０ｃの幅Ｗ４について、詳細に説明する。
【0180】
フィードバックトランジスタ１３２のゲート電極１３２ｇに電圧を印加してフィードバックトランジスタ１３２をオン状態にすると、第１拡散領域１４０ｂと第２拡散領域１４０ｃとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
【0181】
第１の定義では、平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、フィードバックトランジスタ１３２がオン状態にあるときに、第１拡散領域１４０ｂのうちチャネルに隣接する部分の幅である。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、フィードバックトランジスタ１３２がオン状態にあるときに、第２拡散領域１４０ｃのうちチャネルに隣接する部分の幅である。
【0182】
また、第１の定義では、平面視において第１拡散領域１４０ｂの幅Ｗ３を規定する方向は、フィードバックトランジスタ１３２がオン状態にあるときに、平面視において第１拡散領域１４０ｂと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視において第２拡散領域１４０ｃの幅Ｗ４を規定する方向は、フィードバックトランジスタ１３２がオン状態にあるときに、平面視において第２拡散領域１４０ｃと隣接する位置でチャネルがチャネル幅を規定する方向である。
【0183】
第２の定義では、平面視において、フィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３は、フィードバックトランジスタ１３２の第１拡散領域１４０ｂのうちゲート電極１３２ｇの輪郭線に隣接する部分の寸法である。平面視において、フィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４は、フィードバックトランジスタ１３２の第２拡散領域１４０ｃのうちゲート電極１３２ｇの輪郭線に隣接する部分の寸法である。
【0184】
本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ３および／または幅Ｗ４に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ３＜幅Ｗｄであると言える場合、幅Ｗ３＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ４＜幅Ｗｄであると言える場合、幅Ｗ４＜幅Ｗｄであると扱うこととする。
【0185】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するフィードバックトランジスタ１３２の第１拡散領域１４０ｂの幅Ｗ３の比率Ｗ３／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0186】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するフィードバックトランジスタ１３２の第２拡散領域１４０ｃの幅Ｗ４の比率Ｗ４／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0187】
本実施形態では、拡散領域１４０ｃは、増幅トランジスタ１２６のドレイン１２６ｄでもある。別の言い方をすると、この拡散領域は、増幅トランジスタ１２６およびフィードバックトランジスタ１３２によって共有されている。
【0188】
本実施形態では、平面視において、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。
【0189】
選択トランジスタ１２５のゲート電極１２５ｇには、ゲート電圧が印加される。このゲート電圧をハイレベルとローレベルとの間で切り替えることにより、選択トランジスタ１２５のオンとオフとを切り替えることができる。ゲート電圧の切替時には、選択トランジスタ１２５のゲート・ソース間の容量により、ゲート・ソース間で容量カップリングが生じる。また、ゲート電圧の切替時には、選択トランジスタ１２５のゲート・ドレイン間の容量により、ゲート・ドレイン間で容量カップリングが生じる。
【0190】
しかし、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１を小さくすることにより、ゲート・ソース間の容量カップリングを抑制できる。また、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２を小さくすることにより、ゲート・ドレイン間の容量カップリングを抑制できる。
【0191】
なお、選択トランジスタ１２５は、スイッチとして利用される。このため、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１および／またはドレイン１２５ｄの幅Ｗ２を小さくして相互コンダクタンスが小さくなっても、不具合は小さい。
【0192】
選択トランジスタ１２５のソース１２５ｓの幅Ｗ１およびドレイン１２５ｄの幅Ｗ２について、詳細に説明する。
【0193】
選択トランジスタ１２５のゲート電極１２５ｇに電圧を印加して選択トランジスタ１２５をオン状態にすると、ソース１２５ｓとドレイン１２５ｄとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
【0194】
第１の定義では、平面視において、ソース１２５ｓの幅Ｗ１は、選択トランジスタ１２５がオン状態にあるときに、ソース１２５ｓのうちチャネルに隣接する部分の幅である。平面視において、ドレイン１２５ｄの幅Ｗ２は、選択トランジスタ１２５がオン状態にあるときに、ドレイン１２５ｄのうちチャネルに隣接する部分の幅である。
【0195】
また、第１の定義では、平面視においてソース１２５ｓの幅Ｗ１を規定する方向は、選択トランジスタ１２５がオン状態にあるときに、平面視においてソース１２５ｓと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視においてドレイン１２５ｄの幅Ｗ２を規定する方向は、選択トランジスタ１２５がオン状態にあるときに、平面視においてドレイン１２５ｄと隣接する位置でチャネルがチャネル幅を規定する方向である。
【0196】
第２の定義では、平面視において、選択トランジスタ１２５のソース１２５ｓの幅Ｗ１は、選択トランジスタ１２５のソース１２５ｓのうちゲート電極１２５ｇの輪郭線に隣接する部分の寸法である。平面視において、選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２は、選択トランジスタ１２５のドレイン１２５ｄのうちゲート電極１２５ｇの輪郭線に隣接する部分の寸法である。
【0197】
本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ１および／または幅Ｗ２に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ１＜幅Ｗｄであると言える場合、幅Ｗ１＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ２＜幅Ｗｄであると言える場合、幅Ｗ２＜幅Ｗｄであると扱うこととする。
【0198】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対する選択トランジスタ１２５のソース１２５ｓの幅Ｗ１の比率Ｗ１／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0199】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対する選択トランジスタ１２５のドレイン１２５ｄの幅Ｗ２の比率Ｗ２／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0200】
本実施形態では、選択トランジスタ１２５のドレイン１２５ｄを構成する拡散領域は、増幅トランジスタ１２６のソース１２６ｓを構成する拡散領域と同じである。別の言い方をすると、この拡散領域は、選択トランジスタ１２５および増幅トランジスタ１２６によって共有されている。
【0201】
本実施形態では、リセットトランジスタ１３１は、ソースおよびドレインの一方として動作する第１拡散領域１４０ａと、ソースおよびドレインの他方として動作する第２拡散領域１４０ｂと、を有する。平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄよりも小さい。本実施形態では、これらの大小関係の両方が成立しているが、一方のみが成立していてもよい。この文脈において、リセットトランジスタ１３１のソースは、電荷蓄積部１２４であり得る。リセットトランジスタ１３１のドレインは、電荷蓄積部１２４であり得る。また、リセットトランジスタ１３１のソースおよびドレインではない他の拡散領域が電荷蓄積部１２４であることもあり得る。
【0202】
リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５および第２拡散領域１４０ｂの幅Ｗ６について、詳細に説明する。
【0203】
リセットトランジスタ１３１のゲート電極１３１ｇに電圧を印加してリセットトランジスタ１３１をオン状態にすると、第１拡散領域１４０ａと第２拡散領域１４０ｂとの間に、チャネルが形成される。チャネルは、電流の通り道である。平面視において、チャネルでは、電流が流れる方向に直交する方向の寸法であるチャネル幅が規定される。
【0204】
第１の定義では、平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、リセットトランジスタ１３１がオン状態にあるときに、第１拡散領域１４０ａのうちチャネルに隣接する部分の幅である。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、リセットトランジスタ１３１がオン状態にあるときに、第２拡散領域１４０ｂのうちチャネルに隣接する部分の幅である。
【0205】
また、第１の定義では、平面視において第１拡散領域１４０ａの幅Ｗ５を規定する方向は、リセットトランジスタ１３１がオン状態にあるときに、平面視において第１拡散領域１４０ａと隣接する位置でチャネルがチャネル幅を規定する方向である。平面視において第２拡散領域１４０ｂの幅Ｗ６を規定する方向は、リセットトランジスタ１３１がオン状態にあるときに、平面視において第２拡散領域１４０ｂと隣接する位置でチャネルがチャネル幅を規定する方向である。
【0206】
第２の定義では、平面視において、リセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５は、リセットトランジスタ１３１の第１拡散領域１４０ａのうちゲート電極１３１ｇの輪郭線に隣接する部分の寸法である。平面視において、リセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６は、リセットトランジスタ１３１の第２拡散領域１４０ｂのうちゲート電極１３１ｇの輪郭線に隣接する部分の寸法である。
【0207】
本実施形態では、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ５および／または幅Ｗ６に関する説明が成立する場合、その説明は成立すると扱うこととする。例えば、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ５＜幅Ｗｄであると言える場合、幅Ｗ５＜幅Ｗｄであると扱うこととする。また、第１の定義および第２の定義の少なくとも一方に基づいて幅Ｗ６＜幅Ｗｄであると言える場合、幅Ｗ６＜幅Ｗｄであると扱うこととする。
【0208】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するリセットトランジスタ１３１の第１拡散領域１４０ａの幅Ｗ５の比率Ｗ５／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0209】
増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄに対するリセットトランジスタ１３１の第２拡散領域１４０ｂの幅Ｗ６の比率Ｗ６／Ｗｄは、例えば、０．９以下である。この比率は、０．８以下であってもよく、０．７以下であってもよい。この比率は、例えば、０．１以上である。この比率は、０．２以上であってもよく、０．３以上であってもよい。
【0210】
図９から理解されるように、本実施形態では、拡散領域１４０ｂは、リセットトランジスタ１３１およびフィードバックトランジスタ１３２によって共有されている。
【0211】
図９の例では、平面視において、リセットトランジスタ１３１のゲート１３１ｇは、拡散領域１４０ａと（つまり電荷蓄積部１２４と）部分的に重複している。平面視において、ゲート１３１ｇは、拡散領域１４０ｂと部分的に重複している。また、平面視において、フィードバックトランジスタ１３２のゲート１３２ｇは、拡散領域１４０ｂと部分的に重複している。
【0212】
一方、平面視において、フィードバックトランジスタ１３２のゲート１３２ｇは、拡散領域１４０ｃとは重複していない。平面視において、増幅トランジスタ１２６のゲート１２６ｇは、ドレイン１２６ｇとは（つまり拡散領域１４０ｃとは）重複していない。平面視において、増幅トランジスタ１２６のゲート１２６ｇは、ドレイン１２６ｄとは重複していない。ゲート１２６ｇは、ソース１２６ｓとは重複していない。平面視において、選択トランジスタ１２５のゲート１２５ｇは、ドレイン１２５ｄとは（つまりソース１２６ｓとは）重複していない。平面視において、ゲート１２５ｇは、ソース１２５ｓとは重複していない。
【0213】
ただし、リセットトランジスタ１３１では、ゲート１３１ｇは、２つの拡散領域１４０ａおよび１４０ｂのそれぞれと部分的に重複していてもよく、これらそれぞれと重複していなくてもよい。この点は、選択トランジスタ１２５、増幅トランジスタ１２６、フィードバックトランジスタ１３２、転送トランジスタ１３７についても同様である。
【0214】
図１０Ａに、本実施形態の増幅トランジスタ１２６の断面図を示す。図１０Ａから理解されるように、増幅トランジスタ１２６は、デプレッション型である。具体的には、増幅トランジスタ１２６は、デプレッション型のＭＯＳＦＥＴである。この点は、選択トランジスタ１２５についても同様である。トランジスタをデプレッション型とすることは、トランジスタの閾値電圧を下げ、動作効率を高める観点から有利である。
【0215】
図１０Ｂに、本実施形態のリセットトランジスタ１３１の断面図を示す。図１０Ｂから理解されるように、リセットトランジスタ１３１は、エンハンスメント型である。具体的には、リセットトランジスタ１３１は、エンハンスメント型のＭＯＳＦＥＴである。この点は、フィードバックトランジスタ１３２および転送トランジスタ１３７についても同様である。
【0216】
ただし、増幅トランジスタ１２６は、デプレッション型（具体的にはデプレッション型のＭＯＳＦＥＴ）であってもよく、エンハンスメント型（具体的にはエンハンスメント型のＭＯＳＦＥＴ）であってもよい。この点は、選択トランジスタ１２５、リセットトランジスタ１３１、フィードバックトランジスタ１３２および転送トランジスタ１３７についても同様である。
【0217】
＜増幅トランジスタ１２６の具体的構成例＞
以下、図１１Ａから図１６Ｃを参照して、増幅トランジスタ１２６の具体的構成例を、その構成を作製する方法に言及しつつ説明する。図１１Ａから図１６Ｃは、増幅トランジスタ１２６等を半導体基板１５０の表面に垂直な方向に観察した図面である。よって、以下の説明に、「平面視において」という用語を適宜補うことができる。
以下、図１１Ａから図１６Ｃを参照して、増幅トランジスタ１２６の具体的構成例を、その構成を作製する方法に言及しつつ説明する。図１１Ａから図１６Ｃは、増幅トランジスタ１２６等を半導体基板１５０の表面に垂直な方向に観察した図面である。よって、以下の説明に、「平面視において」という用語を適宜補うことができる。
【0218】
以下の説明では、第１導電型および第２導電型という用語を用いる。第１導電型および第２導電型は、互いに異なる導電型である。具体的に、以下の例では、第１導電型はＮ型であり、第２導電型はＰ型である。ただし、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
【0219】
以下の説明では、第１導電型の不純物は、ヒ素（Ａｓ）である。第２導電型の不純物は、ボロンである。ただし、第１導電型の不純物および第２導電型の不純物として、その他の不純物を利用してもよい。第１導電型の不純物の別例は、リン（Ｐ）である。
【0220】
図１１Ａから図１２Ｂを参照しつつ、増幅トランジスタ１２６を作製する方法について説明する。なお、以下では、図面の見易さを考慮して、図１１Ａから図１１Ｃと、図１２Ａから図１２Ｂとを分けている。増幅トランジスタ１２６の作製に際しては、図１１Ａから図１１Ｃのいずれかで説明される工程と、図１２Ａから図１２Ｂのいずれかで説明される工程と、の両方が行われる。
【0221】
【0222】
図１１Ａから図１１Ｃにおいて、一点鎖線ＴＷの外部領域は、第２導電型の不純物が注入される領域である。具体的に、半導体基板１５０における一点鎖線ＴＷの外部領域に、ゲート電極１２６ｇが配置される前に、第２導電型の不純物が注入される。以下、この注入を、第１の注入と称する。
【0223】
第１の注入により、半導体基板１５０において、増幅トランジスタ１２６を素子分離する注入分離領域が形成される。なお、ある素子が素子分離されているとは、その素子と他の素子との間に、それらの素子間の電気的な相互作用を抑制する構造が設けられていることを意味する。一例では、ある素子が素子分離されているとは、平面視において、その素子が上記構造により取り囲まれ、他の素子がその構造の外側に配置されていることを意味する。
【0224】
図１２Ａおよび図１２Ｂにおいて、二点鎖線ＳＦの内部領域は、第１導電型の不純物が注入される領域である。具体的に、半導体基板１５０における二点鎖線ＳＦの内部領域に、ゲート電極１２６ｇが配置される前に、第１導電型の不純物が注入される。以下、この注入を、第２の注入と称する。
【0225】
図１１Ａから図１２Ｂにおいて、点線ＮＬの内部領域は、第１導電型の不純物が注入される領域である。具体的に、ゲート電極１２６ｇが配置された後に、半導体基板１５０における点線ＮＬの内部領域に向かって、第１導電型の不純物が注入される。つまり、ゲート電極１２６ｇをマスクとした状態で、半導体基板１５０における点線ＮＬの内部領域に向かって、第１導電型の不純物が注入される。以下、この注入を、第３の注入と称する。
【0226】
第３の注入による半導体基板１５０への単位面積当たりの不純物の注入量は、第２の注入による半導体基板１５０への単位面積当たりの不純物の注入量に比べ、十分に大きい。このため、半導体基板１５０のうち、第３の注入により不純物が導入された領域における不純物の濃度は、第３の注入による不純物の導入がなく第２の注入により不純物が導入された領域における不純物の濃度に比べて、十分に大きい。半導体基板１５０のうち、第３の注入および第２の注入の両方により不純物が導入された領域では、不純物の濃度は、第３の注入によって実質的に定まると言える。
【0227】
半導体基板１５０におけるゲート電極１２６ｇから見て一方側の領域への第３の注入により、増幅トランジスタ１２６のソース１２６ｓが形成される。半導体基板１５０におけるゲート電極１２６ｇから見て他方側の領域への第３の注入により、増幅トランジスタ１２６のドレイン１２６ｄが形成される。
【0228】
第３の注入による不純物の導入がなく第２の注入により不純物が導入された領域には、注入領域１５５が形成される。注入領域１５５の不純物濃度は、ソース１２６ｓおよびドレイン１２６ｄの不純物濃度に比べて小さい。注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄの間で延びている。注入領域１５５を形成することにより、増幅トランジスタ１２６の閾値電圧ＶＴｏｐが調整される。ここで、閾値電圧ＶＴｏｐは、増幅トランジスタ１２６にドレイン電流が流れ始めるときの増幅トランジスタ１２６のゲート・ソース間電圧を指す。
【0229】
この例では、ソース１２６ｓおよびドレイン１２６ｄが有する不純物の導電型と、注入領域１５５が有する不純物の導電型とは、第１導電型で同じである。この例では、第２の注入は、いわゆるカウンター注入である。これにより、デプレッション型の増幅トランジスタ１２６が形成される。ただし、ソース１２６ｓおよびドレイン１２６ｄが有する不純物の導電型と、注入領域１５５が有する不純物の導電型とは、異なっていてもよい。
【0230】
第１の注入、第２の注入および第３の注入を含む複数の工程により、増幅トランジスタ１２６が作製される。第１の注入は、図１１Ａ、図１１Ｂおよび図１１Ｃのいずれに従っても行われ得る。第２の注入は、図１２Ａおよび図１２Ｂのいずれに従っても行われ得る。
【0231】
【0232】
具体的には、図１１Ａの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線上を延びる部分を含む。つまり、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線と部分的に重なっている（すなわち、オンセットされている）。以下、図１１Ａの例に従って注入分離領域を形成した場合を、「ＴＷ：０ｎ」と表記することがある。
【0233】
図１１Ｂの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの内側に５０ｎｍオフセットされた部分を含む。以下、図１１Ｂの例に従って注入分離領域を形成した場合を、「ＴＷ：－５０ｎ」と表記することがある。
【0234】
図１１Ｃの例では、一点鎖線ＴＷから理解されるように、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの外側に５０ｎｍオフセットされた部分を含む。以下、図１１Ｃの例に従って注入分離領域を形成した場合を、「ＴＷ：＋５０ｎ」と表記することがある。
【0235】
【0236】
具体的には、図１２Ａの例では、二点鎖線ＳＦから理解されるように、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線上を延びる部分を含む。つまり、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側において、ゲート電極１２６ｇの輪郭線と部分的にオンセットされている。以下、図１２Ａの例に従って注入領域１５５を形成した場合を、「ＳＦ：０ｎ」と表記することがある。
【0237】
図１２Ｂの例では、二点鎖線ＳＦから理解されるように、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの内側に５０ｎｍオフセットされた部分を含む。以下、図１２Ａの例に従って注入領域１５５を形成した場合を、「ＳＦ：－５０ｎ」と表記することがある。
【0238】
図１３および図１４に、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」の場合、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」の場合、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」の場合、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合、および、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」の場合の、増幅トランジスタ１２６の特性を示す。図１３および図１４は、これらの６つの場合についてのシミュレーションを通じて得たデータである。このシミュレーションでは、増幅トランジスタ１２６のドレイン電流Ｉｄを６μＡに設定した。
【0239】
図１３において、横軸は、増幅トランジスタ１２６の閾値電圧ＶＴｏｐ（単位：Ｖ）である。縦軸は、増幅トランジスタ１２６のゲート・ドレイン間容量Ｃｇｄ（単位：ｆＦ）である。図１３から、上記６つの場合において、ゲート・ドレイン間容量Ｃｇｄが同等であることが把握される。
【0240】
詳細には、図１３では、上から順に、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、および、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフが、この順に並んでいる。しかし、これらのグラフが表すゲート・ドレイン間容量Ｃｇｄは、同等である。
【0241】
図１４において、横軸は、増幅トランジスタ１２６の閾値電圧ＶＴｏｐ（単位：Ｖ）である。縦軸は、増幅トランジスタ１２６の相互コンダクタンスｇｍ（単位：μＳ）である。図１４から、「ＴＷ：＋５０ｎ」の場合において、大きい相互コンダクタンスｇｍが得られていることが把握される。また、「ＳＦ：０ｎ」の場合において、大きい相互コンダクタンスｇｍが得られていることが把握される。
【0242】
詳細には、図１４では、上から順に、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：０ｎ」のグラフ、「ＴＷ：０ｎ」かつ「ＳＦ：－５０ｎ」のグラフ、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」のグラフ、および、「ＴＷ：－５０ｎ」かつ「ＳＦ：－５０ｎ」のグラフが、この順に並んでいる。これらのグラフが表す相互コンダクタンスｇｍは、互いに差がある。
【0243】
図１４から、第１の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線からゲート電極１２６ｇの外側にオフセットされた部分を含む場合に、大きいｇｍを得易いことが推察される。詳細には、この場合に、同一の閾値電圧ＶＴｏｐに対して大きいｇｍを得易いことが推察される。
【0244】
図１４から、第２の注入を行う領域の輪郭線が、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線に部分的にオンセットされている場合に、大きいｇｍを得易いことが推察される。詳細には、この場合に、同一の閾値電圧ＶＴｏｐに対して大きいｇｍを得易いことが推察される。
【0245】
【0246】
図１５Ａは、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における不純物濃度を示す。図１６Ａは、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における不純物濃度を示す。なお、図１５Ａおよび図１６Ａは、不純物の実効濃度の絶対値（Net Profile」を示している。ここで、不純物の実効濃度は、電気的活性な不純物の濃度を指す。
【0247】
【0248】
図１５Ａおよび図１６Ａにおいて、ジャンクションＪＮで囲まれた領域については、コンターバーの「Doping Concentration」は、第１導電型の不純物の濃度を示す。ジャンクションＪＮで囲まれた領域の外側については、コンターバーの「Doping Concentration」は、第２導電型の不純物の濃度を示す。なお、コンターバーの数値の単位は、ａｔｏｍｓ／ｃｍ3である。
【0249】
図１５Ａと図１６Ａとを比較することにより、第１の注入を行う領域が、ジャンクションＪＮの位置に影響を与えていることが分かる。これは、第１の注入により注入された第２導電型の不純物の熱拡散が、シミュレーションに反映されているためである。
【0250】
「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合を示す図１５Ａに、説明の便宜上、点線ＤＬ１を付している。この場合、点線ＤＬ１で囲った領域において示されているように、ジャンクションＪＮは、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線よりもゲート電極１２６ｇの内側において、該輪郭線に沿って延びている部分を含む。
【0251】
「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合を示す図１６Ａに、説明の便宜上、点線ＤＬ２を付している。この場合、点線ＤＬ２で囲った領域において示されているように、ジャンクションＪＮは、ドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。
【0252】
図１５Ｂは、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における電流密度分布（単位：Ａ／ｃｍ2）を示す。つまり、図１５Ｂは、図１５Ａの場合の電流密度分布を示す。図１５Ｂにおいて、図１５Ａと同じジャンクションＪＮが示されている。
【0253】
図１６Ｂは、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合における、半導体基板１５０の表面付近における電流密度分布（単位：Ａ／ｃｍ2）を示す。つまり、図１６Ｂは、図１６Ａの場合の電流密度分布を示す。図１６Ｂにおいて、図１６Ａと同じジャンクションＪＮが示されている。
【0254】
図１５Ｂおよび図１６Ｂに示す電流密度分布は、シミュレーションにおいて増幅トランジスタ１２６の各種電圧を以下のように設定することにより得られたものである。
ゲート電圧Ｖｇ：１Ｖ
ドレイン電圧Ｖｄ：２．６Ｖ
ソース電圧Ｖｓ：０Ｖ
バックバイアス電圧Ｖｂ：－０．７Ｖ
ゲート電圧Ｖｇ：１Ｖ
ドレイン電圧Ｖｄ：２．６Ｖ
ソース電圧Ｖｓ：０Ｖ
バックバイアス電圧Ｖｂ：－０．７Ｖ
【0255】
「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合の電流密度分布を示す図１５Ｂに、説明の便宜上、点線ＤＬ３を付している。「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合の電流密度分布を示す図１６Ｂに、説明の便宜上、点線ＤＬ４を付している。点線ＤＬ３で囲った領域と点線ＤＬ４で囲った領域とを比較することにより、「ＴＷ：－５０ｎ」かつ「ＳＦ：０ｎ」の場合に比べ、「ＴＷ：＋５０ｎ」かつ「ＳＦ：０ｎ」の場合は、電流パスが広いことが把握される。ジャンクションＪＮがドレイン１２６ｄ側におけるゲート電極１２６ｇの輪郭線にオンセットされた部分を含むことが、広い電流パスの確保に寄与していることが分かる。
【0256】
なお、図１５Ａおよび図１６Ａでは、半導体基板１５０の表面付近における不純物濃度を示したが、半導体基板１５０の表面においても不純物濃度はほぼ同様と考えられる。また、図１５Ｂおよび図１６Ｂでは、半導体基板１５０の表面付近における電流密度分布を示したが、半導体基板１５０の表面においても電流密度分布はほぼ同様と考えられる。
【0257】
図１５Ｃは、図１５Ａおよび図１５Ｂから導かれる、実施形態に係る、半導体基板１５０の表面のジャンクションＪＮの位置を説明するための図である。図１６Ｃは、図１６Ａおよび図１６Ｂから導かれる、実施形態に係る、半導体基板１５０の表面のジャンクションＪＮの位置を説明するための図である。
【0258】
図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、増幅トランジスタ１２６のソース１２６ｓの輪郭線の一部および増幅トランジスタ１２６のドレイン１２６ｄの輪郭線の一部を通る、ジャンクションＪＮが延びている。半導体基板１５０の表面において、ジャンクションＪＮは、増幅トランジスタ１２６のソース１２６ｓと増幅トランジスタ１２６のドレイン１２６ｄとを結ぶ第１ラインＪＮ１と、増幅トランジスタ１２６のソース１２６ｓと増幅トランジスタ１２６のドレイン１２６ｄとを結ぶ第２ラインＪＮ２と、を含む。
【0259】
ここで、半導体基板１５０の表面において、第１ラインＪＮ１の両端を結ぶ線分を、第１線分ＶＬ１と定義する。半導体基板１５０の表面において、第２ラインＪＮ２の両端を結ぶ線分を、第２線分ＶＬ２と定義する。このとき、半導体基板１５０の表面において、第１ラインＪＮ１と第２ラインＪＮ２との間の領域の面積は、第１線分ＶＬ１と第２線分ＶＬ２との間の領域の面積よりも大きい。この構成は、広い電流パスを確保する観点から有利である。図示の例では、半導体基板１５０の表面において、第１ラインＪＮ１および第２ラインＪＮ２が屈曲することによって、広い電流パスが確保されている。
【0260】
上記構成について、厳密に説明する。半導体基板１５０の表面において、第１ラインＪＮ１の一端および他端を、それぞれ、第１端Ｍ１および第２端Ｍ２と定義する。半導体基板１５０の表面において、第２ラインＪＮ２の一端および他端を、それぞれ、第３端Ｍ３および第４端Ｍ４と定義する。半導体基板１５０の表面において、第１ラインＪＮ１と、第２ラインＪＮ２と、第１端Ｍ１および第３端Ｍ３を結ぶ線分と、第２端Ｍ２および第４端Ｍ４を結ぶ線分と、によって囲まれる領域の面積を第１面積と定義する。半導体基板１５０の表面において、第１線分ＶＬ１と、第２線分ＶＬ２と、第１端Ｍ１および第３端Ｍ３を結ぶ線分と、第２端Ｍ２および第４端Ｍ４を結ぶ線分と、によって囲まれる領域の面積を第２面積と定義する。このとき、第１面積は、第２面積よりも大きい。
【0261】
図１６Ｃの例では、平面視において、半導体基板１５０の表面におけるジャンクションＪＮは、ソース１２６ｓよりもドレイン１２６ｄに近い位置において、ゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。この構成は、広い電流パスを確保する観点から有利である。具体的には、平面視において、半導体基板１５０の表面におけるジャンクションＪＮは、ドレイン１２６ｄに隣接する位置において、ゲート電極１２６ｇの輪郭線にオンセットされた部分を含む。
【0262】
上述の説明から理解されるように、デプレッション型の増幅トランジスタ１２６は、注入領域１５５を有し得る。上記の例では、注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄが含む不純物の導電型と同一の導電型の不純物を含む。注入領域１５５は、ソース１２６ｓおよびドレイン１２６ｄに接続されている。典型例では、注入領域１５５における不純物の濃度は、ソース１２６ｓにおける不純物の濃度よりも低く、ドレイン１２６ｄにおける不純物の濃度よりも低い。図１５Ｃおよび図１６Ｃの例では、第１ラインＪＮ１および第２ラインＪＮ２は、半導体基板１５０の表面における注入領域１５５の輪郭線に対応する。
【0263】
図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、注入領域１５５の平均幅は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値よりも大きい。この構成は、広い電流パスを確保する観点から有利である。ここで、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの合計を２で割った値である。ソース１２６ｓの幅Ｗｓおよびドレイン１２６ｄの幅Ｗｄの定義は、上述の通りである。注入領域１５５の平均幅は、注入領域１５５の面積を、ソース１２６ｓとドレイン１２６ｄの間の最小間隔で割った値である。
【0264】
注入領域１５５の平均幅に代えて、第１ラインＪＮ１および第２ラインＪＮ２の間の平均間隔を用いて特徴を説明することもできる。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、ラインＪＮ１およびＪＮ２の間の平均間隔は、ソース１２６ｓの幅Ｗｓとドレイン１２６ｄの幅Ｗｄの平均値よりも大きい。ラインＪＮ１およびＪＮ２の間の平均間隔は、ラインＪＮ１およびＪＮ２の間の面積を、ソース１２６ｓとドレイン１２６ｄの間の最小間隔で割った値である。
【0265】
図１５Ｃおよび図１６Ｃでは、離間方向ＡＤと、直交方向ＢＤと、を矢印により示している。離間方向ＡＤは、半導体基板１５０の表面において、ソース１２６ｓとドレイン１２６ｄの間の最小間隔を規定する方向である。直交方向ＢＤは、半導体基板１５０の表面において、離間方向ＡＤに直交する方向である。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、注入領域１５５の幅は、注入領域１５５の直交方向ＢＤに沿った寸法である。
【0266】
半導体基板１５０の表面において、注入領域１５５上を離間方向ＡＤに沿ってソース１２６ｓからドレイン１２６ｄに向かって進行する距離を、進行距離ΔＬと定義し、進行距離ΔＬに対する注入領域１５５の幅の減少量ΔＷの比率を、幅減少率ΔＷ／ΔＬと定義する。このとき、図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、幅減少率ΔＷ／ΔＬが最大となる離間方向ＡＤに関する位置は、第１端Ｍ１の離間方向ＡＤに関する位置よりも第２端Ｍ２の離間方向ＡＤに関する位置に近い。また、半導体基板１５０の表面において、幅減少率ΔＷ／ΔＬが最大となる離間方向ＡＤに関する位置は、第３端Ｍ３の離間方向ＡＤに関する位置よりも第４端Ｍ４の離間方向ＡＤに関する位置に近い。図１５Ｃおよび図１６Ｃの例では、幅減少率ΔＷ／ΔＬが最大となる位置に関するこれら両方の特徴が成立しているが、一方のみが成立していてもよい。
【0267】
幅減少率ΔＷ／ΔＬの算出には、微分の考え方を用いることができる。従って、減少量ΔＷおよび進行距離ΔＬとして、微小値を用いることができる。
【0268】
幅減少率ΔＷ／ΔＬに代えて、第１ラインＪＮ１および第２ラインＪＮ２の曲率を用いて特徴を説明することもできる。図１５Ｃおよび図１６Ｃの例では、半導体基板１５０の表面において、第１ラインＪＮ１の曲率が最大になる離間方向ＡＤに関する位置は、第１端Ｍ１の離間方向ＡＤに関する位置よりも第２端Ｍ２の離間方向ＡＤに関する位置に近い。また、半導体基板１５０の表面において、第２ラインＪＮ２の曲率の曲率が最大になる離間方向ＡＤに関する位置は、第３端Ｍ３の離間方向ＡＤに関する位置よりも第４端Ｍ４の離間方向ＡＤに関する位置に近い。図１５Ｃおよび図１６Ｃの例では、ラインＪＮ１およびＪＮ２の曲率が最大となる位置に関するこれら両方の特徴が成立しているが、一方のみが成立していてもよい。
【0269】
＜別の光電変換部を用いた例＞
以下、光電変換部１２１とは別の光電変換部１２７を用いる例について、図１７および図１８を参照しつつ説明する。なお、矛盾のない限り、この例に、上述の説明内容を組み合わせることが可能である。
以下、光電変換部１２１とは別の光電変換部１２７を用いる例について、図１７および図１８を参照しつつ説明する。なお、矛盾のない限り、この例に、上述の説明内容を組み合わせることが可能である。
【0270】
この例では、光電変換部１２７は、半導体基板１５０内に位置する。具体的には、この例では、光電変換部１２７として、フォトダイオードが用いられている。
【0271】
また、この例では、画素２０１は、転送トランジスタ１３７を有する。転送トランジスタ１３７は、読み出し回路２２２に含まれている。
【0272】
フォトダイオードである光電変換部１２７は、第１導電型の不純物領域１８５と、ピニング層とを有する。この例では、第１導電型は、Ｎ型である。
【0273】
ピニング層は、不純物領域１８５の上方に位置する。ピニング層は、第２導電型の不純物領域である。第２導電型は、第１導電型とは異なる導電型である。この例では、第２導電型は、Ｎ型である。図１７および図１８において、ピニング層の図示は省略されている。
【0274】
フォトダイオードである光電変換部１２７は、露光時間において受光した光を光電変換して電荷を生成する。所定の露光時間終了後に、転送信号が、信号線ＣＯＮ７を介して転送トランジスタ１３７のゲートに印加される。これにより、転送トランジスタ１３７がオン状態となり、フォトダイオードである光電変換部１２７が生成した電荷が電荷蓄積部１２４に転送される。典型例では、この転送は、全てのまたは実質的に全ての電荷が転送される完全転送である。
【0275】
増幅トランジスタ１２６は、電荷蓄積部１２４に転送された電荷に対応する信号を、選択トランジスタ１２５を介して信号線１１１へ出力する。出力された信号は、ＡＤ変換等の信号処理に供され得る。
【0276】
転送トランジスタ１３７は、電荷蓄積部１２４を、ソースおよびドレインの他方として含む。転送トランジスタ１３７は、不純物領域１８５を、ソースおよびドレインの一方として含む。また、転送トランジスタ１３７は、ゲート電極１３７ｇを含む。転送トランジスタ１３７は、電荷蓄積部１２４をリセットトランジスタ１３１との間で共有している。
【0277】
（変形実施形態）
変形実施形態において、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。この変形実施形態の一具体例では、撮像装置１００は、第１動作モードと、第２動作モードと、を有する。第１動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わらない。第２動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。選択トランジスタ１２５についても同様である。例えば、第１動作モードは低ノイズへの要求が相対的に高いモードであり、第２動作モードは低ノイズへの要求が相対的に低いモードである。
変形実施形態において、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。この変形実施形態の一具体例では、撮像装置１００は、第１動作モードと、第２動作モードと、を有する。第１動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わらない。第２動作モードにおいて、増幅トランジスタ１２６では、ソースおよびドレインは入れ替わり得る。選択トランジスタ１２５についても同様である。例えば、第１動作モードは低ノイズへの要求が相対的に高いモードであり、第２動作モードは低ノイズへの要求が相対的に低いモードである。
【0278】
変形実施形態にも、矛盾のない限り、先に説明した実施形態における説明が適用され得る。例えば、変形実施形態でも、「平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい」という説明が成立すると言える。
【0279】
先の実施形態および変形実施形態の内容および表現から理解されるように、本明細書において、「平面視において、増幅トランジスタ１２６のドレイン１２６ｄの幅Ｗｄは、増幅トランジスタ１２６のソース１２６ｓの幅Ｗｓよりも小さい」という説明は、その説明が成立する動作モードを撮像装置１００が有していることを意味すると解釈されるべきである。他の説明についても、その説明が成立する動作モードを撮像装置１００が有していることを意味すると解釈されるべきである。ここで、撮像装置１００が有する動作モードの数は、１つであってもよく、複数であってもよい。
【0280】
リセットトランジスタ１３１のソースおよびドレインが入れ替わらない構成も採用され得る。フィードバックトランジスタ１３２のソースおよびドレインが入れ替わらない構成も採用され得る。転送トランジスタ１３７のソースおよびドレインが入れ替わらない構成も採用され得る。
【0281】
【産業上の利用可能性】
【0282】
本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。
【符号の説明】
【0283】
１００ 撮像装置
１０１，２０１ 画素
１０２ 垂直走査回路
１０３ カラム信号処理回路
１０４ 水平信号読み出し回路
１０５Ａ，１０５Ｂ 定電流源
１１１，１１４，ＣＯＮ１，ＣＯＮ２，ＣＯＮ３，ＣＯＮ７ 信号線
１１２，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６ 電源線
１１３ 水平信号共通線
１２１，１２７ 光電変換部
１２１ａ 対向電極
１２１ｂ 画素電極
１２１ｃ 光電変換層
１２２，２２２ 読み出し回路
１２３ 帯域制御部
１２４ 電荷蓄積部
１２５ 選択トランジスタ
１２５ｄ，１２６ｄ ドレイン
１２５ｇ，１２６ｇ，１３１ｇ，１３２ｇ，１３７ｇ ゲート電極
１２５ｓ，１２６ｓ ソース
１２６ 増幅トランジスタ
１２６ｄ１，１２６ｄ２，１２６ｄ３，１２６ｄ４，１４０ａ，１４０ｂ，１４０ｃ 拡散領域
１２８ 電荷蓄積ノード
１２９ 接続ノード
１３１ リセットトランジスタ
１３２ フィードバックトランジスタ
１３３，１３４ 容量素子
１３７ 転送トランジスタ
１５０ 半導体基板
１５５ 注入領域
１８５ 不純物領域
ＡＧＮＤ グランド電位
ＡＶＤＤＰ，ＶＳＦＨ，ＶＳＦＬ，ＶＲ１，Ｖｐ 電圧
ＪＮ，ＪＮ１，ＪＮ２ ジャンクション
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 端
ｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４ スイッチ
ＶＬ１，ＶＬ２ 線分
１０１，２０１ 画素
１０２ 垂直走査回路
１０３ カラム信号処理回路
１０４ 水平信号読み出し回路
１０５Ａ，１０５Ｂ 定電流源
１１１，１１４，ＣＯＮ１，ＣＯＮ２，ＣＯＮ３，ＣＯＮ７ 信号線
１１２，ＣＯＮ４，ＣＯＮ５，ＣＯＮ６ 電源線
１１３ 水平信号共通線
１２１，１２７ 光電変換部
１２１ａ 対向電極
１２１ｂ 画素電極
１２１ｃ 光電変換層
１２２，２２２ 読み出し回路
１２３ 帯域制御部
１２４ 電荷蓄積部
１２５ 選択トランジスタ
１２５ｄ，１２６ｄ ドレイン
１２５ｇ，１２６ｇ，１３１ｇ，１３２ｇ，１３７ｇ ゲート電極
１２５ｓ，１２６ｓ ソース
１２６ 増幅トランジスタ
１２６ｄ１，１２６ｄ２，１２６ｄ３，１２６ｄ４，１４０ａ，１４０ｂ，１４０ｃ 拡散領域
１２８ 電荷蓄積ノード
１２９ 接続ノード
１３１ リセットトランジスタ
１３２ フィードバックトランジスタ
１３３，１３４ 容量素子
１３７ 転送トランジスタ
１５０ 半導体基板
１５５ 注入領域
１８５ 不純物領域
ＡＧＮＤ グランド電位
ＡＶＤＤＰ，ＶＳＦＨ，ＶＳＦＬ，ＶＲ１，Ｖｐ 電圧
ＪＮ，ＪＮ１，ＪＮ２ ジャンクション
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 端
ｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４ スイッチ
ＶＬ１，ＶＬ２ 線分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17】
【図18】
