特許 7570030 素子チップの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-10

(45)【発行日】2024-10-21

(54)【発明の名称】素子チップの製造方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20241011BHJP

   H01L 21/3065 20060101ALI20241011BHJP

【ＦＩ】

H01L21/78 R

H01L21/78 Q

H01L21/78 S

H01L21/302 104C

【請求項の数】 5

(21)【出願番号】P 2020201996

(22)【出願日】2020-12-04

(65)【公開番号】P2022089536

(43)【公開日】2022-06-16

【審査請求日】2023-10-05

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110002745

【氏名又は名称】弁理士法人河崎特許事務所

(72)【発明者】

【氏名】針貝 篤史

(72)【発明者】

【氏名】置田 尚吾

(72)【発明者】

【氏名】伊藤 彰宏

(72)【発明者】

【氏名】高崎 俊行

【審査官】内田 正和

(56)【参考文献】

【文献】米国特許出願公開第２０１３／０１１５７７１（ＵＳ，Ａ１）

【文献】特開２０１８－１３７４０５（ＪＰ，Ａ）

【文献】特開２０１６－０５８７１０（ＪＰ，Ａ）

【文献】特開２００８－０７１９０７（ＪＰ，Ａ）

【文献】特開２００８－３００８７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０１

Ｈ０１Ｌ ２１／３０６５

(57)【特許請求の範囲】

【請求項1】

複数の素子領域および前記素子領域を画定する分割領域を備えると共に、第１主面および前記第１主面とは反対側の第２主面を有する基板を準備する準備工程と、
前記基板の前記第１主面側から前記分割領域に溝を形成する溝形成工程と、
前記基板を前記第２主面側から研削することにより前記基板を複数の素子チップに分割する研削工程と、
を備え、
前記溝形成工程で形成される前記溝は、第１表面粗さの側面からなる第１領域と、前記第１表面粗さよりも大きい第２表面粗さの側面からなる第２領域とを有し、
前記研削工程で、前記溝の前記第１領域に達するまで前記基板の研削を行う、素子チップの製造方法。

【請求項2】

前記溝形成工程は、
前記基板を連続的にエッチングすることで前記基板を掘り進んで前記第１領域を形成する第１プラズマ処理工程と、
前記基板をエッチングするエッチングステップと、保護膜を堆積させる堆積ステップと、前記保護膜の少なくとも一部を除去する保護膜除去ステップとを繰り返すことにより前記基板を掘り進んで前記第２領域を形成する第２プラズマ処理工程と、
を有する、請求項１に記載の素子チップの製造方法。

【請求項3】

前記溝形成工程は、前記第１プラズマ処理工程から開始する、請求項２に記載の素子チップの製造方法。

【請求項4】

前記溝形成工程で、最後に前記第１プラズマ処理工程およびその後の前記第２プラズマ処理工程を行い、
前記研削工程で、前記溝における前記最後の第１プラズマ処理工程で形成された前記第１領域に達するまで前記基板の研削を行う、請求項２または３に記載の素子チップの製造方法。

【請求項5】

前記溝形成工程で、最後に前記第１プラズマ処理工程を行い、
前記研削工程で、前記溝における前記最後の第１プラズマ処理工程で形成された前記第１領域に達するまで前記基板の研削を行う、請求項２または３に記載の素子チップの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、素子チップの製造方法に関する。

【背景技術】

【0002】

従来、基板の一方面側からプラズマエッチングを行った後に、基板の他方面側から研削を行って複数の素子チップを製造する方法が知られている（例えば、特許文献１）。この方法は、ＤＢＧ（Dicing Before Grinding）工法として知られ、研削ホイールを用いて基板の研削が行われる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１５－２２０３６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、ＤＢＧ工法において、基板のプラズマエッチングにボッシュプロセスを適用することが考えられる。ボッシュプロセスでは、シリコンなどの半導体層が深さ方向に垂直にエッチングされる。ボッシュプロセスでは、半導体層を等方的にエッチングするエッチングステップと、保護膜堆積ステップと、堆積膜除去ステップとを順次繰り返すことにより、半導体層を深さ方向に掘り進む。しかし、ボッシュプロセスでは、溝の側面にスキャロップが形成される。そのようにスキャロップが形成された溝に対して研削を行うと、研削ホイールがスキャロップに引っかかってチップの一部が欠ける現象（以下、チップ欠け）が発生するおそれがある。このような状況において、本開示は、ＤＢＧ工法でチップ欠けが発生するのを抑止することを目的の１つとする。

【課題を解決するための手段】

【0005】

本開示に係る一局面は、素子チップの製造方法に関する。当該素子チップの製造方法は、複数の素子領域および前記素子領域を画定する分割領域を備えると共に、第１主面および前記第１主面とは反対側の第２主面を有する基板を準備する準備工程と、前記基板の前記第１主面側から前記分割領域に溝を形成する溝形成工程と、前記基板を前記第２主面側から研削することにより前記基板を複数の素子チップに分割する研削工程と、を備え、前記溝形成工程で形成される前記溝は、第１表面粗さの側面からなる第１領域と、前記第１表面粗さよりも大きい第２表面粗さの側面からなる第２領域とを有し、前記研削工程で、前記溝の前記第１領域に達するまで前記基板の研削を行う。

【発明の効果】

【0006】

本開示によれば、ＤＢＧ工法でチップ欠けが発生するのを抑止することができる。

【図面の簡単な説明】

【0007】

【図1】実施形態１の素子チップの製造方法を模式的に示す図である。

【図2】素子チップの製造方法に用いられるプラズマ処理装置の構造を模式的に示す概略断面図である。

【図3】実施形態２の素子チップの製造方法を模式的に示す図である。

【発明を実施するための形態】

【0008】

本開示に係る素子チップの製造方法の実施形態について例を挙げて以下に説明する。しかしながら、本開示は以下に説明する例に限定されない。以下の説明では、具体的な数値や材料を例示する場合があるが、本開示の効果が得られる限り、他の数値や材料を適用してもよい。

【0009】

（素子チップの製造方法）
本開示に係る素子チップの製造方法は、準備工程と、溝形成工程と、研削工程とを備える。以下では、それらについて説明する。

【0010】

（準備工程）
準備工程では、基板を準備する。基板は、複数の素子領域および素子領域を画定する分割領域を備える。基板は、第１主面および第１主面とは反対側の第２主面を有する。基板は、半導体層と、半導体層の第１主面側に積層されたデバイス層とを備えてもよい。

【0011】

（溝形成工程）
溝形成工程では、基板の第１主面側から分割領域に溝を形成する。溝は、第１領域および第２領域を有する。第１領域は、第１表面粗さの側面からなる。第２領域は、第１表面粗さよりも大きい第２表面粗さの側面からなる。第２表面粗さは、第１表面粗さの１０倍以上であってもよい。溝は、半導体層の厚み方向の中途部まで形成されてもよい。

【0012】

なお、本明細書における表面粗さは、ＪＩＳ Ｂ ０６０１における算術平均粗さＲａである。すなわち、本明細書における表面粗さは、溝の表面について粗さ計で測定した粗さ曲線の一部を基準長さで抜き出し、抜き出した区間の凹凸状態を平均値で表したものである。

【0013】

（研削工程）
研削工程では、基板を第２主面側から研削することにより基板を複数の素子チップに分割する。このように、本開示の素子チップの製造方法は、ＤＢＧ工法を用いる製造方法である。

【0014】

研削工程では、溝の第１領域に達するまで基板の研削を行う。つまり、研削工程では、第１領域と第２領域のうち相対的に表面粗さが小さい第１領域に達するまで基板の研削が行われる。研削に用いられる研削ホイールなどのツールは、第１領域の側面に引っかかりにくい。よって、本開示の素子チップの製造方法では、チップ欠けが発生しにくい。

【0015】

以上のように、本開示によれば、ＤＢＧ工法においてチップ欠けが発生するのを抑止することができる。

【0016】

溝形成工程は、基板を連続的にエッチングすることで基板を掘り進んで第１領域を形成する第１プラズマ処理工程と、基板をエッチングするエッチングステップと、保護膜を堆積させる堆積ステップと、保護膜の少なくとも一部を除去する保護膜除去ステップとを繰り返すことにより基板を掘り進んで第２領域を形成する第２プラズマ処理工程と、を有してもよい。換言すると、非ボッシュプロセスによりスキャロップを有しない第１領域を形成すると共に、ボッシュプロセスによりスキャロップを有する第２領域を形成してもよい。

【0017】

溝形成工程は、第１プラズマ処理工程から開始してもよい。この場合、完成品の素子チップの側面において、第１主面側と第２主面側の両方の端部が比較的平滑になる。よって、素子チップの抗折強度を高めることができる。なお、溝形成工程は、第２プラズマ処理工程から開始してもよい。

【0018】

溝形成工程で、最後に第１プラズマ処理工程およびその後の第２プラズマ処理工程を行ってもよく、研削工程で、溝における最後の第１プラズマ処理工程で形成された第１領域に達するまで基板の研削を行ってもよい。この場合、最後の第２プラズマ処理工程で形成された第２領域は、研削工程における予備領域として機能する。すなわち、溝の一部において、最後の第１プラズマ処理工程で形成された第１領域に達するまで研削が行えない場合でも、当該第２領域に達するまでは研削を行うことができる。よって、基板を複数の素子チップに容易に分割することができる。

【0019】

なお、本明細書では、溝の全体において第１領域に達するまで研削が行うことができない場合であっても、溝の大部分（例えば、溝の全面積の８５％以上）において第１領域に達するまで研削が行われるのであれば、溝の第１領域に達するまで研削が行われるものとして扱う。

【0020】

溝形成工程で、最後に第１プラズマ処理工程を行ってもよく、研削工程で、溝における最後の第１プラズマ処理工程で形成された第１領域に達するまで基板の研削を行ってもよい。この場合、最後の第１プラズマ処理工程よりも前の第２プラズマ処理工程により第２領域が形成される。この第２領域は、サイドエッチングが生じにくい第２プラズマ処理工程で形成されるため、溝の深さ方向に長くすることの弊害が少ない。第２領域の長さを調節することで、アスペクト比が高い溝（例えば、アスペクト比が２０以上の溝）を容易に形成できる。

【0021】

なお、本明細書で、アスペクト比とは、溝形成工程で形成される溝の深さＤを、当該溝の開口幅Ｗで除して得られる値（Ｄ／Ｗ）のことをいう。

【0022】

溝形成工程において、第１プラズマ処理工程と第２プラズマ処理工程を実行する回数は任意に設定可能である。換言すると、溝形成工程において、第１プラズマ処理工程を１回または２回以上実行してもよいし、第２プラズマ処理工程を１回または２回以上実行してもよい。

【0023】

以下では、本開示に係る素子チップの製造方法の一例について、図面を参照して具体的に説明する。以下で説明する一例の素子チップの製造方法の工程には、上述した工程を適用できる。以下で説明する一例の素子チップの製造方法の工程は、上述した記載に基づいて変更できる。また、以下で説明する事項を、上記の実施形態に適用してもよい。以下で説明する一例の素子チップの製造方法の工程のうち、本開示に係る素子チップの製造方法に必須ではない工程は省略してもよい。なお、以下で示す図は模式的なものであり、実際の部材の形状や数を正確に反映するものではない。

【0024】

《実施形態１》
図１に示すように、素子チップの製造方法は、準備工程と、溝形成工程と、マスク除去工程と、貼着工程と、研削工程とを備える。

【0025】

（準備工程）
準備工程では、基板１を準備する（図１の最も左側）。基板１は、第１主面１Ｘおよび第１主面１Ｘとは反対側の第２主面１Ｙを有する。基板１は、複数の素子領域ＥＡおよび当該素子領域ＥＡを画定する分割領域ＤＡを備える。

【0026】

基板１は、半導体層１１と、半導体層１１の第１主面１Ｘ側に積層されたデバイス層１２とを備える。半導体層１１を構成する半導体としては、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）などが挙げられる。デバイス層１２は、各素子領域ＥＡに形成されている。

【0027】

各素子領域ＥＡにおいて、デバイス層１２上には、マスクＭが形成されている。マスクＭとしては、レジスト、ＳｉＯ₂膜、窒化シリコン膜、金属薄膜などを用いることができる。マスクＭは、その構成材料の種類に応じて公知の方法で形成される。

【0028】

（溝形成工程）
溝形成工程では、基板１の第１主面１Ｘ側から分割領域ＤＡに溝１３を形成する（図１の左から２番目）。これらの溝１３は、第１表面粗さの側面からなる第１領域１３ａと、第２表面粗さの側面からなる第２領域１３ｂとを有する。ここで、第２表面粗さは、第１表面粗さよりも大きい。

【0029】

溝形成工程は、第１領域１３ａを形成する第１プラズマ処理工程と、第２領域１３ｂを形成する第２プラズマ処理工程とを有する。本実施形態の溝形成工程は、第１プラズマ処理工程から開始すると共に、第１プラズマ処理工程と第２プラズマ処理工程を１度ずつ行う。これにより、第１主面１Ｘ側から順に、第１領域１３ａと第２領域１３ｂを１つずつ含む溝１３が基板１に形成される。

【0030】

本実施形態では、アスペクト比が比較的小さい溝１３が形成される。例えば、溝１３の開口幅Ｗは、５～６μｍであり、溝１３の深さＤは、４５～５０μｍであってもよい。また、例えば、溝１３の深さ方向において、第１領域１３ａの長さは、３０～３５μｍであってもよく、第２領域１３ｂの長さは、１０～２０μｍであってもよい。

【0031】

－プラズマ処理装置－
ここで、図２を参照しながら、各プラズマ処理工程に使用されるプラズマ処理装置１００を具体的に説明する。しかし、プラズマ処理装置は、これに限定されるものではない。

【0032】

プラズマ処理装置１００は、ステージ１１１を備える。基板１は、これを支持する搬送キャリア１０と共に、第１主面１Ｘが上方を向くように、ステージ１１１に載置される。ここで、搬送キャリア１０は、基板１を第２主面１Ｙ側から保持する保持シート３と、保持シート３が固定されるフレーム２とからなる。ステージ１１１は、搬送キャリア１０の全体を載置できる程度の大きさを備える。

【0033】

ステージ１１１の上方には、フレーム２および保持シート３の少なくとも一部を覆うと共に、基板１の少なくとも一部を露出させる窓部１２４Ｗを有するカバー１２４が配置されている。カバー１２４には、フレーム２がステージ１１１に載置されている状態のとき、フレーム２を押圧するための押さえ部材１０７が配置されている。

【0034】

ステージ１１１およびカバー１２４は、真空チャンバ１０３内に配置されている。真空チャンバ１０３は、上部が開口した概ね円筒状である。当該上部開口は、蓋体である誘電体部材１０８により閉鎖されている。真空チャンバ１０３を構成する材料としては、アルミニウム、ステンレス鋼（ＳＵＳ）、表面をアルマイト加工したアルミニウムなどが例示できる。誘電体部材１０８を構成する材料としては、酸化イットリウム（Ｙ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ₂Ｏ₃）、石英（ＳｉＯ₂）などの誘電体材料が例示できる。誘電体部材１０８の上方には、上部電極としての第１電極１０９が配置されている。第１電極１０９は、第１高周波電源１１０Ａと電気的に接続されている。ステージ１１１は、真空チャンバ１０３内の底部側に配置される。

【0035】

真空チャンバ１０３には、ガス導入口１０３ａが設けられている。ガス導入口１０３ａには、プラズマ発生用ガスの供給源であるプロセスガス源１１２およびアッシングガス源１１３が、それぞれ配管によって接続されている。また、真空チャンバ１０３には、排気口１０３ｂが設けられている。排気口１０３ｂには、真空チャンバ１０３内のガスを排気して減圧するための真空ポンプを含む減圧機構１１４が接続されている。真空チャンバ１０３内にプロセスガスが供給された状態で、第１電極１０９に第１高周波電源１１０Ａから高周波電力が供給されることにより、真空チャンバ１０３内にプラズマが発生する。

【0036】

ステージ１１１は、それぞれ略円形の電極層１１５と、金属層１１６と、電極層１１５および金属層１１６を支持する基台１１７と、電極層１１５、金属層１１６、および基台１１７を取り囲む外周部１１８とを備える。外周部１１８は、導電性および耐エッチング性を有する金属により構成されていて、電極層１１５、金属層１１６、および基台１１７をプラズマから保護する。外周部１１８の上面には、円環状の外周リング１２９が配置されている。外周リング１２９は、外周部１１８の上面をプラズマから保護する役割をもつ。電極層１１５および外周リング１２９は、例えば、上記の誘電体材料により構成される。

【0037】

電極層１１５の内部には、静電吸着（Electrostatic Chuck）用電極（以下、ＥＳＣ電極１１９という。）と、第２高周波電源１１０Ｂに電気的に接続された第２電極１２０とが配置されている。ＥＳＣ電極１１９には、直流電源１２６が電気的に接続されている。ＥＳＣ電極１１９および直流電源１２６は、静電吸着機構を構成している。静電吸着機構によって、保持シート３はステージ１１１に押し付けられて固定される。以下、保持シート３をステージ１１１に固定する固定機構として、静電吸着機構を備える場合を例に挙げて説明するが、これに限定されるものではない。保持シート３のステージ１１１への固定は、図示しないクランプによって行われてもよい。

【0038】

金属層１１６は、例えば、表面にアルマイト被覆を形成したアルミニウムなどにより構成される。金属層１１６内には、冷媒流路１２７が形成されている。冷媒流路１２７を流れる冷媒により、ステージ１１１が冷却される。ステージ１１１が冷却されることにより、ステージ１１１に搭載された保持シート３が冷却されると共に、ステージ１１１にその一部が接触しているカバー１２４も冷却される。これにより、基板１や保持シート３が、プラズマ処理中に過熱されることによって損傷することが抑制される。冷媒流路１２７内の冷媒は、冷媒循環装置１２５により循環される。

【0039】

ステージ１１１の外周付近には、ステージ１１１を貫通する複数の支持部１２２が配置されている。支持部１２２は、搬送キャリア１０のフレーム２を支持する。支持部１２２は、昇降機構１２３Ａにより昇降駆動される。搬送キャリア１０が真空チャンバ１０３内に搬送されると、所定の位置まで上昇した支持部１２２に受け渡される。支持部１２２の上端面がステージ１１１と同じレベル以下にまで降下することにより、搬送キャリア１０は、ステージ１１１の所定の位置に載置される。

【0040】

カバー１２４の端部には、カバー１２４を昇降可能にする複数の昇降ロッド１２１が連結している。昇降ロッド１２１は、昇降機構１２３Ｂにより昇降駆動される。昇降機構１２３Ｂによるカバー１２４の昇降の動作は、昇降機構１２３Ａとは独立して行うことができる。

【0041】

制御装置１２８は、第１高周波電源１１０Ａ、第２高周波電源１１０Ｂ、プロセスガス源１１２、アッシングガス源１１３、減圧機構１１４、冷媒循環装置１２５、昇降機構１２３Ａ、昇降機構１２３Ｂ、および静電吸着機構を含むプラズマ処理装置１００の構成要素の動作を制御する。制御装置１２８は、演算装置と、演算装置により実行可能なプログラムが格納された記憶装置とを含む。

【0042】

－第１プラズマ処理工程－
第１プラズマ処理工程では、基板１を連続的にエッチングすることで基板１を掘り進んで第１領域１３ａを形成する。

【0043】

第１プラズマ処理工程は、例えば、原料ガスとしてＳＦ₆を９０ｓｃｃｍ、Ｏ₂を６０ｓｃｃｍ、Ｈｅを８５０ｓｃｃｍで供給しながら、真空チャンバ１０３内の圧力を３５Ｐａに調整し、第１高周波電源１１０Ａから第１電極１０９への印加電力を３６００Ｗ、第２高周波電源１１０Ｂから第２電極１２０への印加電力を２００Ｗとして、処理する条件で行われる。このときエッチングにより形成される第１領域１３ａは、スキャロップの無い実質的に平滑な側壁となる。

【0044】

－第２プラズマ処理工程－
第２プラズマ処理工程では、基板１をエッチングするエッチングステップと、保護膜を堆積させる堆積ステップと、保護膜の少なくとも一部（例えば、保護膜のうち溝１３の底部に堆積された部分）を除去する保護膜除去ステップとを繰り返すことにより基板１を掘り進んで第２領域１３ｂを形成する。

【0045】

エッチングステップは、基板１を比較的等方的にエッチングすることのできる条件で行われる。エッチングステップは、例えば、原料ガスとしてＳＦ₆を２００～４００ｓｃｃｍで供給しながら、真空チャンバ１０３内の圧力を５～２５Ｐａに調整し、第１高周波電源１１０Ａから第１電極１０９への印加電力を１５００～５０００Ｗ、第２高周波電源１１０Ｂから第２電極１２０への印加電力を２０～５００Ｗ、エッチング時間を８～１５秒として、処理する条件で行われる。

【0046】

堆積ステップは、例えば、原料ガスとしてＣ₄Ｆ₈を１５０～２５０ｓｃｃｍで供給しながら、真空チャンバ１０３内の圧力を１５～２５Ｐａに調整し、第１高周波電源１１０Ａから第１電極１０９への印加電力を１５００～５０００Ｗ、第２高周波電源１１０Ｂから第２電極１２０への印加電力を０～５０Ｗ、堆積時間を２～１０秒として、処理する条件で行われる。

【0047】

保護膜除去ステップは、第２電極１２０への印加電力を、エッチングステップのそれよりも大きくする。これにより、異方性エッチングが可能になる。保護膜除去ステップは、例えば、原料ガスとしてＳＦ₆を２００～４００ｓｃｃｍで供給しながら、真空チャンバ１０３内の圧力を５～２５Ｐａに調整し、第１高周波電源１１０Ａから第１電極１０９への印加電力を１５００～５０００Ｗ、第２高周波電源１１０Ｂから第２電極１２０への印加電力を８０～８００Ｗ、処理時間を２～５秒として、処理する条件で行われる。

【0048】

このように、第２プラズマ処理工程では、エッチングステップと、堆積ステップと、保護膜除去ステップとを繰り返すことで、深さ方向の深掘りを行っている。エッチングステップで用いられるエッチング条件では基板１が比較的等方的にエッチングされやすいため、エッチングステップによって基板１を深さ方向に掘り進む際に、水平方向（深さ方向と直交する方向）にも基板１のエッチングが進む。したがって、エッチングステップと堆積ステップと保護膜除去ステップとを繰り返すと、溝１３の側壁には、必然的に横筋状の凹凸（スキャロップ）が形成される。このように、第２プラズマ処理工程により形成される第２領域１３ｂは、スキャロップを有する側壁となる。

【0049】

（マスク除去工程）
マスク除去工程では、公知の方法によりマスクＭを除去する（図１の左から３番目）。例えば、マスクＭがレジストマスクである場合、アッシングによりマスクＭを除去してもよい。

【0050】

（貼着工程）
貼着工程では、基板１の第１主面１Ｘに保持テープＴを貼着する（図１の左から４番目）。保持テープＴの面積は、基板１の面積と同じか、それよりも大きい。保持テープＴとしては、公知のものを使用することができる。

【0051】

（研削工程）
研削工程では、基板１を第２主面１Ｙ側から研削することにより基板１を複数の素子チップ２０に分割する（図１の左から５番目）。研削工程では、溝１３の第１領域１３ａに達するまで基板１の研削を行う。研削工程には、例えば、研削ホイールを備えた公知の研削装置を使用することができる。

【0052】

《実施形態２》
実施形態２について説明する。本実施形態は、溝形成工程などの構成が上記実施形態１と異なる。以下、上記実施形態１と異なる点について主に説明する。

【0053】

図３に示すように、本実施形態の溝形成工程（図３の左から２番目）は、第１プラズマ処理工程から開始すると共に、第１プラズマ処理工程と第２プラズマ処理工程と第１プラズマ処理工程を、この順に計３回行う。これにより、第１主面１Ｘ側から順に、第１領域１３ａと第２領域１３ｂと第１領域１３ａを、この順に計３つ含む溝１３が基板１に形成される。

【0054】

本実施形態では、アスペクト比が比較的大きい溝１３が形成される。例えば、溝１３の開口幅Ｗは、５～６μｍであり、溝１３の深さＤは、１５０μｍ以上であってもよい。また、例えば、溝１３の深さ方向において、各第１領域１３ａの長さは、１０～１５μｍであってもよく、第２領域１３ｂの長さは、１２０～１３０μｍであってもよい。
本実施形態の研削工程（図３の左から５番目）では、２度目の第１プラズマ処理工程、すなわち最後の第１プラズマ処理工程で形成された第１領域１３ａに達するまで基板１の研削を行う。

【産業上の利用可能性】

【0055】

本開示は、素子チップの製造方法に利用できる。

【符号の説明】

【0056】

１：基板
１Ｘ：第１主面
１Ｙ：第２主面
１１：半導体層
１２：デバイス層
１３：溝
１３ａ：第１領域
１３ｂ：第２領域
１０：搬送キャリア
２：フレーム
３：保持シート
２０：素子チップ
１００：プラズマ処理装置
１０３：真空チャンバ
１０３ａ：ガス導入口
１０３ｂ：排気口
１０７：押さえ部材
１０８：誘電体部材
１０９：第１電極
１１０Ａ：第１高周波電源
１１０Ｂ：第２高周波電源
１１１：ステージ
１１２：プロセスガス源
１１３：アッシングガス源
１１４：減圧機構
１１５：電極層
１１６：金属層
１１７：基台
１１８：外周部
１１９：ＥＳＣ電極
１２０：第２電極
１２１：昇降ロッド
１２２：支持部
１２３Ａ，１２３Ｂ：昇降機構
１２４：カバー
１２４Ｗ：窓部
１２５：冷媒循環装置
１２６：直流電源
１２７：冷媒流路
１２８：制御装置
１２９：外周リング
ＤＡ：分割領域
ＥＡ：素子領域
Ｍ：マスク
Ｔ：保持テープ

【図1】

【図2】

【図3】