特許 7570299 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-10

(45)【発行日】2024-10-21

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241011BHJP

   H01L 29/12 20060101ALI20241011BHJP

   H01L 21/336 20060101ALI20241011BHJP

   H01L 29/861 20060101ALI20241011BHJP

   H01L 29/868 20060101ALI20241011BHJP

   H01L 29/06 20060101ALI20241011BHJP

【ＦＩ】

H01L29/78 652Q

H01L29/78 652T

H01L29/78 652L

H01L29/78 658F

H01L29/78 658G

H01L29/78 657C

H01L29/91 C

H01L29/78 652F

H01L29/78 652N

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

【請求項の数】 10

(21)【出願番号】P 2021126563

(22)【出願日】2021-08-02

(65)【公開番号】P2023021602

(43)【公開日】2023-02-14

【審査請求日】2023-09-04

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】大久野 幸史

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２０１８／０３８１３３（ＷＯ，Ａ１）

【文献】国際公開第２０１０／０９８２９４（ＷＯ，Ａ１）

【文献】特開２００４－２７３６４７（ＪＰ，Ａ）

【文献】特開２０１５－２１１１５９（ＪＰ，Ａ）

【文献】特開２０１６－０１８９５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

平面視において、スイッチング素子が形成されるデバイス領域と、ゲートパッドが形成されるゲートパッド領域と、前記デバイス領域と前記ゲートパッド領域の間のゲート下ウェルコンタクト領域とを含む複数の領域に区分され、
炭化珪素からなる半導体層を備え、
前記半導体層は、
第１導電型のドリフト層と、
前記ゲートパッド領域および前記ゲート下ウェルコンタクト領域に亘り前記ドリフト層の表層に形成されたウェル領域と、を備え、
前記ゲートパッド領域において前記半導体層の上面に形成された厚み０．８μｍ以上のフィールド絶縁膜と、
前記ゲートパッド領域の前記フィールド絶縁膜上に形成されたゲート電極およびエッチングストッパー層と、
前記ゲート電極上および前記エッチングストッパー層上に形成された層間絶縁膜と、
前記ゲート下ウェルコンタクト領域において前記層間絶縁膜上に形成され、前記フィールド絶縁膜および前記層間絶縁膜を貫通するウェルコンタクトホールを介して前記ウェル領域と接触する表面電極と、
前記ゲートパッド領域において前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通するゲートコンタクトホールを介して前記ゲート電極と接触するゲートパッドと、をさらに備え、
前記エッチングストッパー層は、前記層間絶縁膜および前記フィールド絶縁膜のエッチングに対して選択比が５．０以上の物質からなり、少なくとも前記ゲートパッド領域において前記ゲート下ウェルコンタクト領域の前記ウェルコンタクトホールから最も離れた位置に設けられる、
炭化珪素半導体装置。

【請求項2】

前記エッチングストッパー層は前記ゲート電極と同一材料で構成される、
請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記エッチングストッパー層は絶縁膜により前記ゲート電極と離間する、
請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記エッチングストッパー層は、絶縁膜により複数の領域に分断される、
請求項３に記載の炭化珪素半導体装置。

【請求項5】

前記複数の領域は、ポリシリコンからなる温度センスダイオードを有する温度センスダイオード領域と、前記温度センスダイオードと電気的に接続される温度センスパッドを有する温度センスパッド領域とを含み、
前記フィールド絶縁膜は前記ゲートパッド領域および前記温度センスパッド領域において前記半導体層の上面に形成され、
前記エッチングストッパー層は、ポリシリコンからなり、前記ゲートパッド領域および前記温度センスパッド領域の前記フィールド絶縁膜上に形成される、
請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。

【請求項6】

前記エッチングストッパー層は、交互に繰り返し配置される複数のｐ型領域と複数のｎ型領域とを含み、
隣り合う前記ｐ型領域同士の間、および隣り合う前記ｎ型領域同士の間には絶縁膜からなる分断領域が設けられる、
請求項５に記載の炭化珪素半導体装置。

【請求項7】

前記複数の領域は、前記デバイス領域を囲む終端領域を含み、
前記フィールド絶縁膜は前記ゲートパッド領域および前記終端領域において前記半導体層の上面に形成され、
前記エッチングストッパー層は、窒化珪素からなり、前記ゲートパッド領域および前記終端領域の前記フィールド絶縁膜上に形成される、
請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。

【請求項8】

前記エッチングストッパー層は、前記フィールド絶縁膜と前記ゲート電極との段差の上には形成されない、
請求項７に記載の炭化珪素半導体装置。

【請求項9】

前記ウェル領域は、
前記ドリフト層の表層に形成されたｐ型のウェル本体領域と、
前記ウェル本体領域の表層に形成されたｎ型のウェルコンタクト領域とを備え、
前記ウェルコンタクト領域の上面に前記ドリフト層より低い抵抗率を有する導電膜をさらに備える、
請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。

【請求項10】

平面視において、スイッチング素子が形成されるデバイス領域と、ゲートパッドが形成されるゲートパッド領域と、前記デバイス領域と前記ゲートパッド領域の間のゲート下ウェルコンタクト領域とを含む複数の領域に区分される炭化珪素半導体装置の製造方法であって、
ｎ型の炭化珪素からなるドリフト層を形成し、
前記ゲートパッド領域および前記ゲート下ウェルコンタクト領域に亘り前記ドリフト層の表層にウェル領域を形成し、
前記ゲートパッド領域において前記ドリフト層および前記ウェル領域の上に厚み０．８μｍ以上のフィールド絶縁膜を形成し、
前記ゲートパッド領域の前記フィールド絶縁膜上にゲート電極およびエッチングストッパー層を形成し、
前記ゲート電極上および前記エッチングストッパー層上に層間絶縁膜を形成し、
前記フィールド絶縁膜および前記層間絶縁膜を貫通するウェルコンタクトホールを介して前記ウェル領域と接触する表面電極を、前記ゲート下ウェルコンタクト領域において前記層間絶縁膜上に形成し、
前記層間絶縁膜を貫通するゲートコンタクトホールを介して前記ゲート電極と接触するゲートパッドを、前記ゲートパッド領域において前記層間絶縁膜上に形成し、
前記エッチングストッパー層は、前記層間絶縁膜および前記フィールド絶縁膜のエッチングに対して選択比が５．０以上の物質からなり、少なくとも前記ゲートパッド領域において前記ゲート下ウェルコンタクト領域の前記ウェルコンタクトホールから最も離れた位置に形成される、
炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

縦型でゲート構造を持つＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置において、ゲートパッド領域にはワイヤボンドなどにより端子が接続されるため、ある程度広い領域が確保される。逆バイアス時にゲートパッド領域下では、変位電流がゲートパッド領域外に設置されたゲート下ウェルコンタクトに向かって流れることで空乏化し、炭化珪素半導体内のＰＮ接合で耐圧を保持する。しかし、炭化珪素半導体装置で要求される高速動作（高ｄＶ／ｄｔ印加）時には、空乏化し切る前に電圧印加がなされるため、絶縁膜に高い電界がかかる。

【0003】

特許文献１には、ゲートパッド領域下部の半導体表面に薄い酸化膜と導電体からなる容量を設けた構成が開示されている。これにより、高ｄＶ／ｄｔ印加時に絶縁膜にかかる電界が低減する。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公開第２０１８－０３８１３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された構造を含む従来の半導体装置では、不具合なく形成されれば、高ｄＶ／ｄｔ印加時にも絶縁破壊しないだけの膜厚が形成される。しかし、異物の混入等、プロセス上の不具合によって絶縁膜の欠損が生じ、絶縁膜が薄くなった場合、高ｄＶ／ｄｔ印加時に絶縁破壊が生じる恐れがある。また、絶縁膜が薄くなった半導体装置を後工程の電気的テストでリジェクトするには、高ｄＶ／ｄｔを印加したテストを実施する必要があるため、絶縁破壊が生じる恐れがある。

【0006】

本開示は、上記の問題点を解決するためになされたものであり、炭化珪素半導体装置において、プロセス上の不具合が発生しても高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本開示の炭化珪素半導体装置は、平面視において、スイッチング素子が形成されるデバイス領域と、ゲートパッドが形成されるゲートパッド領域と、デバイス領域とゲートパッド領域の間のゲート下ウェルコンタクト領域とを含む複数の領域に区分され、炭化珪素からなる半導体層を備え、半導体層は、第１導電型のドリフト層と、ゲートパッド領域およびゲート下ウェルコンタクト領域に亘りドリフト層の表層に形成されたウェル領域と、を備え、ゲートパッド領域において半導体層の上面に形成された厚み０．８μｍ以上のフィールド絶縁膜と、ゲートパッド領域のフィールド絶縁膜上に形成されたゲート電極およびエッチングストッパー層と、ゲート電極上およびエッチングストッパー層上に形成された層間絶縁膜と、ゲート下ウェルコンタクト領域において層間絶縁膜上に形成され、フィールド絶縁膜および層間絶縁膜を貫通するウェルコンタクトホールを介してウェル領域と接触する表面電極と、ゲートパッド領域において層間絶縁膜上に形成され、層間絶縁膜を貫通するゲートコンタクトホールを介してゲート電極と接触するゲートパッドと、をさらに備え、エッチングストッパー層は、層間絶縁膜およびフィールド絶縁膜のエッチングに対して選択比が５．０以上の物質からなり、少なくともゲートパッド領域においてゲート下ウェルコンタクト領域のウェルコンタクトホールから最も離れた位置に設けられる。

【発明の効果】

【0008】

本開示の炭化珪素半導体装置によれば、プロセス上の不具合が発生しても高ｄＶ／ｄｔ印加時の絶縁破壊の発生が抑制される。

【図面の簡単な説明】

【0009】

【図1】実施の形態１のＭＯＳＦＥＴの第１パターンの平面図である。

【図2】実施の形態１のＭＯＳＦＥＴの第２パターンの平面図である。

【図3】実施の形態１のＭＯＳＦＥＴの断面図である。

【図4】第１パターンのＭＯＳＦＥＴのゲートパッド領域において高ｄＶ／ｄｔ印加時に発生する電位分布のシミュレーション結果を示す図である。

【図5】第２パターンのＭＯＳＦＥＴのゲートパッド領域において高ｄＶ／ｄｔ印加時に発生する電位分布のシミュレーション結果を示す図である。

【図6】比較例のＭＯＳＦＥＴの断面図である。

【図7】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図8】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図9】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図10】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図11】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図12】実施の形態１のＭＯＳＦＥＴの製造工程を示す断面図である。

【図13】実施の形態１の変形例のＭＯＳＦＥＴの断面図である。

【図14】実施の形態２のＭＯＳＦＥＴの第１パターンの平面図である。

【図15】実施の形態２のＭＯＳＦＥＴの第２パターンの平面図である。

【図16】実施の形態２のＭＯＳＦＥＴの断面図である。

【図17】実施の形態２の変形例のＭＯＳＦＥＴの断面図である。

【図18】実施の形態２の変形例のＭＯＳＦＥＴにおいて層間絶縁膜およびフィールド絶縁膜にそれぞれ欠損が生じた状態を示す断面図である。

【図19】図１８に対応するエッチングストッパー層と層間絶縁膜とを示す平面図である。

【図20】実施の形態２のＭＯＳＦＥＴにおいて層間絶縁膜およびフィールド絶縁膜にそれぞれ欠損が生じた状態を示す断面図である。

【図21】図２０に対応するエッチングストッパー層と層間絶縁膜とを示す平面図である。

【図22】実施の形態３のＭＯＳＦＥＴのデバイス領域、ゲート下ウェルコンタクト領域およびゲートパッド領域を示す断面図である。

【図23】実施の形態３のＭＯＳＦＥＴのデバイス領域、温度センスパッドウェルコンタクト領域、温度センスパッド領域および温度センスダイオード領域を示す断面図である。

【図24】実施の形態３のＭＯＳＦＥＴのデバイス領域、ゲート下ウェルコンタクト領域、ゲートパッド領域および温度センスダイオード領域の製造工程を示す断面図である。

【図25】実施の形態３のＭＯＳＦＥＴのデバイス領域、ゲート下ウェルコンタクト領域、ゲートパッド領域および温度センスダイオード領域の製造工程を示す断面図である。

【図26】実施の形態３のＭＯＳＦＥＴのデバイス領域、ゲート下ウェルコンタクト領域、ゲートパッド領域および温度センスダイオード領域の製造工程を示す断面図である。

【図27】実施の形態３の変形例のＭＯＳＦＥＴの断面図である。

【図28】実施の形態３の変形例のＭＯＳＦＥＴにおけるエッチングストッパー層を示す平面図である。

【図29】実施の形態３の変形例のＭＯＳＦＥＴにおけるエッチングストッパー層を示す平面図である。

【図30】実施の形態４のＭＯＳＦＥＴの平面図である。

【図31】実施の形態４のＭＯＳＦＥＴのデバイス領域、ゲート下ウェルコンタクト領域およびゲートパッド領域を示す断面図である。

【図32】実施の形態４のＭＯＳＦＥＴのデバイス領域、終端ウェルコンタクト領域、ゲート配線領域および終端領域を示す断面図である。

【図33】段差の上に形成されたエッチングストッパー層にクラックが生じる様子を示す断面図である。

【図34】実施の形態５のＭＯＳＦＥＴの平面図である。

【発明を実施するための形態】

【0010】

以下の説明では、半導体の導電型としてｎ型を第１導電型、ｐ型を第２導電型とするが、これらの導電型が反対であってもよい。また、ｎ型はｎ型よりｎ型不純物濃度が低いことを表し、Ｎ＋型はｎ型よりｎ型不純物濃度が高いことを表す。同様に、ｐ型はｐ型よりｐ型不純物濃度が低いことを表し、Ｐ＋型はｐ型よりｐ型不純物濃度が高いことを表す。

【0011】

＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１の炭化珪素半導体装置であるＭＯＳＦＥＴ１０１の第１パターンの平面図である。図２は、ＭＯＳＦＥＴ１０１の第２パターンの平面図である。図３は、図１のＡ－Ａ線または図２のＢ－Ｂ線に沿ったＭＯＳＦＥＴ１０１の断面図である。図１および図２において、破線３はウェルコンタクトホールＨＷ１の位置を示し、破線４はゲートコンタクトホールＨＧの位置を示している。また、点Ｐは、ゲートパッド領域１３においてゲート下ウェルコンタクト領域１２、言い換えればウェルコンタクトホールＨＷ１から最も離れた点を示している。

【0012】

ＭＯＳＦＥＴ１０１は、ソース電極１およびゲートパッド２を備える。ゲートパッド２は、図１に示されるようにチップの一辺における中央に設けられてもよいし、図２に示されるようにチップの角に設けられてもよい。ソース電極１およびゲートパッド２の材料は例えばＡｌである。チップの終端部および電極間には、半導体装置の保護膜として例えばポリイミドなどが形成される。

【0013】

図３に示されるように、ＭＯＳＦＥＴ１０１は、ｎ型のドリフト層２２を備えている。ドリフト層２２はｎ型のＳｉＣ基板上にエピタキシャル成長によって形成されるが、図３ではＳｉＣ基板の図示が省略されている。ドリフト層２２の不純物濃度は、ＳｉＣ基板の不純物濃度に比べて低く、例えば１×１０^１３ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。ドリフト層２２の厚みは、例えば４μｍ以上２００μｍ以下である。ＳｉＣ基板の下面には、裏面電極としてドレイン電極（図３において図示せず）がスパッタ法またはめっき法などにより設けられている。裏面電極を形成する際には、例えば１００μｍ以上３００μｍ以下の所望の膜厚になるようＳｉＣ基板を研削する。そして、ＳｉＣ基板の下面にＮｉまたはＴｉを堆積した後、８００℃以上１０００℃以下の温度でアニール処理することにより、堆積したＮｉまたはＴｉをシリサイド化する。これにより、低抵抗なコンタクトが得られる。最後に、下地接合に必要な材料（例えばはんだ接合であればＮｉ、Ａｕなど）をＮｉまたはＴｉ上に堆積する。

【0014】

図３に示されるＭＯＳＦＥＴ１０１の断面構造は、平面視においてデバイス領域１１、ゲート下ウェルコンタクト領域１２、およびゲートパッド領域１３に区分される。ゲートパッド２が形成される領域をゲートパッド領域１３とする。ソース電極１が形成される領域のうち、ゲートパッド領域１３に隣接する領域をゲート下ウェルコンタクト領域１２とし、その他の領域をデバイス領域１１とする。

【0015】

ドリフト層２２の表層には、デバイス領域１１においてｐ型の第１ウェル領域２３が設けられ、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３において第２ウェル領域２６が設けられる。第２ウェル領域２６は、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３においてドリフト層２２の表層に形成されたｐ型のウェル本体領域２６Ｌと、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３においてウェル本体領域２６Ｌの表層に形成されたＰ＋型のウェルコンタクト領域２６Ｈとを備える。ウェルコンタクト領域２６Ｈをウェル低抵抗層とも称する。

【0016】

第１ウェル領域２３の表層にはｎ型のソース領域２４が設けられる。また、ソース領域２４の表面からソース領域２４を貫通して第１ウェル領域２３に達するｎ＋型のウェルコンタクト領域２５が設けられる。

【0017】

第１ウェル領域２３およびその周辺の上と、第２ウェル領域２６のデバイス領域１１に近い端部上にはゲート絶縁膜３１が設けられる。図３に示されるように、ゲート絶縁膜３１は、第１ウェル領域２３と第２ウェル領域２６との間のドリフト層２２上に設けられていてもよい。また、ゲート絶縁膜３１はソース領域２４上に設けられていてもよい。ゲート絶縁膜３１は、例えば熱酸化法または堆積法によって形成される。熱酸化法は、ウェット雰囲気、酸素（Ｏ２）雰囲気、または酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気などの酸化系ガス雰囲気中で実施される。堆積法は、高誘電率材料、いわゆる「ｈｉｇｈ－ｋ材料」を用いて行われてもよい。

【0018】

第２ウェル領域２６の上面のうちゲート絶縁膜３１が設けられない領域にはフィールド絶縁膜３２が設けられる。フィールド絶縁膜３２はゲートパッド領域１３およびゲート下ウェルコンタクト領域１２に設けられる。フィールド絶縁膜３２はゲート絶縁膜３１よりも厚い。フィールド絶縁膜３２はゲート絶縁膜３１と同様に例えば熱酸化法または堆積法によって形成される。フィールド絶縁膜３２は、例えばＴＥＯＳ（Tetraethyl orthosilicate）からなる。

【0019】

ゲート絶縁膜３１上およびフィールド絶縁膜３２上にはゲート電極３３が設けられる。ソース領域２４とドリフト層２２とに挟まれた第１ウェル領域２３の表層がチャネル領域となる。ゲート電極３３は、チャネル領域上にゲート絶縁膜３１を介して配置された部分を有する。ゲート電極３３は、例えばＣＶＤ法による成膜と、フォトリソグラフィー技術を用いたパターニングとによって形成される。成膜には、例えば、多結晶シリコン材料が用いられる。用いられる多結晶シリコンは、Ｐ原子またはＢ原子が含まれることによって低い抵抗を有することが望ましい。ＰまたはＢなどの不純物は、多結晶シリコンの成膜中に導入されてもよいし、成膜後にイオン注入法などによって導入されてもよい。ゲート電極３３は、多結晶シリコンと金属とからなる多領域膜、多結晶シリコンと金属シリサイドとからなる多領域膜、または金属膜であってもよい。ゲート電極３３の最も外周側の端面は、ゲート絶縁膜３１上ではなくフィールド絶縁膜３２上に配置されることが好ましい。これにより、ゲート電極３３のパターニングのためのドライエッチング処理におけるオーバーエッチングによって、ゲート電極３３の最も外周側の端面の近傍でゲート絶縁膜３１がエッチングされることによる品質劣化を防ぐことができる。

【0020】

フィールド絶縁膜３２上には、ゲート電極３３の他にエッチングストッパー層５１が設けられる。ゲート電極３３およびエッチングストッパー層５１の上には、これらを覆うように層間絶縁膜３４が設けられる。デバイス領域１１において、層間絶縁膜３４にはソースコンタクトホールＨＳが形成される。ソースコンタクトホールＨＳは、ゲート絶縁膜３１の開口部に重なると共に、ソース領域２４およびウェルコンタクト領域２５上に位置する。従って、ソースコンタクトホールＨＳを通してソース電極１はソース領域２４およびウェルコンタクト領域２５と接触する。ゲート下ウェルコンタクト領域１２において、層間絶縁膜３４にはウェルコンタクトホールＨＷ１（第１ウェルコンタクトホール）が形成される。ウェルコンタクトホールＨＷ１はフィールド絶縁膜３２を貫通してウェルコンタクト領域２６Ｈに達する。従って、ウェルコンタクトホールＨＷ１を通してソース電極１はウェルコンタクト領域２６Ｈと接触する。ゲートパッド領域１３において、層間絶縁膜３４にはゲートコンタクトホールＨＧが形成される。ゲートコンタクトホールＨＧを通してゲートパッド２はゲート電極３３と接触する。層間絶縁膜３４は、例えば酸化物または二酸化珪素膜からなる。層間絶縁膜３４は、ＣＶＤ法などの堆積法により形成される。コンタクトホールは、フォトリソグラフィー技術およびドライエッチング技術を用いて形成される。

【0021】

フィールド絶縁膜３２および層間絶縁膜３４は、ゲート絶縁膜３１より十分厚く、膜単体でもゲートパッド下の領域ではＤＣ動作および高ｄＶ／ｄｔ（ＡＣ）動作での逆バイアス時にかかる電界に対して絶縁耐量があるだけの十分な膜厚を持つ。フィールド絶縁膜３２および層間絶縁膜３４は、例えば、ＴＥＯＳ酸化膜のように絶縁性が８ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下と高く、ＣＶＤで０．８μｍ以上と厚く堆積できるものが望ましい。

【0022】

ゲートパッド２は、層間絶縁膜３４のゲートコンタクトホールＨＧを通ってゲート電極３３に接続されている。層間絶縁膜３４のゲートコンタクトホールＨＧにおいてゲート電極３３とゲートパッド２との界面がシリサイド化されているとよい。ゲートパッド２に加えて、ゲートパッド２から延びるゲート配線部１１ｗが設けられてもよい。ゲート配線部１１ｗは、層間絶縁膜３４のゲートコンタクトホールＨＧを通ってゲート電極３３に接続される。ゲート配線部１１ｗは平面レイアウトにおいてソース電極１を取り囲んでいてもよい。ゲートパッド２およびゲート配線部１１ｗは、ユニットセルのゲート電極３３に電気的に接続されることによって、外部の制御回路から供給されたゲート電圧をゲート電極３３に印加する。ゲート配線部１１ｗはＤｏｐｅｄ－ＰｏｌｙＳｉ等で形成される。

【0023】

ソース電極１はソースコンタクトホールＨＳを通ってソース領域２４およびウェルコンタクト領域２５に接続される。また、ソース電極１はウェルコンタクトホールＨＷ１を通って第２ウェル領域２６に接続される。ソース電極１は典型的には、平面レイアウトにおける中央部に配置されている。ソース電極１は、オーミック電極を含む。オーミック電極は、ソースコンタクトホールＨＳにおいてソース領域２４およびウェルコンタクト領域２５に接しており、ウェルコンタクトホールＨＷ１において第２ウェル領域２６に接している。

【0024】

ゲートパッド領域１３において、層間絶縁膜３４とフィールド絶縁膜３２との間の少なくとも一部の領域にはエッチングストッパー層５１が設けられている。エッチングストッパー層５１は、ポリシリコンまたは窒化珪素（ＳｉＮ）など、層間絶縁膜３４およびフィールド絶縁膜３２のエッチングに対して選択比（以下、「エッチング選択比」と称する）が高い物質からなる。エッチング選択比は、層間絶縁膜３４またはフィールド絶縁膜３２を被エッチング膜とし、エッチングストッパー層５１をマスクとする場合に、層間絶縁膜３４またはフィールド絶縁膜３２のエッチングレートを、エッチングストッパー層５１のエッチングレートで除算することにより得られる。エッチング選択比は、少なくとも５．０以上であることが望ましい。層間絶縁膜３４またはフィールド絶縁膜３２のエッチングプロセスにおいて、エッチングストッパー層５１の膜厚は、｛（層間絶縁膜３４またはフィールド絶縁膜３２の膜厚）/エッチング選択比｝以上であることが望ましい。エッチング選択比が小さいと、エッチングストッパー層５１の膜厚を大きくする必要がある。その結果、ゲートコンタクトホールＨＧに露出するゲート電極３３の上面と層間絶縁膜３４の上面との段差が大きくなり、ゲートコンタクトホールＨＧへのゲートパッド２の埋め込みが困難になる。

【0025】

エッチングストッパー層５１は、ゲートパッド領域１３において、ゲート下ウェルコンタクト領域１２、言い換えればウェルコンタクトホールＨＷ１から最も離れた点Ｐを含む領域に設けられる。エッチングストッパー層５１が設けられることにより、ＭＯＳＦＥＴ１０１の製造工程において異物発生等の不具合が生じ、層間絶縁膜３４およびフィールド絶縁膜３２の少なくともいずれかが欠損した場合でも、高ｄＶ／ｄｔに耐え得るだけの膜厚の絶縁膜を残すことができ、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。以下にその理由を説明する。

【0026】

＜Ａ－２．エッチングストッパー層＞
図４は、第１パターンのＭＯＳＦＥＴ１０１のゲートパッド領域１３において高ｄＶ／ｄｔ印加時に発生する電位分布のシミュレーション結果を示している。また、図５は、第２パターンのＭＯＳＦＥＴ１０１のゲートパッド領域１３において高ｄＶ／ｄｔ印加時に発生する電位分布のシミュレーション結果を示している。ゲートパッド領域１３に発生する電位の最大値は、ｄＶ／ｄｔ印加条件を１０ｋＶ／μｓとし、ゲートパッド領域１３の大きさを約１０００μｍ四方とすると、２００Ｖ以上３００Ｖ以下にもなり、一般的には１５Ｖ程度であるゲート動作電圧よりも大きくなる。そして、電位が最も高くなる場所は、ゲートパッド領域１３のうちゲート下ウェルコンタクト領域１２から最も離れている点Ｐである。従って、エッチングストッパー層５１は、点Ｐを含む電位が高くなるところに設けられることが効果的である。

【0027】

エッチングストッパー層５１が窒化珪素（ＳｉＮ）等の非導電性であれば、それぞれ別工程で形成されたフィールド絶縁膜３２と層間絶縁膜３４とにおいて、平面視において互いに重なる場所に欠損が生じない限り、高ｄＶ／ｄｔ印加時での絶縁破壊を抑制することができる。

【0028】

エッチングストッパー層５１単体でも、高ｄＶ／ｄｔ（ＡＣ）動作での逆バイアス時にかかる電界に対して絶縁耐量を有するだけの十分な膜厚を持っても良い。

【0029】

なお、エッチングストッパー層５１は導電性でもよいが、ゲートパッド領域１３において、層間絶縁膜３４またはフィールド絶縁膜３２のどちらか一方を他方およびゲート絶縁膜より十分大きい膜厚にすることが好ましい。

【0030】

図６は、比較例としてエッチングストッパー層を持たないＭＯＳＦＥＴ１００の断面構成を示している。エッチングストッパー層５１を持たないことを除いて、ＭＯＳＦＥＴ１００はＭＯＳＦＥＴ１０１と同様の構成である。逆バイアス時にゲートパッド領域１３下では、ｐ型のウェル本体領域２６Ｌから正孔２８がＰ＋型のウェルコンタクト領域２６Ｈに移動し、ｎ型のドリフト層２２のウェル本体領域２６Ｌとの界面から電子２９が下方に移動する。そして、ウェルコンタクト領域２６Ｈにおいてゲートパッド領域１３からゲート下ウェルコンタクト領域１２に向かって変位電流Ｉｄが流れることで、第２ウェル領域２６とドリフト層２２によるｐｎ接合部が空乏化し、耐圧が保持される。しかし、炭化珪素半導体装置で要求されるような高速動作（高ｄＶ／ｄｔ印加）時にはｐｎ接合部が空乏化しきる前に電圧印加がなされるため、フィールド絶縁膜３２および層間絶縁膜３４に高い電界がかかる。図６では、領域６４においてフィールド絶縁膜３２および層間絶縁膜３４に欠損が生じ、絶縁膜が薄くなった状態を示している。このような場所に上記の高い電界がかかると、絶縁破壊が生じてしまう。

【0031】

＜Ａ－３．製造工程＞
図７から図１２は、ＭＯＳＦＥＴ１０１の製造工程を示す断面図である。以下、図７から図１２を用いてＭＯＳＦＥＴ１０１の製造工程を説明する。まず、ＳｉＣ基板２１上に、ｎ型のドリフト層２２をエピタキシャル成長により形成する。エピタキシャル成長には、例えば化学気相堆積（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法が用いられる。

【0032】

そして、デバイス領域１１におけるドリフト層２２の表層にｐ型の第１ウェル領域２３を形成し、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３におけるドリフト層２２の表層にｐ型のウェル本体領域２６Ｌを形成する。また、第１ウェル領域２３の表層にｎ型のソース領域２４およびＮ＋型のウェルコンタクト領域２５を形成し、ウェル本体領域２６Ｌの表層にＰ＋型のウェルコンタクト領域２６Ｈを形成する。

【0033】

第１ウェル領域２３、ソース領域２４、ウェルコンタクト領域２５、ウェル本体領域２６Ｌ、およびウェルコンタクト領域２６Ｈは、注入マスク（図示せず）を利用した選択的なイオン注入が必要な回数行われることにより形成される。注入マスクとしては、例えばレジストマスクまたは酸化膜マスクが用いられる。イオン注入時に、半導体基板は積極的に加熱されなくてもよく、または２００℃以上８００℃以下程度に加熱されてもよい。イオン注入に用いられるイオンとして、ｐ型の付与のためにはＡｌ（アルミニウム）またはＢ（硼素）が好適であり、ｎ型の付与のためにはＮ（窒素）またはＰ（燐）が好適である。こうして、図７に示す断面構造が得られる。

【0034】

次に、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３にフィールド絶縁膜３２を形成する。フィールド絶縁膜３２は、例えば半導体層の全面に形成された後、所望の領域にのみ残すようにパターニングが行われる。その後、フィールド絶縁膜３２が形成されていない半導体層の上面にゲート絶縁膜３１を形成する。こうして、図８に示す断面構造が得られる。

【0035】

その後、デバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３にゲート電極３３を形成し、パターニングを行う。こうして、図９に示す断面構造が得られる。

【0036】

次に、ゲートパッド領域１３にエッチングストッパー層５１を形成し、パターニングを行う。エッチングストッパー層５１は、ゲートパッド領域１３に形成されたゲート電極３３の、ゲート下ウェルコンタクト領域１２と反対側の端部に接触して形成される。さらに、デバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３に層間絶縁膜３４を形成し、パターニングを行う。これにより、エッチングストッパー層５１はゲートパッド領域１３においてフィールド絶縁膜３２と層間絶縁膜３４とに挟まれる。こうして、図１０に示す断面構造が得られる。

【0037】

その後、デバイス領域１１において層間絶縁膜３４とゲート絶縁膜３１を貫通し、ソース領域２４およびウェルコンタクト領域２５に達するソースコンタクトホールＨＳを形成する。また、ゲート下ウェルコンタクト領域１２において層間絶縁膜３４とフィールド絶縁膜３２を貫通しウェルコンタクト領域２６Ｈに達するウェルコンタクトホールＨＷ１を形成する。また、ゲートパッド領域１３において層間絶縁膜３４を貫通しゲート電極３３に達するゲートコンタクトホールＨＧを形成する。その後、表面電極としてデバイス領域１１およびゲート下ウェルコンタクト領域１２にソース電極１を形成し、ゲートパッド領域１３にゲートパッド２を形成する。ソース電極１は、ソースコンタクトホールＨＳを通してソース領域２４およびウェルコンタクト領域２５と接触し、ウェルコンタクトホールＨＷ１を通してウェルコンタクト領域２６Ｈと接触する。ゲートパッド２はゲートコンタクトホールＨＧを通してゲート電極３３と接触する。こうして、図１１に示す断面構造が得られる。

【0038】

次に、表面電極上にポリイミドなどの保護膜４１を形成する。また、ＳｉＣ基板２１の裏面側に裏面電極としてドレイン電極７を形成する。こうして、図１２に示す断面構造のＭＯＳＦＥＴ１０１が完成する。

【0039】

＜Ａ－４．変形例＞
図１３は実施の形態１の変形例のＭＯＳＦＥＴ１０１Ａの断面図である。ＭＯＳＦＥＴ１０１Ａの平面図は図１または図２に示す通りである。図１３は、図１のＡ－Ａ線、または図２のＢ－Ｂ線に沿った断面構成を示している。

【0040】

ＭＯＳＦＥＴ１０１Ａは、エッチングストッパー層５１に代えてエッチングストッパー層５１Ａを備える点でＭＯＳＦＥＴ１０１と相違する。エッチングストッパー層５１Ａは、ゲート電極３３と同一材料である低抵抗なポリシリコンで構成される。従って、エッチングストッパー層５１Ａは、ゲート電極３３の製造工程と同時に形成することが可能である。

【0041】

＜Ａ－５．効果＞
実施の形態１のＭＯＳＦＥＴ１０１は、平面視において、スイッチング素子が形成されるデバイス領域１１と、ゲートパッド２が形成されるゲートパッド領域１３と、デバイス領域１１とゲートパッド領域１３の間のゲート下ウェルコンタクト領域１２とを含む複数の領域に区分される。ＭＯＳＦＥＴ１０１は、炭化珪素からなる半導体層を備える。この半導体層は、ｎ型のドリフト層２２と、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２に亘りドリフト層２２の表層に形成された第２ウェル領域２６と、を備える。ＭＯＳＦＥＴ１０１は、ゲートパッド領域１３において半導体層の上面に形成されたフィールド絶縁膜３２と、ゲートパッド領域１３のフィールド絶縁膜３２上に形成されたゲート電極３３およびエッチングストッパー層５１と、ゲート電極３３上およびエッチングストッパー層５１上に形成された層間絶縁膜３４と、ゲート下ウェルコンタクト領域１２において層間絶縁膜３４上に形成され、フィールド絶縁膜３２および層間絶縁膜３４を貫通するウェルコンタクトホールＨＷ１を介して第２ウェル領域２６と接触する表面電極であるソース電極１と、ゲートパッド領域１３において層間絶縁膜３４上に形成され、層間絶縁膜３４を貫通するゲートコンタクトホールＨＧを介してゲート電極３３と接触するゲートパッド２と、を備える。エッチングストッパー層５１は、層間絶縁膜３４およびフィールド絶縁膜３２のエッチングに対して選択比が５．０以上の物質からなり、少なくともゲートパッド領域１３においてゲート下ウェルコンタクト領域１２のウェルコンタクトホールＨＷ１から最も離れた位置に設けられる。以上の構成により、最も高電界がかかる領域において、フィールド絶縁膜３２と層間絶縁膜３４の少なくともいずれか一方に欠損が生じたとしても、エッチングストッパー層５１によって絶縁性能を維持することが可能である。その結果、高ｄＶ／ｄｔ印加時の絶縁破壊が抑制できる。

【0042】

また、実施の形態１のＭＯＳＦＥＴ１０１Ａにおいて、エッチングストッパー層５１Ａはゲート電極３３と同一材料で構成される。従って、エッチングストッパー層５１Ａをゲート電極３３と同時に形成することが可能である。

【0043】

実施の形態１の炭化珪素半導体装置の製造方法は、ｎ型の炭化珪素からなるドリフト層２２を形成し、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２に亘りドリフト層２２の表層に第２ウェル領域２６を形成し、ゲートパッド領域１３においてドリフト層２２および第２ウェル領域２６の上にフィールド絶縁膜３２を形成し、ゲートパッド領域１３のフィールド絶縁膜３２上にゲート電極３３およびエッチングストッパー層５１を形成し、ゲート電極３３上およびエッチングストッパー層５１上に層間絶縁膜３４を形成し、フィールド絶縁膜３２および層間絶縁膜３４を貫通するウェルコンタクトホールＨＷ１を介して第２ウェル領域２６と接触する表面電極であるソース電極１を、ゲート下ウェルコンタクト領域１２において層間絶縁膜３４上に形成し、層間絶縁膜３４を貫通するゲートコンタクトホールHGを介してゲート電極３３と接触するゲートパッド２を、ゲートパッド領域１３において層間絶縁膜３４上に形成し、エッチングストッパー層５１は、層間絶縁膜３４およびフィールド絶縁膜３２のエッチングに対して選択比が５．０以上の物質からなり、少なくともゲートパッド領域１３においてゲート下ウェルコンタクト領域１２のウェルコンタクトホールHW1から最も離れた位置に形成される。従って、実施の形態１の炭化珪素半導体装置の製造方法によれば、炭化珪素半導体装置の最も高電界がかかる領域において、フィールド絶縁膜３２と層間絶縁膜３４の少なくともいずれか一方に欠損が生じたとしても、エッチングストッパー層５１によって絶縁性能を維持することが可能である。その結果、高ｄＶ／ｄｔ印加時の絶縁破壊が抑制できる。

【0044】

＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
図１４は、実施の形態２の炭化珪素半導体装置であるＭＯＳＦＥＴ１０２の第１パターンの平面図である。図１５は、ＭＯＳＦＥＴ１０２の第２パターンの平面図である。図１６は、図１４のＣ－Ｃ線または図１５のＤ－Ｄ線に沿ったＭＯＳＦＥＴ１０２の断面図である。図１４および図１５において、破線３はウェルコンタクトホールＨＷ１の位置を示し、破線４はゲートコンタクトホールＨＧの位置を示している。また、点Ｐは、ゲートパッド領域１３においてゲート下ウェルコンタクト領域１２、言い換えればウェルコンタクトホールＨＷ１から最も離れた点を示している。

【0045】

図１６に示されるように、ＭＯＳＦＥＴ１０２はエッチングストッパー層５１に代えてエッチングストッパー層５２を備える点でＭＯＳＦＥＴ１０１と相違する。エッチングストッパー層５２は、実施の形態１の第１変形例のエッチングストッパー層５１Ａと同様に低抵抗なポリシリコンで構成される。しかし、エッチングストッパー層５２は層間絶縁膜３４によってゲート電極３３と離間している。エッチングストッパー層５２とゲート電極３３との間に存在する層間絶縁膜３４を離間領域６０とも称する。

【0046】

ゲートコンタクトホールＨＧは、ゲートパッド領域１３においてゲートパッド２の外周の少なくとも一部に沿って設けられている。ウェルコンタクトホールＨＷ１は、ゲート下ウェルコンタクト領域１２においてゲートパッド２の外周に沿って設けられる。ゲート下ウェルコンタクト領域１２は、少なくともゲートコンタクトホールＨＧに対向するゲート下ウェルコンタクト領域１２の領域に設けられる。エッチングストッパー層５２とゲート電極３３との間の離間領域６０はゲートコンタクトホールＨＧの近傍に配置される。図１４および図１５において、実線Ｄ３は離間領域６０の位置を示している。エッチングストッパー層５２とゲート電極３３との間に離間領域６０を設けることで、層間絶縁膜３４が欠損しても絶縁破壊を抑制することができる。

【0047】

エッチングストッパー層５２は非導電性が好ましい。しかし、エッチングストッパー層５２が導電性であっても、ゲートパッド領域１３下において、層間絶縁膜３４またはフィールド絶縁膜３２のどちらか一方を他方またはゲート絶縁膜より十分大きい膜厚にすることによって、絶縁破壊を抑制することができる。

【0048】

図１４の例では、ゲートコンタクトホールＨＧは矩形のゲートパッド領域１３の４辺のうち３辺に沿って設けられる。また、図１５の例では、ゲートコンタクトホールＨＧは矩形のゲートパッド領域１３の４辺のうち２辺に沿って設けられる。図４および図５に示したように、高ｄＶ／ｄｔ印加時にゲートパッド領域１３に発生する電位はゲート下ウェルコンタクト領域１２に近いほど小さくなる。そこで、ゲートコンタクトホールＨＧはゲートパッド２の外周の近傍に配置し、ゲートコンタクトホールＨＧの近傍にウェルコンタクトホールＨＷ１を配置し、エッチングストッパー層５２とゲート電極３３との離間領域６０をゲートコンタクトホールＨＧの近傍に配置する。これにより、離間領域６０においてフィールド絶縁膜３２または層間絶縁膜３４の少なくともいずれか一方に欠損が生じても、離間領域６０では高ｄＶ／ｄｔ印加時に発生する電位が小さいため、高ｄＶ／ｄｔ印加時の絶縁破壊が抑制できる。フィールド絶縁膜３２または層間絶縁膜３４の少なくともいずれか一方に欠損が発生したとしても、離間領域６０において絶縁破壊がないようにするため、離間領域６０の幅は層間絶縁膜３４の厚み以上であることが望ましい。

【0049】

ゲートパッド領域１３の端辺のうちゲートコンタクトホールＨＧが配置されない辺において、離間領域６０はゲートパッド領域１３内に配置する必要はなく、例えばゲートパッド領域１３とゲート下ウェルコンタクト領域１２との境界に重なるように配置されることが望ましい。これにより、フィールド絶縁膜３２または層間絶縁膜３４の少なくともいずれか一方に欠損が生じても、表面電極間、すなわちソース電極１とゲートパッド２との絶縁破壊を抑制することができる。

【0050】

＜Ｂ－２．変形例＞
図１７は実施の形態２の変形例のＭＯＳＦＥＴ１０２Ａの断面図である。ＭＯＳＦＥＴ１０２Ａの平面図は図１４または図１５に示す通りである。図１７は、図１４のＣ－Ｃ線、または図１５のＤ－Ｄ線に沿った断面構成を示している。

【0051】

ＭＯＳＦＥＴ１０２Ａは、エッチングストッパー層５２に代えてエッチングストッパー層５２Ａを備える点でＭＯＳＦＥＴ１０２と相違する。エッチングストッパー層５２Ａは、層間絶縁膜３４によって複数の領域５２Ａ１，５２Ａ２，５２Ａ３，５２Ａ４に分断される点で、エッチングストッパー層５２と異なる。言い換えれば、エッチングストッパー層５２Ａは層間絶縁膜３４による分断領域６５によって複数の領域５２Ａ１，５２Ａ２，５２Ａ３，５２Ａ４に分断される。

【0052】

エッチングストッパー層５２Ａが複数の領域５２Ａ１，５２Ａ２，５２Ａ３，５２Ａ４に分断されることの利点を以下に説明する。

【0053】

図１８は、層間絶縁膜３４およびフィールド絶縁膜３２にそれぞれ欠損６１，６２が生じた状態を示すＭＯＳＦＥＴ１０２Ａの断面図である。図１９は、図１８に示すＭＯＳＦＥＴ１０２Ａのエッチングストッパー層５２Ａと層間絶縁膜３４とを示す平面図である。図２０は、層間絶縁膜３４およびフィールド絶縁膜３２にそれぞれ欠損６１，６２が生じた状態を示すＭＯＳＦＥＴ１０２の断面図である。図２１は、図２０に示すＭＯＳＦＥＴ１０２のエッチングストッパー層５２と層間絶縁膜３４とを示す平面図である。図２０および図２１に示されるように、層間絶縁膜３４とフィールド絶縁膜３２とにおいて同時に欠損６１，６２が生じると、ＭＯＳＦＥＴ１０２においては欠損６１，６２において高ｄＶ／ｄｔ印加時に絶縁破壊のおそれがある。

【0054】

一方、ＭＯＳＦＥＴ１０２Ａにおいては、図１８および図１９に示されるように、欠損６１の直下にあるエッチングストッパー層５２Ａの領域５２Ａ２と、欠損６２の真上にあるエッチングストッパー層５２Ａの領域５２Ａ１とは層間絶縁膜３４によって分断されている。従って、欠損６１，６２に起因する高ｄＶ／ｄｔ印加時の絶縁破壊は抑制される。このように、ＭＯＳＦＥＴ１０２Ａでは、エッチングストッパー層５２Ａの同一領域に対応するフィールド絶縁膜３２および層間絶縁膜３４の領域に同時に欠損が生じない限り、高ｄＶ／ｄｔ印加時の絶縁破壊が抑制される。

【0055】

＜Ｂ－３．効果＞
実施の形態２のＭＯＳＦＥＴ１０２において、エッチングストッパー層５２は層間絶縁膜３４によりゲート電極３３と離間する。従って、層間絶縁膜３４が欠損しても絶縁破壊を抑制することができる。

【0056】

実施の形態２のＭＯＳＦＥＴ１０２Ａにおいて、エッチングストッパー層５２Ａは、絶縁膜により複数の領域５２Ａ１，５２Ａ２，５２Ａ３，５２Ａ４に分断される。従って、ＭＯＳＦＥＴ１０２Ａでは、エッチングストッパー層５２Ａの同一領域に対応するフィールド絶縁膜３２および層間絶縁膜３４の領域に同時に欠損が生じない限り、高ｄＶ／ｄｔ印加時の絶縁破壊が抑制される。

【0057】

＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
実施の形態３の炭化珪素半導体装置であるＭＯＳＦＥＴ１０３は、デバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３に加えて、温度センスダイオード領域１４、温度センスパッドウェルコンタクト領域１５および温度センスパッド領域１６を備える。図２２は、ＭＯＳＦＥＴ１０３のデバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３を示す断面図である。図２３（ａ）は、ＭＯＳＦＥＴ１０３のデバイス領域１１、温度センスパッドウェルコンタクト領域１５および温度センスパッド領域１６を示す断面図である。図２３（ｂ）は、ＭＯＳＦＥＴ１０３の温度センスダイオード領域１４を示す断面図である。

【0058】

図２２に示されるように、ＭＯＳＦＥＴ１０３のゲートパッド領域１３には、ウェルコンタクトホールＨＷ１から最も離れた点Ｐを含む位置において、フィールド絶縁膜３２と層間絶縁膜３４との間にエッチングストッパー層５３を備える。エッチングストッパー層５３は、例えばｐ型のポリシリコンである。また、フィールド絶縁膜３２上およびゲート電極３３上には分離絶縁膜３５が設けられている。ＭＯＳＦＥＴ１０３のデバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３におけるその他の構成は、実施の形態１または実施の形態２のＭＯＳＦＥＴ１０１，１０２と同様である。

【0059】

図２３（ａ）に示されるように、温度センスパッドウェルコンタクト領域１５は、ＭＯＳＦＥＴ１０３におけるゲート下ウェルコンタクト領域１２と同様の構成である。また、温度センスパッド領域１６は、ゲートパッド２に代えて温度センスパッド８が設けられ、ゲートコンタクトホールＨＧおよびゲート電極３３がない点を除き、ＭＯＳＦＥＴ１０３におけるゲートパッド領域１３と同様の構成である。すなわち、温度センスパッド領域１６にもフィールド絶縁膜３２と層間絶縁膜３４との間にエッチングストッパー層５３が設けられる。温度センスパッド８は、温度センスダイオード領域１４の温度センスダイオードと電気的に接続される。

【0060】

図２３（ｂ）に示されるように、温度センスダイオード領域１４は、ドリフト層２２、フィールド絶縁膜３２、分離絶縁膜３５、ｎ型領域３６、ｐ型領域３７、層間絶縁膜３４、アノード電極５、およびカソード電極６を備える。フィールド絶縁膜３２はドリフト層２２の上に設けられる。分離絶縁膜３５はフィールド絶縁膜３２の上に設けられる。分離絶縁膜３５の上にはｎ型領域３６およびｐ型領域３７が隣接して設けられる。ｎ型領域３６およびｐ型領域３７はポリシリコンからなる。分離絶縁膜３５、ｎ型領域３６およびｐ型領域３７の上には層間絶縁膜３４が設けられる。層間絶縁膜３４にはアノード電極５およびカソード電極６が設けられる。アノード電極５およびカソード電極６は、層間絶縁膜３４のコンタクトホールを通してｎ型領域３６およびｐ型領域３７にそれぞれ接触する。温度センスダイオード領域１４において、ｎ型領域３６およびｐ型領域３７により横型のｐｎダイオードが温度センスダイオードとして構成される。

【0061】

上記では、エッチングストッパー層５３をｎ型のポリシリコンとしたが、ｐ型のポリシリコンであってもよい。

【0062】

＜Ｃ－２．製造工程＞
図２４から図２６は、実施の形態３のＭＯＳＦＥＴ１０３のデバイス領域１１、ゲート下ウェルコンタクト領域１２、ゲートパッド領域１３および温度センスダイオード領域１４の製造工程を示す断面図である。図２４（ａ），図２５（ａ），図２６（ａ）は、デバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３の製造工程を示し、図２４（ｂ），図２５（ｂ），図２６（ｂ）は、温度センスダイオード領域１４の製造工程を示している。以下、ＭＯＳＦＥＴ１０３のデバイス領域１１、ゲート下ウェルコンタクト領域１２、ゲートパッド領域１３および温度センスダイオード領域１４の製造工程を説明する。

【0063】

まず、ＳｉＣ基板２１上にドリフト層２２をエピタキシャル成長で形成する。次いで、デバイス領域１１に第１ウェル領域２３、ソース領域２４およびウェルコンタクト領域２５を形成すると共に、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３に第２ウェル領域２６を形成する。その後、ゲートパッド領域１３、ゲート下ウェルコンタクト領域１２の一部、および温度センスダイオード領域１４にフィールド絶縁膜３２を形成する。また、ゲート下ウェルコンタクト領域１２のフィールド絶縁膜３２が形成されていない領域およびデバイス領域１１にゲート絶縁膜３１を形成する。その後、デバイス領域１１、ゲート下ウェルコンタクト領域１２、ゲートパッド領域１３にゲート電極を形成する。

【0064】

次に、ゲート電極と温度センスダイオードとを絶縁するための分離絶縁膜３５を、デバイス領域１１、ゲート下ウェルコンタクト領域１２、ゲートパッド領域１３および温度センスダイオード領域１４に形成する。分離絶縁膜３５は、例えばＴＥＯＳである。

【0065】

その後、温度センスダイオード領域１４において分離絶縁膜３５上にｎ型領域３６およびｐ型領域３７を形成すると共に、ゲートパッド領域１３にエッチングストッパー層５３を形成する。具体的には、ｎ型のポリシリコンをゲートパッド領域１３、および温度センスダイオード領域１４の全面に形成する。これにより、ゲートパッド領域１３に堆積されたｎ型のポリシリコンがエッチングストッパー層５３となる。次いで、温度センスダイオード領域１４に堆積されたｎ型のポリシリコンにマスクなどを用いて選択的にｐ型不純物を注入し、注入した領域をｐ型に反転させる。ｐ型に反転したポリシリコンがｐ型領域３７となり、ｐ型不純物が注入されない領域がｎ型領域３６となる。こうして、図２４に示す断面構造が得られる。

【0066】

次に、デバイス領域１１、ゲート下ウェルコンタクト領域１２、ゲートパッド領域１３および温度センスダイオード領域１４に層間絶縁膜３４を形成し、パターニングする。また、ソースコンタクトホールＨＳ、ウェルコンタクトホールＨＷ１、およびゲートコンタクトホールＨＧを形成する。そして、表面電極として、デバイス領域１１およびゲート下ウェルコンタクト領域１２にソース電極１を、ゲートパッド領域１３にゲートパッド２を、温度センスダイオード領域１４にアノード電極５およびカソード電極６をそれぞれ形成する。こうして、図２５に示す断面構造が得られる。

【0067】

次に、表面電極上にポリイミドなどの保護膜４１を形成する。また、ＳｉＣ基板２１の裏面側に裏面電極としてドレイン電極７を形成する。こうして、図２６に示す断面構造のＭＯＳＦＥＴ１０３が完成する。

【0068】

＜Ｃ－３．変形例＞
図２７は、実施の形態３の変形例のＭＯＳＦＥＴ１０３Ａのデバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３の断面図である。ＭＯＳＦＥＴ１０３Ａの温度センスダイオード領域１４、温度センスパッドウェルコンタクト領域１５および温度センスパッド領域１６はＭＯＳＦＥＴ１０３と同様である。あるいは、ＭＯＳＦＥＴ１０３Ａの温度センスパッド領域１６において、エッチングストッパー層５３に代えて後述するエッチングストッパー層５３Ａが設けられていてもよい。

【0069】

ＭＯＳＦＥＴ１０３Ａは、ＭＯＳＦＥＴ１０３と比較すると、ゲートパッド領域１３においてエッチングストッパー層５３に代えてエッチングストッパー層５３Ａを備えている。エッチングストッパー層５３Ａは、複数のｐ型領域５３Ａ１と複数のｎ型領域５３Ａ２とからなり、エッチングストッパー層５３と同様にゲートパッド領域１３においてフィールド絶縁膜３２と層間絶縁膜３４との間に設けられる。複数のｐ型領域５３Ａ１と複数のｎ型領域５３Ａ２とは、互いに隣接して交互に配置される。ｐ型領域５３Ａ１はｐ型にドーピングされたポリシリコンからなり、ｎ型領域５３Ａ２はｎ型にドーピングされたポリシリコンからなる。

【0070】

図２８および図２９は、ＭＯＳＦＥＴ１０３Ａにおけるエッチングストッパー層５３Ａのｐ型領域５３Ａ１およびｎ型領域５３Ａ２の配置を示す平面図である。図２８は略矩形のｐ型領域５３Ａ１およびｎ型領域５３Ａ２が市松模様状に配置された例を示し、図２９は略三角形のｐ型領域５３Ａ１およびｎ型領域５３Ａ２が鱗模様状に配置された例を示している。このように、複数のｐ型領域５３Ａ１および複数のｎ型領域５３Ａ２が交互に隙間なく配置された場合、各ｐ型領域５３Ａ１または各ｎ型領域５３Ａ２は、他のｐ型領域５３Ａ１および他のｎ型領域５３Ａ２と互いの角部で接触する。ここで、ｐ型領域５３Ａ１同士、またはｎ型領域５３Ａ２同士が接触することを避けるため、各ｐ型領域５３Ａ１または各ｎ型領域５３Ａ２の角部には層間絶縁膜３４による分断領域６６が設けられる。これにより、ｐ型領域５３Ａ１およびｎ型領域５３Ａ２を隙間なく配置しつつ、同一導電型領域の導通を避けることができる。従って、ｐ型領域５３Ａ１およびｎ型領域５３Ａ２は、厳密な矩形または三角形ではなく、矩形または三角形の角部が分断領域６６に相当する分だけ除去された略矩形または略三角形である。

【0071】

上記のエッチングストッパー層５３Ａにより、複数のｐｎダイオードが構成される。そして、ゲートパッド領域１３のエッチングストッパー層５３Ａが設けられた領域では、平面視における任意の２点間の距離が大きくなるにつれて、ｐｎダイオードの接続数が多くなる。従って、フィールド絶縁膜３２および層間絶縁膜３４の両方に欠損が生じたとしても、それら２つの欠損の発生位置に一定の距離があれば、ｐｎダイオードで分圧することができるため、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0072】

また、図２８および図２９に示されるように、分断領域６６は各ｐ型領域５３Ａ１または各ｎ型領域５３Ａ２の角部にのみ設けられるため、実施の形態２の変形例のＭＯＳＦＥＴ１０２Ａにおける分断領域６５に比べて面積を小さくすることができる。これにより、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0073】

＜Ｃ－４．効果＞
実施の形態３のＭＯＳＦＥＴ１０３が平面視において区分される複数の領域は、ポリシリコンからなる温度センスダイオードを有する温度センスダイオード領域１４と、温度センスダイオードと電気的に接続される温度センスパッド８を有する温度センスパッド領域１６とを含む。フィールド絶縁膜３２はゲートパッド領域１３および温度センスパッド領域１６において半導体層の上面に形成される。エッチングストッパー層５３は、ポリシリコンからなり、ゲートパッド領域１３および温度センスパッド領域１６のフィールド絶縁膜３２上に形成される。以上の構成により、温度センスダイオードを有するＭＯＳＦＥＴ１０３においても、実施の形態１と同様に、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0074】

実施の形態３の変形例のＭＯＳＦＥＴ１０３Ａにおいて、エッチングストッパー層５３Ａは、交互に繰り返し配置される複数のｐ型領域５３Ａ１と複数のｎ型領域５３Ａ２とを含む。そして、隣り合うｐ型領域５３Ａ１同士の間、および隣り合うｎ型領域５３Ａ２同士の間には絶縁膜からなる分断領域６６が設けられる。以上の構成により、図２８および図２９に示されるように、分断領域６６は各ｐ型領域５３Ａ１または各ｎ型領域５３Ａ２の角部にのみ設けられるため、その面積を小さくすることができる。これにより、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0075】

＜Ｄ．実施の形態４＞
＜Ｄ－１．構成＞
図３０は、実施の形態４の炭化珪素半導体装置であるＭＯＳＦＥＴ１０４の平面図である。ＭＯＳＦＥＴ１０４は、ソース電極１が形成されるデバイス領域１１およびゲート下ウェルコンタクト領域１２と、ゲートパッド２が形成されるゲートパッド領域１３と、チップ外周の終端領域１９とを備える。終端領域１９とデバイス領域１１との間には、終端ウェルコンタクト領域１７と、ゲート配線領域１８とがある。

【0076】

図３１は、図３０のＥ－Ｅ線に沿ったＭＯＳＦＥＴ１０４のデバイス領域１１、ゲート下ウェルコンタクト領域１２およびゲートパッド領域１３の断面図である。図３２は、図３０のＦ－Ｆ線に沿ったＭＯＳＦＥＴ１０４のデバイス領域１１、終端ウェルコンタクト領域１７、ゲート配線領域１８および終端領域１９の断面図である。終端領域１９には、ドリフト層２２の表層にｐ型の電界緩和層２６Ａが設けられる。

【0077】

ＭＯＳＦＥＴ１０４は、実施の形態１のＭＯＳＦＥＴ１０１と比較すると、エッチングストッパー層５１に代えて窒化珪素（ＳｉＮ）からなるエッチングストッパー層５４が設けられること、そしてエッチングストッパー層５４がゲートパッド領域１３に加えて終端領域１９にも設けられる点で異なる。エッチングストッパー層５４は、フィールド絶縁膜３２および層間絶縁膜３４と材料および物性が異なる。フィールド絶縁膜３２および層間絶縁膜３４は、ＳｉＯ２またはＴＥＯＳなどのＣＶＤ膜からなる。

【0078】

炭化珪素半導体層では、内部であれば高電界が印加されても絶縁破壊が生じない。しかし、炭化珪素半導体層の表面の電界が高くなると、傍に水分があれば加水分解が誘発され、表面に酸化膜が形成されて隆起し、炭化珪素半導体層の上の膜を破損させることがある。この点、窒化珪素からなるエッチングストッパー層５４は耐湿性が高く、ＭＯＳＦＥＴ１０４の外部からの水分の侵入を抑制することができる。従って、図３２に示されるようにエッチングストッパー層５４は電界が高くなるチップの終端領域１９に設置されることが望ましい。

【0079】

エッチングストッパー層５４は窒化珪素からなるため、層間絶縁膜３４およびフィールド絶縁膜３２のエッチングに対して選択比が高い。そのため、エッチングストッパー層５４は、フィールド絶縁膜３２またはゲート電極３３などエッチングストッパー層５４より前に形成された積層膜の上に、鋭角な段差部をもって成膜されてしまう。ここで、鋭角な段差部は、例えばテーパー角８０°以上９０°未満のテーパーまたは逆テーパーを持つ段差部を含む。図３３は、ゲート電極３３とフィールド絶縁膜３２の段差の上にエッチングストッパー層５４が形成された状態を示している。窒化珪素膜はクラックが入りやすいため、エッチングストッパー層５４が段差上に形成されると、領域Ｇにおいて応力がかかってクラック６３が生じやすい。そして、クラック６３が高電界の領域まで進行すると、高電界の領域に水分が侵入して前述の通り、堆積膜の破損を招く。従って、エッチングストッパー層５４は、フィールド絶縁膜３２またはゲート電極３３など、エッチングストッパー層５４より前に形成された積層膜による段差上には形成しないことが望ましい。

【0080】

＜Ｄ－２．効果＞
実施の形態４のＭＯＳＦＥＴ１０４が平面視において区分される複数の領域は、デバイス領域１１を囲む終端領域１９を含む。フィールド絶縁膜３２はゲートパッド領域１３および終端領域１９において半導体層の上面に形成される。エッチングストッパー層５４は、窒化珪素からなり、ゲートパッド領域１３および終端領域１９のフィールド絶縁膜３２上に形成される。以上の構成により、ＭＯＳＦＥＴ１０４によれば、終端領域１９に設けられたエッチングストッパー層５４によって、ＭＯＳＦＥＴ１０４の外部からの水分の侵入を抑制することができる。

【0081】

また、ＭＯＳＦＥＴ１０４において、エッチングストッパー層５４は、フィールド絶縁膜３２とゲート電極３３との段差の上には形成されない。従って、エッチングストッパー層５４におけるクラックを抑制することができる。

【0082】

＜Ｅ．実施の形態５＞
＜Ｅ－１．構成＞
図３４は、実施の形態５の炭化珪素半導体装置であるＭＯＳＦＥＴ１０５の断面図である。ＭＯＳＦＥＴ１０５の平面図は図１または図２に示す通りである。図３４は、図１のＡ－Ａ線、または図２のＢ－Ｂ線に沿った断面構成を示している。

【0083】

ＭＯＳＦＥＴ１０５は、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２において、Ｐ＋型のウェルコンタクト領域２６Ｈに代えてＮ＋型のウェルコンタクト領域２６Ｈ１を備える。また、ＭＯＳＦＥＴ１０５は、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２において、半導体層の表面に導電膜３８を備える。また、ＭＯＳＦＥＴ１０５は、ゲート下ウェルコンタクト領域１２においてウェルコンタクトホールＨＷ１の下方に、ウェルコンタクト領域２６Ｈ１を貫通してウェル本体領域２６Ｌに達するｐ型のウェルコンタクト領域２５を備える。以上の点で、ＭＯＳＦＥＴ１０５は実施の形態１のＭＯＳＦＥＴ１０１と異なる。

【0084】

導電膜３８は、半導体層よりも低い抵抗率を有する金属膜などである。

【0085】

以上の構成によれば、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２において、導電膜３８の抵抗が小さいため、変位電流が流れやすく、高ｄＶ／ｄｔ印加時に絶縁膜にかかる電界そのものが低減する。そのため、フィールド絶縁膜３２または層間絶縁膜３４に欠損が生じても、残りの膜厚分で、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0086】

ウェルコンタクト領域２６Ｈ１がｐ型である場合、使用条件によっては、ゲート下ウェルコンタクト領域１２でバイポーラ動作が伴う。従って、炭化珪素半導体層に積層欠陥があった場合、その欠陥が成長してオン抵抗の増加または漏れ電流の増加を招く。このような不良を抑制するため、ウェルコンタクト領域２６Ｈ１はｎ型とした。

【0087】

＜Ｅ－２．効果＞
実施の形態５のＭＯＳＦＥＴ１０５において、第２ウェル領域２６は、ドリフト層２２の表層に形成されたｐ型のウェル本体領域２６Ｌと、ウェル本体領域２６Ｌの表層に形成されたｎ型のウェルコンタクト領域２６Ｈ１とを備える。また、ＭＯＳＦＥＴ１０５は、ウェルコンタクト領域２６Ｈ１の上面にドリフト層２２より低い抵抗率を有する導電膜３８を備える。従って、ゲートパッド領域１３およびゲート下ウェルコンタクト領域１２において、導電膜３８の抵抗が小さいため、変位電流が流れやすく、高ｄＶ／ｄｔ印加時に絶縁膜にかかる電界そのものが低減する。そのため、フィールド絶縁膜３２または層間絶縁膜３４に欠損が生じても、残りの膜厚分で、高ｄＶ／ｄｔ印加時の絶縁破壊の発生を抑制することができる。

【0088】

なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

【符号の説明】

【0089】

１ ソース電極、２ ゲートパッド、５ アノード電極、６ カソード電極、７ ドレイン電極、８ 温度センスパッド、１１ デバイス領域、１１ｗ ゲート配線部、１２ ゲート下ウェルコンタクト領域、１３ ゲートパッド領域、１４ 温度センスダイオード領域、１５ 温度センスパッドウェルコンタクト領域、１６ 温度センスパッド領域、１７ 終端ウェルコンタクト領域、１８ ゲート配線領域、１９ 終端領域、２１ ＳｉＣ基板、２２ ドリフト層、２３ 第１ウェル領域、２４ ソース領域、２５ ウェルコンタクト領域、２６ 第２ウェル領域、２６Ａ 電界緩和層、２６Ｈ，２６Ｈ１ ウェルコンタクト領域、２６Ｌ ウェル本体領域、２８ 正孔、２９ 電子、３１ ゲート絶縁膜、３２ フィールド絶縁膜、３３ ゲート電極、３４ 層間絶縁膜、３５ 分離絶縁膜、３６ ｎ型領域、３７ ｐ型領域、３８ 導電膜、４１ 保護膜、５１，５１Ａ，５２，５２Ａ，５３，５３Ａ，５４ エッチングストッパー層、５３Ａ１ ｐ型領域、５３Ａ２ ｎ型領域、６０ 離間領域、６１，６２ 欠損、６３ クラック、６５，６６ 分断領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】