知財求人 - 知財ポータルサイト「IP Force」
▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-10
(45)【発行日】2024-10-21
(54)【発明の名称】低フォーミング電圧の不揮発性メモリ（ＮＶＭ）
(51)【国際特許分類】
H10B 63/00 20230101AFI20241011BHJP
H10N 70/20 20230101ALI20241011BHJP
H01L 21/3205 20060101ALI20241011BHJP
H01L 21/768 20060101ALI20241011BHJP
H01L 23/522 20060101ALI20241011BHJP
【ＦＩ】
H10B63/00
H10N70/20
H01L21/88 S
H01L21/90 A
【請求項の数】
18
(21)【出願番号】P 2022524559
(86)(22)【出願日】2020-10-27
(65)【公表番号】
(43)【公表日】2023-01-10
(86)【国際出願番号】 IB2020060045
(87)【国際公開番号】W WO2021084408
(87)【国際公開日】2021-05-06
【審査請求日】2023-03-24
(31)【優先権主張番号】16/671,901
(32)【優先日】2019-11-01
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】キム、ヨンソク
(72)【発明者】
【氏名】オーケー、インジョ
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】セオ、スン－チョン
【審査官】加藤 俊哉
(56)【参考文献】
【文献】米国特許出願公開第２０１４／０２６４２３４（ＵＳ，Ａ１）
【文献】特開２００４－０３８０４７（ＪＰ，Ａ）
【文献】特開２００６－３５１９９２（ＪＰ，Ａ）
【文献】特開２０１５－１３５９５２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／００
Ｈ１０Ｎ ７０／２０
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリ（ＮＶＭ）デバイスであって、第１の相互接続誘電材料層内に埋め込まれた、第１の導電性構造体と、
前記第１の導電性構造体上に位置し、下部電極と、誘電性スイッチング材料で構成される導電性フィラメントと、上部電極とを含む、抵抗変化型メモリ（ＲｅＲＡＭ）デバイスと、
前記第１の相互接続誘電材料層上に位置し、前記ＲｅＲＡＭデバイスを埋め込んでいる、第２の相互接続誘電材料層であって、そこに存在するディボットを有する起伏した上面を含む、第２の相互接続誘電材料層と、
前記第２の相互接続誘電材料層に存在する一対の第２の導電性構造体であって、前記一対の第２の導電性構造体のうちの一方の前記第２の導電性構造体が前記第１の導電性構造体の表面と接しており、前記一対の第２の導電性構造体のうちの他方の前記第２の導電性構造体が前記ＲｅＲＡＭデバイスの前記上部電極の表面と接している、一対の第２の導電性構造体と、
前記上部電極上に位置する誘電性ハード・マスクと、を含み、
前記誘電性ハード・マスクが、前記上部電極と前記導電性フィラメントとの両方の側壁に垂直に整列した側壁を有する、
ＮＶＭデバイス。
【請求項2】
前記ＲｅＲＡＭデバイスの前記導電性フィラメントおよび前記上部電極が、前記ＲｅＲＡＭデバイスの前記下部電極の幅以上の幅を有する、請求項１に記載のＮＶＭデバイス。
【請求項3】
前記ＲｅＲＡＭデバイスの前記下部電極が、前記第１の相互接続誘電材料層と前記第２の相互接続誘電材料層との間に位置する誘電性キャッピング層に埋め込まれている、請求項１に記載のＮＶＭデバイス。
【請求項4】
前記誘電性スイッチング材料が、誘電性の金属酸化物で構成されている、請求項１に記載のＮＶＭデバイス。
【請求項5】
前記第２の相互接続誘電材料層上に位置する誘電性キャッピング層を更に含む、請求項１に記載のＮＶＭデバイス。
【請求項6】
前記ＲｅＲＡＭデバイスの前記導電性フィラメントおよび前記上部電極の側壁に位置する誘電性スペーサーを更に含む、請求項１に記載のＮＶＭデバイス。
【請求項7】
前記導電性フィラメントが、２ボルト未満の電圧を使用して予め形成されている、請求項１に記載のＮＶＭデバイス。
【請求項8】
前記ＲｅＲＡＭデバイスの前記導電性フィラメントおよび前記上部電極が、円筒形の形状を有する、請求項１に記載のＮＶＭデバイス。
【請求項9】
不揮発性メモリ（ＮＶＭ）デバイスを形成する方法であって、第１の相互接続誘電材料層内に埋め込まれた第１の導電性構造体の表面に、下部電極を形成することと、
下部から上部にかけて、誘電性スイッチング材料および上部電極を含むパターニングされた材料スタックを、前記下部電極上に形成することと、
第２の相互接続誘電材料層を前記第１の相互接続誘電材料層の上に形成することであって、前記パターニングされた材料スタックを前記第２の相互接続誘電材料層内に埋め込む、形成することと、
一対の第２の導電性構造体を前記第２の相互接続誘電材料層に形成することであって、前記一対の第２の導電性構造体のうちの一方の前記第２の導電性構造体が、前記第１の導電性構造体の表面と接しており、前記一対の第２の導電性構造体のうちの他方の前記第２の導電性構造体が、前記パターニングされた材料スタックの前記上部電極の表面と接している、形成することと、
一対の犠牲導電性パッドを前記第２の相互接続誘電材料層上に形成することであって、
前記一対の犠牲導電性パッドのうちの一方の前記犠牲導電性パッドが、第１の領域を有し、かつ前記第１の導電性構造体の前記表面に接する前記一対の第２の導電性構造体の前記第２の導電性構造体の表面に接しており、前記一対の犠牲導電性パッドのうちの他方の前記犠牲導電性パッドが、前記第１の領域とは異なる第２の領域を有し、かつ前記パターニングされた材料スタックの前記上部電極の前記表面に接する前記一対の第２の導電性構造体の前記第２の導電性構造体の表面に接している、形成することと、
プラズマ処理を実施してアンテナ効果を誘起し、前記誘電性スイッチング材料を前記下部電極および前記上部電極を更に含むＲｅＲＡＭデバイスの導電性フィラメントに変換することと、
前記一対の犠牲導電性パッドを前記第２の相互接続誘電材料層から除去することと、
を含む方法。
【請求項10】
前記一対の犠牲導電性パッドを前記第２の相互接続誘電材料層に前記形成する間に、前記第２の相互接続誘電材料層にディボットが形成される、請求項９に記載の方法。
【請求項11】
前記誘電性スイッチング材料を前記導電性フィラメントに前記変換することが、２ボルト未満の電圧で実施される、請求項９に記載の方法。
【請求項12】
前記一対の犠牲導電性パッドを前記除去した後に、前記第２の相互接続誘電材料層の上面に誘電性キャッピング層を形成することを更に含み、前記誘電性キャッピング層が、前記第２の相互接続誘電材料層に存在する前記ディボットに存在する、請求項１０に記載の方法。
【請求項13】
前記下部電極を前記形成することが、前記第１の相互接続誘電材料層上に形成された誘電性キャッピング層に前記下部電極を埋め込むことを含む、請求項９に記載の方法。
【請求項14】
前記パターニングされた材料スタックが、前記上部電極上に位置する誘電性ハード・マスクを更に含む、請求項９に記載の方法。
【請求項15】
前記誘電性ハード・マスクが、前記上部電極と前記誘電性スイッチング材料との両方の側壁に垂直に整列した側壁を有する、請求項１４に記載の方法。
【請求項16】
前記誘電性スイッチング材料が、誘電性の金属酸化物で構成されている、請求項９に記載の方法。
【請求項17】
前記パターニングされた材料スタックが、前記下部電極の幅以上の幅を有する、請求項９に記載の方法。
【請求項18】
前記第２の相互接続誘電材料層を前記形成する前に、前記パターニングされた材料スタックの側壁に誘電性スペーサーを形成することを更に含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、不揮発性メモリ（ＮＶＭ：ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）に関し、より詳細には、低フォーミング電圧の抵抗変化型メモリ（ＲｅＲＡＭまたはＲＲＡＭ：ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、およびその形成方法に関する。
【背景技術】
【0002】
不揮発性メモリ（ＮＶＭ）とは、電源を切ってすぐに入れ直した後でも、格納された情報を読み出すことができるコンピュータ・メモリの種類のことである。対照的に、揮発性メモリでは、データを保持するために定電力が必要となる。抵抗変化型メモリ（ＲｅＲＡＭまたはＲＲＡＭ）は、多くの場合、メモリスタと称する誘電材料の抵抗を変化させることによって動作するＮＶＭの種類である。基本的な考え方は、十分に高い電圧を印加した後に、通常は絶縁性である誘電材料をフィラメントまたは伝導経路によって導通させることができるというものである。伝導経路は、空格子点移動または金属の欠陥移動を含む、異なるメカニズムで生じさせることができる。一度フィラメントが形成されると、別の電圧によってリセット（断裂、高抵抗を生じさせる）したり、またはセット（再フォーミング、低抵抗を生じさせる）したりすることが可能となる。
【0003】
例えば、ハフニウム酸化物などの誘電性の金属酸化物の典型的なフィラメントのフォーミング電圧は、３ボルト～３．５ボルトである。そのような高いフィラメントのフォーミング電圧は、既存のＲｅＲＡＭデバイスには適合しない。例えば、既存の１４ｎｍのＲｅＲＡＭデバイスは、約２ボルト以下のフォーミング電圧が必要となる。
【0004】
いくつかのＲｅＲＡＭデバイスでは、プラズマ処理プロセスを用いて、アンテナ効果によりＲｅＲＡＭ内にフィラメントを予め形成することができる。「アンテナ効果」という用語は、本出願全体を通して、プロセス中の電子回路部品の絶縁モードにおける電荷蓄積効果について説明するのに使用されている。このような電荷蓄積は、多くの場合、プラズマ・プロセス中に生成される電荷によって発生する。続いて、これらの電荷を金属表面に暴露することによって収集し、絶縁モードで蓄積を開始する。このような電荷の蓄積によって、電圧差が生じる可能性がある。そのときに、デバイスが２つの異なる絶縁ノード間に置かれた場合、デバイスに特定の電圧がかかる可能性がある。この電圧差により、最終的にデバイスに電流の流入をもたらしたり、またはデバイスに電気的ストレスがかかったりする可能性がある。そのようなＲｅＲＡＭデバイスでは、上部電極と下部電極とが長い導電性パッドまたは長いワイヤに接続されてプラズマ処理中に電荷を収集するが、全領域が不均衡となり、アンテナ効果を用いる誘電性の金属酸化物にわたってソフトブレークダウンが誘起される。デバイス設計の場合、そのようなＲｅＲＡＭデバイスの常設の構成部品である導電性パッドまたはワイヤが大型だと、面積が代償となる。
【0005】
他のＲｅＲＡＭデバイスでは、希土類元素などの酸素捕捉（ｏｘｙｇｅｎ ｓｃａｖｅｎｇｉｎｇ）材料を用いて、低フォーミング電圧またはフォーミングフリー電圧のＲｅＲＡＭデバイスを得ることができる。ＲｅＲＡＭデバイス内における酸素捕捉材料の使用は、多くの場合、配線工程（ＢＥＯＬ：ｂａｃｋ－ｅｎｄ－ｏｆ－ｔｈｅ－ｌｉｎｅ）に存在する材料とは適合しないものである。
【0006】
従って、従来の低フォーミング電圧のＲｅＲＡＭデバイスにおける上述の様々な問題の１つ以上に対処する、低フォーミング電圧のＲｅＲＡＭを提供することが必要とされている。
【発明の概要】
【課題を解決するための手段】
【0007】
低フォーミング電圧のＮＶＭデバイスは、一対の第２の導電性構造体およびパターニングされた材料スタックを埋め込んだ相互接続誘電材料層上に、一対の犠牲導電性パッドを形成することによって提供される。一方の犠牲導電性パッドは、第１の領域を有し、かつ下側の第１の導電性構造体の表面に接する第２の導電性構造体の一方の表面に接しており、他方の犠牲導電性パッドは、第１の領域とは異なる（即ち、それよりも大きいかまたは小さい）第２の領域を有し、かつパターニングされた材料スタックの上部電極の表面に接する第２の導電性構造体のもう一方の表面に接している。プラズマ処理を実施してアンテナ効果を誘起し、パターニングされた材料スタックの誘電性スイッチング材料を導電性フィラメントに変換する。プラズマ処理後、一対の犠牲導電性パッドを除去する。
【0008】
本出願の一態様では、不揮発性メモリ（ＮＶＭ）デバイスが提供される。一実施形態では、ＮＶＭデバイスは、第１の相互接続誘電材料層内に埋め込まれた、第１の導電性構造体を含む。抵抗変化型メモリ（ＲｅＲＡＭ）デバイスは、第１の導電性構造体上に位置し、下部電極と、誘電性スイッチング材料で構成される導電性フィラメントと、上部電極とを含む。第２の相互接続誘電材料層は、第１の相互接続誘電材料層上に位置し、ＲｅＲＡＭデバイスを埋め込んでいる。本出願によれば、第２の相互接続誘電材料層は、そこに存在するディボット（ｄｉｖｏｔ）を有する起伏した上面を含む。第２の相互接続誘電材料層に、一対の第２の導電性構造体が存在しており、一対の第２の導電性構造体のうちの一方の第２の導電性構造体が第１の導電性構造体の表面と接しており、一対の第２の導電性構造体のうちの他方の第２の導電性構造体がＲｅＲＡＭデバイスの上部電極の表面と接している。
【0009】
本出願の別の態様では、不揮発性メモリ（ＮＶＭ）デバイスの形成方法が提供される。一実施形態では、方法は、第１の相互接続誘電材料層内に埋め込まれた第１の導電性構造体の表面に、下部電極を形成することを含む。続いて、下部から上部にかけて、誘電性スイッチング材料および上部電極を含むパターニングされた材料スタックを、下部電極上に形成する。続いて、第２の相互接続誘電材料層を第１の相互接続誘電材料層の上に形成し、パターニングされた材料スタックを第２の相互接続誘電材料層内に埋め込む。次に、一対の第２の導電性構造体のうちの一方の第２の導電性構造体が第１の導電性構造体の表面と接しており、一対の第２の導電性構造体のうちの他方の第２の導電性構造体が、パターニングされた材料スタックの上部電極の表面と接している、一対の第２の導電性構造体を第２の相互接続誘電材料層に形成する。続いて、一対の犠牲導電性パッドのうちの一方の犠牲導電性パッドが、第１の領域を有し、かつ第１の導電性構造体の表面に接する一対の第２の導電性構造体の第２の導電性構造体の表面に接しており、一対の犠牲導電性パッドのうちの他方の犠牲導電性パッドが、第１の領域とは異なる（即ち、それよりも大きいかまたは小さい）第２の領域を有し、かつパターニングされた材料スタックの上部電極の表面に接する一対の第２の導電性構造体の第２の導電性構造体の表面に接している、一対の犠牲導電性パッドを第２の相互接続誘電材料層上に形成する。次に、プラズマ処理を実施してアンテナ効果を誘起し、誘電性スイッチング材料を下部電極および上部電極を更に含むＲｅＲＡＭデバイスの導電性フィラメントに変換する。導電性フィラメントを形成した後、一対の犠牲導電性パッドを第２の相互接続誘電材料層から除去する。
【図面の簡単な説明】
【0010】
【図1】本出願の実施形態に従って使用することができるＢＥＯＬ構造体の断面図であり、ＢＥＯＬ構造体は、第１の相互接続誘電材料層内に埋め込まれた第１の導電性構造体の表面上に位置する下部電極を含む。
【図5】誘電性ハード・マスク層、上部電極層、および誘電性スイッチング層をパターニングして、誘電性ハード・マスク層の残存部分、上部電極層の残存部分、および誘電性スイッチング層の残存部分によるパターニングされた材料スタックを設け、パターニングされたフォトレジスト・マスクを除去した後の、図４のＢＥＯＬ構造体の断面図である。
【図7】第２の相互接続誘電材料層を第１の相互接続誘電材料層の上に形成し、パターニングされた材料スタックを含む誘電性スペーサーを第２の相互接続誘電材料層内に埋め込んだ後の、図６のＢＥＯＬ構造体の断面図である。
【図8】一対の第２の導電性構造体を第２の相互接続誘電材料層に形成した後の、図７のＢＥＯＬ構造体の断面図であり、一対の第２の導電性構造体のうちの一方の第２の導電性構造体が、第１の導電性構造体の表面と接しており、一対の第２の導電性構造体のうちの他方の第２の導電性構造体が、パターニングされた材料スタックの上部電極層の残存部分の表面と接している。
【発明を実施するための形態】
【0011】
ここから、本出願に添付される以下の説明および図面を参照して、本出願をより詳細に説明する。本出願の図面は、例示の目的のみに提供されており、従って図面は縮尺通りに描かれていないことに留意されたい。また、同一の対応する要素を同一の参照番号で言及していることに留意されたい。
【0012】
以下の明細書において、本出願の様々な実施形態の理解をもたらすために、特定の構造体、構成部品、材料、寸法、プロセス工程および手法などの、多くの具体的な詳細が記載されている。しかしながら、本出願の様々な実施形態は、これらの具体的な詳細がなくても実施することができることが当業者には理解されよう。他の場合では、本出願が不明瞭となることを避けるために、公知の構造体またはプロセス工程を詳細に記載していない。
【0013】
層、領域または基板が別の要素の「上に」または「上方に」あると言及する場合、その要素が他の要素の上に直接あってもよく、または介在する要素が存在している可能性もあるということが理解されよう。対照的に、要素が別の要素の「上に直接」または「上方に直接」あると言及する場合、介在要素は存在しない。要素が別の要素の「真下に」または「下に」あると言及する場合も、その要素が他の要素の真下もしくはその下に直接あってもよく、または介在する要素が存在する可能性があるということが理解されよう。対照的に、要素が別の要素の「真下に直接」または「下に直接」あると言及する場合、介在要素は存在しない。
【0014】
本出願の図面は、ＮＶＭデバイス（即ち、低フォーミング電圧のＲｅＲＡＭデバイス）が存在するＢＥＯＬ構造体のメモリ・デバイス領域を図示していることに留意されたい。ＢＥＯＬ構造体の非メモリ・デバイス領域は、図中に示されるメモリ・デバイス領域の周辺部に位置している。非メモリ・デバイス領域としては、例えば、ＢＥＯＬ抵抗器または相互接続構造体を含む、他のＢＥＯＬデバイスを挙げることができる。
【0015】
ここで、図１を参照すると、本出願の実施形態に従って使用することができるＢＥＯＬ構造体を図示しており、ＢＥＯＬ構造体は、第１の相互接続誘電材料層１０内に埋め込まれた第１の導電性構造体１４の表面上に位置する下部電極１６を含んでいる。いくつかの実施形態では、拡散障壁ライナー１２が第１の導電性構造体１４の側壁および最下部表面に位置していてもよい。まとめると、第１の導電性構造体１４、所望により拡散障壁ライナー１２、および第１の相互接続誘電材料層１０によって、ＢＥＯＬ構造体の相互接続レベルＬｎ（ｎは１から始まる整数である）が提供される。
【0016】
図示されていないが、相互接続レベルＬｎには、１つ以上のＣＭＯＳデバイスを含む基板工程（ＦＥＯＬ：ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｔｈｅ－ｌｉｎｅ）レベルが存在する。いくつかの実施形態では（やはり図示せず）、相互接続レベルＬｎとＦＥＯＬレベルとの間に金属レベルＬｎ－１が位置していてもよい。いくつかの実施形態では、ｎが１である場合、金属レベルＬｎ－１はミドル・オブ・ザ・ライン（ＭＯＬ：ｍｉｄｄｌｅ－ｏｆ－ｔｈｅ－ｌｉｎｅ）レベルである。他の実施形態では、ｎが２、３、４等である場合、金属レベルＬｎ－１は相互接続レベルＬｎの真下に配置される、下方の相互接続レベルである。いずれの実施形態にしても、金属レベルＬｎ－１は、ＦＥＯＬレベル（図示せず）に存在する下側のＣＭＯＳデバイス（こちらも図示せず）に直接または間接のいずれかで接続されて埋め込まれた、少なくとも１つの金属レベルの導電性構造体を含有する誘電材料層を含む。
【0017】
ｎが１である場合、金属レベルＬｎ－１の誘電材料層は、例えば、二酸化ケイ素、非ドープケイ酸塩ガラス（ＵＳＧ：ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フルオロケイ酸塩ガラス（ＦＳＧ：ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ホウリンケイ酸塩ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、スピンオン・ローｋ誘電体層、化学蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）ローｋ誘電体層、またはそれらの任意の組み合わせなどのＭＯＬ誘電体材料で構成されていてもよい。本出願全体を通して使用される「ローｋ」という用語は、４．０未満の誘電定数を有する誘電材料を表す（本明細書において表現される全ての誘電定数は、真空で測定されたものである）。また、そのような実施形態では（即ち、ｎが１である場合）、少なくとも１つの金属レベルの導電性構造体は、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）またはそれらの合金などのコンタクト金属またはコンタクト合金を含むコンタクト構造体である。
【0018】
ｎが１よりも大きい場合、金属レベルＬｎ－１の誘電材料層は、例えば、Ｓｉ、Ｃ、ＯおよびＨ原子を含む二酸化ケイ素、シルセスキオキサン、Ｃドープ酸化物（即ち、有機ケイ酸塩）、熱硬化性ポリアリーレンエーテル、またはそれらの多層などの相互接続誘電材料で構成されていてもよい。「ポリアリーレン」という用語は、本出願では、結合、縮合環、または、例えば酸素、硫黄、スルホン、スルホキシド、カルボニル等などの不活性連結基によって互いに結合されたアリール部分または不活性置換アリール部分を表すために使用される。また、そのような実施形態では（即ち、ｎが１よりも大きい場合）、少なくとも１つの金属レベルの導電性構造体は、導電性金属または導電性合金で構成される。本出願に使用することができる導電性材料の例としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、またはタングステン（Ｗ）が挙げられるが、導電性合金の例は、Ｃｕ－Ａｌ合金である。
【0019】
相互接続レベルＬｎの第１の相互接続誘電材料層１０は、金属レベルＬｎ－１の誘電材料層について上述した相互接続誘電材料のうちの１つで構成されていてもよい。第１の相互接続誘電材料層１０は、例えば、化学蒸着（ＣＶＤ）、プラズマ促進化学蒸着（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、化学溶液堆積、蒸発、または原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの従来の堆積プロセスを使用して形成することができる。一実施形態では、第１の相互接続誘電材料層１０は、５０ｎｍ～２００ｎｍの厚さ（即ち、鉛直高さ）であってよい。第１の相互接続誘電材料層１０の他の厚さも可能であり、これを本出願の第１の相互接続誘電材料層１０の厚さとして使用することができる。
【0020】
第１の相互接続誘電材料層１０内に埋め込まれた第１の導電性構造体１４は、少なくとも１つの金属レベルの導電性構造体について上述した導電性金属または導電性合金のうちの１つで構成されていてもよい。第１の導電性構造体１４を提供する導電性金属または導電性合金は、例えば、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積またはめっきなどの従来の堆積プロセスを使用して形成することができる。一実施形態では、第１の導電性構造体１４を提供する導電性金属または導電性合金を形成するのに、ボトムアップめっきプロセスを使用する。
【0021】
上記で言及したように、いくつかの実施形態では、拡散障壁ライナー１２が第１の導電性構造体１４の側壁および最下部表面に沿って存在している。いくつかの実施形態では（図示せず）、拡散障壁ライナーが存在しない。拡散障壁ライナー１２は、拡散障壁材料（即ち、銅などの導体材料がそこを通じて拡散するのを防止する障壁としての機能を果たす材料）で構成されている。拡散障壁ライナー１２を提供するのに使用することができる拡散障壁材料の例としては、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、ＷまたはＷＮが挙げられるが、これらに限定されない。いくつかの実施形態では、拡散障壁材料は、拡散障壁材料の材料スタックを含み得る。一例では、拡散障壁材料は、Ｔａ／ＴａＮのスタックで構成されていてもよい。拡散障壁材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング、化学溶液堆積またはめっきを含む堆積プロセスによって形成することができる。
【0022】
相互接続レベルＬｎは、当業者に公知の任意の従来のプロセスを使用して形成することができる。本出願の方法を不明瞭にしないように、本明細書では相互接続レベルＬｎを形成するために使用されるプロセスを提供しない。一実施形態では、相互接続レベルＬｎを形成するのに、ダマシン・プロセスを使用することができる。ダマシン・プロセスには、誘電材料への開口部を形成することと、開口部を導電性金属含有材料で充填することと、必要であれば、例えば化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）もしくは研削またはその両方などの平面化プロセスを実施することとが含まれ得る。
【0023】
いくつかの実施形態では、第１の導電性構造体１４は、第１の相互接続誘電材料層１０の最上部表面、および存在する場合は拡散障壁ライナー１２の最上部表面と同一平面上の最上部表面を有する。
【0024】
相互接続レベルＬｎを形成した後、第１の導電性構造体１４の表面上に下部電極１６を形成する。つまり、下部電極１６は、第１の導電性構造体１４との界面を形成する。下部電極１６は、後にコンタクトを形成するために第１の導電性構造体１４の一部を利用することができるよう、第１の導電性構造体１４の領域よりも小さい領域を有する。下部電極１６は、例えば、Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｃｏ、ＣｏＷＰ、ＣｏＮ、Ｗ、ＷＮまたはそれらの任意の組み合わせなどの酸素欠損導体材料で構成されている。下部電極１６は、２ｎｍ～８０ｎｍの厚さであってよく、その他の厚さも可能であり、これを本出願の下部電極１６の厚さとして使用することができる。下部電極１６は、例えば、スパッタリング、電気めっき、無電解めっき、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＰＶＤなどの堆積プロセスによって形成することができる。いくつかの実施形態では、下部電極１６を提供する導体材料を堆積した後に、エッチバック・プロセス、平面化プロセス（例えば、化学機械研磨など）、またはパターニング・プロセス（例えば、フォトリソグラフィおよびエッチングなど）を行うことができる。
【0025】
いくつかの実施形態では、および図１に示すように、下部電極１６が第１の導電性構造体１４の最上部表面に形成されており、下部電極１６が誘電性キャッピング層１８内に埋め込まれている。誘電性キャッピング層１８は、例えば、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物、窒素および水素ドープ炭化ケイ素（ＳｉＣ（Ｎ、Ｈ））、または上述の誘電性キャッピング材料のうちの少なくとも１つの多層スタックを含む、任意の誘電性キャッピング材料で構成されていてもよい。誘電性キャッピング層１８を提供する誘電性キャッピング材料は、第１の相互接続誘電材料層１０と組成的に異なっている。誘電性キャッピング層１８を提供する誘電性キャッピング材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、化学溶液堆積または蒸発などの堆積プロセスを使用して形成することができる。
【0026】
一実施形態では、誘電性キャッピング層１８は、第１の相互接続誘電材料層１０、第１の導電性構造体１４、および存在する場合は拡散障壁ライナー１２を含む、相互接続レベルＬｎの全体に形成されている。続いて、フォトリソグラフィおよびエッチングによって誘電性キャッピング層１８の開口部を形成する。誘電性キャッピング層１８に形成される開口部は、第１の導電性構造体１４の表面に物理的に暴露されている。次に、誘電性キャッピング層１８に存在する開口部に下部電極１６を形成する。
【0027】
別の実施形態では、堆積およびパターニングによって下部電極１６を形成し、その後に下部電極１６と側面で隣接するように誘電性キャッピング層１８を形成する。
【0028】
いくつかの実施形態では（図示せず）、下部電極１６を第１の導電性構造体１４の凹面に形成してもよい。第１の導電性構造体１４の凹部形成には凹部エッチが含まれる。この凹部エッチは、拡散障壁ライナー１２が構造体に存在する場合にも、拡散障壁ライナー１２に凹部を形成することができる。第１の導電性構造体１４の凹面に下部電極１６が形成される実施形態では、構造体から誘電性キャッピング層１８を省略することが可能であり、下部電極１６は第１の相互接続誘電材料層１０の最上部表面と同一平面上にあるか、またはその真下にある最上部表面を有し得る。
【0029】
ここで、図２を参照すると、誘電性スイッチング層２０Ｌおよび上部電極層２２Ｌを形成した後の、図１のＢＥＯＬ構造体が図示されている。図示されるように、誘電性スイッチング層２０Ｌは、少なくとも下部電極１６の少なくとも１つの表面に接している。従って、誘電性スイッチング層２０Ｌは下部電極１６と界面を形成している。
【0030】
誘電性スイッチング層２０Ｌは、４．０より大きい誘電定数を有する誘電性の金属酸化物などの誘電材料である。本出願のこの時点では、誘電性スイッチング層２０Ｌは電気的に絶縁性であり、プラズマ処理の間に誘電性スイッチング層２０Ｌが導電性のフィラメントに変換される。誘電性スイッチング層２０Ｌとして使用することができる誘電性の金属酸化物の例としては、ハフニウム酸化物（ＨｆＯｘ）、タンタル酸化物（ＴａＯｘ）、チタン酸化物（ＴｉＯｘ）、アルミニウム酸化物（ＡｌＯｘ）、またはそれらの組み合わせが挙げられるが、これらに限定されない。誘電性スイッチング層２０Ｌは、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、化学溶液堆積または蒸発などの堆積プロセスを使用して形成することができる。誘電性スイッチング層２０Ｌは、１ｎｍ～５０ｎｍの厚さであってよいが、しかしながら、その他の厚さが想定され、これを誘電性スイッチング層２０Ｌの厚さとして使用することができる。
【0031】
誘電性スイッチング層２０Ｌと界面を形成する上部電極層２２Ｌは、下部電極１６について上述した酸素欠損導体材料のうちの１つで構成されていてもよい。一実施形態では、上部電極層２２Ｌは、下部電極１６を提供する酸素欠損導体材料と組成的に同一の酸素欠損導体材料で構成される。別の実施形態では、上部電極層２２Ｌは、下部電極１６を提供する酸素欠損導体材料と組成的に異なる酸素欠損導体材料で構成される。上部電極層２２Ｌは、２ｎｍ～８０ｎｍの厚さであってよく、その他の厚さも可能であり、これを本出願の上部電極２２Ｌの厚さとして使用することができる。上部電極層２２Ｌは、例えば、スパッタリング、電気めっき、無電解めっき、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＰＶＤなどの堆積プロセスによって形成することができる。
【0032】
ここで、図３を参照すると、上部電極層２２Ｌに誘電性ハード・マスク層２４Ｌを形成した後の、図２のＢＥＯＬ構造体が図示されている。いくつかの実施形態では、誘電性ハード・マスク層２４Ｌの形成を省略することができる。誘電性ハード・マスク層２４Ｌは、存在する場合、上部電極層２２Ｌの全体を覆う連続層である。誘電性ハード・マスク層２４Ｌは、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電性ハード・マスク材料で構成される。誘電性ハード・マスク層２４Ｌは、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、化学溶液堆積または蒸発などの堆積プロセスを使用して形成することができる。誘電性ハード・マスク層２４Ｌは、１０ｎｍ～１５ｎｍの厚さであってよいが、しかしながら、その他の厚さが想定され、これを誘電性ハード・マスク層２４Ｌの厚さとして使用することができる。
【0033】
ここで、図４を参照すると、誘電性ハード・マスク層２４Ｌの表面にパターニングされたフォトレジスト・マスク２６を形成した後の、図３のＢＥＯＬ構造体が図示されている。パターニングされたフォトレジスト・マスク２６は、下部電極１６を含む構造体の領域の上方に直接位置しており、誘電性ハード・マスク層２４Ｌの残存部分、上部電極層２２Ｌの残存部分、および誘電性スイッチング層２０Ｌの残存部分による柱状のパターニングされた材料スタックを画定するのに使用される。パターニングされたフォトレジスト・マスク２６は、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料、またはハイブリッド型フォトレジスト材料で構成される。パターニングされたフォトレジスト・マスク２６は、適切なフォトレジスト材料を堆積させ、その後堆積したフォトレジスト材料をフォトリソグラフィによってパターニングすることによって形成することができる。
【0034】
ここで、図５を参照すると、誘電性ハード・マスク層２４Ｌ、上部電極層２２Ｌ、および誘電性スイッチング層２０Ｌをパターニングして、誘電性ハード・マスク層２４Ｌの残存部分（以下、誘電性ハード・マスク２４）、上部電極層２２Ｌの残存部分（以下、上部電極２２）、および誘電性スイッチング層２０Ｌの残存部分（以下、誘電性スイッチング材料２０）によるパターニングされた材料スタックを設け、パターニングされたフォトレジスト・マスク２６を除去した後の、図４のＢＥＯＬ構造体が図示されている。
【0035】
誘電性ハード・マスク層２４Ｌ、上部電極層２２Ｌ、および誘電性スイッチング層２０Ｌのパターニングには、例えば、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）またはイオン・ビーム・エッチング（ＩＢＥ：ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ）などのエッチング・プロセスが含まれる。誘電性ハード・マスク層２４Ｌ、上部電極層２２Ｌ、および誘電性スイッチング層２０Ｌのパターニングには、エッチ・マスクとしてパターニングされたフォトレジスト・マスク２６が使用される。パターンが少なくとも誘電性ハード・マスク層２４Ｌに転写された後は、いつでもＢＥＯＬ構造体からパターニングされたフォトレジスト・マスク２６を除去することができる。例えば、アッシングなどの従来のレジスト剥離プロセスを使用して、パターニングされたフォトレジスト・マスク２６を除去することができる。いくつかの実施形態では、パターニングされた材料スタック（２０／２２／２４）を形成した後に、湿式洗浄プロセスを行う。
【0036】
いくつかの実施形態では、図５に示すように、パターニングされた材料スタック（２０／２２／２４）を画定している様々な要素／構成部品が、互いに垂直に整列した側壁を有している。いくつかの実施形態では、パターニングされた材料スタック（２０／２２／２４）は、円筒形の形状をしている。いくつかの実施形態では（図５に示すように）、パターニングされた材料スタック（２０／２２／２４）は、下部電極１６の幅よりも大きくてもよい幅を有する。パターニングされた材料スタック（２０／２２／２４）の幅が大きいと、デバイスがショートする原因となる可能性のある、パターニングされた材料スタック（２０／２２／２４）の側壁の下部電極の金属粒子の再スパッタリングが回避される。他の実施形態では（図示せず）、パターニングされた材料スタック（２０／２２／２４）は、下部電極１６と同一の幅であってよい幅を有する。これにより、パターニングされた材料スタック（２０／２２／２４）の側壁の下部電極の金属粒子の再スパッタリングが同様に回避される。
【0037】
ここで、図６を参照すると、パターニングされた材料スタック（２０／２２／２４）の側壁に誘電性スペーサー２８を形成した後の、図５のＢＥＯＬ構造体が図示されている。誘電性スペーサー２８は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＣＮ、ＳｉＣＯＮ、またはそれらの任意の組み合わせなどの任意の誘電性スペーサー材料を含み得る。誘電性スペーサー２８を提供する誘電性スペーサー材料は、誘電性ハード・マスク２４を提供するハード・マスク材料と組成的に同一であってもよく、または組成的に異なっていてもよい。誘電性スペーサー２８は、誘電性スペーサー材料を堆積し、その後スペーサー・エッチを行うことによって形成することができる。
【0038】
ここで、図７を参照すると、第２の相互接続誘電材料層３０を第１の相互接続誘電材料層１０の上に形成し、第２の相互接続誘電材料層３０がパターニングされた材料スタック（２０／２２／２４）を含む誘電性スペーサー２８をそこに埋め込んだ後の、図６のＢＥＯＬ構造体が図示されている。第２の相互接続誘電材料層３０は、第１の相互接続誘電材料層１０について上述した相互接続誘電材料のうちの１つを含んでもよい。一実施形態では、第２の相互接続誘電材料層３０は、第１の相互接続誘電材料層１０を提供する相互接続誘電材料と組成的に同一の相互接続誘電材料で構成されていてもよい。別の実施形態では、第２の相互接続誘電材料層３０は、第１の相互接続誘電材料層１０を提供する相互接続誘電材料と組成的に異なる相互接続誘電材料で構成されていてもよい。第２の相互接続誘電材料層３０は、第１の相互接続誘電材料層１０の形成について上述した堆積プロセスのうちの１つを使用して形成することができる。第２の相互接続誘電材料層３０の厚さは、パターニングされた材料スタック（２０／２２／２４）の厚さよりも大きい。一実施形態では、第２の相互接続誘電材料層３０は、５０ｎｍ～５００ｎｍの厚さである。第２の相互接続誘電材料層３０は、ＢＥＯＬ構造体の第２の相互接続レベルＬｎ＋１を形成する。
【0039】
ここで、図８を参照すると、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）を第２の相互接続誘電材料層３０に形成した後の、図７のＢＥＯＬ構造体が図示され、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のうちの一方の第２の導電性構造体（即ち、第２の導電性構造体３２Ｌ）が、第１の導電性構造体１４の表面と接しており、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のうちの他方の第２の導電性構造体（即ち、第２の導電性構造体３２Ｒ）が、パターニングされた材料スタック（２０／２２／２４）の上部電極層２２Ｌの残存部分（即ち、上部電極２２）の表面と接している。
【0040】
一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のそれぞれの第２の導電性構造体は、第１の導電性構造体１４について上述した導電性金属または導電性合金のうちの１つで構成されている。いくつかの実施形態では、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のそれぞれの第２の導電性構造体は、第１の導電性構造体１４と組成的に同一の導電性金属含有材料で構成されている。他の実施形態では、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のそれぞれの第２の導電性構造体は、第１の導電性構造体１４と組成的に異なる導電性金属含有材料で構成されている。
【0041】
相互接続誘電材料に導電性構造体を形成するデュアル・ダマシン・プロセスまたは任意の他のプロセスを使用して、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のそれぞれの第２の導電性構造体を形成することができる。一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のそれぞれの第２の導電性構造体は、第２の相互接続誘電材料層３０の最上部表面と同一平面上の最上部表面を有する。
【0042】
ここで、図９を参照すると、第２の相互接続誘電材料層３０と一対の第２の導電性構造体（３２Ｌ、３２Ｒ）との両方に導電性金属含有パッド層３４を形成した後の、図８のＢＥＯＬ構造体が図示されている。導電性金属含有パッド層３４は、例えば、ＴａＮ、ＴｉＮ、ＲｕＮ、ＲｕＴａＮ、ＣｏＮ、ＷＮまたはそれらの任意の組み合わせなどの導電性金属窒化物で構成されていてもよい。導電性金属窒化物以外に、またはそれに加えて、導電性金属含有パッド層３４として他の導電性金属含有材料を使用することもできる。導電性金属含有パッド層３４は、第２の導電性構造体（３２Ｌ、３２Ｒ）とは組成的に異なっている。導電性金属含有パッド層３４は、例えば、スパッタリング、電気めっき、無電解めっき、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＰＶＤなどの堆積プロセスを使用して形成することができる。導電性金属含有パッド層３４は、５ｎｍ～５０ｎｍの厚さであってよいが、その他の厚さが想定され、これを導電性金属含有パッド層３４の厚さとして使用することができる。
【0043】
ここで、図１０を参照すると、一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）を設けるために導電性金属含有パッド層３４をパターニングした後の、図９のＢＥＯＬ構造体が図示され、一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）のうちの一方の犠牲導電性パッド（即ち、パッド３４Ｌ）が、第１の領域を有し、かつ第１の導電性構造体１４の表面に接している一対の第２の導電性構造体（３２Ｌ、３２Ｒ）の第２の導電性構造体３２Ｌの表面に接しており、一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）のうちの他方の犠牲導電性パッド（即ち、パッド３４Ｒ）が、第１の領域とは異なる（即ち、それよりも大きいかまたは小さい）第２の領域を有し、かつパターニングされた材料スタック（２０／２２／２４）の上部電極層の残存部分（即ち、上部電極２２）の表面に接する一対の第２の導電性構造体（３２Ｌ、３２Ｒ）の第２の導電性構造体３２Ｒの表面に接している。図１０は、犠牲導電性パッド３４Ｒが犠牲導電性パッド３４Ｌの第１の領域よりも大きい第２の領域を有する実施形態を示している。いくつかの実施形態では、犠牲導電性パッド３４Ｌの第１の領域が、犠牲導電性パッド３４Ｒの第２の領域よりも大きくてもよい。
【0044】
導電性金属含有パッド層３４のパターニングとしては、フォトリソグラフィおよびエッチングを挙げることができる。上記で言及したように、犠牲導電性パッド３４Ｒの第２の領域は、犠牲導電性パッド３４Ｌの第１の領域と異なっている（即ち、それよりも大きいかまたは小さい）。犠牲導電性パッド（３４Ｌ、３４Ｒ）間で領域が異なっていることにより、その後に実施されるプラズマ処理プロセスの間に、アンテナ効果を用いる誘電性スイッチング材料２０にわたって穏やかな誘電破壊を誘起させることが可能となる。一実施形態では、第１の領域に対する第２の領域の比率は１．２よりも大きい。
【0045】
導電性金属含有パッド層３４をパターニングする際に、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）に隣接し、かつその間にある第２の相互接続誘電材料層３０にディボットＤ１を形成することに留意されたい。従って、ここでの第２の相互接続誘電材料層３０は、そこにディボットＤ１を含む起伏した上面を有する。
【0046】
ここで、図１１を参照すると、プラズマ処理（ＰＴ：ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ）を実施してアンテナ効果を誘起し、導電性フィラメント２０Ｆを形成した後の、図１０のＢＥＯＬ構造体が図示されている。図１１の矢印は、プラズマ処理の方向を示している。導電性フィラメント２０Ｆは、元のスイッチング誘電材料２０が誘電破壊しているため、ここでは導電性のスイッチング誘電材料２０で構成されている。導電性フィラメント２０Ｆの導電性特性は一時的かつ可逆的である。まとめると、下部電極１６、導電性フィラメント２０Ｆ、および上部電極２２によって、本出願のＲｅＲＡＭデバイスが形成される。使用後および使用中では、ＲｅＲＡＭデバイスは、下部電極１６、誘電性スイッチング材料２０、および上部電極２２を含み得る。ＲｅＲＡＭデバイスはＢＥＯＬ内に位置しており、様々な誘電材料が埋め込まれている。
【0047】
導電性フィラメント２０Ｆは、予め形成されたフィラメントである。本出願では、上部電極２２と下部電極１６とが長い犠牲導電性パッド（３４Ｌ、３４Ｒ）に接続されており、プラズマ処理中に電荷を収集するが、全領域が不均衡となり、アンテナ効果を用いるスイッチング誘電材料２０にわたって穏やかな誘電破壊が誘起される。その後、この大型の犠牲導電性パッド（３４Ｌ、３４Ｒ）を構造体から除去することによって、最終構造体における常設の導電性ランディング・パッドの存在によって引き起こされる、面積が代償となることが解消される。また、本出願の予め形成された導電性フィラメント２０Ｆによって、フォーミング電圧が先行技術のＲｅＲＡＭデバイスにおけるフィラメント形成に必要となる３ボルト以上と比較して２ボルト未満まで低減する。
【0048】
本出願の一実施形態では、アンテナ効果を誘起し、導電性フィラメント２０Ｆを形成するのに使用されるプラズマ処理としては、図１０に示すＢＥＯＬ構造体が、アルゴン、窒素、水素、キセノン、アンモニア、またはそれらの混合物を含むがこれらに限定されない気体から構成されるプラズマ・プロセスにさらされる、プラズマ処理を挙げることができる。いくつかの実施形態では、本出願に使用することができるプラズマ・プロセスは、１ｍＴｏｒｒ（１３３．３２２ｍＰａ）～３Ｔｏｒｒ（３９９．９６７Ｐａ）の圧力範囲、０．１ｋワット～１０ｋワットのプラズマ出力範囲、０ボルト～５０ボルトのバイアス電圧、および５秒～１５分の持続時間を含み得る。プラズマ・プロセスは、誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）装置、容量結合プラズマ（ＣＣＰ：ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）装置、またはマイクロ波生成プラズマ装置を使用して実施することができる。
【0049】
ここで、図１２を参照すると、一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）を除去した後の、図１１のＢＥＯＬ構造体が図示されている。それぞれの犠牲導電性パッド（３４Ｌ、３４Ｒ）を提供している導電性金属含有材料を選択的に除去する材料除去プロセスを使用して、一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）を除去することができる。犠牲導電性パッド（３４Ｌ、３４Ｒ）を除去するために、化学機械研磨（ＣＭＰ）、反応性イオン・エッチング（ＲＩＥ）、または中間湿式エッチ・プロセスと組み合わせたＲＩＥを含む材料除去プロセスを使用することができる。一対の犠牲導電性パッド（３４Ｌ、３４Ｒ）を除去した後、ディボットＤ１が第２の相互接続誘電材料層３０に残っていることに留意されたい。
【0050】
特に、図１２は、第１の相互接続誘電材料層１０内に埋め込まれた第１の導電性構造体１４を含む、本出願のＮＶＭデバイスを図示している。抵抗変化型メモリ（ＲｅＲＡＭ）デバイス（１６／２０Ｆ／２２）は、第１の導電性構造体１４上に位置し、下部電極１６と、誘電性スイッチング材料で構成される導電性フィラメント２０Ｆと、上部電極２２とを含む。第２の相互接続誘電材料層３０は、第１の相互接続誘電材料層１０上に位置し、ＲｅＲＡＭデバイス（１６／２０Ｆ／２２）を埋め込んでいる。本出願によれば、第２の相互接続誘電材料層３０は、そこに存在するディボットＤ１を有する起伏した上面を含む。一対の第２の導電性構造体（３２Ｌ、３２Ｒ）が、第２の相互接続誘電材料層３０に存在し、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のうちの一方の第２の導電性構造体（即ち、導電性構造体３２Ｌ）が第１の導電性構造体１４の表面と接しており、一対の第２の導電性構造体（３２Ｌ、３２Ｒ）のうちの他方の第２の導電性構造体（即ち、導電性構造体３２Ｒ）がＲｅＲＡＭデバイス（１６／２０Ｆ／２２）の上部電極２２の表面と接している。
【0051】
ここで、図１３を参照すると、誘電性キャッピング層３６を形成した後の、図１２のＢＥＯＬ構造体が図示されている。誘電性キャッピング層３６は、誘電性キャッピング層１８について上述した誘電性キャッピング材料のうちの１つを含む。一実施形態では、誘電性キャッピング層３６は、誘電性キャッピング層１８と組成的に同一の誘電性キャッピング材料で構成される。別の実施形態では、誘電性キャッピング層３６は、誘電性キャッピング層１８と組成的に異なる誘電性キャッピング材料で構成される。誘電性キャッピング層３６は、誘電性キャッピング層１８について上述した堆積プロセスのうちの１つを使用して形成してもよい。誘電性キャッピング層３６は、１０ｎｍ～１５０ｎｍの厚さであってよい。誘電性キャッピング層３６の他の厚さが想定され、これを本出願において使用することができる。いくつかの実施形態では、誘電性キャッピング層３６上に、第３の相互接続レベルを提供する、第３の相互接続誘電材料層（図示せず）が形成される。いくつかの実施形態では、誘電性キャッピング層３６が省略されている。
【0052】
本出願について、それらの好ましい実施形態に関連して具体的に示し説明してきたが、当業者であれば、本出願の趣旨から逸脱することなく、形状および細部における上述のおよび他の変更を行ってもよいことが理解されよう。従って、本出願は、記載および図示された正確な形状および細部に限定されるものではないが、添付の特許請求の範囲内に含まれることが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】