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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-11
(45)【発行日】2024-10-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 61/00 20230101AFI20241015BHJP
H10N 50/10 20230101ALI20241015BHJP
H01L 27/146 20060101ALI20241015BHJP
H01L 21/3205 20060101ALI20241015BHJP
H01L 21/768 20060101ALI20241015BHJP
H01L 23/522 20060101ALI20241015BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
H01L27/146 D
H01L27/146 F
H01L21/88 J
H01L21/90 A
【請求項の数】
12
(21)【出願番号】P 2020532439
(86)(22)【出願日】2019-07-24
(86)【国際出願番号】 JP2019028995
(87)【国際公開番号】W WO2020022375
(87)【国際公開日】2020-01-30
【審査請求日】2022-06-08
(31)【優先権主張番号】P 2018138609
(32)【優先日】2018-07-24
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】清水 完
(72)【発明者】
【氏名】末光 克巳
【審査官】宮本 博司
(56)【参考文献】
【文献】国際公開第２０１７／０３８４０３（ＷＯ，Ａ１）
【文献】特開２０１７－１３０６６０（ＪＰ，Ａ）
【文献】特開２０１５－０６５４０７（ＪＰ，Ａ）
【文献】特開２０１４－０５６９４１（ＪＰ，Ａ）
【文献】特開２０１３－０２１１０８（ＪＰ，Ａ）
【文献】特開２０１６－０６２９０１（ＪＰ，Ａ）
【文献】特開２０１１－２０４８２９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６１／００
Ｈ１０Ｎ ５０／１０
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２２
(57)【特許請求の範囲】
【請求項1】
第１の表面を含む第１基板と、前記第１の表面と接合される第２の表面を含む第２基板と、
前記第２基板から見て前記第１基板と反対側に設けられ、前記第２基板における前記第２の表面と反対側の第２の裏面と接合された第３の表面を含む第３基板と
を備え、
前記第１基板は、前記第２基板に近い位置から順に積層された、第１配線を含む第１配線層と第１半導体層とを有し、
前記第２基板は、前記第１基板に近い位置から順に積層された、第２配線を含む第２配線層と前記第２配線に電気的に接続されている記憶素子を含む記憶素子層と第２半導体層とを有し、
前記第１配線層と前記第２配線層とが接合されており、
前記第２基板は、
前記記憶素子と前記第２半導体層との間に設けられた、ソース電極およびドレイン電極を含むトランジスタと、
前記記憶素子と、前記ソース電極もしくは前記ドレイン電極とを接続する第１コンタクト層と、
前記記憶素子と前記第２配線とを接続する第２コンタクト層と
をさらに有する
半導体装置。
【請求項2】
前記第１基板は、前記第１の表面に露出した第１電極を含み、前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
請求項１記載の半導体装置。
【請求項3】
前記第２基板は、前記記憶素子の端面を覆う保護膜と、
前記保護膜の外面の少なくとも一部を覆う水素ブロック層と
をさらに有し、
前記記憶素子は、前記第１基板と前記第２基板との積層方向において前記第１コンタクト層と前記第２コンタクト層との間に挟まれている
請求項１記載の半導体装置。
【請求項4】
前記第２基板は、前記第１コンタクト層と前記記憶素子との間に設けられた第１端子と、
前記第２コンタクト層と前記記憶素子との間に設けられた第２端子と
をさらに備え、
前記第１端子の厚さよりも前記第２端子の厚さが大きい
請求項３記載の半導体装置。
【請求項5】
前記第２端子はチタンを含有する請求項４記載の半導体装置。
【請求項6】
前記第２端子の面内方向の寸法が前記記憶素子の面内方向の寸法よりも大きい請求項４記載の半導体装置。
【請求項7】
前記水素ブロック層はチタンを含む請求項３記載の半導体装置。
【請求項8】
前記第２コンタクト層は前記水素ブロック層と接続されたチタン含有層によって覆われている請求項７記載の半導体装置。
【請求項9】
前記第１基板は、前記第１半導体層から見て前記第１配線層と反対側に設けられた撮像素子をさらに有する請求項１記載の半導体装置。
【請求項10】
前記第１基板は、前記第１の表面に露出した第１電極を含み、前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
請求項９記載の半導体装置。
【請求項11】
前記第１基板は、前記撮像素子が複数配置された画素領域と、前記画素領域を取り囲む周辺領域とを含み、前記第１基板と前記第２基板との積層方向において前記画素領域と重なる位置に前記第１電極と前記第２電極との接合部が形成されている
請求項１０記載の半導体装置。
【請求項12】
第１の表面を含む第１基板と、前記第１の表面と接合される第２の表面を含む第２基板と
を備え、
前記第１基板は、前記第２基板に近い位置から順に積層された、第１配線を含む第１配線層と第１半導体層とを有し、
前記第２基板は、前記第１基板に近い位置から順に積層された、第２配線を含む第２配線層と前記第２配線に電気的に接続されている記憶素子を含む記憶素子層と第２半導体層とを有し、
前記第１配線層と前記第２配線層とが接合されており、
前記第２基板は、前記記憶素子と前記第２の表面との間に追加水素ブロック層をさらに有する
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、記憶素子を有する半導体装置に関する。
【背景技術】
【0002】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から揮発性メモリから不揮発性メモリへの転換が検討されており、例えばＭＲＡＭ（Magnetoresistive Random Access Memory）の開発が進められている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－６５４０７号公報
【発明の概要】
【0004】
ところで、このような半導体集積回路を有する半導体装置においては、さらなる高集積化が求められている。したがって、高集積化に適した構造を有する半導体装置を提供することが望ましい。
【0005】
本開示の一実施形態としての半導体装置は、第１の表面を含む第１基板と、その第１の表面と接合される第２の表面を含む第２基板とを備える。第１基板は、第２基板に近い位置から順に積層された、第１配線を含む第１配線層と第１半導体層とを有する。第２基板は、第１基板に近い位置から順に積層された、記憶素子を含む記憶素子層と第２半導体層とを有する。
【0006】
本開示の一実施形態としての半導体装置では、第１基板における第１配線層と、第２基板における記憶素子との距離が接近した状態となる。
【0007】
本開示の一実施形態としての半導体装置によれば、高集積化に適する。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【0008】
【図1】本開示の第１の実施の形態に係る撮像装置の一構成例を表す断面図である。
【図3】本開示の第１の変形例としての撮像装置の全体構成例を表す断面図である。
【図4】本開示の第３の変形例としての撮像装置の全体構成例を表す断面図である。
【図5】本開示の第４の変形例としての撮像装置の要部構成例を拡大して表す断面図である。
【図6】本開示の第５の変形例としての撮像装置の要部構成例を拡大して表す断面図である。
【図7】本開示の第２の実施の形態に係る撮像装置の一構成例を表す断面図である。
【図8】本開示の第５の変形例としての撮像装置の全体構成例を表す断面図である。
【図9】本開示の第６の変形例としての撮像装置の全体構成例を表す断面図である。
【図10】本開示の第７の変形例としての撮像装置の全体構成例を表す断面図である。
【図11】本開示の第８の変形例としての撮像装置の全体構成例を表す断面図である。
【図12】本開示の第３の実施の形態に係る電子機器の全体構成例を表す概略図である。
【図13】車両制御システムの概略的な構成の一例を示すブロック図である。
【図14】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図15】本開示の第９の変形例としての撮像装置の全体構成例を表す断面図である。
【図16】本開示の第１０の変形例としての撮像装置の全体構成例を表す断面図である。
【図17】本開示の第１１の変形例としての撮像装置の全体構成例を表す断面図である。
【図18】本開示の第１２の変形例としての撮像装置の全体構成例を表す断面図である。
【図19】本開示の第１３の変形例としての撮像装置の全体構成例を表す断面図である。
【図20】本開示の第１４の変形例としての撮像装置の全体構成例を表す断面図である。
【図21】本開示の第１５の変形例としての撮像装置の概略構成例を表すブロック図である。
【発明を実施するための形態】
【0009】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（２層構造の撮像装置の例）
１－１．基本形態
１－２．第１の変形例
１－３．第２の変形例
１－４．第３の変形例
１－５．第４の変形例
２．第２の実施の形態（３層構造の撮像装置の例）
２－１．基本形態
２－２．第５の変形例
２－３．第６の変形例
２－４．第７の変形例
２－５．第８の変形例
３．第３の実施の形態（電子機器への適用例）
４．移動体への応用例
５．その他の変形例
１．第１の実施の形態（２層構造の撮像装置の例）
１－１．基本形態
１－２．第１の変形例
１－３．第２の変形例
１－４．第３の変形例
１－５．第４の変形例
２．第２の実施の形態（３層構造の撮像装置の例）
２－１．基本形態
２－２．第５の変形例
２－３．第６の変形例
２－４．第７の変形例
２－５．第８の変形例
３．第３の実施の形態（電子機器への適用例）
４．移動体への応用例
５．その他の変形例
【0010】
【0011】
図１に示したように、撮像装置１は、表面１０Ｓを含む第１基板としてのセンサ基板１０と、表面２０Ｓを含む第２基板としての回路基板２０とが積層された２層構造を有している。撮像装置１では、位置Ｐ１において、表面１０Ｓと表面２０Ｓとが接合されている。本実施の形態では、センサ基板１０と回路基板２０との積層方向をＺ軸方向とし、センサ基板１０および回路基板２０がそれぞれ広がる面をＸＹ面とする。この撮像装置１は、いわゆる裏面照射型のイメージセンサデバイスである。
【0012】
（センサ基板１０）
センサ基板１０は、回路基板２０に近い位置から順に積層された、第１配線を含む配線層１１と半導体層１２とを有する。センサ基板１０の配線層１１には、電極１３と、配線１４とが含まれている。電極１３および配線１４は、例えばＣｕ（銅）などの高導電性非磁性材料により形成されており、例えばＳｉＯ2などからなる絶縁層１１Ｚに埋設されている。ただし、電極１３の一部は表面１０Ｓに露出している。半導体層１２は、例えばＳｉ（シリコン）基板である。
センサ基板１０は、回路基板２０に近い位置から順に積層された、第１配線を含む配線層１１と半導体層１２とを有する。センサ基板１０の配線層１１には、電極１３と、配線１４とが含まれている。電極１３および配線１４は、例えばＣｕ（銅）などの高導電性非磁性材料により形成されており、例えばＳｉＯ2などからなる絶縁層１１Ｚに埋設されている。ただし、電極１３の一部は表面１０Ｓに露出している。半導体層１２は、例えばＳｉ（シリコン）基板である。
【0013】
センサ基板１０は、半導体層１２から見て配線層１１と反対側において順に積層された、絶縁層１５と、半導体層１６と、カラーフィルタ層１７と、マイクロレンズ層１８とをさらに有している。半導体層１６には、例えばＣＭＯＳを用いた固体撮像素子ＩＳが埋設されている。絶縁層１５も例えばＳｉＯ2などからなる。
【0014】
（回路基板２０）
回路基板２０は、センサ基板１０に近い位置から順に積層された、配線層２１と、記憶素子層２２と、半導体層２３とを有する。
回路基板２０は、センサ基板１０に近い位置から順に積層された、配線層２１と、記憶素子層２２と、半導体層２３とを有する。
【0015】
配線層２１において、配線２６－１～２６－６と、ビア２７－１～２７－６と、電極２８とが、例えばＳｉＯ2などからなる絶縁層２１Ｚに埋設されている。ただし、電極２８の一部は表面２０Ｓに露出しており、表面１０Ｓに露出している電極１３と接合されて接合部ＣＳを形成している。なお、センサ基板１０は、固体撮像素子ＩＳが複数配置された画素領域Ｒ１と、その画素領域Ｒ１を取り囲む周辺領域Ｒ２とを含んでおり、センサ基板１０と回路基板２０との積層方向（Ｚ軸方向）において画素領域Ｒ１と重なる位置に接合部ＣＳが形成されているとよい。ただし、接合部ＣＳは周辺領域Ｒ２に形成されていてもよい。また、電極２８、配線２６－１～２６－６およびビア２７－１～２７－６は、いずれも例えばＣｕ（銅）などの高導電性非磁性材料により形成されている。電極１３と電極２８とは、例えば電極１３を構成するＣｕと電極２８を構成するＣｕとが直接接合されるＣｕ－Ｃｕ接合により接合部ＣＳを形成している。このＣｕ－Ｃｕ接合により、電極１３と電極２８との電気的導通が確保されている。また、配線２６－１～２６－６と、ビア２７－１～２７－６とは、記憶素子層２２の側から順に交互に積層されている。なお、以下の説明では、配線２６－１～２６－６を包括的に配線２６といい、ビア２７－１～２７－６を包括的にビア２７という場合がある。
【0016】
記憶素子層２２は、トランジスタ２０Ｔｒと、記憶素子２４と、コンタクト層２５Ａと、コンタクト層２５Ｂとを有している。トランジスタ２０Ｔｒは、記憶素子２４と半導体層２３との間、例えば半導体層２３の表面近傍に設けられている。コンタクト層２５Ａは、記憶素子２４と、トランジスタ２０Ｔｒにおけるソース電極もしくはドレイン電極のうちのいずれか一方とを接続する導電層である。また、コンタクト層２５Ｂは、記憶素子２４と配線２６－１とを接続する導電層である。さらに、トランジスタ２０Ｔｒにおけるソース電極もしくはドレイン電極のうちの他方は、コンタクト層２２Ｃ１とコンタクト層２２Ｃ２とを介して別の配線２６－１と接続されている。これらのトランジスタ２０Ｔｒ、記憶素子２４、コンタクト層２５Ａおよびコンタクト層２５Ｂなどは絶縁層２２Ｚに埋設されている。
【0017】
【0018】
図２に示したように、回路基板２０における記憶素子２４の近傍には、絶縁性の側壁部ＳＷと、Ｈ2（水素ガス）などの透過を防止する水素ブロック層２９とが設けられている。側壁部ＳＷは、記憶素子２４の端面２４Ｔを、ＸＹ面内において取り囲むように覆っている。側壁部ＳＷの構成材料としては、Ｔｉ（チタン），Ｚｒ（ジルコニウム）もしくはＨｆ（ハフニウム）の第４族元素を含む導電性材料、Ｖ（バナジウム），Ｎｂ（ニオブ）もしくはＴａ（タンタル）の第５族元素を含む導電性材料、または、それらの第４族元素の窒化物もしくは第５族元素の窒化物が挙げられる。また、側壁部ＳＷの構成材料としては、Ａｌ2 Ｏ3 （アルミナ），ＺｎＯ2 （過酸化亜鉛）もしくはＳｉＮ（窒化ケイ素）などの非導電性材料を用いることもできる。水素ブロック層２９は、側壁部ＳＷの外面の少なくとも一部をさらに覆っている。水素ブロック層２９は、例えばスパッタリング法により形成される薄層であり、側壁部ＳＷの外面をＸＹ面内において取り囲むように覆っているとよい。水素ブロック層２９は、例えばＴｉ（チタン）などの水素を吸蔵する金属材料を含んでおり、水素ガスのほか、Ｏ2（酸素ガス）やＨ2Ｏ（水）、および水素ラジカルなどの透過をブロックするとよい。水素ガス、酸素ガス、水、および水素ラジカルは、いずれも記憶素子２４の性能劣化を引き起こす可能性を有する劣化原因物質である。このような劣化原因物質は、撮像装置１の製造工程、特に、表面１０Ｓと表面２０Ｓとの接合時や、配線層２１における配線２６およびビア２７などの形成時に発生する場合がある。水素ブロック層２９の存在により、上記した劣化原因物質が記憶素子２４に到達しにくくなる。
【0019】
記憶素子２４は、例えば磁気トンネル接合（ＭＴＪ）素子などの、例えばＺ軸方向において積層された複数の磁性層を含む積層体であり、Ｚ軸方向にセンス電流が供給されることにより、情報の書き込みおよびその情報の読み出しがなされるようになっている。記憶素子２４は、積層方向（Ｚ軸方向）においてコンタクト層２５Ａとコンタクト層２５Ｂとの間に挟まれている。回路基板２０は、コンタクト層２５Ａと記憶素子２４との間に設けられた第１端子としての下部電極ＢＥと、記憶素子２４とコンタクト層２５Ｂとの間に設けられた第２端子としての上部電極ＴＥとをさらに有する。下部電極ＢＥおよび上部電極ＴＥは、例えばＴｉ，ＴｉＮ（窒化チタン），Ｔａ（タンタル），ＴａＮ（窒化タンタル），Ｗ（タングステン），ＣｕおよびＡｌ（アルミニウム）のうちの１種以上を含む高導電性材料により構成されていてもよい。下部電極ＢＥおよび上部電極ＴＥは、単層構造に限定されず、複数の導電層が積層された積層構造を有していてもよい。さらに、下部電極ＢＥの厚さＺＢＥよりも上部電極ＴＥの厚さＺＴＥが大きいことが望ましい。上記した劣化原因物質が記憶素子２４により到達しにくくなるからである。
【0020】
コンタクト層２５Ａは、例えばコア２５Ａ１と、そのコア２５Ａ１の周囲を覆うバリア層２５Ａ２との２層構造を有する。同様に、コンタクト層２５Ｂは、コア２５Ｂ１と、そのコア２５Ｂ１の周囲を覆うバリア層２５Ｂ２との２層構造を有する。コア２５Ａ１，２５Ｂ１は、例えばＣｕ，ＷまたはＡｌなどの高導電性材料を主体とする材料からなる。バリア層２５Ａ２，２５Ｂ２は、Ｔｉの単体もしくはＴａ（タンタル）の単体、またはそれらのＴｉおよびＴａの少なくとも一方を含む合金などを主体とする材料からなる。
【0021】
記憶素子２４は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ－ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ－ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
【0022】
記憶素子２４は、例えば、コンタクト層２５Ａに近い方から順に、下地層と、磁化固定層と、絶縁層と、記憶層と，キャップ層とが積層された積層構造を有する。記憶素子２４では、一軸異方性を有する記憶層の磁化の向きを変化させることにより情報の記憶が行われる。記憶層の磁化と磁化固定層の磁化との相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
【0023】
記憶素子２４における下地層およびキャップ層は、例えばＴａ，Ｒｕなどの金属膜またはその積層膜により構成されている。
【0024】
記憶素子２４における磁化固定層は、記憶層の記憶情報（磁化方向）の基準とされるリファレンス層である。磁化固定層は、その磁化の方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層は、例えばＣｏ－Ｆｅ－Ｂにより構成されている。
【0025】
磁化固定層の磁化の方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層の磁化の方向よりも磁化固定層の磁化の方向が動きにくくなるようにすればよいからである。例えば、磁化固定層が記憶層と比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化固定層の磁化の方向を固定するには、例えばＰｔＭｎやＩｒＭｎなどの反強磁性体を、磁化固定層に接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層と結合させることで、磁化固定層の磁化の方向を間接的に固定してもよい。
【0026】
記憶素子２４における絶縁層は、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、この絶縁層は酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層の磁化の向きを反転させるための電流密度を低減することが可能となるからである。
【0027】
記憶素子２４における記憶層は、磁化固定層の磁化の方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層は、例えばＣｏ－Ｆｅ－Ｂにより構成されている。
【0028】
［撮像装置１の作用効果］
以上説明したように、本実施の形態の撮像装置１は、センサ基板１０の表面１０Ｓと、回路基板２０の表面２０Ｓとが貼り合わされた２層構造を有する。センサ基板１０は、回路基板２０に近い位置から順に積層された配線層１１と半導体層１２とを有する。回路基板２０は、センサ基板１０に近い位置から順に積層された、配線層２１と記憶素子層２２と半導体層２３とを有する。このため、センサ基板１０における配線層１１と、回路基板２０における記憶素子２４との距離が接近した状態となる。よって、センサ基板１０における配線層１１の電極１３と、回路基板２０における記憶素子２４とを繋ぐ配線２６およびビア２７の長さを短縮することができ、配線２６等の電気抵抗を低減できるうえ、製造プロセスの簡素化を図ることができる。そのうえ、ＸＹ面内方向への広がりを抑え、省スペース化を実現でき、撮像装置１全体の寸法を縮小化に寄与する。したがって、本実施の形態における撮像装置１は、高集積化に適する。
以上説明したように、本実施の形態の撮像装置１は、センサ基板１０の表面１０Ｓと、回路基板２０の表面２０Ｓとが貼り合わされた２層構造を有する。センサ基板１０は、回路基板２０に近い位置から順に積層された配線層１１と半導体層１２とを有する。回路基板２０は、センサ基板１０に近い位置から順に積層された、配線層２１と記憶素子層２２と半導体層２３とを有する。このため、センサ基板１０における配線層１１と、回路基板２０における記憶素子２４との距離が接近した状態となる。よって、センサ基板１０における配線層１１の電極１３と、回路基板２０における記憶素子２４とを繋ぐ配線２６およびビア２７の長さを短縮することができ、配線２６等の電気抵抗を低減できるうえ、製造プロセスの簡素化を図ることができる。そのうえ、ＸＹ面内方向への広がりを抑え、省スペース化を実現でき、撮像装置１全体の寸法を縮小化に寄与する。したがって、本実施の形態における撮像装置１は、高集積化に適する。
【0029】
また、本実施の形態の撮像装置１では、記憶素子２４の周囲に水素ブロック層２９を設けるようにしたので、撮像装置１の製造過程において発生する水素ガスなどの劣化原因物質が記憶素子２４に到達するのを妨げることができる。このため、記憶素子２４の性能劣化を効果的に抑制できる。さらに、撮像装置１では、記憶素子２４をＺ軸方向において挟むように設けられた下部電極ＢＥおよび上部電極ＴＥにチタンを含有させるようにすれば、上記の劣化原因物質が記憶素子２４に到達するのを、より効果的に妨げることができる。特に、下部電極ＢＥの厚さＺＢＥよりも上部電極ＴＥの厚さＺＴＥを大きくした場合には、記憶素子２４への劣化原因物質の進入を、よりいっそう効果的に防ぐことができる。また、下部電極ＢＥの厚さＺＢＥよりも上部電極ＴＥの厚さＺＴＥを大きくすることにより、記憶素子２４形成後における他の工程、例えば、コンタクト層２５Ｂを上部電極ＴＥと接続するための側壁部ＳＷの開口を形成する穴あけ工程などでの、記憶素子２４へのダメージを緩和できる。
【0030】
また、撮像装置１では、コンタクト層２５Ａをコア２５Ａ１とバリア層２５Ａ２との２層構造により構成するようにした。このため、例えばコア２５Ａ１をＷ（タングステン）を用いてＣＶＤ法により形成することにより、Ｚ軸方向に細長く延在する形状のコンタクト層２５Ａを実現できる。よって、狭い領域内に多数の記憶素子２４を配列した場合にも対応することができ、高集積化に資する。ここで、Ｗ（タングステン）は絶縁層２０Ｚの構成材料、例えばＳｉＯ2との密着性が弱い傾向にあるので、バリア層２５Ａ２をコア２５Ａ１と絶縁層２０Ｚとの間に介在させることにより、コンタクト層２５Ａと絶縁層２０Ｚとの密着性を高めることができる。バリア層２５Ａ２は、コア２５Ａ１を覆うＴｉＮ膜と、そのＴｉＮ膜を覆うＴｉ膜との積層膜であってもよい。その場合、ＴｉＮ膜はＷ（タングステン）との密着性に特に優れ、Ｔｉ膜はＳｉＯ2との密着性に特に優れるので、コンタクト層２５Ａと絶縁層２０Ｚとの密着性をよりいっそう高めることができる。また、バリア層２５Ａ２がＴｉ（チタン）を含有する場合には、水素ラジカル等の劣化原因物質を吸蔵することができるので、記憶素子２４の性能劣化の可能性をよりいっそう低減できる。
【0031】
なお、本実施の形態の撮像装置１では、各配線２６や各ビア２７を覆うようにＴｉ（チタン）を含有するバリア層をさらに形成するようにしてもよい。水素ラジカル等の劣化原因物質が記憶素子２４へ到達するのをより効果的に防止できるからである。
【0032】
＜＜１－２．第１の変形例＞＞
上記第１の実施の形態の撮像装置１では、表面１０Ｓに露出した電極１３と表面２０Ｓに露出した電極２８とがＣｕ－Ｃｕ接合されるようにしたが、本開示はこれに限定されるものではない。本開示は、図３に示した、本開示の第１の変形例としての撮像装置１Ａをも含む概念である。撮像装置１Ａでは、表面１０Ｓおよび表面２０Ｓを貫くビアＶにより、センサ基板１０の配線１４と回路基板２０の配線２６－６とが接続されている。また、撮像装置１Ａでは、表面１０Ｓに露出した電極１３および表面２０Ｓに露出した電極２８は存在しない。撮像装置１Ａは、これらの点を除き、他は上記第１の実施の形態の撮像装置１と実質的に同じ構成を有する。
上記第１の実施の形態の撮像装置１では、表面１０Ｓに露出した電極１３と表面２０Ｓに露出した電極２８とがＣｕ－Ｃｕ接合されるようにしたが、本開示はこれに限定されるものではない。本開示は、図３に示した、本開示の第１の変形例としての撮像装置１Ａをも含む概念である。撮像装置１Ａでは、表面１０Ｓおよび表面２０Ｓを貫くビアＶにより、センサ基板１０の配線１４と回路基板２０の配線２６－６とが接続されている。また、撮像装置１Ａでは、表面１０Ｓに露出した電極１３および表面２０Ｓに露出した電極２８は存在しない。撮像装置１Ａは、これらの点を除き、他は上記第１の実施の形態の撮像装置１と実質的に同じ構成を有する。
【0033】
＜＜１－３．第２の変形例＞＞
本開示は、図４に示した、本開示の第２の変形例としての撮像装置１Ｂをも含む概念である。撮像装置１Ｂでは、配線２６－６から表面２０Ｓ、表面１０Ｓ、配線層１１および半導体層１２を貫いて半導体層１６に到達するを貫くビアＶ１と、絶縁層１５に設けられてビアＶ１と接続された配線１９と、その配線１９から半導体層１２を貫いて配線１４に到達するビアＶ２とが設けられている。また、撮像装置１Ｂでは、撮像装置１Ａと同様、表面１０Ｓに露出した電極１３および表面２０Ｓに露出した電極２８は存在しない。撮像装置２Ｂは、これらの点を除き、他は上記第１の実施の形態の撮像装置１と実質的に同じ構成を有する。
本開示は、図４に示した、本開示の第２の変形例としての撮像装置１Ｂをも含む概念である。撮像装置１Ｂでは、配線２６－６から表面２０Ｓ、表面１０Ｓ、配線層１１および半導体層１２を貫いて半導体層１６に到達するを貫くビアＶ１と、絶縁層１５に設けられてビアＶ１と接続された配線１９と、その配線１９から半導体層１２を貫いて配線１４に到達するビアＶ２とが設けられている。また、撮像装置１Ｂでは、撮像装置１Ａと同様、表面１０Ｓに露出した電極１３および表面２０Ｓに露出した電極２８は存在しない。撮像装置２Ｂは、これらの点を除き、他は上記第１の実施の形態の撮像装置１と実質的に同じ構成を有する。
【0034】
＜＜１－４．第３の変形例＞＞
図５は、本開示の第３の変形例としての撮像装置１Ｃにおける記憶素子２４の近傍を拡大して詳細を表した拡大断面図である。図５に示したように、撮像装置１Ｃでは、ＸＹ面内方向において、コンタクト層２５Ｂのバリア層２５Ｂ２の外径Φ２５Ｂが、記憶素子２４の外径Φ２４よりも大きく、側壁部ＳＷの外径ΦＳＷとほぼ一致している。このため、コンタクト層２５Ｂのバリア層２５Ｂ２が水素ブロック層２９と接続されている。このため、バリア層２５Ｂ２と水素ブロック層２９との隙間から側壁部ＳＷを介して記憶素子２４へ進入するのを防ぐことができる。なお、コンタクト層２５Ａのバリア層２５Ａ２と水素ブロック層２９とは、側壁部ＳＷにより電気的に分離されている。したがって、水素ブロック層２９を経由してコンタクト層２５Ａとコンタクト層２５Ｂとが短絡することはない。
図５は、本開示の第３の変形例としての撮像装置１Ｃにおける記憶素子２４の近傍を拡大して詳細を表した拡大断面図である。図５に示したように、撮像装置１Ｃでは、ＸＹ面内方向において、コンタクト層２５Ｂのバリア層２５Ｂ２の外径Φ２５Ｂが、記憶素子２４の外径Φ２４よりも大きく、側壁部ＳＷの外径ΦＳＷとほぼ一致している。このため、コンタクト層２５Ｂのバリア層２５Ｂ２が水素ブロック層２９と接続されている。このため、バリア層２５Ｂ２と水素ブロック層２９との隙間から側壁部ＳＷを介して記憶素子２４へ進入するのを防ぐことができる。なお、コンタクト層２５Ａのバリア層２５Ａ２と水素ブロック層２９とは、側壁部ＳＷにより電気的に分離されている。したがって、水素ブロック層２９を経由してコンタクト層２５Ａとコンタクト層２５Ｂとが短絡することはない。
【0035】
＜＜１－５．第４の変形例＞＞
図６は、本開示の第４の変形例としての撮像装置１Ｄにおける記憶素子２４の近傍を拡大して詳細を表した拡大断面図である。図６に示したように、撮像装置１Ｄでは、ＸＹ面内方向において上部電極ＴＥの外径ΦＴＥが記憶素子２４の外径Φ２４よりも大きい。撮像装置１Ｄでは、このような構成により、コンタクト層２５Ｂを形成する際の、上部電極ＴＥに対するコンタクト層２５Ｂの位置合わせが容易となる。また、ＸＹ面内方向においてより大きな寸法を有する上部電極ＴＥを記憶素子２４に被せることにより、記憶素子２４の上層、すなわち配線層２１などからの劣化原因物質が記憶素子２４への進入するのを効果的に防ぐことができる。
図６は、本開示の第４の変形例としての撮像装置１Ｄにおける記憶素子２４の近傍を拡大して詳細を表した拡大断面図である。図６に示したように、撮像装置１Ｄでは、ＸＹ面内方向において上部電極ＴＥの外径ΦＴＥが記憶素子２４の外径Φ２４よりも大きい。撮像装置１Ｄでは、このような構成により、コンタクト層２５Ｂを形成する際の、上部電極ＴＥに対するコンタクト層２５Ｂの位置合わせが容易となる。また、ＸＹ面内方向においてより大きな寸法を有する上部電極ＴＥを記憶素子２４に被せることにより、記憶素子２４の上層、すなわち配線層２１などからの劣化原因物質が記憶素子２４への進入するのを効果的に防ぐことができる。
【0036】
＜２．第２の実施の形態＞
＜＜２－１．基本形態＞＞
［撮像装置２の構成］
図７は、本開示の第２の実施の形態としての撮像装置２の断面構成を表したものである。上記第１の実施の形態では、固体撮像素子ＩＳを含むセンサ基板１０の表面１０Ｓと、記憶素子２４を含む回路基板２０の表面２０Ｓとを接合した２層構造の撮像装置１を例示して説明した。これに対し、第２の実施の形態に係る撮像装置２は、図７に示したように、ロジック基板４０と、中間基板５０と、センサ基板１０とが順に積層された３層構造を有する。撮像装置２のセンサ基板１０は、上記第１の実施の形態における撮像装置１のセンサ基板１０と実質的に同じであるので、その説明を省略する。なお、撮像装置２では、ロジック基板４０が本開示の「第１基板」に対応する一具体例であり、中間基板５０が本開示の「第２基板」に対応する一具体例であり、センサ基板１０が本開示の「第３基板」に対応する一具体例である。
＜＜２－１．基本形態＞＞
［撮像装置２の構成］
図７は、本開示の第２の実施の形態としての撮像装置２の断面構成を表したものである。上記第１の実施の形態では、固体撮像素子ＩＳを含むセンサ基板１０の表面１０Ｓと、記憶素子２４を含む回路基板２０の表面２０Ｓとを接合した２層構造の撮像装置１を例示して説明した。これに対し、第２の実施の形態に係る撮像装置２は、図７に示したように、ロジック基板４０と、中間基板５０と、センサ基板１０とが順に積層された３層構造を有する。撮像装置２のセンサ基板１０は、上記第１の実施の形態における撮像装置１のセンサ基板１０と実質的に同じであるので、その説明を省略する。なお、撮像装置２では、ロジック基板４０が本開示の「第１基板」に対応する一具体例であり、中間基板５０が本開示の「第２基板」に対応する一具体例であり、センサ基板１０が本開示の「第３基板」に対応する一具体例である。
【0037】
撮像装置２では、ロジック基板４０の表面４０Ｓと、中間基板５０の表面５０Ｓ１とが位置Ｐ１において接合されており、中間基板５０の裏面５０Ｓ２とセンサ基板１０の表面１０Ｓとが位置Ｐ１において接合されている。
【0038】
（ロジック基板４０）
ロジック基板４０は、中間基板５０に近い位置から順に積層された、配線層４１と、半導体層４２とを有する。配線層４１には、例えば信号処理回路などのロジック回路が形成されている。
ロジック基板４０は、中間基板５０に近い位置から順に積層された、配線層４１と、半導体層４２とを有する。配線層４１には、例えば信号処理回路などのロジック回路が形成されている。
【0039】
配線層４１において、ロジック回路を構成する配線４６－１～４６－６、ビア４７－１～４７－６、トランジスタ４０Ｔｒおよび電極４８が、例えばＳｉＯ2などからなる絶縁層４１Ｚに埋設されている。ただし、電極４８の一部は表面４０Ｓに露出している。また、電極４８、配線４６－１～４６－６およびビア４７－１～４７－６は、いずれも例えばＣｕ（銅）などの高導電性非磁性材料により形成されている。また、配線４６－１～４６－６と、ビア４７－１～４７－６とは、半導体層４２の側から順に交互に積層されている。なお、以下の説明では、配線４６－１～４６－６を包括的に配線４６といい、ビア４７－１～４７－６を包括的にビア４７という場合がある。また、半導体層４２は、例えばＳｉ（シリコン）基板である。
【0040】
（中間基板５０）
中間基板５０は、ロジック基板４０に近い位置から順に積層された、配線層５１と、半導体層５２と、配線層５３とを有する。
中間基板５０は、ロジック基板４０に近い位置から順に積層された、配線層５１と、半導体層５２と、配線層５３とを有する。
【0041】
配線層５１は、電極５４と、配線５５と、記憶素子５６と、コンタクト層５７Ａと、コンタクト層５７Ｂと、トランジスタ５０Ｔｒとを有している。電極５４、配線５５、記憶素子５６、コンタクト層５７Ａ、コンタクト層５７Ｂ、およびトランジスタ５０Ｔｒは、例えばＳｉＯ2などからなる絶縁層５１Ｚに埋設されている。ただし、電極５４の一部は表面５０Ｓ１に露出しており、表面４０Ｓに露出している電極４８と接合されて接合部ＣＳ１を形成している。また、電極５４、配線５５およびコンタクト層５７Ａ，５７Ｂは、いずれも例えばＣｕ（銅）などの高導電性非磁性材料により形成されている。記憶素子５６は、上記第１の実施の形態の撮像装置１における記憶素子２４と実質的に同じ構成を有する。トランジスタ５０Ｔｒは、記憶素子５６と半導体層５２との間、例えば半導体層５２の表面近傍に設けられている。コンタクト層５７Ａは、記憶素子５６と、トランジスタ５０Ｔｒにおけるソース電極もしくはドレイン電極のうちのいずれか一方とを接続する導電層である。また、コンタクト層５７Ｂは、記憶素子５６と配線５５とを接続する導電層である。さらに、トランジスタ５０Ｔｒにおけるソース電極もしくはドレイン電極のうちの他方は、コンタクト層５７Ｃ１とコンタクト層５７Ｃ２とを介して別の配線５５と接続されている。半導体層５２は、例えばＳｉ（シリコン）基板である。
【0042】
配線層５３は、電極５８と、その電極５８の周囲を充填する絶縁層５３Ｚとを有している。電極５８は、コンタクト層５９により、配線層５１における配線５５と接続されている。さらに、電極５８の一部は裏面５０Ｓ２に露出しており、表面１０Ｓに露出している電極１３と接合されて接合部ＣＳ２を形成している。電極５４およびコンタクト層５９Ｂは、いずれも例えばＣｕ（銅）などの高導電性非磁性材料により形成されている。
【0043】
なお、撮像装置２では、積層方向（Ｚ軸方向）において画素領域Ｒ１と重なる位置に接合部ＣＳ１，ＣＳ２が形成されているとよい。ただし、接合部ＣＳ１，ＣＳ２は周辺領域Ｒ２に形成されていてもよい。また、電極５４と電極４８とは、例えば電極５４を構成するＣｕと電極４８を構成するＣｕとが直接接合されるＣｕ－Ｃｕ接合により接合部ＣＳ１を形成している。このＣｕ－Ｃｕ接合により、電極５４と電極４８との電気的導通が確保されている。同様に、電極５８と電極１３とは、例えば電極５８を構成するＣｕと電極１３を構成するＣｕとが直接接合されるＣｕ－Ｃｕ接合により接合部ＣＳ２を形成している。このＣｕ－Ｃｕ接合により、電極５８と電極１３との電気的導通が確保されている。
【0044】
［撮像装置２の作用効果］
以上説明したように、本実施の形態の撮像装置２は、ロジック基板４０と、中間基板５０と、センサ基板１０とが順に積層された３層構造を有する。ここで、ロジック基板４０の表面４０Ｓと、中間基板５０の表面５０Ｓ１とが対向するように貼り合わされている。ロジック基板４０は、中間基板５０に近い位置から順に積層された配線層４１と半導体層４２とを有する。中間基板５０は、ロジック基板４０に近い位置から順に積層された、記憶素子５６を含む配線層５１と半導体層５２とを有する。このため、ロジック基板４０における配線層４１と、中間基板５０における記憶素子５６との距離が接近した状態となる。よって、ロジック基板４０における配線層４１に設けられた電極４８と、中間基板５０における記憶素子５６とを繋ぐ配線等の長さを短縮することができ、その配線等の電気抵抗を低減できるうえ、製造プロセスの簡素化を図ることができる。そのうえ、ＸＹ面内方向への広がりを抑え、省スペース化を実現でき、撮像装置２全体の寸法を縮小化に寄与する。したがって、本実施の形態における撮像装置２は、高集積化に適する。
以上説明したように、本実施の形態の撮像装置２は、ロジック基板４０と、中間基板５０と、センサ基板１０とが順に積層された３層構造を有する。ここで、ロジック基板４０の表面４０Ｓと、中間基板５０の表面５０Ｓ１とが対向するように貼り合わされている。ロジック基板４０は、中間基板５０に近い位置から順に積層された配線層４１と半導体層４２とを有する。中間基板５０は、ロジック基板４０に近い位置から順に積層された、記憶素子５６を含む配線層５１と半導体層５２とを有する。このため、ロジック基板４０における配線層４１と、中間基板５０における記憶素子５６との距離が接近した状態となる。よって、ロジック基板４０における配線層４１に設けられた電極４８と、中間基板５０における記憶素子５６とを繋ぐ配線等の長さを短縮することができ、その配線等の電気抵抗を低減できるうえ、製造プロセスの簡素化を図ることができる。そのうえ、ＸＹ面内方向への広がりを抑え、省スペース化を実現でき、撮像装置２全体の寸法を縮小化に寄与する。したがって、本実施の形態における撮像装置２は、高集積化に適する。
【0045】
また、本実施の形態の撮像装置２においても、記憶素子５６の周囲に水素ブロック層を設けるようにすれば、撮像装置２の製造過程において発生する水素ガスなどの劣化原因物質が記憶素子５６に到達するのを妨げることができる。その結果、記憶素子５６の性能劣化を回避することができる。
【0046】
＜＜２－２．第５の変形例＞＞
上記第２の実施の形態の撮像装置２では、中間基板５０とセンサ基板１０との界面において、裏面５０Ｓ２に露出した電極５８と表面１０Ｓに露出した電極１３とがＣｕ－Ｃｕ接合されるようにしたが、本開示はこれに限定されるものではない。本開示は、図８に示した、本開示の第５の変形例としての撮像装置２Ａをも含む概念である。撮像装置２Ａでは、コンタクト層５９の代わりのコンタクト層５９Ａが裏面５０Ｓ２、表面１０Ｓ、配線層１１および半導体層１２を貫いており、このコンタクト層５９Ａにより、センサ基板１０の配線１４と中間基板５０の配線５５とが接続されている。また、撮像装置２Ａでは、表面１０Ｓに露出した電極１３および裏面５０Ｓ２に露出した電極５８は存在しない。撮像装置２Ａは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
上記第２の実施の形態の撮像装置２では、中間基板５０とセンサ基板１０との界面において、裏面５０Ｓ２に露出した電極５８と表面１０Ｓに露出した電極１３とがＣｕ－Ｃｕ接合されるようにしたが、本開示はこれに限定されるものではない。本開示は、図８に示した、本開示の第５の変形例としての撮像装置２Ａをも含む概念である。撮像装置２Ａでは、コンタクト層５９の代わりのコンタクト層５９Ａが裏面５０Ｓ２、表面１０Ｓ、配線層１１および半導体層１２を貫いており、このコンタクト層５９Ａにより、センサ基板１０の配線１４と中間基板５０の配線５５とが接続されている。また、撮像装置２Ａでは、表面１０Ｓに露出した電極１３および裏面５０Ｓ２に露出した電極５８は存在しない。撮像装置２Ａは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
【0047】
＜＜２－３．第６の変形例＞＞
本開示は、図９に示した、本開示の第６の変形例としての撮像装置２Ｂをも含む概念である。撮像装置２Ｂでは、コンタクト層５９Ｂが設けられている。コンタクト層５９Ｂは、配線４６－６から表面４０Ｓ、表面５０Ｓ１、配線層５１、半導体層５２、配線層５３、裏面５０Ｓ２、表面１０Ｓ、配線層１１、半導体層１２および絶縁層１５を貫いて半導体層１６に到達するように設けられている。また、撮像装置２Ｂでは、表面１０Ｓに露出した電極１３、裏面５０Ｓ２に露出した電極５８、表面５０Ｓ１に露出した電極５４および表面４０Ｓに露出した電極４８は存在しない。撮像装置２Ｂは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
本開示は、図９に示した、本開示の第６の変形例としての撮像装置２Ｂをも含む概念である。撮像装置２Ｂでは、コンタクト層５９Ｂが設けられている。コンタクト層５９Ｂは、配線４６－６から表面４０Ｓ、表面５０Ｓ１、配線層５１、半導体層５２、配線層５３、裏面５０Ｓ２、表面１０Ｓ、配線層１１、半導体層１２および絶縁層１５を貫いて半導体層１６に到達するように設けられている。また、撮像装置２Ｂでは、表面１０Ｓに露出した電極１３、裏面５０Ｓ２に露出した電極５８、表面５０Ｓ１に露出した電極５４および表面４０Ｓに露出した電極４８は存在しない。撮像装置２Ｂは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
【0048】
＜＜２－４．第７の変形例＞＞
本開示は、図１０に示した、本開示の第７の変形例としての撮像装置２Ｃをも含む概念である。撮像装置２Ｃでは、配線４６－６から表面４０Ｓ、表面４０Ｓ１、配線層５１、半導体層５２、配線層５３、裏面５０Ｓ２、表面１０Ｓ、配線層１１、半導体層１２および絶縁層１５を貫いて半導体層１６に到達するコンタクト層５９Ｃと、絶縁層１５に設けられてコンタクト層５９Ｃと接続された配線１９Ａと、その配線１９Ａから半導体層１２を貫いて配線１４に到達するビアＶ２とが設けられている。また、撮像装置２Ｃでは、配線層５３に埋設されてコンタクト層５９Ｃと接続された配線１９Ｂと、その配線１９Ｂから半導体層５２および絶縁層５１Ｚを貫いて配線５５に到達するビアＶ３とがさらに設けられている。なお、撮像装置２Ｃでは、撮像装置２Ｂと同様、表面１０Ｓに露出した電極１３、裏面５０Ｓ２に露出した電極５８、表面５０Ｓ１に露出した電極５４および表面４０Ｓに露出した電極４８は存在しない。撮像装置２Ｃは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
本開示は、図１０に示した、本開示の第７の変形例としての撮像装置２Ｃをも含む概念である。撮像装置２Ｃでは、配線４６－６から表面４０Ｓ、表面４０Ｓ１、配線層５１、半導体層５２、配線層５３、裏面５０Ｓ２、表面１０Ｓ、配線層１１、半導体層１２および絶縁層１５を貫いて半導体層１６に到達するコンタクト層５９Ｃと、絶縁層１５に設けられてコンタクト層５９Ｃと接続された配線１９Ａと、その配線１９Ａから半導体層１２を貫いて配線１４に到達するビアＶ２とが設けられている。また、撮像装置２Ｃでは、配線層５３に埋設されてコンタクト層５９Ｃと接続された配線１９Ｂと、その配線１９Ｂから半導体層５２および絶縁層５１Ｚを貫いて配線５５に到達するビアＶ３とがさらに設けられている。なお、撮像装置２Ｃでは、撮像装置２Ｂと同様、表面１０Ｓに露出した電極１３、裏面５０Ｓ２に露出した電極５８、表面５０Ｓ１に露出した電極５４および表面４０Ｓに露出した電極４８は存在しない。撮像装置２Ｃは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。
【0049】
＜＜２－５．第８の変形例＞＞
本開示は、図１１に示した、本開示の第８の変形例としての撮像装置２Ｄをも含む概念である。撮像装置２Ｄは、ロジック基板４０の代わりにロジック基板４０Ａを備え、中間基板５０の代わりに中間基板５０Ａを備えるようにした。撮像装置２Ｄは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。具体的には、上記撮像装置２では、図７に示したように中間基板５０に記憶素子５６を設けるようにした。これに対し、撮像装置２Ｄでは、図１１に示したように中間基板５０Ａは記憶素子を含まず、ロジック基板４０Ａに記憶素子４９を設けるようにした。
本開示は、図１１に示した、本開示の第８の変形例としての撮像装置２Ｄをも含む概念である。撮像装置２Ｄは、ロジック基板４０の代わりにロジック基板４０Ａを備え、中間基板５０の代わりに中間基板５０Ａを備えるようにした。撮像装置２Ｄは、これらの点を除き、他は上記第２の実施の形態の撮像装置２と実質的に同じ構成を有する。具体的には、上記撮像装置２では、図７に示したように中間基板５０に記憶素子５６を設けるようにした。これに対し、撮像装置２Ｄでは、図１１に示したように中間基板５０Ａは記憶素子を含まず、ロジック基板４０Ａに記憶素子４９を設けるようにした。
【0050】
＜３．第３の実施の形態：電子機器への適用例＞
図１２は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
図１２は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
【0051】
カメラ２０００は、レンズ群などからなる光学部２００１、上述の撮像装置１，１Ａ～１Ｄ，２，２Ａ～２Ｄなど（以下、撮像装置１等という。）が適用される撮像装置（撮像デバイス）２００２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路２００３を備える。また、カメラ２０００は、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８も備える。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７および電源部２００８は、バスライン２００９を介して相互に接続されている。
【0052】
光学部２００１は、被写体からの入射光（像光）を取り込んで撮像装置２００２の撮像面上に結像する。撮像装置２００２は、光学部２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【0053】
表示部２００５は、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置からなり、撮像装置２００２で撮像された動画または静止画を表示する。記録部２００６は、撮像装置２００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【0054】
操作部２００７は、ユーザによる操作の下に、カメラ２０００が持つ様々な機能について操作指令を発する。電源部２００８は、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６および操作部２００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0055】
上述したように、撮像装置２００２として、上述した撮像装置１等を用いることで、良好な画像の取得が期待できる。
【0056】
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0057】
図１３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0058】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
【0059】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0060】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0061】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0062】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0063】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0064】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【0065】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0066】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0067】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0068】
図１４は、撮像部１２０３１の設置位置の例を示す図である。
【0069】
図１４では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
【0070】
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１
２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0071】
なお、図１４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0072】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0073】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0074】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0075】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0076】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１などに示した撮像装置１等を撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、車両制御システムの優れた動作が期待できる。
【0077】
＜５．その他の変形例＞
以上、いくつかの実施の形態および変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば図１５に示した撮像装置３のように、回路基板２０において記憶素子２４と表面２０Ｓとの間に追加水素ブロック層６０をさらに設けるようにしてもよい。図１５は、本開示の第９の変形例としての撮像装置３の全体構成例を表す断面図である。撮像装置３は、その点を除き、他は図１に示した撮像装置１と実質的に同じ構成を有する。撮像装置３のように追加水素ブロック層６０をさらに設けることで、撮像装置３の製造過程において発生する水素ガスなどの劣化原因物質が記憶素子２４に到達するのを十分に妨げることができる。なお、追加水素ブロック層６０は、画素領域Ｒ１および周辺領域Ｒ２の双方に亘って全面的に設けられていることが望ましいが、画素領域Ｒ１および周辺領域Ｒ２のうちの一部の領域に選択的に設けられていてもよい。追加水素ブロック層６０をＸＹ面内の一部領域に選択的に設ける場合は、積層方向（Ｚ軸方向）において記憶素子と重なり合う位置に設けるようにするとよい。また、追加水素ブロック層６０は、配線の一部と兼用するようにしてもよい。
以上、いくつかの実施の形態および変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば図１５に示した撮像装置３のように、回路基板２０において記憶素子２４と表面２０Ｓとの間に追加水素ブロック層６０をさらに設けるようにしてもよい。図１５は、本開示の第９の変形例としての撮像装置３の全体構成例を表す断面図である。撮像装置３は、その点を除き、他は図１に示した撮像装置１と実質的に同じ構成を有する。撮像装置３のように追加水素ブロック層６０をさらに設けることで、撮像装置３の製造過程において発生する水素ガスなどの劣化原因物質が記憶素子２４に到達するのを十分に妨げることができる。なお、追加水素ブロック層６０は、画素領域Ｒ１および周辺領域Ｒ２の双方に亘って全面的に設けられていることが望ましいが、画素領域Ｒ１および周辺領域Ｒ２のうちの一部の領域に選択的に設けられていてもよい。追加水素ブロック層６０をＸＹ面内の一部領域に選択的に設ける場合は、積層方向（Ｚ軸方向）において記憶素子と重なり合う位置に設けるようにするとよい。また、追加水素ブロック層６０は、配線の一部と兼用するようにしてもよい。
【0078】
また、本開示では、例えば図１６～１８にそれぞれ示した回路基板２０とセンサ基板１０との２層構造を有する撮像装置１Ｅ～１Ｇのように、回路基板２０における表面２０Ｓと、最も表面２０Ｓに近い配線２６－６との間に追加ブロック層６１～６３をさらに設けるようにしてもよい。図１６～１８は、それぞれ、本開示の第１０～１２の変形例としての撮像装置１Ｅ～１Ｇの全体構成例を表す断面図である。撮像装置１Ｅ～１Ｇは、それぞれ、追加ブロック層６１～６３をさらに設けるようにした点を除き、他は図１，３，４に示した撮像装置１，１Ａ，１Ｂと実質的に同じ構成を有する。同様に、例えば図１９に示したロジック基板４０と中間基板５０とセンサ基板１０との３層構造を有する撮像装置２Ｅのように、ロジック基板４０における表面４０Ｓと、最も表面４０Ｓに近い配線４６－６との間に追加ブロック層６４をさらに設けるようにしてもよい。図１９は、本開示の第１３の変形例としての撮像装置２Ｅの全体構成例を表す断面図である。撮像装置２Ｅは、追加ブロック層６４をさらに設けるようにした点を除き、他は図１１に示した撮像装置２Ｄと実質的に同じ構成を有する。なお、配線２６－６および配線４６－６の構成材料としては、アルミニウム（Ａｌ）が好適である。また、追加ブロック層６１～６４の構成材料としては、例えばＳｉＮ（窒化ケイ素）が好適である。さらに、追加ブロック層６１～６４は、ＸＹ面内において、例えばビア２７－６，Ｖ，Ｖ１，４７－６が形成された領域以外を全面的に覆っていることが望ましい。但し、図２０に示した撮像装置２Ｆのように、画素領域Ｒ１のみに追加ブロック層６５を設けるようにしてもよい。図２０は、本開示の第１４の変形例としての撮像装置２Ｆの全体構成例を表す断面図である。
【0079】
図１６～２０にそれぞれ示した撮像装置１Ｅ～１Ｇ，２Ｅ，２Ｆのように追加ブロック層６１～６５をさらに設けることで、撮像装置１Ｅ～１Ｇ，２Ｅ，２Ｆの製造過程において発生する水素ガスなどの劣化原因物質が記憶素子２４または記憶素子４９に到達するのを十分に妨げることができる。撮像装置１Ｅ～１Ｇ，２Ｅ，２Ｆでは、配線２６－６およびビア２７－６の周囲を覆う層間絶縁膜である絶縁層２１ＺをＸＹ面に沿って仕切るように、追加ブロック層６１～６５をそれぞれ設けるようにしている。絶縁層２１Ｚは、記憶素子２４，４９の性能劣化を引き起こす可能性のある劣化原因物質である水素ガス、酸素ガスおよび水素ラジカルの発生源となり得る水分の含有率が他の部分よりも高い。したがって、追加ブロック層６１～６５を設けることにより、上述の劣化原因物質から記憶素子２４，４９を効果的に保護することができる。
【0080】
また、本開示の半導体装置は、例えば図２１に示した固体撮像装置１０１０Ａに適用可能である。
【0081】
図２１に示した固体撮像装置１０１０Ａは、例えばセンサ基板１０２０と回路基板１０３０とが上下に積層された構造を備える。本開示の半導体装置は、例えば図２１に示したメモリ部１０３２を構成する半導体装置として適用可能である。
【0082】
図２１に示したセンサ基板１０２０は、例えばセンサ部１０２１と行選択部１０２５とを備える。センサ部１０２１は、行列状に配置された複数のセンサ１０４０を有する。センサ１０４０は、例えばフォトダイオード１０４１、転送トランジスタ（転送ゲートともいう）１０４２、リセットトランジスタ１０４３、増幅トランジスタ１０４４、選択トランジスタ１０４５、浮遊拡散領域部（ＦＤ）１０４６を有する。行選択部１０２５は、回路基板１０３０側から与えられるアドレス信号を基に、センサ部１０２１の各センサ１０４０を行単位で選択する。尚、ここでは、行選択部１０２５をセンサ基板１０２０に設けたが、回路基板１０３０に設けることも可能である。
【0083】
図２１に示した回路基板１０３０は、例えば信号処理部１０３１、メモリ部１０３２、データ処理部１０３３、制御部１０３４、電流源１０３５、デコーダ１０３６、行デコーダ１０３７、及び、インタフェース（ＩＦ）部１０３８等を備える。また、センサ部１０２１の各センサ１０４０を駆動するセンサ駆動部（図示せず）が設けられている。
【0084】
信号処理部１０３１は、例えばセンサ部１０２１の各センサ１０４０からセンサ行毎に読み出されたアナログ信号に対して、センサ列単位で並列（列並列）にデジタル化（ＡＤ変換）を含む所定の信号処理を行う構成とすることができる。そして、信号処理部１０３１は、センサ部１０２１の各センサ１０４０から信号線１０２６に読み出されたアナログ信号をデジタル化するアナログ－デジタル変換器（ＡＤ変換器）１０５０を有しており、ＡＤ変換された画像データ（デジタルデータ）をメモリ部１０３２に転送する。
【0085】
信号線１０２６は、例えば行列状にセンサ１０４０が配列されたセンサ部１０２１に対して、センサ行毎に行制御線、センサ列毎に列信号線（垂直信号線）が配線されている。
【0086】
なお、信号処理部１０３１は、さらに、ＡＤ変換器１０５０でのＡＤ変換の際に用いる参照電圧を生成する参照電圧生成部１０５４を有してもよい。参照電圧生成部１０５４は、例えば、ＤＡ変換器（デジタル－アナログ変換器）を用いて構成することができるが、これに限定するものではない。
【0087】
ＡＤ変換器１０５０は、例えば比較器（コンパレータ）１０５１及びカウンタ部１０５２を有する。比較器１０５１は、センサ部１０２１の各センサ１０４０から信号線１０２６を介して読み出されるアナログ信号を比較入力とし、参照電圧生成部１０５４から供給される参照電圧を基準入力とし、両入力を比較する。カウンタ部１０５２として、例えば、アップ／ダウンカウンタが用いられる。カウンタ部１０５２には、比較器１０５１に対する参照電圧の供給開始タイミングと同じタイミングでクロックＣＫが与えられる。アップ／ダウンカウンタであるカウンタ部１０５２は、クロックＣＫに同期してダウンカウント、又は、アップカウントを行うことで、比較器１０５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。そして、カウンタ部１０５２のカウント結果（カウント値）が、アナログ信号をデジタル化したデジタル値（画像データ）となる。
【0088】
データラッチ部１０５５は、ＡＤ変換器１０５０でデジタル化された画像データをラッチする。メモリ部１０３２は、信号処理部１０３１において所定の信号処理が施された画像データを格納する。データ処理部１０３３は、メモリ部１０３２に格納された画像データを所定の順番に読み出し、種々の処理を行い、インタフェース（ＩＦ）１０３８を介してチップ外に出力する。
【0089】
制御部１０３４は、例えばチップ外から与えられる水平同期信号ＸＨＳ、垂直同期信号ＸＶＳ、及び、マスタークロックＭＣＫ等の基準信号に基づいて、センサ駆動部（図示せず）や、メモリ部１０３２、データ処理部１０３３等の信号処理部１０３１の各動作の制御を行う。このとき、制御部１０３４は、センサ基板１０２０側の回路（行選択部１０２５やセンサ部１０２１）と、回路基板１０３０側の信号処理部１０３１（メモリ部１０３２、データ処理部１０３３等）との同期を取りつつ、制御を行う。
【0090】
電流源１０３５には、例えばセンサ部１０２１の各センサ１０４０からセンサ列毎にアナログ信号が読み出される信号線１０２６の各々が接続されている。電流源１０３５は、例えば、信号線１０２６に或る一定の電流を供給するように、ゲート電位が一定電位にバイアスされたＭＯＳトランジスタから成る、所謂、負荷ＭＯＳ回路構成を有する。この負荷ＭＯＳ回路から成る電流源１０３５は、選択された行に含まれるセンサ１０４０の増幅トランジスタ１０４４に定電流を供給することにより、増幅トランジスタ１０４４をソースフォロアとして動作させる。
【0091】
デコーダ１０３６は、制御部１０３４の制御下、センサ部１０２１の各センサ１０４０を行単位で選択する際に、その選択行のアドレスを指定するアドレス信号を行選択部１０２５に対して与える。行デコーダ１０３７は、制御部１０３４の制御下、メモリ部１０３２に画像データを書き込んだり、メモリ部１０３２から画像データを読み出したりする際の行アドレスを指定する。
【0092】
センサ基板１０２０と回路基板１０３０とは、例えば半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、センサ基板１０２０に設けられたＴＳＶとセンサ基板１０２０から回路基板１０３０にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるＴｗｉｎ ＴＳＶ方式や、センサ基板１０２０から回路基板１０３０まで貫通するＴＳＶで両者を接続する、いわゆるＳｈａｒｅｄ ＴＳＶ方式などを用いることができる。
【0093】
また、センサ基板１０２０と回路基板１０３０とは、例えば互いの接合面に形成された電極パッド同士を貼り合わせる、いわゆる金属接合などの接続部を介して電気的に接続される。このとき、電極パッドは銅などの金属で形成され、Ｃｕ－Ｃｕ接合ともいう。その他、センサ基板１０２０と回路基板１０３０との接続部には、バンプ接合などを用いることもできる。
【0094】
また、上記実施の形態等では撮像装置を例示するようにしたが、本開示の半導体装置はこれに限定されるものではない。
【0095】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
第１の表面を含む第１基板と、
前記第１の表面と接合される第２の表面を含む第２基板と
を備え、
前記第１基板は、前記第２基板に近い位置から順に積層された、第１配線を含む第１配線層と第１半導体層とを有し、
前記第２基板は、前記第１基板に近い位置から順に積層された、記憶素子を含む記憶素子層と第２半導体層とを有する
半導体装置。
（２）
前記第１基板は、前記第１の表面に露出した第１電極を含み、
前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
上記（１）記載の半導体装置。
（３）
前記第２基板は、前記記憶素子層から見て前記第２半導体層と反対側に位置する、第２配線を含む第２配線層をさらに有する
上記（１）または（２）に記載の半導体装置。
（４）
前記第２基板は、
前記記憶素子と前記第２半導体層との間に設けられた、ソース電極およびドレイン電極を含むトランジスタと、
前記記憶素子と、前記ソース電極もしくは前記ドレイン電極とを接続する第１コンタクト層と、
前記記憶素子と前記第２配線とを接続する第２コンタクト層と
をさらに有する
上記（３）記載の半導体装置。
（５）
前記第２基板は、
前記記憶素子の端面を覆う保護膜と、
前記保護膜の外面の少なくとも一部を覆う水素ブロック層と
をさらに有し、
前記記憶素子は、前記第１基板と前記第２基板との積層方向において前記第１コンタクト層と前記第２コンタクト層との間に挟まれている
上記（４）記載の半導体装置。
（６）
前記第２基板は、
前記第１コンタクト層と前記記憶素子との間に設けられた第１端子と、
前記第２コンタクト層と前記記憶素子との間に設けられた第２端子と
をさらに備え、
前記第１端子の厚さよりも前記第２端子の厚さが大きい
上記（５）記載の半導体装置。
（７）
前記第２端子はチタンを含有する
上記（６）記載の半導体装置。
（８）
前記第２端子の面内方向の寸法が前記記憶素子の面内方向の寸法よりも大きい
上記（６）または（７）に記載の半導体装置。
（９）
前記水素ブロック層はチタンを含む
上記（５）から（８）のいずれか１つに記載の半導体装置。
（１０）
前記第２コンタクト層は前記水素ブロック層と接続されたチタン含有層によって覆われている
上記（９）記載の半導体装置。
（１１）
前記第１基板は、前記第１半導体層から見て前記第１配線層と反対側に設けられた撮像素子をさらに有する
請求項１記載の半導体装置。
上記（１）から（１０）のいずれか１つに記載の半導体装置。
（１２）
前記第１基板は、前記第１の表面に露出した第１電極を含み、
前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
上記（１１）記載の半導体装置。
（１３）
前記第１基板は、前記撮像素子が複数配置された画素領域と、前記画素領域を取り囲む周辺領域とを含み、
前記第１基板と前記第２基板との積層方向において前記画素領域と重なる位置に前記第１電極と前記第２電極との接合部が形成されている
上記（１２）に記載の半導体装置。
（１４）
前記第２基板から見て前記第１基板と反対側に設けられ、前記第２基板における前記第２の表面と反対側の第２の裏面と接合された第３の表面を含む第３基板をさらに備えた
上記（１）から（１３）のいずれか１つに記載の半導体装置。
（１５）
前記第１基板から見て前記第２基板と反対側に設けられ、前記第１基板における前記第１の表面と反対側の第１の裏面と接合された第３の表面を含む第３基板をさらに備えた
上記（１）から（１３）のいずれか１つに記載の半導体装置。
（１６）
前記第２基板は、前記記憶素子と前記第２の表面との間に追加水素ブロック層をさらに有する
上記（１）から（１５）のいずれか１つに記載の半導体装置。
（１）
第１の表面を含む第１基板と、
前記第１の表面と接合される第２の表面を含む第２基板と
を備え、
前記第１基板は、前記第２基板に近い位置から順に積層された、第１配線を含む第１配線層と第１半導体層とを有し、
前記第２基板は、前記第１基板に近い位置から順に積層された、記憶素子を含む記憶素子層と第２半導体層とを有する
半導体装置。
（２）
前記第１基板は、前記第１の表面に露出した第１電極を含み、
前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
上記（１）記載の半導体装置。
（３）
前記第２基板は、前記記憶素子層から見て前記第２半導体層と反対側に位置する、第２配線を含む第２配線層をさらに有する
上記（１）または（２）に記載の半導体装置。
（４）
前記第２基板は、
前記記憶素子と前記第２半導体層との間に設けられた、ソース電極およびドレイン電極を含むトランジスタと、
前記記憶素子と、前記ソース電極もしくは前記ドレイン電極とを接続する第１コンタクト層と、
前記記憶素子と前記第２配線とを接続する第２コンタクト層と
をさらに有する
上記（３）記載の半導体装置。
（５）
前記第２基板は、
前記記憶素子の端面を覆う保護膜と、
前記保護膜の外面の少なくとも一部を覆う水素ブロック層と
をさらに有し、
前記記憶素子は、前記第１基板と前記第２基板との積層方向において前記第１コンタクト層と前記第２コンタクト層との間に挟まれている
上記（４）記載の半導体装置。
（６）
前記第２基板は、
前記第１コンタクト層と前記記憶素子との間に設けられた第１端子と、
前記第２コンタクト層と前記記憶素子との間に設けられた第２端子と
をさらに備え、
前記第１端子の厚さよりも前記第２端子の厚さが大きい
上記（５）記載の半導体装置。
（７）
前記第２端子はチタンを含有する
上記（６）記載の半導体装置。
（８）
前記第２端子の面内方向の寸法が前記記憶素子の面内方向の寸法よりも大きい
上記（６）または（７）に記載の半導体装置。
（９）
前記水素ブロック層はチタンを含む
上記（５）から（８）のいずれか１つに記載の半導体装置。
（１０）
前記第２コンタクト層は前記水素ブロック層と接続されたチタン含有層によって覆われている
上記（９）記載の半導体装置。
（１１）
前記第１基板は、前記第１半導体層から見て前記第１配線層と反対側に設けられた撮像素子をさらに有する
請求項１記載の半導体装置。
上記（１）から（１０）のいずれか１つに記載の半導体装置。
（１２）
前記第１基板は、前記第１の表面に露出した第１電極を含み、
前記第２基板は、前記第１の表面に露出して前記第１電極と接合される第２電極を含む
上記（１１）記載の半導体装置。
（１３）
前記第１基板は、前記撮像素子が複数配置された画素領域と、前記画素領域を取り囲む周辺領域とを含み、
前記第１基板と前記第２基板との積層方向において前記画素領域と重なる位置に前記第１電極と前記第２電極との接合部が形成されている
上記（１２）に記載の半導体装置。
（１４）
前記第２基板から見て前記第１基板と反対側に設けられ、前記第２基板における前記第２の表面と反対側の第２の裏面と接合された第３の表面を含む第３基板をさらに備えた
上記（１）から（１３）のいずれか１つに記載の半導体装置。
（１５）
前記第１基板から見て前記第２基板と反対側に設けられ、前記第１基板における前記第１の表面と反対側の第１の裏面と接合された第３の表面を含む第３基板をさらに備えた
上記（１）から（１３）のいずれか１つに記載の半導体装置。
（１６）
前記第２基板は、前記記憶素子と前記第２の表面との間に追加水素ブロック層をさらに有する
上記（１）から（１５）のいずれか１つに記載の半導体装置。
【0096】
本出願は、日本国特許庁において２０１８年７月２４日に出願された日本特許出願番号２０１８－１３８６０９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【0097】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
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【図19】
【図20】
【図21】