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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-15
(45)【発行日】2024-10-23
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241016BHJP
H01L 29/12 20060101ALI20241016BHJP
H01L 29/739 20060101ALI20241016BHJP
H01L 29/861 20060101ALI20241016BHJP
H01L 29/868 20060101ALI20241016BHJP
H01L 21/329 20060101ALI20241016BHJP
H01L 29/866 20060101ALI20241016BHJP
H01L 21/76 20060101ALI20241016BHJP
【ＦＩ】
H01L29/78 657F
H01L29/78 652Q
H01L29/78 652T
H01L29/78 655A
H01L29/78 657G
H01L29/78 653A
H01L29/78 652C
H01L29/78 656A
H01L29/78 657A
H01L29/91 E
H01L29/91 L
H01L29/90 C
H01L29/91 C
H01L29/78 652K
H01L29/78 652B
H01L29/78 652F
H01L29/78 652R
H01L29/78 652S
H01L29/78 655G
H01L29/78 652J
【請求項の数】
8
(21)【出願番号】P 2021005193
(22)【出願日】2021-01-15
(65)【公開番号】P2022109726
(43)【公開日】2022-07-28
【審査請求日】2023-07-11
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】宮原 真一朗
(72)【発明者】
【氏名】新井 隆太
(72)【発明者】
【氏名】水野 祥司
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０２１－００５６６４（ＪＰ，Ａ）
【文献】特開２００９－１８２１１３（ＪＰ，Ａ）
【文献】特開２０１８－１３３４３３（ＪＰ，Ａ）
【文献】特開２０１６－１３４３８７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２１／７６
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
表面および該表面の反対面となる裏面を有し、一方向を長手方向として延設され、該長手方向に直交する方向に複数が並べられて構成されたゲート電極（１０９）を有していると共に、複数の前記ゲート電極の長手方向の両端がゲートライナー（１５）に接続され、前記ゲートライナーを通じて前記ゲート電極に電圧印加が行われることに基づいて前記表面側に形成された表面電極（１１１）と前記裏面側に形成された裏面電極（１１３）との間に電流を流す縦型半導体素子が形成された半導体チップ（１０）を備え、前記半導体チップは、前記縦型半導体素子のメインセルが形成されたメインセル領域（Ｒｍ）と、前記縦型半導体素子のセンスセルが形成され、前記メインセルに流れる電流を検出するためのセンスセル領域（Ｒｓ）とを有し、
前記センスセル領域のうち素子動作を行う前記縦型半導体素子が形成された領域をアクティブ領域（１２）とし、前記素子動作を行わない領域を非アクティブ領域（１３）として、前記センスセル領域の中央部よりもゲートライナーに接近した周辺側に前記アクティブ領域を偏在させ、前記センスセル領域の周辺側よりもゲートライナーから距離のある中央部に前記非アクティブ領域が偏在されている、半導体装置。
【請求項2】
表面および該表面の反対面となる裏面を有し、複数のゲート電極（１０９）を有していると共に、前記ゲート電極が形成された領域の両端がゲートライナー（１５）に接続され、前記ゲートライナーを通じて前記ゲート電極に電圧印加が行われることに基づいて前記表面側に形成された表面電極（１１１）と前記裏面側に形成された裏面電極（１１３）との間に電流を流す縦型半導体素子が形成された半導体チップ（１０）を備え、
前記半導体チップは、前記縦型半導体素子のメインセルが形成されたメインセル領域（Ｒｍ）と、前記縦型半導体素子のセンスセルが形成され、前記メインセルに流れる電流を検出するためのセンスセル領域（Ｒｓ）とを有し、
前記センスセル領域のうち素子動作を行う前記縦型半導体素子が形成された領域をアクティブ領域（１２）とし、前記素子動作を行わない領域を非アクティブ領域（１３）として、前記センスセル領域の中央部よりもゲートライナーに接近した周辺側に前記アクティブ領域を偏在させ、前記センスセル領域の周辺側よりもゲートライナーから距離のある中央部に前記非アクティブ領域が偏在されており、
前記アクティブ領域は、前記非アクティブ領域を挟んだ両側に複数個ずつ分割して配置されている、半導体装置。
【請求項3】
前記センスセル領域は四角形状とされ、四角形状とされた該センスセル領域のうち前記ゲート電極の両端に対応する両端において、前記ゲート電極の長手方向に対して直交するライン状に前記アクティブ領域が配置されている、請求項１または２に記載の半導体装置。
【請求項4】
表面および該表面の反対面となる裏面を有し、複数のゲート電極（１０９）を有していると共に、前記ゲート電極が形成された領域の両端がゲートライナー（１５）に接続され、前記ゲートライナーを通じて前記ゲート電極に電圧印加が行われることに基づいて前記表面側に形成された表面電極（１１１）と前記裏面側に形成された裏面電極（１１３）との間に電流を流す縦型半導体素子が形成された半導体チップ（１０）を備え、
前記半導体チップは、前記縦型半導体素子のメインセルが形成されたメインセル領域（Ｒｍ）と、前記縦型半導体素子のセンスセルが形成され、前記メインセルに流れる電流を検出するためのセンスセル領域（Ｒｓ）とを有し、
前記センスセル領域のうち素子動作を行う前記縦型半導体素子が形成された領域をアクティブ領域（１２）とし、前記素子動作を行わない領域を非アクティブ領域（１３）として、前記センスセル領域の中央部よりもゲートライナーに接近した周辺側に前記アクティブ領域を偏在させ、前記センスセル領域の周辺側よりもゲートライナーから距離のある中央部に前記非アクティブ領域が偏在されており、
前記センスセル領域は四角形状とされ、四角形状とされた該センスセル領域のうち前記ゲート電極の両端に対応する両端において、前記アクティブ領域が点在して配置されている、半導体装置。
【請求項5】
前記センスセル領域は四角形状とされ、四角形状とされた該センスセル領域のうち前記ゲート電極の両端に対応する両端において、前記アクティブ領域が前記ゲート電極の長手方向に沿ってライン状に設けられていると共に、該ゲート電極の長手方向に対して直交する方向に複数本が並べて配置されている、請求項１に記載の半導体装置。
【請求項6】
前記縦型半導体素子は、第１または第２導電型とされ、前記裏面電極に電気的に接続される裏面高濃度領域（１０１）と、
前記裏面高濃度領域の上に位置し、該裏面高濃度領域よりも低不純物濃度とされた第１導電型の低濃度層（１０２）と、
前記低濃度層の上に形成された第２導電型のベース領域（１０４）と、
前記ベース領域の上に形成され、前記低濃度層よりも高不純物濃度とされると共に前記表面電極に電気的に接続された第１導電型の表面高濃度領域（１０５）と、
前記表面高濃度領域および前記ベース領域を貫通して前記低濃度層に達するゲートトレンチ（１０７）内に、ゲート絶縁膜（１０８）を介して前記ゲート電極が形成されたトレンチゲート構造と、
を有している、請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項7】
前記メインセル領域と比較して前記センスセル領域では前記ゲート絶縁膜が厚くされている、請求項６に記載の半導体装置。
【請求項8】
表面および該表面の反対面となる裏面を有し、複数のゲート電極（１０９）を有していると共に、前記ゲート電極が形成された領域の両端がゲートライナー（１５）に接続され、前記ゲートライナーを通じて前記ゲート電極に電圧印加が行われることに基づいて前記表面側に形成された表面電極（１１１）と前記裏面側に形成された裏面電極（１１３）との間に電流を流す縦型半導体素子が形成された半導体チップ（１０）を備え、
前記半導体チップは、前記縦型半導体素子のメインセルが形成されたメインセル領域（Ｒｍ）と、前記縦型半導体素子のセンスセルが形成され、前記メインセルに流れる電流を検出するためのセンスセル領域（Ｒｓ）とを有し、
前記センスセル領域のうち素子動作を行う前記縦型半導体素子が形成された領域をアクティブ領域（１２）とし、前記素子動作を行わない領域を非アクティブ領域（１３）として、前記センスセル領域の中央部よりもゲートライナーに接近した周辺側に前記アクティブ領域を偏在させ、前記センスセル領域の周辺側よりもゲートライナーから距離のある中央部に前記非アクティブ領域が偏在されており、
前記縦型半導体素子は、
第１または第２導電型とされ、前記裏面電極に電気的に接続される裏面高濃度領域（１０１）と、
前記裏面高濃度領域の上に位置し、該裏面高濃度領域よりも低不純物濃度とされた第１導電型の低濃度層（１０２）と、
前記低濃度層の上に形成された第２導電型のベース領域（１０４）と、
前記ベース領域の上に形成され、前記低濃度層よりも高不純物濃度とされると共に前記表面電極に電気的に接続された第１導電型の表面高濃度領域（１０５）と、
前記表面高濃度領域および前記ベース領域を貫通して前記低濃度層に達するゲートトレンチ（１０７）内に、ゲート絶縁膜（１０８）を介して前記ゲート電極が形成されたトレンチゲート構造と、
を有し、
前記低濃度層のうち前記裏面高濃度領域から離れた位置をＪＦＥＴ部（１０２ａ）として、該ＪＦＥＴ部の両側に、前記ベース領域から前記トレンチゲート構造の下方まで形成された第２導電型のディープ層（１０３）が形成されており、
さらに、前記メインセル領域と前記センスセル領域の少なくとも一方において、前記ＪＦＥＴ部に、前記センスセル領域の方が前記メインセル領域よりも前記ＪＦＥＴ部の抵抗値を高くする第１導電型の電流分散層（１０２ｂ）を備えている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セル領域にメインセルとセンスセルとが備えられた半導体素子、例えばトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置に関するものである。
【背景技術】
【0002】
従来、特許文献１において、縦型ＭＯＳＦＥＴをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにしたトレンチゲート構造を有する半導体装置が開示されている。このＳｉＣ半導体装置は、メインセルが備えられたアクティブ領域とされるメインセル領域と、カレントセンス素子を有するセンスセルが備えられたセンスセル領域とを有し、センスセルでのトレンチゲート間隔をメインセルでのトレンチゲート間隔より狭くしている。これにより、センスセルによる電流検出精度を維持しつつ、センスセル領域の破壊耐量を向上させられるようにしている。
【先行技術文献】
【特許文献】
【0003】
【文献】特許第６５６５１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記した特許文献１の半導体装置では、メインセルのトレンチゲート間隔であるメインセルピッチとセンスセルのトレンチゲート間隔であるセンスセルピッチを異ならせる必要がある。
【0005】
このため、センスセルの半導体素子の構造がメインセルの半導体素子と僅かに異なった構造となり、メインセルとセンスセルとの特性に差が生じる。これにより、センスセルによる電流センス精度を高めることができない。センスセルによる電流センス精度を高めるためには、メインセルとセンスセルに備えられる半導体素子が同じ構造であるのが好ましいが、破壊耐量の向上などの観点からは、メインセルとセンスセルに備えられる半導体素子を同じ構造にできるとは限らない。
【0006】
本発明は上記点に鑑み、センスセルによる電流センスの精度向上を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、請求項１に記載の半導体装置は、表面および該表面の反対面となる裏面を有し、一方向を長手方向として延設され、該長手方向に直交する方向に複数が並べられて構成されたゲート電極（１０９）を有していると共に、複数のゲート電極の長手方向の両端がゲートライナー（１５）に接続され、ゲートライナーを通じてゲート電極に電圧印加が行われることに基づいて半導体チップの表面側に形成された表面電極（１１１）と裏面側に形成された裏面電極（１１３）との間に電流を流す縦型半導体素子が形成された半導体チップ（１０）を備えている。そして、半導体チップは、縦型半導体素子のメインセルが形成されたメインセル領域（Ｒｍ）と、縦型半導体素子のセンスセルが形成され、メインセルに流れる電流を検出するためのセンスセル領域（Ｒｓ）とを有し、センスセル領域のうち素子動作を行う縦型半導体素子が形成された領域をアクティブ領域（１２）とし、素子動作を行わない領域を非アクティブ領域（１３）として、センスセル領域の中央部よりもゲートライナーに接近した周辺側にアクティブ領域を偏在させ、センスセル領域の周辺側よりもゲートライナーから距離のある中央部に非アクティブ領域が偏在されている。
【0008】
このように、アクティブ領域をセンスセル領域の中央ではなく、ゲートライナーに接近した周辺側に偏在させた構造としている。そして、センスセル領域の周辺側よりもゲートライナーから距離のある中央部に非アクティブ領域を偏在させている。これにより、センスセルとメインセルとの間のスイッチング遅延を縮小でき、センスセルにてメインセルに流れている電流をリアルタイムで検知することが可能になる。よって、センスセルによる電流センスの精度向上が図れる。
【0009】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0010】
【図1】第１実施形態にかかるＳｉＣ半導体装置を構成する半導体チップの正面レイアウト図である。
【図2】センスセル領域の近傍の拡大レイアウト図である。
【図5】第１実施形態のＳｉＣ半導体装置の回路図である。
【図6】アクティブ領域の配置を説明した図である。
【図7】第２実施形態にかかるＳｉＣ半導体装置におけるセンスセル領域の拡大レイアウト図である。
【図8A】第２実施形態の変形例で説明するアクティブ領域の配置を説明したセンスセル領域の拡大レイアウト図である。
【図8B】第２実施形態の変形例で説明するアクティブ領域の配置を説明したセンスセル領域の拡大レイアウト図である。
【図9】第３実施形態にかかるＳｉＣ半導体装置に備えられるメインセル領域およびセンスセル領域それぞれでの縦型ＭＯＳＦＥＴの断面図である。
【図10】メインセル領域とセンスセル領域での電流の流れを説明した斜視断面図である。
【図11A】メインセル領域とセンスセル領域の構造が同じである場合の規格化オン抵抗を示した図である。
【図11B】メインセル領域とセンスセル領域の構造を調整した場合の規格化オン抵抗を示した図である。
【図12】第４実施形態にかかるＳｉＣ半導体装置に備えられるメインセル領域およびセンスセル領域それぞれでの縦型ＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0012】
（第１実施形態）
第１実施形態について説明する。図１に示すように、本実施形態のＳｉＣ半導体装置を構成する半導体チップ１０は、メインセルが備えられたメインセル領域Ｒｍとセンスセルが備えられたセンスセル領域Ｒｓを有した構成とされている。メインセル領域Ｒｍとセンスセル領域Ｒｓとは、素子分離されることによって電気的に分離されている。メインセル領域Ｒｍは四角形状で構成されており、センスセル領域Ｒｓは、メインセル領域Ｒｍに配置されている。なお、メインセル領域Ｒｍやセンスセル領域Ｒｓを取り囲む最外周には、ガードリングなどが備えられた外周耐圧領域が備えられているが、これについては図示を省略してある。
第１実施形態について説明する。図１に示すように、本実施形態のＳｉＣ半導体装置を構成する半導体チップ１０は、メインセルが備えられたメインセル領域Ｒｍとセンスセルが備えられたセンスセル領域Ｒｓを有した構成とされている。メインセル領域Ｒｍとセンスセル領域Ｒｓとは、素子分離されることによって電気的に分離されている。メインセル領域Ｒｍは四角形状で構成されており、センスセル領域Ｒｓは、メインセル領域Ｒｍに配置されている。なお、メインセル領域Ｒｍやセンスセル領域Ｒｓを取り囲む最外周には、ガードリングなどが備えられた外周耐圧領域が備えられているが、これについては図示を省略してある。
【0013】
半導体チップ１０は、表面およびその反対面となる裏面を有し、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの半導体基板に対して半導体素子を形成したものである。半導体素子としては、半導体チップ１０の表面側と裏面側との間に電流を流す縦型半導体素子、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のパワー半導体素子が挙げられる。本実施形態の場合、半導体チップ１０には、半導体素子として縦型ＭＯＳＦＥＴが備えられている。また、半導体チップ１０には、半導体素子の発熱による温度上昇に伴う素子破壊から半導体素子を保護すべく、感温素子が備えられており、感温素子で検出された温度に基づいて素子のオンオフ制御などが可能とされている。
【0014】
また、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０のうちの中央部を含む内部領域、具体的には図１中の二点鎖線で囲んだ領域がメインセル領域Ｒｍとされ、そのメインセル領域Ｒｍに接するようにセンスセル領域Ｒｓが備えられている。メインセル領域Ｒｍは、四角形状とされ、その全域が素子動作させられるアクティブ領域１１とされている。センスセル領域Ｒｓは、メインセル領域Ｒｍの一辺に隣接して配置された四角形状とされ、メインセル領域Ｒｍよりも小さな面積とされた四角形状とされている。そして、四角形状とされたセンスセル領域Ｒｓのうちの両端、具体的には後述するトレンチゲート構造の長手方向の両端位置が素子動作させられるアクティブ領域１２とされている。また、センスセル領域Ｒｓのうちアクティブ領域１２の内側に位置する内部領域は素子動作を行わない非アクティブ領域１３とされている。つまり、センスセル領域Ｒｓの中央部よりも後述するゲートライナー１５に接近した周辺側にアクティブ領域１２を偏在させ、センスセル領域Ｒｓの周辺側よりもゲートライナー１５から距離のある中央部に非アクティブ領域１３を偏在させている。
【0015】
メインセル領域Ｒｍに対してセンスセル領域Ｒｓは非常に小さい面積とされているが、メインセル領域Ｒｍおよびセンスセル領域Ｒｓには基本的には同じ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられている。ここでは、縦型ＭＯＳＦＥＴとして、ｎチャネル型ＭＯＳＦＥＴを備えている。ただし、縦型ＭＯＳＦＥＴは、メインセル領域Ｒｍのアクティブ領域１１とセンスセル領域Ｒｓのアクティブ領域１２では同じ構造とされているが、非アクティブ領域１３では動作しないようにアクティブ領域１１、１２と部分的に異なる構造とされている。
【0016】
また、半導体チップ１０のうちのメインセル領域Ｒｍおよびセンスセル領域Ｒｓの外側となる外縁部がパッド領域１４とされている。さらに、半導体チップ１０のうちのメインセル領域Ｒｍとパッド領域１４との間に、感温素子が形成された感温素子領域Ｒｔが備えられ、感温素子による温度検出に基づいて発熱素子による温度上昇が把握できるようになっている。
【0017】
また、センスセル領域Ｒｓを囲むように設けられた太い実線で示した部分は、縦型ＭＯＳＦＥＴにおける後述するゲート電極１０９の引出部を構成するゲートライナー１５である。本実施形態の場合、ゲートライナー１５は、メインセル領域Ｒｍの外周を囲みつつ、センスセル領域Ｒｓにおける長手方向の両側を含む外周に沿って配置され、後述するゲートパッド１４ｃに接続されている。
【0018】
なお、パッド領域１４には、複数のパッド１４ａ～１４ｅが備えられている。本実施形態の場合、パッド領域１４には、紙面左側からカソードパッド１４ａ、アノードパッド１４ｂ、ゲートパッド１４ｃ、第１センスパッド１４ｄ、第２センスパッド１４ｅが備えられている。これらは、アクティブ領域１１、１２に備えられる縦型ＭＯＳＦＥＴの各部や半導体チップ１０内に備えられる感温素子の各部などと電気的に接続される。これら各パッド１４ａ～１４ｅにボンディングワイヤなどが接続されることで、外部との電気的接続が行えるようになっている。
【0019】
次に、図１および図２～図４に基づいて本実施形態のＳｉＣ半導体装置に備えられた縦型ＭＯＳＦＥＴの構造について説明する。なお、図２は、断面図ではないが、図を見やすくするために部分的にハッチングを示してある。図３は、図２中のIII-III断面図に相当し、メインセル領域Ｒｍおよびセンスセル領域Ｒｓ中における縦型ＭＯＳＦＥＴの１セル分を図示したものである。メインセル領域Ｒｍおよびセンスセル領域Ｒｓのうちのアクティブ領域１１、１２中の縦型ＭＯＳＦＥＴを示してある。この図に示される縦型ＭＯＳＦＥＴのセルが図１および図２の紙面上下方向に複数セル並べられた構造とされている。
【0020】
図３、図４に示されるように、ＳｉＣ半導体装置は、ＳｉもしくはＳｉＣ等の半導体材料で構成されたｎ＋型基板１０１を用いて形成されている。ｎ＋型基板１０１は、後述する裏面電極に相当するドレイン電極１１３に接続されるドレイン領域、換言すれば裏面電極に接続される裏面高濃度領域に相当するものである。ｎ＋型基板１０１の主表面上には、ｎ＋型基板１０１よりも低不純物濃度のｎ－型低濃度層１０２がエピタキシャル成長させられている。
【0021】
図３に示すように、ｎ－型低濃度層１０２は、ｎ＋型基板１０１から離れた位置において幅狭とされたＪＦＥＴ部１０２ａとされ、ＪＦＥＴ部１０２ａの両側には、ｐ型ディープ層１０３が形成されている。ｐ型ディープ層１０３は、ＪＦＥＴ部１０２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部１０２ａおよびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６が形成されている。ｎ＋型ソース領域１０５は、ｎ－型低濃度層１０２よりも高不純物濃度とされた表面高濃度領域に相当し、ｐ型ベース領域１０４のうちＪＦＥＴ部１０２ａと対応する部分の上に形成されている。ｐ＋型コンタクト領域１０６は、ｐ型ベース領域１０４よりも高不純物濃度で構成され、ｐ型ベース領域１０４のうちｐ型ディープ層１０３と対応する部分の上に形成されている。
【0022】
ｐ型ベース領域１０４およびｎ＋型ソース領域１０５を貫通してＪＦＥＴ部１０２ａに達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図３の紙面左右方向を幅方向、紙面法線方向となる一方向、図１、図２で言えば紙面左右方向を長手方向、紙面上下方向を深さ方向としてライン状のレイアウトで形成されている。また、図３には１本しか示していないが、ゲートトレンチ１０７は、図２に示すように複数本が紙面上下方向に等間隔に配置されている。そして、図３に示されるように、ゲートトレンチ１０７は、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。
【0023】
また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域１０５とＪＦＥＴ部１０２ａとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９によってゲートトレンチ１０７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
【0024】
トレンチゲート構造は、メインセル領域Ｒｍおよびセンスセル領域Ｒｓそれぞれにおいて、図２の紙面左右方向に延設されている。そして、図４に示すように、アクティブ領域１１よりも外側までトレンチゲート構造が張り出すように形成されており、その部分においてゲート電極１０９がゲートライナー１５に接続されている。また、ゲートトレンチ１０７の側面にｎ＋型ソース領域１０５が形成されることになるが、図２に示すように、ｎ＋型ソース領域１０５はアクティブ領域１１、１２に形成され、非アクティブ領域１３には形成されていない。このため、本実施形態の場合は、アクティブ領域１１、１２内においてのみチャネル領域が形成された際に電流が流れて素子動作するようになっている。
【0025】
なお、センスセル領域Ｒｓにおいて、図２の紙面上下に並ぶ複数のトレンチゲート構造のうち側面にｎ＋型ソース領域１０５が形成された部分、つまり素子動作する部分はセル単位で分かれているが、それらを一纏まりで囲んだ領域をアクティブ領域１２とする。同様に、センスセル領域Ｒｓにおいて、図２の紙面上下に並ぶ複数のトレンチゲート構造のうち側面にｎ＋型ソース領域１０５がない部分、つまり素子動作しない部分もセル単位で分かれているが、それらを一纏まりで囲んだ領域を非アクティブ領域１３とする。
【0026】
ｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６およびトレンチゲート構造の表面には、層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に導体パターンとして、図３に示すような表面電極に相当するソース電極１１１や図４に示すようなゲート配線層１１２が形成されている。ここでいうゲート配線層１１２により、上記したゲートライナー１５が構成されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａ、１１０ｂが形成されている。そして、図３に示すように、ソース電極１１１がコンタクトホール１１０ａを通じてｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６と電気的に接続されている。また、図４に示すように、ゲート配線層１１２がコンタクトホール１１０ｂを通じてゲート電極１０９と電気的に接続されている。
【0027】
また、図３に示すように、ソース電極１１１については、メインセル領域Ｒｍに設けられるメインソース電極１１１ａとセンスセル領域Ｒｓに設けられるセンスソース電極１１１ｂとがあり、これらが分離した構造とされている。メインソース電極１１１ａについては広面積とされ、メインソース電極１１１ａに対して直接ターミナルなどが接続されることで外部との電気的接続が行われるようになっている。センスソース電極１１１ｂについては、図１に示す引出配線１６を通じて第１センスパッド１４ｄに接続されている。
【0028】
また、ｎ＋型基板１０１の裏面側、つまりソース電極１１１が形成された側と反対側の一面にはｎ＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１３が形成されている。ドレイン電極１１３は、メインセル領域Ｒｍとセンスセル領域Ｒｓの両方の縦型ＭＯＳＦＥＴで共通とされ、例えばｎ＋型基板１０１の裏面側の一面全面に形成されている。
【0029】
このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、このような縦型ＭＯＳＦＥＴが複数セル配置されることでメインセル領域Ｒｍのアクティブ領域１１およびセンスセル領域Ｒｓのアクティブ領域１２が構成されている。また、図示しないが半導体チップ１０の表面がパッシベーション膜で覆われ、パッシベーション膜のうちのソース電極１１１と対応する部分やパッド領域１４に備えられる各パッド１４ａ～１４ｅと対応する部分も除去されて開口させられている。このようにして、縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が構成されている。
【0030】
このような構成とされたＳｉＣ半導体装置において、縦型ＭＯＳＦＥＴは、次のように作動する。
【0031】
まず、ゲート電極１０９にゲート電圧が印加される前のオフ状態では、ｐ型ベース領域１０４に反転層が形成されない。このため、ドレイン電極１１３に正の電圧、例えば１６００Ｖが印加されたとしても、ｎ＋型ソース領域１０５からｐ型ベース領域１０４内に電子が流れず、ソース電極１１１とドレイン電極１１３との間には電流が流れない。一方、ゲート電極１０９に所定のゲート電圧、例えば２０Ｖが印加されると、ｐ型ベース領域１０４のうちのゲートトレンチ１０７に接している表面にチャネルが形成される。このため、ソース電極１１１から注入された電子は、ｎ＋型ソース領域１０５からｐ型ベース領域１０４に形成されたチャネルを通った後、ｎ－型低濃度層１０２に流れ、さらにｎ＋型基板１０１を通過してドレイン電極１１３へ流れる。これにより、ソース電極１１１とドレイン電極１１３との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。
【0032】
ここで、上記のような構成とされるＳｉＣ半導体装置は、図５のような回路構成となり、短絡検知などのためにカレントミラー回路が構成される。すなわち、メインセルの縦型ＭＯＳＦＥＴおよびセンスセルの縦型ＭＯＳＦＥＴについて、互いのゲート電極１０９およびドレイン電極１１３が共通とされ、メインソース電極１１１ａとセンスソース電極１１１ｂが分離された回路構成とされる。このため、メインセルとセンスセルとによるカレントミラー回路が構成される。そして、メインセルに流れる電流をカレントミラー比で規定されるセンス比で減少させた電流がセンスセルに流れ、それが外部に取り出されることで電流センス、すなわちメインセルに流れる電流を検出できるようになっている。これにより、メインセルに短絡が発生した場合を検知する短絡検知などを高感度な電流センスによって行うことが可能となる。
【0033】
なお、図５中のゲートＧはメインセルおよびセンスセルのゲート電極１０９、ドレインＤはドレイン電極１１３、ソースＳはメインソース電極１１１ａ、ソースＳＳはセンスソース電極１１１ｂに接続されるパッド１４ｄに相当する。ソースＫＳは、メインソース電極１１１ａに接続される第２センスパッド１４ｅに相当する。また、メインセルおよびセンスセルにおけるドレイン－ソース間に備えられたダイオードは、縦型ＭＯＳＦＥＴの内蔵ダイオードを示している。さらに、上記したように半導体チップ１０内には感温素子が備えられているが、図５に示すように、感温素子領域Ｒｔに備えられた感温素子は、例えば感温ダイオード２０によって構成される。この感温ダイオード２０のカソードＫがカソードパッド１４ａ、アノードＡがアノードパッド１４ｂに相当する。
【0034】
以上のようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が構成されている。
【0035】
このように構成されたＳｉＣ半導体装置では、センスセル領域Ｒｓのうちの一部をアクティブ領域１２とし、アクティブ領域１２の内側に位置する内部領域を非アクティブ領域１３としている。電流センスは、センス比を調整できるようにするため、あるいはＥＳＤ（Electro-Static Discharge）耐量を向上させるために、センスセル領域Ｒｓをアクティブ領域１２より広いサイズ確保した上で、その一部のみをアクティブ領域１２として機能させるパターンになっている。
【0036】
一般的には、図６中の配置（Ａ）に示すように、アクティブ領域１２は、センスセル領域Ｒｓの中央部に設けられる。ゲートライナー１５はアクティブ領域１２の端部においてゲート電極１０９に接続されるため、配置（Ａ）の場合には、アクティブ領域１２がゲートライナー１５から最も離れた位置に配置されることになる。このため、センスセル領域Ｒｓにおけるアクティブ領域１２の縦型ＭＯＳＦＥＴは、半導体チップ１０内に構成される縦型ＭＯＳＦＥＴの中で最もオンしにくい配置となり、オンするまでに遅延を発生させることになる。つまり、オンするタイミングをメインセルと比較した場合、センスセルのオンするタイミングがメインセルのオンするタイミングよりも遅れる。このため、メインセルに流れている電流をリアルタイムで電流センスできないという問題が発生する。
【0037】
これに対して、本実施形態では、センスセル領域Ｒｓにおいて、トレンチゲート構造の長手方向の両側にアクティブ領域１２が配置され、アクティブ領域１２の内側の内部領域が非アクティブ領域１３となるようにしている。このため、配置（Ａ）よりもアクティブ領域１２が非アクティブ領域１３よりもゲートライナー１５の近くに位置することになり、素子動作に遅延が発生することが抑制される。
【0038】
センスセル領域Ｒｓにおいてセンスセルがオンするタイミングは、アクティブ領域１２の配置に依存する。上記した図６中の配置（Ａ）では、センスセルがオンし難く、センスセルがオンするタイミングに遅延が発生し得る。センスセルがオンするタイミングを早くするには、例えば図６中の（Ｂ）、（Ｃ）に示す配置とすることが考えられる。図６中の配置（Ｂ）は、アクティブ領域１２が非アクティブ領域１３の中間位置に配置され、２つに分かれたアクティブ領域１２の間および両アクティブ領域１２の両側に非アクティブ領域１３が配置される構造である。図６中の配置（Ｃ）は、本実施形態の配置、つまりアクティブ領域１２が非アクティブ領域１３の両側に配置された構造である。
【0039】
配置（Ｂ）、（Ｃ）のいずれの場合にも、一般的な配置（Ａ）よりもセンスセルがオンするタイミングを早くすることが可能である。このため、目的に応じた電流センスの仕様を得るために、配置（Ｂ）と配置（Ｃ）のいずれかを選択すれば良い。特に、本実施形態のような配置（Ｃ）とすれば、よりセンスセルがオンするタイミングを早くすることが可能となり、より素子動作に遅延が発生することを抑制できる。このように、アクティブ領域１２がセンスセル領域Ｒｓの中央ではなく、中央より両端側に配置された構造とすることで、センスセルとメインセルとの間のスイッチング遅延を縮小できる。これにより、センスセルにてメインセルに流れている電流をリアルタイムで検知することが可能になる。
【0040】
以上説明したように、本実施形態のＳｉＣ半導体装置では、アクティブ領域１２がセンスセル領域Ｒｓの中央ではなく、中央より両端側に配置された構造としている。換言すれば、センスセル領域Ｒｓの中央部よりもゲートライナー１５に接近した周辺側にアクティブ領域１２を偏在させ、センスセル領域Ｒｓの周辺側よりもゲートライナー１５から距離のある中央部に非アクティブ領域１３を偏在させている。ここでは特に、センスセル領域Ｒｓにおける両端にアクティブ領域１２が配置され、その内部領域を非アクティブ領域１３としている。これにより、センスセルとメインセルとの間のスイッチング遅延を縮小でき、センスセルにてメインセルに流れている電流をリアルタイムで検知することが可能になる。よって、センスセルによる電流センスの精度向上が図れる。
【0041】
また、本実施形態では、センスセル領域Ｒｓを四角形状とし、四角形状とされたセンスセル領域Ｒｓのうちゲート電極１０９の両端に対応する両端において、ゲート電極１０９の長手方向に対して直交するライン状にアクティブ領域１２を配置している。このため、最もゲートライナー１５から近い位置にアクティブ領域１２を配置することができ、センスセルとメインセルとの間の差をより縮小できて、さらにセンスセルによる電流センスの精度向上が図れる。
【0042】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してアクティブ領域１２のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２実施形態について説明する。本実施形態は、第１実施形態に対してアクティブ領域１２のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0043】
第１実施形態で説明したように、センスセル領域Ｒｓはメインセル領域Ｒｍに対して非常に小さい面積とされている。例えば、センスセル領域Ｒｓはメインセル領域Ｒｍの数千～数万分の１というサイズになっている。このようにセンスセル領域Ｒｓは非常に小さいため、ＥＳＤのような外部高電圧が印加されると瞬時に許容値以上の電荷が蓄積され、容易に破壊されるという課題がある。このため、センスセルの耐量を向上し、信頼性の高い素子とすることが望まれる。
【0044】
そこで、本実施形態では、センスセル領域Ｒｓにおけるアクティブ領域１２を分散させることで短絡電流を分散させる。具体的には、図７に示すように、アクティブ領域１２をセンスセル領域Ｒｓの中央に配置された非アクティブ領域１３を挟んだ両側において、トレンチゲート構造の長手方向に対して直交するように配置している。そして、非アクティブ領域１３の両側それぞれに、アクティブ領域１２を複数個に分割して配置している。図７の構造では、センスセル領域Ｒｓの中央に位置する非アクティブ領域１３を挟んだ両側それぞれに３つずつライン状にアクティブ領域１２を配置してアクティブ領域１２がストライプ状にレイアウトされるようにしている。各アクティブ領域１２の間も、非アクティブ領域１３とされている。トレンチゲート構造の長手方向において、アクティブ領域１２の長さは非アクティブ領域１３の長さよりも小さくされ、アクティブ領域１２が全体的にセンスセル領域Ｒｓの中央より両端側に位置した構造とされている。
【0045】
このように、アクティブ領域１２をセンスセル領域Ｒｓの中央より両端側に位置した構造とすることで第１実施形態と同様の効果を得ることができる。さらに、センスセル領域Ｒｓの両端に配置されるアクティブ領域１２を複数に分散しているため、短絡電流を分散させることができる。これにより、センスセルの耐量を向上させられ、信頼性の高い素子とすることが可能になる。
【0046】
（第２実施形態の変形例）
上記第２実施形態では、アクティブ領域１２をトレンチゲート構造の長手方向に対して直交するように配置したが、他のレイアウトとされていても良い。
上記第２実施形態では、アクティブ領域１２をトレンチゲート構造の長手方向に対して直交するように配置したが、他のレイアウトとされていても良い。
【0047】
例えば、図８Ａに示すように、アクティブ領域１２が非アクティブ領域１３の両側において点在させられたレイアウトとされていても良い。図８Ａにおいては、センスセル領域Ｒｓ内において対称配置されるようにアクティブ領域１２を格子状に配置しているが、格子状でなくても良い。なお、図８Ａに示される例では、隣り合って配置されたトレンチゲート構造の１個おき、もしくは複数個おきにアクティブ領域１２が複数個配置される構造を示している。各アクティブ領域１２は、トレンチゲート構造の長手方向やそれに直交する方向において等間隔に配置されると好ましい。
【0048】
また、図８Ｂに示すように、アクティブ領域１２が非アクティブ領域１３の両側においてトレンチゲート構造の長手方向に沿って延設されたライン状のものが、その直交方向に複数本ストライプ状に配置された構造とされていても良い。この場合も、隣り合って配置されたトレンチゲート構造の１個おき、もしくは複数個おきにアクティブ領域１２が複数個配置される構造とされる。
【0049】
これらのレイアウトとしても、第２実施形態と同様の効果を得ることができる。なお、第２実施形態および変形例では、センスセルがオンするタイミングを早くできるように非アクティブ領域１３の両側にのみアクティブ領域１２が配置される構造を説明した。しかしながら、センスセルの耐量を向上させるという効果については、必ずしもアクティブ領域１２が非アクティブ領域１３の両側にのみ配置されている必要はなく、複数に分散して配置された構造とされていれば良い。このため、第２実施形態のようなトレンチゲート構造の長手方向に対して直交する方向にライン状に配置された構造のアクティブ領域１２をセンスセル領域Ｒｓの中央位置まで備えても良い。同様に、図８Ａのようなアクティブ領域１２を点在させた構造、図８Ｂのようなアクティブ領域１２をトレンチゲート構造の長手方向に延設した構造をセンスセル領域Ｒｓの中央位置まで備えても良い。
【0050】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してトレンチゲート構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してトレンチゲート構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【0051】
上記第１、第２実施形態では、メインセル領域Ｒｍとセンスセル領域Ｒｓに形成された縦型ＭＯＳＦＥＴの基本構造を同じにしているが、本実施形態では、縦型ＭＯＳＦＥＴのうちのトレンチゲート構造を異ならせる。具体的には、図９の右側に示すメインセル領域Ｒｍのトレンチゲート構造と比較して、図９の左側に示すセンスセル領域Ｒｓのトレンチゲート構造のゲート絶縁膜１０８の膜厚が厚くなるようにしている。これにより、センスセル領域Ｒｓでのゲート絶縁膜１０８の破壊強度を向上させることが可能となり、センスセルの耐量を向上させることが可能となる。
【0052】
このような構造については、例えばメインセル領域Ｒｍと比較してセンスセル領域Ｒｓのゲートトレンチ１０７の幅を広くすることで製造可能である。例えばＣＶＤ（chemical vapor deposition）でゲート絶縁膜１０８を形成する際に、より幅広のゲートトレンチ１０７において成膜レートが高くなる。このため、メインセル領域Ｒｍと比較してセンスセル領域Ｒｓのゲートトレンチ１０７の幅を広くすることで、メインセル領域Ｒｍよりもセンスセル領域Ｒｓのゲート絶縁膜１０８の膜厚を厚くできる。
【0053】
このように、第１、第２実施形態の構造とすることでセンスセルがオンするタイミングを早くしつつ、メインセル領域Ｒｍと比較してセンスセル領域Ｒｓのゲート絶縁膜１０８の膜厚を厚くすることによって、センスセルの耐量の向上を図ることも可能となる。
【0054】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してより電流センスの精度を高くするものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してより電流センスの精度を高くするものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。
【0055】
上記したように、アクティブ領域１２はセンスセル領域Ｒｓのうちの一部であるため、非常に小さいサイズになっている。また、上記第３実施形態の構造では、センスセルの耐量を向上させることが可能になるが、メインセルとの構造に差が生じることで電流センスの精度を悪化させることも懸念される。このため、本実施形態では、それを改善して電流センスの精度を高くする。
【0056】
センスセル領域Ｒｓは面積が小さく、それと比較してメインセル領域Ｒｍは面積が大きい。このため、図１０中に波線で示すように、メインセル領域Ｒｍでは、ｎ－型低濃度層１０２およびｎ＋型基板１０１のｎ型層部で構成されるサブストレート部（以下、サブ部という）において、電流がほぼ縦型ＭＯＳＦＥＴの厚み方向に沿って流れる。これに対し、センスセル領域Ｒｓでは、サブ部において、電流が縦型ＭＯＳＦＥＴの厚み方向だけでなく横方向にも拡がるようにして流れる。もしくは、メインセル領域Ｒｍは広面積であるため、電流の横方向への拡がりの影響が少ないが、センスセル領域Ｒｓは狭面積であるため、電流の横方向への拡がりの影響が大きい。このため、メインセル領域Ｒｍと比較してセンスセル領域Ｒｓでの規格化オン抵抗、換言すると単位面積当たりのオン抵抗が低くなる。
【0057】
縦型ＭＯＳＦＥＴの規格化オン抵抗Ｒｔｏｔａｌは、サブ部の抵抗値Ｒｓｂ、チャネル抵抗Ｒｃｈ、ソース配線抵抗Ｒｓｏなどの積算値で表される。チャネル抵抗Ｒｃｈやソース配線抵抗Ｒｓｏについてはメインセル領域Ｒｍとセンスセル領域Ｒｓとで等しいとすると、メインセル領域Ｒｍとセンスセル領域Ｒｓの構造が同じである場合の規格化オン抵抗は、図１１Ａのようになる。つまり、サブ部の抵抗値Ｒｓｂについて、センスセル領域Ｒｓの方がメインセル領域Ｒｍよりも小さくなっているため、規格化オン抵抗Ｒｔｏｔａｌもサブ部の抵抗値Ｒｓｂの分、センスセル領域Ｒｓの方がメインセル領域Ｒｍよりも小さくなる。これが電流センスに影響を与える可能性がある。
【0058】
このため、本実施形態では、メインセル領域Ｒｍの方がセンスセル領域ＲｓよりもＪＦＥＴ部１０２ａの抵抗値が低くなるようにして、両者の規格化オン抵抗Ｒｔｏｔａｌが近づくようにする。具体的には、図１２に示すように、ＪＦＥＴ部１０２ａに電流分散層１０２ｂを形成し、センスセル領域Ｒｓの方がメインセル領域Ｒｍよりも電流分散層１０２ｂの不純物濃度が低くなるようにして内部抵抗を高くする。例えば、ＪＦＥＴ部１０２ａに対してｐ型不純物をイオン注入することで内部抵抗を高くする。ここでは、センスセル領域Ｒｓのみに電流分散層１０２ｂを備えている。これにより、図１１Ｂに示すように、センスセル領域Ｒｓの規格化オン抵抗Ｒｔｏｔａｌは、電流分散層１０２ｂの抵抗値Ｒｄが加算されることになる。したがって、メインセル領域Ｒｍとセンスセル領域Ｒｓとで規格化オン抵抗Ｒｔｏｔａｌを近付けること、好ましくは一致させることが可能になる。よって、電流センスの精度を向上させることが可能になる。特に、第３実施形態の構造においては、メインセル領域Ｒｍとセンスセル領域Ｒｓとで縦型ＭＯＳＦＥＴの構造が相違することから、電流センスの精度の悪化を招き易いが、本実施形態の構造とすることで、それを抑制することが可能になる。
【0059】
なお、上記のようにして、メインセル領域Ｒｍとセンスセル領域Ｒｓとで規格化オン抵抗Ｒｔｏｔａｌを近付けることが可能になる。しかし、第３実施形態のように、メインセル領域Ｒｍとセンスセル領域Ｒｓとでゲート絶縁膜１０８の膜厚を変えると、これらの領域でのチャネル抵抗Ｒｃｈが異なった値になって規格化オン抵抗Ｒｔｏｔａｌがずれてしまう。具体的には、ゲート絶縁膜１０８の厚みを厚くするセンスセル領域Ｒｓの方がメインセル領域Ｒｍよりも規格化オン抵抗Ｒｔｏｔａｌが高くなる。この場合、次の（１）～（４）のいずれかを行ってメインセル領域Ｒｍの方がセンスセル領域Ｒｓよりも実効チャネル長が短くなるようにすることで、メインセル領域Ｒｍとセンスセル領域Ｒｓとで規格化オン抵抗Ｒｔｏｔａｌを近付けることが可能になる。
【0060】
（１）センスセル領域Ｒｓについて、メインセル領域Ｒｍよりもｐ型ベース領域１０４を薄くしてチャネル領域の厚みを薄くする。
（２）センスセル領域Ｒｓについて、メインセル領域Ｒｍよりもｎ＋型ソース領域１０５の深さを深くしてチャネル領域の厚みを薄くする。
（３）センスセル領域Ｒｓについて、メインセル領域Ｒｍよりもチャネル濃度、つまりｐ型ベース領域１０４のｐ型不純物濃度を下げて閾値電圧が低くなるようにする。
（４）センスセル領域Ｒｓに形成する電流分散層１０２ｂのｎ型不純物濃度をメインセル領域ＲｍのＪＦＥＴ部１０２ａよりも高濃度にすることで低抵抗化する。メインセル領域Ｒｍにも電流分散層１０２ｂを形成する場合には、センスセル領域Ｒｓの電流分散層１０２ｂのｎ型不純物濃度をメインセル領域Ｒｍの電流分散層１０２ｂよりも高濃度にして低抵抗化する。
（２）センスセル領域Ｒｓについて、メインセル領域Ｒｍよりもｎ＋型ソース領域１０５の深さを深くしてチャネル領域の厚みを薄くする。
（３）センスセル領域Ｒｓについて、メインセル領域Ｒｍよりもチャネル濃度、つまりｐ型ベース領域１０４のｐ型不純物濃度を下げて閾値電圧が低くなるようにする。
（４）センスセル領域Ｒｓに形成する電流分散層１０２ｂのｎ型不純物濃度をメインセル領域ＲｍのＪＦＥＴ部１０２ａよりも高濃度にすることで低抵抗化する。メインセル領域Ｒｍにも電流分散層１０２ｂを形成する場合には、センスセル領域Ｒｓの電流分散層１０２ｂのｎ型不純物濃度をメインセル領域Ｒｍの電流分散層１０２ｂよりも高濃度にして低抵抗化する。
【0061】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0062】
例えば、メインセル領域Ｒｍを四角形状にすると共に、その一辺に隣接するようにセンスセル領域Ｒｓを配置したレイアウトを例に挙げたが、これに限るものではない。例えば、メインセル領域Ｒｍを四角形枠体形状とし、その中央位置にセンスセル領域Ｒｓを配置するレイアウトであっても良い。
【0063】
また、上記実施形態では、ＳｉＣを半導体材料として用いて半導体装置を構成する場合を例に挙げているが、Ｓｉなどの他の半導体材料を用いて半導体装置を構成することもできる。ＳｉＣの場合、硬い材質であるため、ｎ＋型基板１０１の上にｎ－型低濃度層１０２をエピタキシャル成長させ、その上に更にｐ型ベース領域１０４やｎ＋型ソース領域１０５をエピタキシャル成長もしくはイオン注入によって形成すると良い。これに対して、Ｓｉなどのイオン注入の飛程が長く、深い位置までイオン注入できる材料の場合、ｎ－型低濃度層１０２を基板として、基板の裏面側から不純物をイオン注入することで裏面高濃度領域となるドレイン領域を形成しても良い。
【0064】
また、電流分散層１０２ｂについては、メインセル領域Ｒｍとセンスセル領域Ｒｓの少なくとも一方に形成されていれば良い。つまり、電流分散層１０２ｂが備えられることでセンスセル領域Ｒｓの方がメインセル領域ＲｍよりもＪＦＥＴ部１０２ａの抵抗値が高くするなど、センスセル領域Ｒｓとメインセル領域ＲｍとでＪＦＥＴ部１０２ａの抵抗値が異ならせていれば良い。
【0065】
また、上記各実施形態では、トレンチゲート構造の縦型半導体素子として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明した。しかしながら、これは一例を挙げたに過ぎず、他の構成のトレンチゲート構造の縦型半導体素子としても良い。例えば、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記各実施形態では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１０１の導電型をｎ型からｐ型に変更するだけであり、その他の構造に関しては上記各実施形態と同様である。
【0066】
また、第１、第２、第４実施形態については、トレンチゲート構造の縦型半導体素子に限らず、プレーナ型の縦型半導体素子についても本発明を適用できる。すなわち、ｎ－型低濃度層１０２とｎ＋型ソース領域１０５との間におけるｐ型ベース領域１０４の表面にゲート絶縁膜１０８が形成され、このゲート絶縁膜１０８の上にゲート電極１０９が配置された構造であれば、ゲート構造は問わない。また、ゲート電極１０９の上面レイアウトについても、一方向を長手方向として複数本がストライプ状に配置された構造を例に挙げたが、これに限らない。例えば、長手方向を有さないで四角形状のものが複数ドット状に点在させられた構造でゲート電極１０９が構成されていても良い。その場合でも、複数のゲート電極１０９が備えられた領域の両端でゲートライナー１５に接続された構造とされていれば良い。
【符号の説明】
【0067】
Ｒｍ メインセル領域
Ｒｓ センスセル領域
１０ 半導体チップ
１２ アクティブ領域
１３ 非アクティブ領域
１５ ゲートライナー
１０９ ゲート電極
１１１ ソース電極
１１３ ドレイン電極
Ｒｓ センスセル領域
１０ 半導体チップ
１２ アクティブ領域
１３ 非アクティブ領域
１５ ゲートライナー
１０９ ゲート電極
１１１ ソース電極
１１３ ドレイン電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12】