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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-15
(45)【発行日】2024-10-23
(54)【発明の名称】高電圧トランジスタ、レベルアップシフト回路、及び半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241016BHJP
H01L 29/78 20060101ALI20241016BHJP
H01L 21/8234 20060101ALI20241016BHJP
H01L 27/088 20060101ALI20241016BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301S
H01L27/088 C
【請求項の数】
27
(21)【出願番号】P 2023032826
(22)【出願日】2023-03-03
(65)【公開番号】P2024095480
(43)【公開日】2024-07-10
【審査請求日】2023-03-03
(31)【優先権主張番号】111150397
(32)【優先日】2022-12-28
(33)【優先権主張国・地域又は機関】TW
(73)【特許権者】
【識別番号】599039843
【氏名又は名称】聯華電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】張 維軒
(72)【発明者】
【氏名】蔡 明樺
(72)【発明者】
【氏名】郭 晉佳
【審査官】西村 治郎
(56)【参考文献】
【文献】特開２０１４－０３８９６５（ＪＰ，Ａ）
【文献】特開２００６－２４５４８２（ＪＰ，Ａ）
【文献】特開２０１８－０４６１６５（ＪＰ，Ａ）
【文献】特開２００２－２２２８６７（ＪＰ，Ａ）
【文献】特開２００７－２９４８７２（ＪＰ，Ａ）
【文献】特開２０１８－０７３９７１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
(57)【特許請求の範囲】
【請求項1】
高電圧トランジスタであって、当該高電圧トランジスタは、半導体基板内に配置されたウェル領域と、
該ウェル領域の上に配置されたゲート構造体と、
該ゲート構造体と前記ウェル領域との間で垂直方向に配置されたゲート酸化物層であって、該ゲート酸化物層の第１の部分が前記ゲート酸化物層の第２の部分よりも厚く、該第２の部分の厚さが前記第１の部分の厚さの１／８以上である、ゲート酸化物層と、
前記ウェル領域内に配置された第１のドリフト領域及び第２のドリフト領域であって、前記第１のドリフト領域の少なくとも一部及び前記第２のドリフト領域の少なくとも一部が、それぞれ、前記ゲート構造体の水平方向の両側に位置しており、前記第１のドリフト領域は前記ゲート酸化物層の前記第１の部分に隣接して配置され、前記第２のドリフト領域は前記ゲート酸化物層の前記第２の部分に隣接して配置され、前記第１のドリフト領域の導電型は前記第２のドリフト領域の導電型と同じである、第１のドリフト領域及び第２のドリフト領域と、を含み、
前記第１の部分上に配置された前記ゲート構造体の上面と、前記第２の部分上に配置された前記ゲート構造体の上面とが互いに面一に形成される、
高電圧トランジスタ。
【請求項2】
前記半導体基板内に配置され、前記ウェル領域の下に前記垂直方向に位置するディープウェル領域をさらに含み、該ディープウェル領域の導電型が前記ウェル領域の導電型と相補的であり、前記ディープウェル領域の前記導電型は、前記第１のドリフト領域の前記導電型及び前記第２のドリフト領域の前記導電型と同じである、請求項１に記載の高電圧トランジスタ。
【請求項3】
前記半導体基板内に配置され、前記ウェル領域の下に前記垂直方向に位置するディープウェル領域をさらに含み、該ディープウェル領域の導電型が前記ウェル領域の導電型と同じであり、前記ディープウェル領域の前記導電型は、前記第１のドリフト領域の前記導電型及び前記第２のドリフト領域の前記導電型と相補的である、請求項１に記載の高電圧トランジスタ。
【請求項4】
前記第１のドリフト領域内に配置された第１のドープ領域と、前記第２のドリフト領域内に配置された第２のドープ領域と、をさらに含み、
前記第１のドープ領域及び前記第２のドープ領域は、それぞれ、前記ゲート構造体の前記水平方向の前記両側に配置され、前記第１のドープ領域の導電型及び前記第２のドープ領域の導電型は、前記第１のドリフト領域の前記導電型及び前記第２のドリフト領域の前記導電型と同じである、請求項１に記載の高電圧トランジスタ。
【請求項5】
前記ゲート酸化物層の前記第２の部分の前記厚さは、前記ゲート酸化物層の前記第１の部分の前記厚さの１／４以上である、請求項１に記載の高電圧トランジスタ。
【請求項6】
前記ゲート酸化物層の前記第１の部分の前記水平方向の長さが、前記ゲート酸化物層の前記第２の部分の前記水平方向の長さより小さい、請求項１に記載の高電圧トランジスタ。
【請求項7】
前記第１のドリフト領域の一部が前記ゲート構造体の下に前記垂直方向に配置され、前記第２のドリフト領域は前記ゲート構造体の下に前記垂直方向に配置されない、請求項１に記載の高電圧トランジスタ。
【請求項8】
前記第２のドリフト領域の一部が前記ゲート構造体の下に前記垂直方向に配置され、前記第１のドリフト領域は前記ゲート構造体の下に前記垂直方向に配置されない、請求項１に記載の高電圧トランジスタ。
【請求項9】
前記ウェル領域内に配置され、前記第１のドリフト領域の下に位置する第３のドリフト領域をさらに含み、前記第３のドリフト領域の下部が前記第２のドリフト領域の下部よりも低い、請求項１に記載の高電圧トランジスタ。
【請求項10】
前記ゲート酸化物層の少なくとも一部が前記半導体基板内に配置され、前記ゲート酸化物層の前記第１の部分の下面及び前記ゲート酸化物層の前記第２の部分の下面が、前記半導体基板の前記垂直方向の上面よりも低い、請求項１に記載の高電圧トランジスタ。
【請求項11】
第１の高電圧トランジスタを含むレベルアップシフト回路であって、前記第１の高電圧トランジスタは、
半導体基板内に配置された第１のウェル領域と、
該第１のウェル領域の上に配置された第１のゲート構造体と、
該第１のゲート構造体と前記第１のウェル領域との間で垂直方向に配置された第１のゲート酸化物層であって、前記第１のゲート酸化物層の第１の部分が前記第１のゲート酸化物層の第２の部分よりも厚く、該第２の部分の厚さが、前記第１の部分の厚さの１／８以上である、第１のゲート酸化物層と、
前記第１のウェル領域内に配置された第１のドリフト領域及び第２のドリフト領域であって、前記第１のドリフト領域の少なくとも一部及び前記第２のドリフト領域の少なくとも一部が、それぞれ、前記第１のゲート構造体の水平方向の両側に位置しており、前記第１のドリフト領域は、前記第１のゲート酸化物層の前記第１の部分に隣接して配置され、前記第２のドリフト領域は、前記第１のゲート酸化物層の前記第２の部分に隣接して配置され、前記第１のドリフト領域の導電型が、前記第２のドリフト領域の導電型と同じである、第１のドリフト領域及び第２のドリフト領域と、を含み、
前記第１の部分上に配置された前記第１のゲート構造体の上面と、前記第２の部分上に配置された前記第１のゲート構造体の上面とが互いに面一に形成される、
レベルアップシフト回路。
【請求項12】
第２の高電圧トランジスタをさらに含み、該第２の高電圧トランジスタは、前記半導体基板内に配置された第２のウェル領域と、
該第２のウェル領域の上に配置された第２のゲート構造体と、
該第２のゲート構造体と前記第２のウェル領域との間で前記垂直方向に配置された第２のゲート酸化物層と、を含み、
前記第１の高電圧トランジスタは、前記第１のドリフト領域内に配置された第１のドープ領域をさらに含み、該第１のドープ領域は、前記第２の高電圧トランジスタの前記第２のゲート構造体と電気的に接続される、請求項１１に記載のレベルアップシフト回路。
【請求項13】
前記第１の高電圧トランジスタは、前記第２のドリフト領域内に配置された第２のドープ領域をさらに含み、前記第１のドープ領域及び前記第２のドープ領域は、それぞれ、前記第１のゲート構造体の前記水平方向の両側に位置しており、前記第１のドープ領域の導電型及び前記第２のドープ領域の導電型は、前記第１のドリフト領域の前記導電型及び前記第２のドリフト領域の前記導電型と同じである、請求項１２に記載のレベルアップシフト回路。
【請求項14】
前記第２の高電圧トランジスタは、前記第２のウェル領域内に配置された第３のドリフト領域及び第４のドリフト領域をさらに含み、前記第３のドリフト領域の少なくとも一部及び前記第４のドリフト領域の少なくとも一部が、それぞれ、前記第２のゲート構造体の両側に位置しており、前記第３のドリフト領域の導電型が、前記第４のドリフト領域の導電型と同じである、請求項１２に記載のレベルアップシフト回路。
【請求項15】
前記第２のウェル領域の導電型が、前記第３のドリフト領域の前記導電型及び前記第４のドリフト領域の前記導電型と相補的であり、前記第２のウェル領域の前記導電型は前記第１のウェル領域の前記導電型と相補的である、請求項１４に記載のレベルアップシフト回路。
【請求項16】
前記第１のウェル領域の導電型が、前記第１のドリフト領域の前記導電型及び前記第２のドリフト領域の前記導電型と相補的である、請求項１１に記載のレベルアップシフト回路。
【請求項17】
前記第１のゲート酸化物層の前記第１の部分の前記水平方向の長さが、前記第１のゲート酸化物層の前記第２の部分の前記水平方向の長さより小さい、請求項１１に記載のレベルアップシフト回路。
【請求項18】
前記第１のドリフト領域の一部が前記第１のゲート構造体の下に前記垂直方向に配置され、前記第２のドリフト領域は前記第１のゲート構造体の下に前記垂直方向に配置されない、請求項１１に記載のレベルアップシフト回路。
【請求項19】
前記第２のドリフト領域の一部が、前記第１のゲート構造体の下に前記垂直方向に配置され、前記第１のドリフト領域は、前記第１のゲート構造体の下に前記垂直方向に配置されない、請求項１１に記載のレベルアップシフト回路。
【請求項20】
前記第１のゲート酸化物層の少なくとも一部が前記半導体基板に配置され、前記第１のゲート酸化物層の前記第１の部分の下面及び前記第１のゲート酸化物層の前記第２の部分の下面が、前記半導体基板の前記垂直方向の上面よりも低い、請求項１１に記載のレベルアップシフト回路。
【請求項21】
半導体装置であって、当該半導体装置は、第１のトランジスタ及び第２のトランジスタを含み、
前記第１のトランジスタは、
半導体基板内に配置された第１のウェル領域と、
該第１のウェル領域の上に配置された第１のゲート構造体と、
該第１のゲート構造体と前記第１のウェル領域との間で垂直方向に配置された第１のゲート酸化物層と、を含み、該第１のゲート酸化物層は、
第１の厚さを有する第１の部分と、
第２の厚さを有する第２の部分と、を含み、前記第１の厚さは前記第２の厚さよりも大きく、
前記第１の部分上に配置された前記第１のゲート構造体の上面と、前記第２の部分上に配置された前記第１のゲート構造体の上面とが互いに面一に形成され、
前記第２のトランジスタは、
前記半導体基板内に配置された第２のウェル領域と、
該第２のウェル領域の上に配置された第２のゲート構造体と、
該第２のゲート構造体と前記第２のウェル領域との間で前記垂直方向に配置された第２のゲート酸化物層と、を含み、前記第２のゲート酸化物層は第３の厚さを有しており、前記第２の厚さは前記第３の厚さより大きい、
半導体装置。
【請求項22】
前記第１のトランジスタは高電圧トランジスタであり、前記第２のトランジスタは低電圧トランジスタである、請求項２１に記載の半導体装置。
【請求項23】
前記第１のトランジスタは、前記第１のウェル領域内に配置されたドリフト領域をさらに含み、前記第２のトランジスタは、前記第２のウェル領域内に配置されたドープ領域及び該ドープ領域よりもドーパント濃度の低い低濃度ドープ領域をさらに含み、前記ドリフト領域の深さが、前記低濃度ドープ領域の深さよりも大きい、請求項２１に記載の半導体装置。
【請求項24】
前記第１のゲート構造体の構造が前記第２のゲート構造体の構造と異なる、又は前記第１のゲート構造体の材料組成が前記第２のゲート構造体の材料組成と異なる、請求項２１に記載の半導体装置。
【請求項25】
前記第１のゲート構造体及び前記第２のゲート構造体は、金属の導電性材料を含む、請求項２１に記載の半導体装置。
【請求項26】
前記第１のゲート構造体及び前記第２のゲート構造体は、非金属の導電性材料を含む、請求項２１に記載の半導体装置。
【請求項27】
前記第１のゲート構造体は非金属の導電性材料を含み、前記第２のゲート構造体は金属の導電性材料を含む、請求項２１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランジスタ、レベルアップシフト回路、及び半導体装置に関し、より具体的には、ゲート酸化物層の厚さが異なる部分で異なるトランジスタ、及びこのトランジスタを含むレベルアップシフト回路、及びこのトランジスタを含む半導体装置に関する。
【背景技術】
【0002】
高電圧能力を有するパワーデバイスにおいて、二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタデバイスが大きな関心を集めている。従来のＤＭＯＳトランジスタデバイスは、縦型二重拡散ＭＯＳ（ＶＤＭＯＳ）トランジスタデバイスと横型二重拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタデバイスとに分類される。動作帯域幅が広く、動作効率が高く、平面構造であるため他の集積回路との統合が容易であるという利点を有するＬＤＭＯＳトランジスタデバイスは、ＣＰＵ電源、電源管理システム、ＡＣ／ＤＣコンバータ、高出力又は高周波数帯域のパワーアンプ、及びレベルシフト回路等の高動作電圧環境で広く使用されている。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第１０，７２７，３００号
【発明の概要】
【0004】
本発明では、高電圧トランジスタ、レベルアップシフト回路、及び半導体装置を提供する。異なる部分で異なる厚さを有するゲート酸化物層を使用して、高電圧トランジスタのしきい値電圧を下げ、ゲート酸化物層の異なる部分の間の厚さ比の関係を制御することにより、特定の回路の動作要件を満たすために、ゲート構造体に高電圧を依然として印加することができる。
【0005】
本発明の一実施形態によれば、高電圧トランジスタが提供される。高電圧トランジスタは、ウェル領域、ゲート構造体、ゲート酸化物層、第１のドリフト領域、及び第２のドリフト領域を含む。ウェル領域は半導体基板内に配置され、ゲート構造体はウェル領域の上に配置され、ゲート酸化物層はゲート構造体とウェル領域との間で垂直方向に配置される。ゲート酸化物層の第１の部分がゲート酸化物層の第２の部分よりも厚く、第２の部分の厚さが第１の部分の厚さの１／８以上である。第１のドリフト領域及び第２のドリフト領域はウェル領域内に配置され、第１のドリフト領域の少なくとも一部及び第２のドリフト領域の少なくとも一部が、それぞれ、ゲート構造体の水平方向の両側（two opposite sides：対向する２辺）に位置する。第１のドリフト領域はゲート酸化物層の第１の部分に隣接して配置され、第２のドリフト領域はゲート酸化物層の第２の部分に隣接して配置され、第１のドリフト領域の導電型は第２のドリフト領域の導電型と同じである。
【0006】
本発明の一実施形態によれば、レベルアップシフト回路が提供される。レベルアップシフト回路は第１の高電圧トランジスタを含む。第１の高電圧トランジスタは、第１のウェル領域、第１のゲート構造体、第１のゲート酸化物層、第１のドリフト領域、及び第２のドリフト領域を含む。第１のウェル領域は半導体基板内に配置され、第１のゲート構造体は第１のウェル領域の上に配置され、第１のゲート酸化物層は、第１のゲート構造体と第１のウェル領域との間で垂直方向に配置される。第１のゲート酸化物層の第１の部分が第１のゲート酸化物層の第２の部分より厚く、第２の部分の厚さが第１の部分の厚さの１／８以上である。第１のドリフト領域及び第２のドリフト領域は、第１のウェル領域内に配置され、第１のドリフト領域の少なくとも一部及び第２のドリフト領域の少なくとも一部は、それぞれ、第１のゲート構造体の水平方向の両側に位置する。第１のドリフト領域は第１のゲート酸化物層の第１の部分に隣接して配置され、第２のドリフト領域は第１のゲート酸化物層の第２の部分に隣接して配置され、第１のドリフト領域の導電型は第２のドリフト領域の導電型と同じである。
【0007】
本発明の一実施形態によれば、半導体装置が提供される。半導体装置は、第１のトランジスタ及び第２のトランジスタを含む。第１のトランジスタは、第１のウェル領域、第１のゲート構造体、及び第１のゲート酸化物層を含む。第２のトランジスタは、第２のウェル領域、第２のゲート構造体、及び第２のゲート酸化物層を含む。第１のウェル領域及び第２のウェル領域は半導体基板内に配置され、第１のゲート構造体は第１のウェル領域の上に配置され、第２のゲート構造体は第２のウェル領域の上に配置される。第１のゲート酸化物層は、第１のゲート構造体と第１のウェル領域との間で垂直方向に配置され、第１のゲート酸化物層は第１の部分及び第２の部分を含む。第１の部分は第１の厚さを有しており、第２の部分は第２の厚さを有しており、第１の厚さは第２の厚さより大きい。第２のゲート酸化物層は、第２のゲート構造体と第２のウェル領域との間で垂直方向に配置される。第２のゲート酸化物層は第３の厚さを有しており、第２の厚さは第３の厚さより大きい。
【0008】
本発明のこれら及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読めば、当業者には確実に明らかになろう。
【図面の簡単な説明】
【0009】
【図1】本発明の第１の実施形態に係る高電圧トランジスタを示す概略図である。
【図2】本発明の一実施形態による高電圧トランジスタを示す上面概略図である。
【図3】本発明の第２の実施形態による高電圧トランジスタを示す概略図である。
【図4】本発明の第３の実施形態による高電圧トランジスタを示す概略図である。
【図5】本発明の第４の実施形態による高電圧トランジスタを示す概略図である。
【図6】本発明の第５の実施形態による高電圧トランジスタを示す概略図である。
【図7】本発明の第６の実施形態による高電圧トランジスタを示す概略図である。
【図8】本発明の第７の実施形態による高電圧トランジスタを示す概略図である。
【図9】本発明の第８の実施形態による高電圧トランジスタを示す概略図である。
【図10】本発明の一実施形態による半導体装置を示す概略図である。
【図11】本発明の第９の実施形態による高電圧トランジスタを示す概略図である。
【図12】本発明の一実施形態によるレベルアップシフト回路の概略等価回路図である。
【図13】本発明の別の実施形態による高電圧トランジスタを示す概略図である。
【発明を実施するための形態】
【0010】
本発明について、特定の実施形態及びその特定の特徴に関して特に示し、説明する。本明細書で以下に述べる実施形態は、限定ではなく例示と解釈すべきである。当業者には、本発明の精神及び範囲から逸脱することなく、形態及び詳細に様々な変更及び修正を加えることができることは容易に明らかであろう。
【0011】
好ましい実施形態をさらに説明する前に、本文全体で使用する特定の用語について以下に説明する。
【0012】
本明細書で使用する「上に（on）」、「の上に（above）」、及び「の上に（over）」という用語は、「上に（on）」が何かに「直接」を意味するだけでなく、「上に（on）」何かを含む（中間の特徴又はそれらの間の層を含んだ状態で）という意味も含むように、最も広い意味で解釈すべきであり、「の上に（above）」又は「の上に（over）」は、何か「の上に（above）」又は「の上に（over）」という意味だけでなく、何か「の上に（over）」又は「の上に（above）」ある（中間の特徴又はそれらの間の層を含まない状態で（つまり、何かに直接））という意味も含むことができる。
【0013】
明細書及び特許請求の範囲で使用する「第１の」、「第２の」等の序数は、請求項の要素を修正するために使用され、それ自体は、請求項が任意の前の序数を有することを暗示したり表したりするものではなく、追加の説明が付随しない限り、あるクレームされた要素と別のクレームされた要素の順序を表すものではなく、製造方法の順序を表すものでもない。これらの序数の使用は、特定の名前を有するクレームされた要素を、同じ名前を有する別のクレームされた要素から明確にするためにのみ使用される。
【0014】
用語「形成する」又は用語「配置する」は、材料の層を基板に適用する動作を説明するために以下で使用する。このような用語は、熱成長、スパッタリング、蒸発、化学蒸着、エピタキシャル成長、及び電気めっき等を含むがこれらに限定されない任意の可能な層形成技術を説明することを意図している。
【0015】
図１を参照されたい。図１は、本発明の第１の実施形態による高電圧トランジスタ１０１を示す概略図である。図１に示すように、高電圧トランジスタ１０１は、ウェル領域１４Ａ、ゲート構造体ＧＳ１、ゲート酸化物層３０、第１のドリフト領域（ドリフト領域ＬＤ１１等）、及び第２のドリフト領域（ドリフト領域ＬＤ１２等）を含む。ウェル領域１４Ａは半導体基板１０内に配置され、ゲート構造体ＧＳ１はウェル領域１４Ａの上に配置され、ゲート酸化物層３０は、ゲート構造体ＧＳ１とウェル領域１４Ａとの間で垂直方向Ｄ３に配置される。ゲート酸化物層３０の第１の部分Ｐ１１がゲート酸化物層３０の第２の部分Ｐ１２より厚く、第２の部分Ｐ１２の厚さＴＫ２が第１の部分Ｐ１１の厚さＴＫ１の１／８以上である。ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２は、ウェル領域１４Ａ内に配置され、ドリフト領域ＬＤ１１の少なくとも一部及びドリフト領域ＬＤ１２の少なくとも一部は、それぞれ、ゲート構造体ＧＳ１の水平方向Ｄ１の両側に位置している。ドリフト領域ＬＤ１１は、ゲート酸化物層３０の第１の部分Ｐ１１に隣接して配置され、ドリフト領域ＬＤ１２は、ゲート酸化物層３０の第２の部分Ｐ１２に隣接して配置され、ドリフト領域ＬＤ１１の導電型が、ドリフト領域ＬＤ１２の導電型と同じである。ゲート酸化物層３０の相対的に薄い第２の部分Ｐ１２は、高電圧トランジスタ１０１のしきい値電圧を下げるために使用され、ゲート酸化物層３０の第１の部分Ｐ１１と第２の部分Ｐ１２との間の厚さ比の関係は、第２の部分Ｐ１２を薄くし過ぎるのを回避するように制御することができる。従って、特定の回路（レベルシフト回路等であるが、これに限定されるものではない）の動作要件を満たすために、高電圧をゲート構造体ＧＳ１に依然として印加することができ、それに応じて、高電圧トランジスタ１０１及び／又は高電圧トランジスタ１０１を含む関連回路の動作性能を改善することができる。
【0016】
いくつかの実施形態では、上記の垂直方向Ｄ３は、半導体基板１０の厚さ方向とみなすことができる。半導体基板１０は、上面１０ＴＳと、上面１０ＴＳと垂直方向Ｄ３に対向する下面１０ＢＳとを有することができ、上記のゲート構造体ＧＳ１は、半導体基板１０の上面１０ＴＳの側に配置され得る。垂直方向Ｄ３と実質的に直交する水平方向（水平方向Ｄ１、水平方向Ｄ２、及び垂直方向Ｄ３に直交する他の方向）は、半導体基板１０の上面１０ＴＳ及び／又は下面１０ＢＳと実質的に平行であり得るが、これに限定されるものではない。本明細書において、半導体基板１０の下面１０ＢＳと垂直方向Ｄ３の相対的に高い位置及び／又は相対的に高い部分との間の距離は、半導体基板１０の下面１０ＢＳと垂直方向Ｄ３の相対的に低い位置及び／又は相対的に低い部分との間の距離よりも大きい。各構成要素の底部又は下部は、この構成要素の頂部又は上部よりも垂直方向Ｄ３における半導体基板１０の下面１０ＢＳにより近くなり得る。特定の構成要素の上に配置された他の構成要素は、垂直方向Ｄ３において半導体基板１０の下面１０ＢＳから相対的に遠いとみなすことができ、特定の構成要素の下に配置された他の構成要素は、垂直方向Ｄ３における半導体基板１０の下面１０ＢＳに相対的に近いとみなすことができる。さらに、本明細書において、特定の構成要素の上面は、この構成要素の垂直方向Ｄ３の最上面を含むことができ、特定の構成要素の下面は、この構成要素の垂直方向Ｄ３の最下面を含むことができるが、これに限定されるものではない。
【0017】
いくつかの実施形態では、高電圧トランジスタ１０１は、ディープ（deep）ウェル領域１２、絶縁（isolation）構造体２０、第１のドープ領域（ドープ領域ＤＲ１１等）、第２のドープ領域（ドープ領域ＤＲ１２等）、及びスペーサ構造体ＳＰ１をさらに含むことができる。半導体基板１０は、シリコン基板、エピタキシャルシリコン基板、シリコンゲルマニウム基板、炭化シリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、又は他の適切な半導体材料から作製した基板を含むことができる。ディープウェル領域１２は、半導体基板１０内に配置され、ウェル領域１４Ａの下に垂直方向Ｄ３に位置することができ、絶縁構造体２０の少なくとも一部が、半導体基板１０に配置され、半導体基板１０において高電圧トランジスタに対応して位置する領域を規定することができる。ドープ領域ＤＲ１１はドリフト領域ＬＤ１１内に配置され得、ドープ領域ＤＲ１２はドリフト領域ＬＤ１２内に配置され得、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２は、それぞれ、ゲート構造体ＧＳ１の水平方向Ｄ１の両側に位置し得る。いくつかの実施形態では、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２は、高電圧トランジスタ１０１のソース／ドレインドープ領域であり得、それに応じて、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２は、それぞれ、ソース／ドレイン電極の少なくとも一部と見なされ得る。スペーサ構造体ＳＰ１は、ゲート構造体ＧＳ１の側壁及びゲート酸化物層３０の側壁に配置され得、スペーサ構造体ＳＰ１は、垂直方向Ｄ３においてドープ領域ＤＲ１１及びドープ領域ＤＲ１２の上に位置する。いくつかの実施形態では、ディープウェル領域１２、ウェル領域１４Ａ、ドリフト領域ＬＤ１１、ドリフト領域ＬＤ１２、ドープ領域ＤＲ１１、及びドープ領域ＤＲ１２は、半導体基板１０に対してドーピングプロセス（注入プロセス等）を実行することによって形成されたドープ領域であり得る。ドープ領域ＤＲ１１の導電型及びドープ領域ＤＲ１２の導電型は、ドリフト領域ＬＤ１１の導電型及びドリフト領域ＬＤ１２の導電型と同じであってよく、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２のドーパント濃度は、ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２のドーパント濃度より高くてもよい。いくつかの実施形態では、ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２は、同じプロセスによって同時に形成され得、実質的に同じドーパントを含み得、及び／又は実質的に同じドーパント濃度を有し得、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２は、同じプロセスによって同時に形成され得、実質的に同じドーパントを含み、及び／又は実質的に同じドーパント濃度を有し得る。また、ウェル領域１４Ａの導電型は、ドープ領域ＤＲ１１、ドープ領域ＤＲ１２、ドリフト領域ＬＤ１１、及びドリフト領域ＬＤ１２の導電型と相補的であってもよく、ディープウェル領域１２の導電型は、高電圧トランジスタ１０１のタイプに応じて、ウェル領域１４Ａの導電型と相補的又は同一であってもよい。従って、ディープウェル領域１２の導電型は、ドープ領域ＤＲ１１、ドープ領域ＤＲ１２、ドリフト領域ＬＤ１１、及びドリフト領域ＬＤ１２の導電型と同一又は相補的であってもよい。
【0018】
例えば、ディープウェル領域１２がディープｎ型ウェル領域であり、高電圧トランジスタ１０１がｎ型トランジスタである場合に、ウェル領域１４Ａはｐ型ウェル領域であり得、ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２はｎ型ドープドリフト領域であり得、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２はｎ型高ドープ領域であり得る。また、ディープウェル領域１２がディープｎ型ウェル領域であり、高電圧トランジスタ１０１がｐ型トランジスタである場合に、ウェル領域１４Ａはｎ型ウェル領域であり得、ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２はｐ型ドープドリフト領域であり得、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２はｐ型高濃度ドープ領域であり得る。いくつかの実施形態では、ｎ型ドープ領域を形成するためのｎ型ドーパントは、リン（Ｐ）、砒素（Ａｓ）、又は他の適切なｎ型ドーピング材料を含むことができ、ｐ型ドープ領域を形成するためのｐ型ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、又は他の適切なｐ型ドーピング材料を含むことができる。また、ドリフト領域ＬＤ１１の一部及びドリフト領域ＬＤ１２の一部が、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置され得、ドープ領域ＤＲ１１の一部及びドープ領域ＤＲ１２の一部が、スペーサ構造体ＳＰ１の下に垂直方向Ｄ３に配置され得るが、これに限定されるものではない。いくつかの実施形態では、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１１は、水平方向Ｄ１に長さＬ３を有することができ、これは、ゲート酸化物層３０の部分Ｐ１１の水平方向Ｄ１の長さＬ１以下であり得、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１２は、水平方向Ｄ１に長さＬ４を有することができ、これは、ゲート酸化物層３０の第２の部分Ｐ１２の水平方向Ｄ１の長さＬ２以下であり得るが、これに限定されるものではない。
【0019】
ゲート酸化物層３０は、シリコン酸化物又は他の適切な酸化物材料を含むことができる。いくつかの実施形態では、ゲート酸化物層３０の第１の部分Ｐ１１の下面とゲート酸化物層３０の第２の部分Ｐ１２の下面とは実質的に同一平面上にあってもよく、第１の部分Ｐ１１の上面は、第２の部分Ｐ１２の垂直方向Ｄ３の上面より高くてもよく、第１の部分Ｐ１１は第２の部分Ｐ１２と直接接続され得るが、これに限定されるものではない。例えば、第１の部分Ｐ１１の水平方向Ｄ１の両側は、それぞれ、スペーサ構造体ＳＰ１及び第２の部分Ｐ１２と直接接続され得、第２の部分Ｐ１２の水平方向Ｄ１の両側は、それぞれ、第１の部分Ｐ１１及びスペーサ構造体ＳＰ１と直接接続され得る。さらに、ゲート酸化物層３０の相対的に薄い第２の部分Ｐ１２は、しきい値電圧を下げるために使用され得るが、第２の部分Ｐ１２は、高電圧を扱うべく高電圧トランジスタ１０１の能力への影響を回避してするために薄くし過ぎることはできない。従って、第２の部分Ｐ１２の厚さＴＫ２は、第１の部分Ｐ１１の厚さＴＫ１の１／４以上、第１の部分Ｐ１１の厚さＴＫ１の１／２以上、第１の部分Ｐ１１の厚さＴＫ１の３／４以上、又は第１の部分Ｐ１１の厚さＴＫ１の４／５であってもよい。換言すれば、第２の部分Ｐ１２の厚さＴＫ２は、いくつかの設計上の考慮事項に従って、第１の部分Ｐ１１の厚さＴＫ１の１／８から第１の部分Ｐ１１の厚さＴＫ１の１／４までの範囲、第１の部分Ｐ１１の厚さＴＫ１の１／８から第１の部分Ｐ１１の厚さＴＫ１の１／２までの範囲、第１の部分Ｐ１１の厚さＴＫ１の１／２から第１の部分Ｐ１１の厚さＴＫ１の３／４までの範囲、第１の部分Ｐ１１の厚さＴＫの３／４から第１の部分Ｐ１１の厚さＴＫ１の４／５までの範囲であってもよく、又は第１の部分Ｐ１１の厚さＴＫ１の４／５よりも大きくてもよい。いくつかの実施形態では、厚さＴＫ１及び厚さＴＫ２は、５０ナノメートルから４００ナノメートルの範囲であり得るが、これに限定されるものではない。さらに、ゲート酸化物層３０の第１の部分Ｐ１１と第２の部分Ｐ１２との間の比率関係は、いくつかの設計上の考慮事項に従って変更することができ、第１の部分Ｐ１１の水平方向Ｄ１の長さＬ１は、それに応じて、第２の部分Ｐ１２の水平方向Ｄ１の長さＬ２とは実質的に等しいか、又は異なり得る。いくつかの実施形態では、長さＬ１及び長さＬ２は、互いに等しくてもよく、ゲート酸化物層３０及び／又はゲート構造体ＧＳ１の水平方向Ｄ１の長さＬの１／２に実質的に等しくてもよいが、これに限定されるものではない。
【0020】
いくつかの実施形態では、絶縁構造体２０は、酸化物絶縁材料（シリコン酸化物等）又は他の適切な絶縁材料等の絶縁材料の単層又は多層を含むことができる。スペーサ構造体ＳＰ１は、酸化シリコン、窒化シリコン、酸窒化シリコン、又は他の適切な誘電材料等の誘電材料の単層又は多層を含むことができる。ゲート構造体ＧＳ１は、ゲート誘電体層（図示せず）と、ゲート誘電体層に配置されたゲート物質層（図示せず）とを含むことができる。ゲート誘電体層は、高ｋ誘電体材料又は他の適切な誘電体材料を含むことができ、ゲート材料層は、非金属の導電性材料（ドープしたポリシリコン等）又は（作用機能層及びその上に積層された低抵抗率層から構成される）金属ゲート構造体等の金属の導電性材料を含むことができるが、これに限定されるものではない。
【0021】
以下の説明では、本発明の異なる実施形態について詳述する。説明を簡潔にするために、以下の各実施形態における同一の構成要素には同一の記号を付す。実施形態同士の間の差異をより容易に理解できるようにするために、以下の説明では、異なる実施形態の間の相違点について詳細に説明し、同一の特徴については重複して説明しない。
【0022】
図２及び図１を参照されたい。図２は、本発明の一実施形態による高電圧トランジスタを示す上面概略図であり、いくつかの部分（スペーサ構造体及び絶縁構造体等）は図２に示していない。図１及び図２に示すように、いくつかの実施形態では、ゲート酸化物層３０の第２の部分Ｐ１２は、第１の部分Ｐ１１の水平方向Ｄ２の両側に部分的に位置することができ、水平方向Ｄ２は水平方向Ｄ１と実質的に直交することができ、上述した第２の部分Ｐ１２の長さＬ２は、スペーサ構造体ＳＰ１と第１の部分Ｐ１１との間に挟み込まれた第２の部分Ｐ１２の水平方向Ｄ１の長さとみなすことができる。さらに、この実施形態の第２の部分Ｐ１２が第１の部分Ｐ１１の水平方向Ｄ２の両側に部分的に位置する設計は、いくつかの設計上の考慮事項に従って、本発明の他の実施形態にも適用され得る。
【0023】
図３及び図４を参照されたい。図３は、本発明の第２の実施形態による高電圧トランジスタ１０２を示す概略図であり、図４は、本発明の第３の実施形態による高電圧トランジスタ１０３を示す概略図である。図３に示すように、高電圧トランジスタ１０２において、ゲート酸化物層３０の第１の部分Ｐ１１の水平方向Ｄ１の長さＬ１は、ゲート酸化物層３０の第２の部分Ｐ１２の水平方向Ｄ１の長さＬ２より短くてもよく、長さＬ１は、ゲート構造体ＧＳ１の水平方向Ｄ１の長さＬの１／２未満であってもよく、長さＬ２は、長さＬの１／２よりも長くてもよい。図４に示すように、高電圧トランジスタ１０３において、第１の部分Ｐ１１の長さＬ１は第２の部分Ｐ１２の長さＬ２より長くてもよく、長さＬ１はゲート構造体ＧＳ１の長さＬの１／２より長くてもよく、長さＬ２は長さＬ１の１／２未満であってもよい。いくつかの実施形態では、水平方向Ｄ１において、第２の部分Ｐ１２の長さＬ２は、ゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１２の長さＬ４より短くてもよく、ドリフト領域ＬＤ１２の一部が、ゲート酸化物層３０の第１の部分Ｐ１１の下に垂直方向Ｄ３に配置してもよいが、これに限定されるものではない。
【0024】
図５を参照されたい。図５は、本発明の第４の実施形態による高電圧トランジスタ１０４を示す概略図である。図５に示すように、高電圧トランジスタ１０４において、ゲート酸化物層３０は、第１の部分Ｐ１１と第２の部分Ｐ１２との間に配置された第３の部分Ｐ１３をさらに含み得、第３の部分Ｐ１３の上面ＴＳ３は、第１の部分Ｐ１１の上面ＴＳ１及び第２の部分Ｐ１２の上面ＴＳ２それぞれに接続された傾斜面であってもよく、それに応じて、ゲート構造体ＧＳ１に対するゲート酸化物層３０の過剰な表面起伏の悪影響を改善することができる。さらに、この実施形態における第３の部分Ｐ１３は、いくつかの設計上の考慮事項に従って、本発明の他の実施形態にも適用することができる。
【0025】
図６及び図７を参照されたい。図６は、本発明の第５の実施形態による高電圧トランジスタ１０５を示す概略図である。図７は、本発明の第６の実施形態による高電圧トランジスタ１０６を示す概略図である。図６に示すように、高電圧トランジスタ１０５において、ドリフト領域ＬＤ１１の一部が、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置され得、ドリフト領域ＬＤ１２は、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されない。水平方向Ｄ１において、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１１の長さＬ３は、ゲート酸化物層３０の第１の部分Ｐ１１の水平方向Ｄ１の長さＬ１と実質的に同一であり得る。図７に示すように、高電圧トランジスタ１０６において、ドリフト領域ＬＤ１２の一部が、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置され得、ドリフト領域ＬＤ１１は、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されない。水平方向Ｄ１において、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１２の長さＬ４は、ゲート酸化物層３０の第２の部分Ｐ１２の水平方向Ｄ１の長さＬ２と実質的に同一であり得る。換言すれば、ドリフト領域ＬＤ１１とゲート構造体ＧＳ１との間の垂直方向Ｄ３のオーバーラップ状態、及びドリフト領域ＬＤ１２とゲート構造体ＧＳ１との間の垂直方向Ｄ３のオーバーラップ状態は、いくつかの設計上の考慮事項に従ってさらに修正してもよい。
【0026】
図８を参照されたい。図８は、本発明の第７の実施形態による高電圧トランジスタ１０７を示す概略図である。図８に示すように、高電圧トランジスタ１０７は、ウェル領域１４Ａ内に配置され、ドリフト領域ＬＤ１１の下に位置する第３のドリフト領域（ドリフト領域ＬＤ３等）をさらに含んでもよい。ドリフト領域ＬＤ３は、特にドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２が同じプロセスによって同時に形成される場合に、ドープ領域ＤＲ１１に対応して位置するドリフト領域の範囲を調整するために使用され得るが、これに限定されるものではない。従って、ドリフト領域ＬＤ３の導電型がドリフト領域ＬＤ１１の導電型と同じであり、ドリフト領域ＬＤ３のドーパント濃度は、設計上の考慮事項に従って、ドリフト領域ＬＤ１１のドーパント濃度と同じでも異なっていてもよい。また、ドリフト領域ＬＤ３の下面（下面ＢＳ３等）は、垂直方向Ｄ３におけるドリフト領域ＬＤ１２の下面（下面ＢＳ２等）及びドリフト領域ＬＤ１１の下面（下面ＢＳ１等）よりも低くてもよく、水平方向Ｄ１において、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３の配置されたドリフト領域ＬＤ３の長さＬ５は、ゲート構造体ＧＳ１及びゲート酸化物層３０の下に垂直方向Ｄ３に配置されたドリフト領域ＬＤ１１の長さＬ３より大きくてもよい。この実施形態のドリフト領域ＬＤ３は、いくつかの設計上の考慮事項に従って、本発明の他の実施形態にも適用できることに留意されたい。
【0027】
図９を参照されたい。図９は、本発明の第８の実施形態による高電圧トランジスタ１０８を示す概略図である。図９に示すように、高電圧トランジスタ１０８は、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２にそれぞれ配置されたシリサイド層ＳＡ１及びシリサイド層ＳＡ２をさらに含み得、シリサイド層ＳＡ１及びシリサイド層ＳＡ２は、スペーサ構造体ＳＰ１から距離（距離ＤＳ１及び距離ＤＳ２等）だけ分離され得る。換言すれば、シリサイド層ＳＡ１及びシリサイド層ＳＡ２は、スペーサ構造体ＳＰ１と直接接続しなくてもよく、シリサイド層ＳＡ１とスペーサ構造体ＳＰ１との間の距離ＤＳ１及びシリサイド層ＳＡ２とスペーサ構造体ＳＰ１との間の距離ＤＳ２は、高電圧トランジスタの動作中の電界分布を調整するためのいくつかの設計上の考慮事項に従ってさらに修正され得る。従って、距離ＤＳ１は、距離ＤＳ２と実質的に同じであっても異なっていてもよい。さらに、シリサイド層ＳＡ１及びシリサイド層ＳＡ２は、コバルトシリサイド、ニッケルシリサイド、又は他の適切な金属シリサイド材料等の金属シリサイドを含むことができる。この実施形態のシリサイド層は、いくつかの設計上の考慮事項に従って、本発明の他の実施形態にも適用できることに留意されたい。
【0028】
図１０を参照されたい。図１０は、本発明の一実施形態による半導体装置を示す概略図である。図１０に示すように、半導体装置は、第１のトランジスタ（トランジスタ１０９等）及び第２のトランジスタ（トランジスタ１１０等）を含むことができる。トランジスタ１０９は、第１のウェル領域（ウェル領域１４Ａ等）、第１のゲート構造体（ゲート構造体ＧＳ１等）、及び第１のゲート酸化物層（ゲート酸化物層３０等）を含むことができ、トランジスタ１１０は、第２のウェル領域（ウェル領域１４Ｃ等）、第２のゲート構造体（ゲート構造体ＧＳ３等）、及び第２のゲート酸化物層（ゲート酸化物層３４等）を含むことができる。ウェル領域１４Ａ及びウェル領域１４Ｃは半導体基板１０内に配置され、ゲート構造体ＧＳ１はウェル領域１４Ａの上に配置され、ゲート構造体ＧＳ３はウェル領域１４Ｃの上に配置される。ゲート酸化物層３０は、ゲート構造体ＧＳ１とウェル領域１４Ａとの間で垂直方向Ｄ３に配置され、ゲート酸化物層３０は、第１の部分Ｐ１１及び第２の部分Ｐ１２を含む。第１の部分Ｐ１１は第１の厚さ（厚さＴＫ１等）を有しており、第２の部分Ｐ１２は第２の厚さ（厚さＴＫ２等）を有しており、厚さＴＫ１は厚さＴＫ２よりも大きい。ゲート酸化物層３４は、ゲート構造体ＧＳ３とウェル領域１４Ｃとの間で垂直方向Ｄ３に配置され、ゲート酸化物層３４は第３の厚さ（厚さＴＫ３等）を有しており、厚さＴＫ２は厚さＴＫ３よりも大きい。
【0029】
いくつかの実施形態では、トランジスタ１０９は、上述のドリフト領域ＬＤ１１、ドリフト領域ＬＤ１２、ドープ領域ＤＲ１１、ドープ領域ＤＲ１２、及びスペーサ構造体ＳＰ１をさらに含むことができる。ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２はウェル領域１４Ａ内に配置され、ドリフト領域ＬＤ１１の少なくとも一部及びドリフト領域ＬＤ１２の少なくとも一部は、それぞれ、ゲート構造体ＧＳ１の水平方向の両側に配置される。ドープ領域ＤＲ１１はドリフト領域ＬＤ１１内に配置され得、ドープ領域ＤＲ１２はドリフト領域ＬＤ１２内に配置され得、ドープ領域ＤＲ１１及びドープ領域ＤＲ１２は、それぞれ、ゲート構造体ＧＳ１の水平方向の両側に配置される。また、トランジスタ１０９において、ゲート酸化物層３０の少なくとも一部が半導体基板１０内に配置され得、ゲート酸化物層３０の第１の部分Ｐ１１の下面ＢＳ４及びゲート酸化物層３０の第２の部分Ｐ１２の下面ＢＳ５は、垂直方向Ｄ３における半導体基板１０の上面１０ＴＳ及び／又はドープ領域ＤＲ１１及びドープ領域ＤＲ１２の上面より低くてもよい。さらに、いくつかの実施形態では、トランジスタ１１０は、低濃度ドープ領域ＬＤ３１、低濃度ドープ領域ＬＤ３２、ドープ領域ＤＲ３１、ドープ領域ＤＲ３２、及びスペーサ構造体ＳＰ３をさらに含むことができる。低濃度ドープ領域ＬＤ３１及び低濃度ドープ領域ＬＤ３２は、ウェル領域１４Ｃ内に配置され、ゲート構造体ＧＳ３の両側にそれぞれ位置する。ドープ領域ＤＲ３１及び低濃度ドープ領域ＤＲ３２は、低濃度ドープ領域ＬＤ３１及び低濃度ドープ領域ＬＤ３２内にそれぞれ配置され、スペーサ構造体ＳＰ３は、ゲート構造体ＧＳ３の側壁に配置される。いくつかの実施形態では、スペーサ構造体ＳＰ３は、垂直方向Ｄ３においてドープ領域ＤＲ３１の一部及びドープ領域ＤＲ３２の一部と重なってもよく、又はいくつかの設計上の考慮事項に従って、垂直方向Ｄ３においてドープ領域ＤＲ３１及びドープ領域ＤＲ３２と重ならなくてもよい。いくつかの実施形態では、低濃度ドープ領域ＬＤ３１の導電型、低濃度ドープ領域ＬＤ３２の導電型、ドープ領域ＤＲ３１の導電型、及びドープ領域ＤＲ３２の導電型は、互いに同一であり得る。ドープ領域ＤＲ３１及びドープ領域ＤＲ３２のドーパント濃度は、低濃度ドープ領域ＬＤ３１及び低濃度ドープ領域ＬＤ３２のドーパント濃度より高くてもよく、ウェル領域１４Ｃの導電型は、低濃度ドープ領域ＬＤ３１、低濃度ドープ領域ＬＤ３２、ドープ領域ＤＲ３１、及びドープ領域ＤＲ３２の導電型と相補的であってもよい。さらに、ドリフト領域ＬＤ１１及び／又はドリフト領域ＬＤ１２の深さ（深さＤＰ１等）は、低濃度ドープ領域ＬＤ３１及び／又は低濃度ドープ領域ＬＤ３２の深さ（深さＤＰ２等）よりも大きくてもよいが、これに限定されるものではない。上記特定領域の深さは、この領域の垂直方向Ｄ３の最下部と半導体基板１０の上面１０ＴＳとの間の垂直方向Ｄ３の距離として規定することができる。
【0030】
いくつかの実施形態では、ゲート構造体ＧＳ３の構造は、ゲート構造体ＧＳ１の構造と同じであっても異なっていてもよく、及び／又はゲート構造体ＧＳ３の材料組成は、いくつかの設計上の考慮事項に従って、ゲート構造体ＧＳ１の材料組成と同じであっても異なっていてもよい。スペーサ構造体ＳＰ３の構造は、スペーサ構造体ＳＰ１の構造と同じであっても異なっていてもよく、及び／又はスペーサ構造体ＳＰ３の材料組成は、設計上の考慮事項に従って、スペーサ構造体ＳＰ１の材料組成と同じであっても異なっていてもよい。例えば、いくつかの実施形態では、ゲート構造体ＧＳ１（ゲート構造体ＧＳ１内のゲート材料層等）とゲート構造体ＧＳ３（ゲート構造体ＧＳ３内のゲート材料層等）との両方が、金属の導電性材料又は非金属の導電性材料を含むことができる。いくつかの実施形態では、ゲート構造体ＧＳ１は非金属の導電性材料を含むことができ、ゲート構造体ＧＳ３は金属の導電性材料を含むことができる。いくつかの実施形態では、トランジスタ１０９は中電圧（ＭＶ）トランジスタ又は高電圧トランジスタであってもよく、トランジスタは低電圧トランジスタであってもよいが、これに限定されるものではない。また、図１０に示すトランジスタ１０９は、本発明の他の実施形態の高電圧トランジスタ（上述の図１及び図３～９の高電圧トランジスタ等であるが、これらに限定されない）に置き換えることもできる。換言すると、いくつかの実施形態では、半導体装置は、トランジスタ１１０と、上記図１及び図３～図９の高電圧トランジスタのうちの少なくとも１つ及び／又は本発明の別の実施形態の高電圧トランジスタとを含むことができる。
【0031】
図１１及び図１を参照されたい。図１１は、本発明の第９の実施形態による高電圧トランジスタ１１１を示す概略図である。図１１に示すように、高電圧トランジスタ１１１は、ウェル領域１４Ｂ、ドリフト領域ＬＤ２１、ドリフト領域ＬＤ２２、ドープ領域ＤＲ２１、ドープ領域ＤＲ２２、ゲート構造体ＧＳ２、ゲート酸化物層３２、及びスペーサ構造体ＳＰ２を含むことができる。ウェル領域１４Ｂは半導体基板１０内に配置され、ゲート構造体ＧＳ２はウェル領域１４Ｂの上に配置され、ゲート酸化物層３２は、ゲート構造体ＧＳ２とウェル領域１４Ｂとの間で垂直方向Ｄ３に配置される。ドリフト領域ＬＤ２１及びドリフト領域ＬＤ２２は、ウェル領域１４Ｂ内に配置され、ゲート構造体ＧＳ２の両側にそれぞれ位置しており、ドープ領域ＤＲ２１及びドープ領域ＤＲ２２は、ドリフト領域ＬＤ２１及びドリフトＬＤ２２にそれぞれ配置され、スペーサ構造体ＳＰ２は、ゲート構造体ＧＳ２の側壁及びゲート酸化物層３２の側壁に配置される。ゲート酸化物層３２の第１の部分Ｐ２１は、ゲート酸化物の第２の部分Ｐ２２よりも厚い。第２の部分Ｐ２２の厚さは、第１の部分Ｐ２１の厚さＴＫの１／８以上、第１の部分Ｐ２１の厚さの１／４以上、第１の部分Ｐ２１の厚さの１／２以上、第１の部分Ｐ２１の厚さの３／４以上、又は第１の部分Ｐ２１の厚さの４／５であってもよい。ドリフト領域ＬＤ２１は、ゲート酸化物層３２の第１の部分Ｐ２１に隣接して配置され、ドリフト領域ＬＤ２２は、ゲート酸化物層３２の第２の部分Ｐ２２に隣接して配置される。ドリフト領域ＬＤ２１の導電型、ドリフト領域ＬＤ２２の導電型、ドープ領域ＤＲ２１の導電型、及びドープ領域ＤＲ２２の導電型は互いに同一であってもよく、ドープ領域ＤＲ２１及びドープ領域ＤＲ２２のドーパント濃度は、ドリフト領域ＬＤ２１及びドリフト領域ＬＤ２２のドーパント濃度より高くてもよい。ウェル領域１４Ｂの導電型は、ドリフト領域ＬＤ２１、ドリフト領域ＬＤ２２、ドープ領域ＤＲ２１、及びドープ領域ＤＲ２２の導電型と相補的であってもよく、ウェル領域１４Ｂの導電型は、ディープウェル領域１２の導電型と同一であってもよい。図１１及び図１に示すように、いくつかの実施形態では、ゲート酸化物層３２、ゲート構造体ＧＳ２、及びスペーサ構造体ＳＰ２の構造及び／又は材料組成は、それぞれ、ゲート酸化物層３０、ゲート構造体ＧＳ１、及びスペーサ構造体ＳＰ１の構造及び／又は材料組成と同一又は同様であってもよいが、ウェル領域１４Ｂの導電型は、ウェル領域１４Ａの導電型と相補的である。高電圧トランジスタ１１１及び高電圧トランジスタ１０１は、それぞれｐ型高電圧トランジスタ及びｎ型高電圧トランジスタ等、半導体基板１０に配置された異なるタイプの高電圧トランジスタであってもよいが、これに限定されるものではない。
【0032】
図１２、図１３、及び図１を参照されたい。図１２は、本発明の一実施形態によるレベルアップシフト回路の概略等価回路図である。図１３は、本発明の別の実施形態による高電圧トランジスタ１１２を示す概略図である。図１２に示すように、この実施形態のレベルアップシフト回路は、トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、トランジスタＴ４、トランジスタＴ５、トランジスタＴ６、トランジスタＴ７、トランジスタＴ８、トランジスタＴ９、及びトランジスタＴ１０を含むことができる。いくつかの実施形態では、トランジスタＴ１、トランジスタＴ３、トランジスタＴ５、トランジスタＴ７、及びトランジスタＴ９はｎ型トランジスタであり得、トランジスタＴ２、トランジスタＴ４、トランジスタＴ６、トランジスタＴ８、及びトランジスタＴ１０はｐ型トランジスタであり得る。また、トランジスタＴ１、トランジスタＴ３、トランジスタＴ５はｎ型高電圧トランジスタであり得、トランジスタＴ２、トランジスタＴ４、及びトランジスタＴ６はｐ型高電圧トランジスタであり得る。トランジスタＴ７のゲート電極Ｇ７及びトランジスタＴ８のゲート電極Ｇ８は第１の端子ＩＮに電気的に接続され得、トランジスタＴ８のソース／ドレイン電極ＳＤ８１及びトランジスタＴ１０のソース／ドレイン電極ＳＤ１０１はデバイス電圧ＶＤＤに電気的に接続され得、トランジスタＴ１のソース／ドレイン電極ＳＤ１２、トランジスタＴ３のソース／ドレイン電極ＳＤ３２、トランジスタＴ５のソース／ドレイン電極ＳＤ５２、トランジスタＴ７のソース／ドレイン電極ＳＤ７２、及びトランジスタＴ９のソース／ドレイン電極ＳＤ９２は、基準電圧ＶＳＳに電気的に接続され得る。トランジスタＴ７のソース／ドレイン電極ＳＤ７１、トランジスタＴ８のソース／ドレイン電極ＳＤ８２、トランジスタＴ９のゲート電極Ｇ９及びソース／ドレイン電極ＳＤ９１、トランジスタＴ１０のゲート電極Ｇ１０及びソース／ドレイン電極ＳＤ１０２、トランジスタＴ１のゲート電極Ｇ１、及びトランジスタＴ３のゲート電極Ｇ３は、互いに電気的に接続され得る。トランジスタＴ２のゲート電極Ｇ２、トランジスタＴ１のソース／ドレイン電極ＳＤ１１、及びソース／ドレイン電極ＳＤ４２は、互いに電気的に接続され得る。トランジスタＴ２のソース／ドレイン電極ＳＤ２２、トランジスタＴ３のソース／ドレイン電極ＳＤ３１、トランジスタＴ４のゲート電極Ｇ４、トランジスタＴ５のゲート電極Ｇ５、及びトランジスタＴ６のゲート電極Ｇ６は、互いに電気的に接続され得る。トランジスタＴ２のソース／ドレイン電極ＳＤ２１、トランジスタＴ４のソース／ドレイン電極ＳＤ４１、及びトランジスタＴ６のソース／ドレイン電極ＳＤ６１は、デバイス電圧ＶＤＤＱに電気的に接続され得る。トランジスタＴ５のソース／ドレイン電極ＳＤ５１、及びトランジスタＴ６のソース／ドレイン電極ＳＤ６２は、第２の端子ＯＵＴに電気的に接続され得る。いくつかの実施形態では、デバイス電圧ＶＤＤＱの電位は、デバイス電圧ＶＤＤの電位よりも高く、第１の端子ＩＮから入力される信号の電位は、この実施形態のレベルアップシフト回路によって第２の端子ＯＵＴから上げられて出力されてもよい。
【0033】
図１２及び図１に示すように、いくつかの実施形態では、レベルアップシフト回路内のトランジスタＴ１及びトランジスタＴ３の構造は、高電圧トランジスタ１０１の構造と同じであってもよい。換言すると、２つの高電圧トランジスタ１０１は、レベルアップシフト回路内のトランジスタＴ１及びトランジスタＴ３として使用することができ、レベルアップシフト回路は、第１の高電圧トランジスタ（高電圧トランジスタ１０１等）を含む回路とみなすことができる。高電圧トランジスタ１０１は、第１のウェル領域（ウェル領域１４Ａ等）、第１のゲート構造体（ゲート構造体ＧＳ１等）、第１のゲート酸化物層（ゲート酸化物層３０等）、第１のドリフト領域（ドリフト領域ＬＤ１１等）、第２のドリフト領域（ドリフト領域ＬＤ１２等）、第１のドープ領域（ドープ領域ＤＲ１１等）、及び第２のドープ領域（ドープ領域ＤＲ１２等）を含むことができる。ウェル領域１４Ａは半導体基板１０内に配置され、ゲート構造体ＧＳ１はウェル領域１４Ａの上に配置され、ゲート酸化物層３０は、ゲート構造体ＧＳ１とウェル領域１４Ａとの間で垂直方向Ｄ３に配置される。ゲート酸化物層３０の第１の部分Ｐ１１は、ゲート酸化物層３０の第２の部分Ｐ１２よりも厚く、第２の部分Ｐ１２の厚さＴＫ２は、第１の部分Ｐ１１の厚さＴＫ１の１／８以上である。ドリフト領域ＬＤ１１及びドリフト領域ＬＤ１２はウェル領域１４Ａに配置され、ドリフト領域ＬＤ１１の少なくとも一部及びドリフト領域ＬＤ１２の少なくとも一部は、それぞれ、ゲート構造体ＧＳ１の水平方向Ｄ１の両側に位置している。ドリフト領域ＬＤ１１は、ゲート酸化物層３０の第１の部分Ｐ１１に隣接して配置され、ドリフト領域ＬＤ１２は、ゲート酸化物層３０の第２の部分Ｐ１２に隣接して配置され、ドリフト領域ＬＤ１１の導電型は、ドリフト領域ＬＤ１２の導電型と同じである。ゲート酸化物層３０の相対的に薄い第２の部分Ｐ１２は、高電圧トランジスタ１０１のしきい値電圧を下げるために使用してもよく、ゲート酸化物層３０の第１の部分Ｐ１１と第２の部分Ｐ１２との間の厚さ比の関係は、第２の部分Ｐ１２を薄くし過ぎるのを回避するように制御され、それに応じて、高電圧動作のために高電圧が依然としてゲート構造体ＧＳ１に印加され得る。高電圧トランジスタ１０１は、レベルアップシフト回路のトランジスタＴ１及びトランジスタＴ３として使用され得、デバイス電圧ＶＤＤが低下したときにトランジスタＴ１及びトランジスタＴ３を駆動できなくなる状況を改善し、それに応じてレベルアップシフト回路の動作性能を改善することができる。
【0034】
図１３に示すように、高電圧トランジスタ１１２は、ウェル領域１４Ｄ、ドリフト領域ＬＤ４１、ドリフト領域ＬＤ４２、ドープ領域ＤＲ４１、ドープ領域ＤＲ４２、ゲート構造体ＧＳ４、ゲート酸化物層３６、及びスペーサ構造体ＳＰ４を含むことができる。ウェル領域１４Ｄは半導体基板１０内に配置され、ゲート構造体ＧＳ４はウェル領域１４Ｄの上に配置され、ゲート酸化物層３６は、ゲート構造体ＧＳ４とウェル領域１４Ｄとの間で垂直方向Ｄ３に配置される。ドリフト領域ＬＤ４１及びドリフト領域ＬＤ４２はウェル領域１４Ｄ内に配置され、ドリフト領域ＬＤ４１の少なくとも一部及びドリフト領域ＬＤ４２の少なくとも一部は、それぞれ、ゲート構造体ＧＳ４の両側に配置される。ドープ領域ＤＲ４１及びドープ領域ＤＲ４２は、それぞれ、ドリフト領域ＬＤ４１及びドリフト領域ＬＤ４２内に配置され、スペーサ構造体ＳＰ４は、ゲート構造体ＧＳ４の側壁及びゲート酸化物層３６の側壁に配置される。ゲート酸化物層３６の厚さが、上記の図１及び図３～図１０に示したゲート酸化物層３０の第２の部分Ｐ１２の厚さより大きくてもよい。ドリフト領域ＬＤ４１の導電型、ドリフト領域ＬＤ４２の導電型、ドープ領域ＤＲ４１の導電型、及びドープ領域ＤＲ４２の導電型は互いに同一であってもよく、ドープ領域ＤＲ４１及びドープ領域ＤＲ４２におけるドーパント濃度は、ドリフト領域ＬＤ４１及びドリフト領域ＬＤ４２のドーパント濃度より高くてもよい。ウェル領域１４Ｄの導電型は、ドリフト領域ＬＤ４１、ドリフト領域ＬＤ４２、ドープ領域ＤＲ４１、及びドープ領域ＤＲ４２の導電型と相補的であってもよく、ウェル領域１４Ｄの導電型は、ディープウェル領域１２の導電型と同一であってもよく、又は相補的であってもよい。図１３及び図１に示すように、いくつかの実施形態では、ゲート酸化物層３６、ゲート構造体ＧＳ４、及びスペーサ構造体ＳＰ４の構造及び／又は材料組成は、それぞれ、ゲート酸化物層３０、ゲート構造体ＧＳ１、及びスペーサ構造体ＳＰ１の構造及び／又は材料組成と同一又は同様であってもよく、高電圧トランジスタ１１２のゲート酸化物層３６は、単一の厚さのみを有してもよいが、これに限定されるものではない。
【0035】
図１２、図１３、及び図１に示すように、いくつかの実施形態では、レベルアップシフト回路内のトランジスタＴ２及びトランジスタＴ４の構造は、高電圧トランジスタ１１２の構造と同じであってもよい。換言すると、２つの高電圧トランジスタ１１２が、レベルアップシフト回路内のトランジスタＴ２及びトランジスタＴ４として使用され得、それに応じて、レベルアップシフト回路は、第２の高電圧トランジスタ（高電圧トランジスタ１１２等）を含む回路とみなすことができ、電圧トランジスタ１１２は、第２のウェル領域（ウェル領域１４Ｄ等）、第２のゲート構造体（ゲート構造体ＧＳ４等）、第２のゲート酸化物層（ゲート酸化物層３６等）、第３のドリフト領域（ドリフト領域ＬＤ４１等）、及び第４のドリフト領域（ドリフト領域ＬＤ４２等）を含む。高電圧トランジスタ１０１及び高電圧トランジスタ１１２がそれぞれレベルアップシフト回路内のトランジスタＴ１及びトランジスタＴ２として使用される場合に、高電圧トランジスタ１０１のゲート構造体ＧＳ１、ドープ領域ＤＲ１１、及びドープ領域ＤＲ１２は、それぞれ、トランジスタＴ１におけるゲート電極Ｇ１の少なくとも一部、ソース／ドレイン電極ＳＤ１１の少なくとも一部、及びソース／ドレイン電極ＳＤ１２の少なくとも一部とみなすことができ、高電圧トランジスタ１１２のゲート構造体ＧＳ４、ドープ領域ＤＲ４１、及びドープ領域ＤＲ４２は、それぞれ、トランジスタＴ２におけるゲート電極Ｇ２の少なくとも一部、ソース／ドレイン電極ＳＤ２１の少なくとも一部、及びソース／ドレイン電極ＳＤ２２の少なくとも一部とみなすことができる。従って、高電圧トランジスタ１０１のドープ領域ＤＲ１１は、高電圧トランジスタ１１２のゲート構造体ＧＳ４と電気的に接続することができ、高電圧トランジスタ１１２のウェル領域１４Ｄの導電型は、高電圧トランジスタ１０１のウェル領域１４Ａの導電型と相補的であり得る。
【0036】
本発明における高電圧トランジスタを含むレベルアップシフト回路の構造は、図１２に示した状態に限定されず、本発明の高電圧トランジスタは、他の適切なレベルアップシフト回路又は他の機能の回路に適用することもできることに留意されたい。さらに、いくつかの実施形態では、図１及び図３～図１０に示される高電圧トランジスタは、レベルアップシフト回路のトランジスタＴ１及びトランジスタＴ３として使用することができ、レベルアップシフト回路は、図１及び図３～１０の少なくとも１つのトランジスタを含む回路とみなすことができる。レベルアップシフト回路内のトランジスタＴ２、トランジスタＴ４、トランジスタＴ５、及びトランジスタＴ６の構造は、図１３の高電圧トランジスタ１１２の構造と同一又は同様であってもよい。そして、レベルアップシフト回路内のトランジスタＴ７、トランジスタＴ８、トランジスタＴ９、及びトランジスタＴ１０の構造は、図１０のトランジスタ１１０の構造と同一又は同様であってもよいが、これに限定されるものではない。
【0037】
以上の説明をまとめると、本発明の高電圧トランジスタ、レベルアップシフト回路、及び半導体装置によれば、異なる部分で厚さの異なるゲート酸化物層を使用してしきい値を下げることができ、ゲート酸化物層の異なる部分の間の厚さ比の関係を制御することにより、特定の回路の動作要件を満たすために、高電圧を依然としてゲート構造体に印加することができる。従って、高電圧トランジスタをレベルアップシフト回路に使用した場合に、駆動電圧が低下したときに高電圧トランジスタを駆動できない状態が改善され得、それに応じて、レベルアップシフト回路の動作性能が改善され得る。
【0038】
当業者は、本発明の教示を保持しながら、装置及び方法の多数の修正及び変更を行うことができることを容易に理解するであろう。従って、上記の開示は、添付の特許請求の範囲の範囲によってのみ限定されると解釈すべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
