特許 7571999 半導体装置および浮遊ゲートデバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-15

(45)【発行日】2024-10-23

(54)【発明の名称】半導体装置および浮遊ゲートデバイスの製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241016BHJP

   H01L 29/788 20060101ALI20241016BHJP

   H01L 29/792 20060101ALI20241016BHJP

   H10B 41/30 20230101ALI20241016BHJP

   H01L 29/43 20060101ALI20241016BHJP

   H01L 29/47 20060101ALI20241016BHJP

   H01L 29/872 20060101ALI20241016BHJP

【ＦＩ】

H01L29/78 371

H10B41/30

H01L29/46

H01L29/48 D

【請求項の数】 15

(21)【出願番号】P 2021028111

(22)【出願日】2021-02-25

(65)【公開番号】P2022129448

(43)【公開日】2022-09-06

【審査請求日】2023-12-04

【新規性喪失の例外の表示】特許法第３０条第２項適用 １．令和２年６月２１日～２４日（発表日：令和２年６月２２日）に開催された「第７８回デバイスリサーチコンファレンス」に発表 ２．令和２年９月２７日にウェブサイトで公開された「２０２０年国際固体素子・材料コンファレンス（２０２０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）の要旨集」に発表 ３．令和２年９月２７～３０日（発表日：令和２年９月３０日）に開催された「２０２０年国際固体素子・材料コンファレンス（２０２０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）」に発表 ４．令和２年１０月１５日にウェブサイトで公開された「電子情報通信学会技術研究報告（信学技報）ｖｏｌ．１２０，ｎｏ．２０５，資料番号ＳＤＭ２０２０－１６，ｐｐ．１２－１５」に発表 ５．令和２年１０月２２日に開催された「電子情報通信学会 シリコン材料・デバイス研究会（ＳＤＭ）」に発表 ６．令和３年１月１２日に開催された「東京工業大学 工学院電気電子コース 博士論文発表会」に発表

(73)【特許権者】

【識別番号】304021417

【氏名又は名称】国立大学法人東京科学大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100109047

【弁理士】

【氏名又は名称】村田 雄祐

(74)【代理人】

【識別番号】100109081

【弁理士】

【氏名又は名称】三木 友由

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】大見 俊一郎

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１１－１５１３７０（ＪＰ，Ａ）

【文献】国際公開第２０１５／０４４９８０（ＷＯ，Ａ１）

【文献】特開平０６－０１３６２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００６／０２３１８８２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４１／３０

Ｈ０１Ｌ ２９／４３

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

浮遊ゲートデバイスを備え、
前記浮遊ゲートデバイスは、
制御ゲートと、
前記制御ゲート上に形成される、ＬａＢ_ｘＮ_ｙ絶縁層を含むブロック層と、
前記ブロック層上に形成される、ＮドープＬａＢ_６金属層を含む浮遊ゲートと、
前記浮遊ゲート上に形成されるＮドープＬａＢ_６金属層を含むトンネル層と、
前記トンネル層の上に形成される有機物半導体を含むチャンネル層と、
前記チャンネル層上に形成される電極と、
を備えることを特徴とする半導体装置。

【請求項2】

前記有機物半導体は、ペンタセンを含むことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記制御ゲートは、基板上に形成されるＮドープＬａＢ_６金属層を含むことを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記基板は、ガラス基板またはフレキシブル基板であることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記基板は、Ｓｉ基板であることを特徴とする請求項３に記載の半導体装置。

【請求項6】

前記制御ゲートは、Ｓｉ基板を含むことを特徴とする請求項１または２に記載の半導体装置。

【請求項7】

前記浮遊ゲートデバイスは、前記制御ゲートに印加する信号に応じた情報を記憶するメモリ素子であることを特徴とする請求項１から４のいずれかに記載の半導体装置。

【請求項8】

前記電極はＡｕを含むことを特徴とする請求項１から５のいずれかに記載の半導体装置。

【請求項9】

前記浮遊ゲートデバイスは、浮遊ゲートダイオードであることを特徴とする請求項１から８のいずれかに記載の半導体装置。

【請求項10】

前記浮遊ゲートデバイスは、浮遊ゲートトランジスタであることを特徴とする請求項１から８のいずれかに記載の半導体装置。

【請求項11】

浮遊ゲートデバイスの製造方法であって、
制御ゲートを形成するステップと、
前記制御ゲート上に、ＬａＢ_ｘＮ_ｙを含む第１絶縁層を形成するステップと、
前記第１絶縁層上に、ＮドープＬａＢ_６を含む第１金属層を形成するステップと、
前記第１金属層上に、ＬａＢ_ｘＮ_ｙを含む第２絶縁層を形成するステップと、
前記第２絶縁層上に有機物半導体層を形成するステップと、
前記有機物半導体層上に電極を形成するステップと、
を備えることを特徴とする製造方法。

【請求項12】

前記第１絶縁層を形成するステップ、前記第１金属層を形成するステップ、前記第２絶縁層を形成するステップは、ＮドープＬａＢ_６をターゲットとするスパッタリング法によって、雰囲気ガスを切りかえることによりｉｎ－ｓｉｔｕで行われることを特徴とする請求項１１に記載の製造方法。

【請求項13】

前記第１金属層を形成するステップにおける雰囲気ガスはＡｒ、Ｋｒ、Ｘｅからなる群から選択されるひとつを含み、
前記第１絶縁層および前記第２絶縁層を形成するステップにおける雰囲気ガスは前記選択されたひとつと窒素の混合ガスあることを特徴とする請求項１２に記載の製造方法。

【請求項14】

前記制御ゲートを形成するステップは、基板上に、ＮドープＬａＢ_６を含む第２金属層を形成するステップを含むことを特徴とする請求項１１から１３のいずれかに記載の製造方法。

【請求項15】

前記第１絶縁層、前記第１金属層、前記第２絶縁層を形成するステップは、２００℃以下の温度で行われることを特徴とする請求項１１から１４のいずれかに記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、浮遊ゲートデバイスに関する。

【背景技術】

【0002】

近年、ポータブルな情報通信機器の高性能化・低消費電力化に伴い、集積回路に用いられる半導体メモリとしてフラッシュメモリに代表される不揮発性メモリの、大容量化、高速化、低消費電力化が重要な課題となっている。

【0003】

不揮発性メモリのセルには、浮遊ゲートトランジスタあるいは浮遊ゲートダイオード（本明細書において、トランジスタとダイオードを浮遊ゲートデバイスと総称する）が用いられる。

【先行技術文献】

【非特許文献】

【0004】

【文献】K. Nagaoka, et al., Vacuum, 170, 108973 (2019).

【文献】J. Li et al., ACS Appl. Mater. Interfaces, 6, 12815 (2014).

【文献】S. J. Kim et al., J. Mater. Chem. 21, 14516 (2011).

【文献】S. J. Kim et al., Nano Lett. 10, 2884 (2010).

【文献】D. Son et al., ACS Nano, 9, 5585 (2015).

【文献】H. S. Kim et al., Jpn. J. Appl. Phys. 53, 031602 (2014).

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来の有機半導体の浮遊ゲートトランジスタは、書き込み、消去に、十Ｖ～数十Ｖを超える高電圧が必要であり、低電圧化が求められている（非特許文献２～６）。

【0006】

また浮遊ゲートデバイスの用途は不揮発性メモリの他、ニューラルネットワークでのニューラル計算素子やアナログ記憶素子にも広がることが期待されており、それらの用途でも、低電圧化が求められる。

【0007】

本開示は、このような状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来の浮遊ゲートデバイスよりも低電圧で動作可能な浮遊ゲートデバイスの提供にある。

【課題を解決するための手段】

【0008】

本開示のある態様の半導体装置は、浮遊ゲートデバイスを備える。浮遊ゲートデバイスは、制御ゲートと、制御ゲート上に形成される、ＬａＢ_ｘＮ_ｙ（窒化六ホウ化ランタン）絶縁層を含むブロック層と、ブロック層上に形成される、ＮドープＬａＢ_６（窒素添加六ホウ化ランタン）金属層を含む浮遊ゲートと、浮遊ゲート上に形成されるＮドープＬａＢ_６金属層を含むトンネル層と、トンネル層の上に形成される有機物半導体を含むチャンネル層と、チャンネル層上に形成される電極と、を備える。

【0009】

本開示の別の態様は、浮遊ゲートデバイスの製造方法である。製造方法は、制御ゲートを形成するステップと、制御ゲート上に、ＬａＢ_ｘＮ_ｙを含む第１絶縁層を形成するステップと、第１絶縁層上に、ＮドープＬａＢ_６を含む第１金属層を形成するステップと、第１金属層上に、ＬａＢ_ｘＮ_ｙを含む第２絶縁層を形成するステップと、第２絶縁層上に有機物半導体層を形成するステップと、有機物半導体層上に電極を形成するステップと、を備える。

【発明の効果】

【0010】

本開示のある態様によれば、低電圧で動作する浮遊ゲートデバイスを提供できる。

【図面の簡単な説明】

【0011】

【図1】実施形態１に係る半導体装置の断面図である。

【図2】図１の浮遊ゲートダイオードのバンド図である。

【図3】図３（ａ）～（ｈ）は、図１の半導体装置の製造方法を示す図である。

【図4】図４（ａ）、（ｂ）は、作製したダイオードの第１サンプルの評価結果を示す図である。

【図5】作製したダイオードの第１サンプルのプログラム/消去（P／E）測定の結果を示す図である。

【図6】作製したダイオードの第１サンプルのプログラム/消去（P／E）測定の結果を示す図である。

【図7】実施形態２に係る半導体装置の断面図である。

【図8】図８（ａ）～（ｈ）は、図２の半導体装置の製造方法を示す図である。

【図9】作製したトランジスタの第１サンプルのドレイン電流－ドレイン電圧特性（Ｉ_Ｄ－Ｖ_Ｄ特性）を示す図である。

【図10】作製したトランジスタの第１サンプルのプログラム/消去（P／E）の測定結果を示す図である。

【図11】作製したトランジスタの第２サンプルのプログラム/消去（P／E）測定の結果を示す図である。

【図12】実施形態３に係る半導体装置の断面図である。

【図13】図１２の浮遊ゲートトランジスタのバンド図である。

【図14】図１４（ａ）～（ｈ）は、図１２の半導体装置の製造方法を示す図である。

【発明を実施するための形態】

【0012】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0013】

一実施形態に係る半導体装置は、浮遊ゲートデバイスを備える。浮遊ゲートデバイスは、制御ゲートと、制御ゲート上に形成される、ＬａＢ_ｘＮ_ｙ絶縁層を含むブロック層と、ブロック層上に形成される、ＮドープＬａＢ_６金属層を含む浮遊ゲートと、浮遊ゲート上に形成されるＮドープＬａＢ_６金属層を含むトンネル層と、トンネル層の上に形成される有機物半導体を含むチャンネル層と、チャンネル層上に形成される電極と、を備える。

【0014】

この構成によると、低抵抗率を有するＮドープＬａＢ_６金属層を含む積層構造を採用することで、動作電圧が低い浮遊ゲートデバイスを提供できる。また、ＮドープＬａＢ_６金属層とＬａＢ_ｘＮ_ｙ絶縁層を用いた積層構造は、各層の厚さを薄くすることが容易であるため、これによっても、動作電圧を低下させることができる。また、絶縁層と金属層を、Ｉｎ－ｓｉｔｕプロセスで形成できるため、高品質な界面特性を有するデバイスの製造が容易である。また、チャンネル層としてＳｉを用いる場合、高温処理が必要となるが、このデバイスでは、低温での処理が可能となるため、基板等に使用できる材料の選択が増えることとなる。

【0015】

一実施形態において、有機物半導体は、ペンタセンを含んでもよい。有機半導体は、ｐ型およびｎ型の様々な材料を含んでもよい。

【0016】

一実施形態において、制御ゲートは、基板上に形成されるＮドープＬａＢ_６金属層を含んでもよい。これにより、制御ゲートも、絶縁層と金属層と同じＩｎ－ｓｉｔｕプロセスで形成できる。

【0017】

一実施形態において、基板は、ガラス基板またはフレキシブル基板であってもよい。上述の半導体装置は、熱処理を含めた一連の処理を２００℃以下の低温で行うことが可能であるため、融点が低いガラス基板またはフレキシブル基板を用いることが可能となる。これにより、大面積の半導体装置、あるいは形状が柔軟な半導体装置を提供できる。

【0018】

一実施形態において、基板は、Ｓｉ基板であってもよい。これにより、従来のＳｉ半導体デバイスと同様に、形状が安定した半導体装置を提供できる。

【0019】

一実施形態において、制御ゲートは、Ｓｉ基板を含んでもよい。

【0020】

一実施形態において、浮遊ゲートデバイスは、制御ゲートに印加する信号に応じた情報を記憶するメモリ素子であってもよい。

【0021】

一実施形態において、電極はＡｕを含んでもよい。

【0022】

一実施形態において、浮遊ゲートデバイスは、浮遊ゲートダイオードであってもよい。

【0023】

一実施形態において、浮遊ゲートデバイスは、浮遊ゲートトランジスタであってもよい。

【0024】

一実施形態に係る浮遊ゲートデバイスの製造方法は、制御ゲートを形成するステップと、制御ゲート上に、ＬａＢ_ｘＮ_ｙを含む第１絶縁層を形成するステップと、第１絶縁層上に、ＮドープＬａＢ_６を含む第１金属層を形成するステップと、第１金属層上に、ＬａＢ_ｘＮ_ｙを含む第２絶縁層を形成するステップと、第２絶縁層上に有機物半導体層を形成するステップと、有機物半導体層上に電極を形成するステップと、を備える。

【0025】

これにより、動作電圧が低い半導体装置を提供できる。

【0026】

一実施形態において、第１絶縁層を形成するステップ、第１金属層を形成するステップ、第２絶縁層を形成するステップは、ＮドープＬａＢ_６をターゲットとするスパッタリング法により、雰囲気ガスを切りかえることによりｉｎ－ｓｉｔｕで行われてもよい。これにより製造時間および／または製造コストを下げることができる。

【0027】

一実施形態において、第１金属層を形成するステップにおける雰囲気ガスは希ガスであり、第１絶縁層および第２絶縁層を形成するステップにおける雰囲気ガスは、当該希ガスと窒素の混合ガスであってもよい。具体的には、第１絶縁層および第２絶縁層を形成するステップにおける雰囲気ガスはＡｒ／Ｎ_２であり、第１金属層を形成するステップにおける雰囲気ガスはＡｒであってもよい。第１絶縁層および第２絶縁層を形成するステップにおける雰囲気ガスはＫｒ／Ｎ_２であり、第１金属層を形成するステップにおける雰囲気ガスはＫｒであってもよい。第１絶縁層および第２絶縁層を形成するステップにおける雰囲気ガスはＸｅ／Ｎ_２であり、第１金属層を形成するステップにおける雰囲気ガスはＸｅであってもよい。Ａｒは、コストの面でＫｒやＸｅより有利であり、ＫｒやＸｅは、Ａｒに比べてダメージを減らすことができる。

【0028】

一実施形態において、制御ゲートを形成するステップは、基板上に、ＮドープＬａＢ_６を含む第２金属層を形成するステップを含んでもよい。

【0029】

一実施形態において、第１絶縁層、第１金属層、第２絶縁層を形成するステップは、２００℃以下の温度で行われてもよい。これにより、ベースとなる基板として、融点が低い材料を選択することが可能となる。

【0030】

（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0031】

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0032】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0033】

また、各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示される。

【0034】

（実施形態１）
１．１ デバイス構造
図１は、実施形態１に係る半導体装置１００の断面図である。半導体装置１００は、浮遊ゲートデバイスである浮遊ゲートダイオード１０２を備える。

【0035】

浮遊ゲートダイオード１０２は、裏面電極１０４、上部電極１０６、制御ゲート（ＣＧ）１１０、ブロック層（ＢＬ）１２０、浮遊ゲート（ＦＧ）１３０、トンネル層（ＴＬ）１４０、チャンネル層（ＣＨ）１５０の積層構造を有する。

【0036】

制御ゲート１１０は、ｎ^＋－Ｓｉ（１００）基板であり、その底面には、裏面電極１０４が形成される。裏面電極１０４は、Ａｌが好適であるが、その限りでなく、制御ゲート１１０の材料（Ｓｉ）とコンタクトがとれる材料を選べばよく、Ａｌ以外の金属、たとえばＷやＴｉＮを用いてもよい。

【0037】

ブロック層１２０は、制御ゲート１１０上に形成されたＬａＢ_ｘＮ_ｙの絶縁層を含む。

【0038】

浮遊ゲート１３０は、ブロック層１２０上に形成されたＮドープＬａＢ_６の金属層を含む。

【0039】

トンネル層１４０は、浮遊ゲート１３０上に形成されるＮドープＬａＢ_６金属層を含む。

【0040】

チャンネル層１５０は、トンネル層の上に形成される有機物半導体の薄膜を含む。その限りでないが有機半導体としては多環芳香族炭化水素を用いることができ、ペンタセンが好適である。

【0041】

チャンネル層１５０の上には、上部電極１０６が形成される。上部電極１０６は、Ａｕが好適であるが、その限り出なく、チャンネル層１５０の有機半導体とコンタクトがとれる材料を選べばよく、Ａｕ以外の金属、たとえばＡｇ、Ｐｔを用いてもよい。

【0042】

図２は、図１の浮遊ゲートダイオード１０２のバンド図である。上部電極１０６のＡｕは、５．１Ｖの仕事関数φ_Ｍを有する。ペンタセンは、３．２ｅＶのＬＵＭＯ準位と、５ｅＶのＨＯＭＯ準位を有する。

【0043】

ＬａＢ_ｘＮ_ｙ絶縁層のバンド構造は、現在のところ詳細には明らかになっていないが、トンネル層１４０およびブロック層１２０については、ＬａＢ_ｘＮ_ｙは、ｈ－ＢＮ（六方晶窒化ホウ素）と類似した電気的特性を示すため、ｈ－ＢＮのバンド構造を持つものと仮定し、６．４２ｅＶの禁制帯を有するものとして示す。

【0044】

以上が半導体装置１００の構成である。

【0045】

１．２ 製造方法
図３（ａ）～（ｈ）は、図１の半導体装置１００の製造方法を示す図である。

【0046】

はじめに、図３（ａ）に示すように、制御ゲート１１０となるｎ^＋－Ｓｉ（１００）基板を化学的に洗浄する。洗浄は、ＳＰＭ(硫酸/過酸化水素)洗浄と、ＤＨＦ（希フッ酸）洗浄の組み合わせを用いてもよい。

【0047】

続いて、図３（ｂ）～（ｄ）に示すように、制御ゲート１１０の上に、ブロック層１２０、浮遊ゲート１３０、トンネル層１４０となるＬａＢ_ｘＮ_ｙ層（第１絶縁膜）、ＮドープＬａＢ_６（金属膜）、ＬａＢ_ｘＮ_ｙ層（第２絶縁膜）の積層構造を形成する。この積層構造は、室温でのＲＦスパッタリングによって、ｉｎ－ｓｉｔｕ（その場）形成することができる。

【0048】

具体的には、ＮドープＬａＢ_６をターゲットとして用い、雰囲気ガスを、Ａｒ／Ｎ_２とＡｒとで切りかえることにより、Ａｒ雰囲気において金属膜を、Ａｒ／Ｎ_２雰囲気において絶縁膜を選択的に形成することができる。

【0049】

図３（ｄ）の積層構造の形成後、メタライゼションが行われ、図３（ｅ）に示すように、熱処理（たとえばＰＭＡ（Post-Metallization-Anneal）処理）を行う。

【0050】

熱処理後、図３（ｆ）に示すように、トンネル層１４０の上に、チャンネル層１５０となるペンタセンの薄膜を形成する。チャンネル層１５０の形成には、熱蒸着を用いることができる。

【0051】

続いて図３（ｇ）に示すように、チャンネル層１５０の上に、Ａｕの上部電極１０６が形成される。上部電極１０６の形成には、熱蒸着を用いることができる。

【0052】

続いて、図３（ｈ）に示すように、制御ゲート１１０の裏面に、Ａｌの裏面電極１０４が形成される。裏面電極１０４の形成には熱蒸着を用いることができる。

【0053】

以上が半導体装置１００の製造方法である。この製造方法によれば、ｉｎ－ｓｉｔｕプロセスによって、雰囲気ガスを切りかえることで、ＬａＢ_ｘＮ_ｙとＮドープＬａＢ_６を選択的に形成して、積層構造を作ることができる。したがって製造コストおよび製造時間の観点で有利である。

【0054】

１．３ サンプル評価
続いて、実際に作製した半導体装置１００のサンプル（ダイオードサンプルという）およびその評価について説明する。

【0055】

（１）第１サンプル
作製したダイオードの第１サンプルの各層の厚さは以下の通りである。
ブロック層（ＢＬ） １０ｎｍ
浮遊ゲート（ＦＧ） ２０ｎｍ
トンネル層（ＴＬ） ５ｎｍ
チャンネル層（ＣＨ） １０ｎｍ
また、上部電極は、φ１００μｍとした。

【0056】

各層の形成条件は以下の通りである。

【0057】

ブロック層（ＢＬ）、浮遊ゲート（ＦＧ）、トンネル層（ＴＬ）の積層構造は上述のように、ＮドープＬａＢ_６ターゲット（Ｎ：０．４％）を用いたプラズマスパッタ法により、ｉｎ－ｓｉｔｕプロセスで形成した。

【0058】

各層の形成条件は以下の通りである。
ブロック層（ＢＬ） ０．４７Ｐａ（Ａｒ／Ｎ_２ガス流量比：１０／７ｓｃｃｍ）
浮遊ゲート（ＦＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
トンネル層（ＴＬ） ０．４７Ｐａ（Ａｒ／Ｎ_２ガス流量比：１０／７ｓｃｃｍ）

【0059】

積層構造形成後の熱処理プロセスは、Ｎ_２（１ＳＬＭ）で４００℃／１分で実行した。

【0060】

チャンネル層（ＣＨ）は、ペンタセンを、室温、５×１０^－６Ｔｏｒｒで、０．３ｎｍ／ｍｉｎの成長速度で熱蒸着によって成膜した。

【0061】

以上の条件で作製したダイオードの第１サンプルの評価結果を以下で説明する。

【0062】

図４（ａ）、（ｂ）は、作製したダイオードの第１サンプルの評価結果を示す図である。評価は室温で行い、上部電極１０６を接地（０Ｖ）し、裏面電極１０４にパルスのゲート電圧Ｖ_Ｇを変化して行った。

【0063】

図４（ａ）は、Ｃ－Ｖ特性を示す図であり、横軸は印加したゲート電圧Ｖ_Ｇを、縦軸は単位面積当たりの容量を示す。Ｃ－Ｖ特性は、ゲート電圧Ｖ_Ｇの周波数を１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚと変化させて測定した。容量の最大値は、１００ｋＨｚのときの０．７６μＦ／ｃｍ^２であった。

【0064】

ヒステリシスは４６ｍＶであり無視できる程度であり、１０ｋＨｚと１００ｋＨｚの結果で周波数分散が見られない。これは、ペンタセンのチャンネル層とＮドープＬａＢ_６のトンネル層１４０の間の優れた界面特性を示唆している。

【0065】

図４（ｂ）は、Ｊ－Ｖ特性（電流－電圧特性）を示す図であり、横軸は印加したゲート電圧Ｖ_Ｇを、縦軸は電流密度を示す。電流密度は、Ｖ_Ｇ＝－３Ｖのときに７．２×１０^－３Ａ／ｃｍ^２であった。これは、絶縁性が良好であることを示している。

【0066】

図５は、作製したダイオードの第１サンプルのプログラム/消去（P／E）測定の結果を示す図である。横軸は電圧を、縦軸は容量を示し、１ＭＨｚで動作させたときの結果を示す。

【0067】

四角いプロットは初期状態の電圧－容量特性を示し、丸いプロットはプログラム後の電圧－容量特性を示す。三角のプロットは、消去後の電圧－容量特性を示す。

【0068】

プログラム電圧と時間（V_PGM／t_PGM）は、それぞれ－４Ｖ、１０ｍｓであり、消去電圧と時間（V_ERS／t_ERS）は、４Ｖ、１０ｍｓである。このときのメモリウィンドウは１Ｖとの結果が得られている。

【0069】

±４Ｖのプログラム電圧、消去電圧は、従来の有機半導体浮遊ゲートダイオードに比べて非常に小さいと言え、実施形態１に係る浮遊ゲートダイオード１０２が、浮遊ゲートメモリ素子として好適に利用できることが示される。

【0070】

（２）第２サンプル
続いて、条件を変えて作製した第２サンプルについて説明する。第２サンプルは、第１サンプルと同じサイズ、層構造を有するが、熱処理を、２００℃／１ｍｉｎ（Ｎ_２：１ＳＬＭ）の条件で行った点が、第１サンプルと異なっている。

【0071】

図６は、作製したダイオードの第１サンプルのプログラム/消去（P／E）測定の結果を示す図である。横軸は電圧を、縦軸は容量を示し、１ＭＨｚで動作させたときの結果を示す。

【0072】

２００℃の熱処理で得られた第２サンプルについては、－４Ｖ、１０ｍｓのプログラム電圧と、４Ｖ、１０ｍｓの消去電圧の印加により、０．５Ｖのメモリウィンドウが得られており、低電圧で動作するメモリ素子として利用可能であることが実証された。

【0073】

（実施形態２）
２．１ デバイス構造
図７は、実施形態２に係る半導体装置２００の断面図である。半導体装置２００は、浮遊ゲートトランジスタ２０２を備える。浮遊ゲートトランジスタ２０２の層構造は、図１の浮遊ゲートダイオード１０２と実質的に同じであるが、上部電極１０６に代えて、ソース電極２０６、ドレイン電極２０８が形成される。

【0074】

半導体装置２００の浮遊ゲートトランジスタ２０２のバンド構造は、図１の浮遊ゲートダイオード１０２のバンド図（図２）と同様であるから省略する。

【0075】

以上が半導体装置２００の構成である。

【0076】

２．２ 製造方法
図８（ａ）～（ｈ）は、図２の半導体装置２００の製造方法を示す図である。半導体装置２００の製造方法も、基本的には図１の半導体装置１００の製造方法と同様である。

【0077】

はじめに、図８（ａ）に示すように、制御ゲート１１０となるｎ^＋－Ｓｉ（１００）基板を化学的に洗浄する。洗浄は、ＳＰＭ(硫酸/過酸化水素)洗浄と、ＤＨＦ（希フッ酸）洗浄の組み合わせを用いてもよい。

【0078】

続いて、図８（ｂ）～（ｄ）に示すように、制御ゲート１１０の上に、ブロック層１２０、浮遊ゲート１３０、トンネル層１４０となるＬａＢ_ｘＮ_ｙ層（第１絶縁膜）、ＮドープＬａＢ_６（金属膜）、ＬａＢ_ｘＮ_ｙ層（第２絶縁膜）の積層構造を形成する。この積層構造は、室温でのＲＦスパッタリングによって、ｉｎ－ｓｉｔｕ（その場）形成することができる。

【0079】

図８（ｄ）の積層構造の形成後、図８（ｅ）に示すように、熱処理を行う。

【0080】

熱処理後、図８（ｆ）に示すように、トンネル層１４０の上に、チャンネル層１５０となるペンタセンの薄膜を形成する。チャンネル層１５０の形成には、熱蒸着を用いることができる。

【0081】

続いて図８（ｇ）に示すように、チャンネル層１５０の上に、Ａｕのソース電極２０６およびドレイン電極２０８が形成される。ソース電極２０６、ドレイン電極２０８の形成には、熱蒸着を用いることができる。

【0082】

続いて、図８（ｈ）に示すように、制御ゲート１１０の裏面に、Ａｌの裏面電極２０４が形成される。裏面電極２０４の形成には熱蒸着を用いることができる。

【0083】

以上が半導体装置２００の製造方法である。この製造方法によれば、ｉｎ－ｓｉｔｕプロセスにより、雰囲気ガスを切りかえることで、ＬａＢ_ｘＮ_ｙとＮドープＬａＢ_６を選択的に形成して、積層構造を作ることができる。したがって製造コストおよび製造時間の観点で有利である。

【0084】

続いて、実際に作製した半導体装置２００のサンプルおよびその評価について説明する。

【0085】

２．３ サンプル評価
（１）第１サンプル
作製したトランジスタの第１サンプルの各層の厚さは以下の通りである。
ブロック層（ＢＬ） １０ｎｍ
浮遊ゲート（ＦＧ） ２０ｎｍ
トンネル層（ＴＬ） ５ｎｍ
チャンネル層（ＣＨ） １０ｎｍ
また、ソース電極２０６、ドレイン電極２０８はそれぞれφ１００μｍとし、トランジスタの素子サイズ（チャンネル長／チャンネル幅）は、Ｌ／Ｗ＝３２０μｍ／１００μｍとした。

【0086】

各層の形成条件は以下の通りである。

【0087】

ブロック層（ＢＬ）、浮遊ゲート（ＦＧ）、トンネル層（ＴＬ）の積層構造は上述のように、ＮドープＬａＢ_６ターゲット（Ｎ：０．４％）を用いたプラズマスパッタ法により、ｉｎ－ｓｉｔｕプロセスで形成した。

【0088】

各層の形成条件は以下の通りである。
ブロック層（ＢＬ） ０．４７Ｐａ（Ａｒ／Ｎ_２ガス流量比：１０／７ｓｃｃｍ）
浮遊ゲート（ＦＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
トンネル層（ＴＬ） ０．４７Ｐａ（Ａｒ／Ｎ_２ガス流量比：１０／７ｓｃｃｍ）

【0089】

熱処理プロセスは、Ｎ_２（１ＳＬＭ）で４００℃／１分で実行した。

【0090】

チャンネル層（ＣＨ）は、ペンタセンを、室温、５×１０^－６Ｔｏｒｒで、０．３ｎｍ／ｍｉｎの成長速度で熱蒸着によって成膜した。

【0091】

以上の条件で作製したトランジスタの第１サンプルの評価結果を以下で説明する。

【0092】

図９は、作製したトランジスタの第１サンプルのドレイン電流－ドレイン電圧特性（Ｉ_Ｄ－Ｖ_Ｄ特性）を示す図である。横軸はドレイン電圧Ｖ_Ｄを、縦軸はドレイン電流Ｉ_Ｄを示す。

【0093】

評価は室温で行い、ソース電極２０６を接地（０Ｖ）し、ドレイン電極２０８にドレイン電圧Ｖ_Ｄを印加し、裏面電極２０４にゲート電圧Ｖ_Ｇを印加した。ゲート電圧Ｖ_Ｇは、０～－２Ｖの範囲で１Ｖステップで変化させた。

【0094】

サブスレッショルド係数（ＳＳ）の値は、５４９ｍＶ／ｄｅｃであり、移動度μ_ｓａｔは１．０３×１０^－３ｃｍ^２／（Ｖ・ｓ）である。

【0095】

図１０は、作製したトランジスタの第１サンプルのプログラム/消去（P／E）の測定結果を示す図である。図１０には、ドレイン電流－ゲート電圧特性（Ｉ_Ｄ－Ｖ_Ｇ特性）が示され、四角いプロットは、プログラム前の初期状態の特性を、丸いプロットはプログラム後の特性を、三角のプロットは消去後の特性を示している。

【0096】

プログラム／消去は、ソース電極２０６、ドレイン電極２０８を接地（０Ｖ）し、裏面電極２０４にパルス電圧Ｖ_{ｐｕｌｓｅ}を印加して行った。上述したダイオードの第１サンプルと同様に、プログラム電圧と時間（V_PGM／t_PGM）は、それぞれ－４Ｖ、１０ｍｓであり、消去電圧と時間（V_ERS／t_ERS）は、それぞれ４Ｖ、１０ｍｓである。

【0097】

プログラム、消去によって、浮遊ゲートトランジスタ２０２のしきい値電圧Ｖｔｈは、－１．０１Ｖから－０．５３Ｖまでシフトしており、したがってメモリウィンドウは０．４８Ｖである。

【0098】

（２）第２サンプル
続いて、条件を変えて作製した第２サンプルについて説明する。第２サンプルは、第１サンプルと同じサイズ、層構造を有するが、熱処理を、２００℃／１ｍｉｎ（Ｎ_２：１ＳＬＭ）の条件で行った点が、第１サンプルと異なっている。

【0099】

図１１は、作製したトランジスタの第２サンプルのプログラム/消去（P／E）測定の結果を示す図である。図１１には、ドレイン電流－ゲート電圧特性（Ｉ_Ｄ－Ｖ_Ｇ特性）が示され、四角いプロットは、プログラム前の初期状態の特性を、丸いプロットはプログラム後の特性を、三角のプロットは消去後の特性を示している。プログラム／消去は、第１サンプルと同じ条件で行っており、プログラム電圧と時間（V_PGM／t_PGM）は、それぞれ－４Ｖ、１０ｍｓであり、消去電圧と時間（V_ERS／t_ERS）は、それぞれ４Ｖ、１０ｍｓである。

【0100】

２００℃の熱処理で得られたトランジスタの第２サンプルについては、－４Ｖ、１０ｍｓのプログラム電圧と、４Ｖ、１０ｍｓの消去電圧の印加により、０．３Ｖのメモリウィンドウが得られており、低電圧のメモリ素子として利用可能であることが実証された。

【0101】

±４Ｖのプログラム電圧、消去電圧は、従来の有機浮遊ゲートトランジスタの動作電圧（±１６Ｖ～±９０Ｖ）に比べて格段に小さいと言える。また今回作成したサンプルは、層厚みなどについては最適化の余地があるため、将来的には動作電圧をさらに下げ、またメモリウィンドウをさらに広げることも可能であると考えられる。

【0102】

（実施形態３）
３．１ デバイス構造
図１２は、実施形態３に係る半導体装置３００の断面図である。半導体装置３００は、浮遊ゲートデバイスである浮遊ゲートトランジスタ３０２を備える。

【0103】

浮遊ゲートトランジスタ３０２は、実施形態２で説明した浮遊ゲートトランジスタ２０２と比べて、制御ゲート（ＣＧ）の構造が異なっており、ブロック層３２０、浮遊ゲート３３０、トンネル層３４０、チャンネル層３５０については、実施形態２の浮遊ゲートトランジスタ２０２と同様である。

【0104】

図１２の浮遊ゲートトランジスタ３０２では、ＮドープＬａＢ_６の金属層が制御ゲート３１０の材料として使用される。なお、制御ゲートＣＧは、図示しない金属配線と接続され、ゲート端子が引き出される。

【0105】

制御ゲート３１０は、基板３０１の上に形成される。第２実施形態で説明したように、本開示で説明する浮遊ゲートデバイスは、熱処理を含めた一連の処理を、２００℃以下の低温条件で行うことができる。このことは、融点が４００℃より低い材料を採用できることを意味している。したがって基板３０１には、フレキシブル基板を用いてもよい。この場合、浮遊ゲートトランジスタ３０２の全層が柔軟性を有することとなるため、形状が柔軟な半導体装置３００を提供できる。あるいは基板３０１には、ガラス基板を用いてもよい。この場合、大面積の半導体装置３００を提供できる。

【0106】

なお基板３０１は、Ｓｉ基板やガラス基板など、後述するスパッタ法により、その上に制御ゲート３１０を形成できる材料を選択すればよい。実施形態２では、Ｓｉ（１００）基板を制御ゲート層として利用したが、実施形態３において基板３０１をＳｉ基板とする場合には、Ｓｉ基板は単なる支持部材となる。あるいは浮遊ゲートトランジスタ３０２をメモリ素子として用いる場合には、周辺回路が必要となる。基板３０１としてＳｉ基板を用いる場合には、Ｓｉ基板上に、周辺回路を構成するトランジスタを集積化することができる。

【0107】

図１３は、図１２の浮遊ゲートトランジスタ３０２のバンド図である。

【0108】

３．２ 製造方法
図１４（ａ）～（ｈ）は、図１２の半導体装置３００の製造方法を示す図である。

【0109】

はじめに、基板３０１を化学的に洗浄する。基板３０１としてフレキシブル基板を用いる場合、洗浄には、有機溶剤を用いてもよい。

【0110】

続いて、図１４（ｂ）～（ｅ）に示すように、基板３０１の上に、制御ゲート３１０、ブロック層３２０、浮遊ゲート３３０、トンネル層３４０となるＮドープＬａＢ_６（第１金属膜）、ＬａＢ_ｘＮ_ｙ層（第１絶縁膜）、ＮドープＬａＢ_６（第２金属膜）、ＬａＢ_ｘＮ_ｙ層（第２絶縁膜）の積層構造を形成する。この積層構造は、室温でのＲＦスパッタリングによって、ｉｎ－ｓｉｔｕ（その場）形成することができる。ＲＦスパッタリングにおいて、ＮドープＬａＢ_６をターゲットとして、雰囲気ガスをＡｒとＡｒ／Ｎ_２とで切りかえることにより絶縁膜と金属膜を選択的に交互に形成できる。

【0111】

図１４（e）の積層構造の形成後、図１４（ｆ）に示すように、熱処理を行う。

【0112】

熱処理後、図１４（ｇ）に示すように、トンネル層３４０の上に、チャンネル層３５０となるペンタセンの薄膜を形成する。チャンネル層３５０の形成には、熱蒸着を用いることができる。

【0113】

続いて図１４（ｇ）に示すように、チャンネル層３５０の上に、Ａｕのソース電極３０６およびドレイン電極３０８が形成される。ソース電極３０６、ドレイン電極３０８の形成には、熱蒸着を用いることができる。

【0114】

以上が半導体装置３００の製造方法である。この製造方法によれば、ｉｎ－ｓｉｔｕプロセスによって、雰囲気ガスを切りかえることで、ＬａＢ_ｘＮ_ｙとＮドープＬａＢ_６を選択的に形成して、積層構造を作ることができる。実施形態３では、制御ゲート（ＣＧ）を含めて、ｉｎ－ｓｉｔｕプロセスで形成することが可能となる。

【0115】

（用途）
このように、低電圧動作が可能な浮遊ゲートデバイス（１０２、２０２、３０２）は、容量変化やしきい値電圧の変化を利用して、不揮発性メモリのセルとして利用することができる。

【0116】

また浮遊ゲートデバイスの用途は不揮発性メモリ（デジタル記憶素子）には限定されず、ゲート電圧に応じた連続的な容量変化やしきい値変化を利用したアナログ記憶素子として利用することが可能であり、あるいはＤ／Ａコンバータとして利用することも可能である。また、浮遊ゲートデバイスをニューラルネットワークでのニューラル計算素子として用いることで、入力信号の重み付け演算を行う人間の脳を模倣したニューロデバイスなどへの応用が期待される。

【0117】

実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【符号の説明】

【0118】

１００ 半導体装置
１０２ 浮遊ゲートダイオード
１０４ 裏面電極
１０６ 上部電極
１１０ 制御ゲート
１２０ ブロック層
１３０ 浮遊ゲート
１４０ トンネル層
１５０ チャンネル層
２００ 半導体装置
２０２ 浮遊ゲートトランジスタ
２０４ 裏面電極
２０６ ソース電極
２０８ ドレイン電極
２１０ 制御ゲート
２２０ ブロック層
２３０ 浮遊ゲート
２４０ トンネル層
２５０ チャンネル層
３００ 半導体装置
３０１ 基板
３０２ 浮遊ゲートトランジスタ
３０６ ソース電極
３０８ ドレイン電極
３１０ 制御ゲート
３２０ ブロック層
３３０ 浮遊ゲート
３４０ トンネル層
３５０ チャンネル層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】