特許 7572012 光検出素子及び固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-15

(45)【発行日】2024-10-23

(54)【発明の名称】光検出素子及び固体撮像装置

(51)【国際特許分類】

   H01L 27/146 20060101AFI20241016BHJP

   H01L 31/10 20060101ALI20241016BHJP

   H04N 25/63 20230101ALI20241016BHJP

   H04N 25/76 20230101ALI20241016BHJP

【ＦＩ】

H01L27/146 A

H01L31/10 A

H04N25/63

H04N25/76

【請求項の数】 7

(21)【出願番号】P 2022135450

(22)【出願日】2022-08-27

(65)【公開番号】P2024032005

(43)【公開日】2024-03-08

【審査請求日】2024-08-19

【早期審査対象出願】

(73)【特許権者】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(73)【特許権者】

【識別番号】505374783

【氏名又は名称】国立研究開発法人日本原子力研究開発機構

(73)【特許権者】

【識別番号】000209751

【氏名又は名称】池上通信機株式会社

(74)【代理人】

【識別番号】100218280

【弁理士】

【氏名又は名称】安保 亜衣子

(74)【代理人】

【識別番号】100108914

【弁理士】

【氏名又は名称】鈴木 壯兵衞

(74)【代理人】

【識別番号】100173864

【弁理士】

【氏名又は名称】齊藤 健治

(72)【発明者】

【氏名】渡辺 恭志

(72)【発明者】

【氏名】武内 伴照

(72)【発明者】

【氏名】駒野目 裕久

【審査官】柴山 将隆

(56)【参考文献】

【文献】特開２０１８－１８２０４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０１０２６２０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００６／０００１０５９（ＵＳ，Ａ１）

【文献】特表２０１５－５１２５６２（ＪＰ，Ａ）

【文献】特開２０１３－２３９８６６（ＪＰ，Ａ）

【文献】特開２００８－１６６６０７（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１３－０００７１２１（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ３１／１０

Ｈ０４Ｎ ２５／６３

Ｈ０４Ｎ ２５／７６

(57)【特許請求の範囲】

【請求項1】

第１導電型の基体領域と、
該基体領域の上部の一部に埋め込まれ、前記基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、
該電荷生成埋込層の上面に接し、前記基体領域の上部の他の一部に埋め込まれた前記基体領域よりも高不純物密度で第１導電型のシールド層と、
前記基体領域の上部の更に他の一部に前記電荷生成埋込層に接して埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、
前記シールド層の上面に接したフォトゲート絶縁膜と、
前記シールド層の一部の上方となる、前記フォトゲート絶縁膜の前記電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、
該緩和領域部に連続し、前記シールド層の他の一部の上方に位置する前記フォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、
を備え、前記主透明電極層の電位が、前記緩和領域部の電位よりも強く前記シールド層の半導体界面に第１導電型の電荷をピンニングすることを特徴とする光検出素子。

【請求項2】

第１導電型の基体領域と、
該基体領域の上部の一部に埋め込まれ、前記基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、
該電荷生成埋込層の上面に接し、前記基体領域の上部の他の一部に埋め込まれた前記基体領域よりも高不純物密度で第１導電型のシールド層と、
前記基体領域の上部の更に他の一部に前記電荷生成埋込層に接して埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、
前記シールド層の上面に接したフォトゲート絶縁膜と、
前記シールド層の一部の上方となる、前記フォトゲート絶縁膜の前記電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、
該緩和領域部に連続し、前記シールド層の他の一部の上方に位置する前記フォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、
前記緩和領域部とは反対側で前記主透明電極層に連続し、前記シールド層の更に他の一部の上方となる前記フォトゲート絶縁膜の上に設けられた透明電極である第２導電型の抵抗増大部と、
を備え、前記主透明電極層の電位が、前記緩和領域部及び前記抵抗増大部の電位よりも強く前記シールド層の半導体界面に第１導電型の電荷をピンニングすることを特徴とする光検出素子。

【請求項3】

一部が前記電荷読出領域の一部の領域と重畳し、前記基体領域の上部の更に他の一部に埋め込まれた、前記基体領域よりも高不純物密度の第１導電型のウェル領域と、
前記電荷読出領域から離間して前記ウェル領域の上部の一部に埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型のリセットドレイン領域と、
前記電荷読出領域と前記リセットドレイン領域との間の前記ウェル領域の上面に接したリセットゲート絶縁膜と、
該リセットゲート絶縁膜上に設けられたリセットゲート電極と、
を更に備えることを特徴とする請求項１又は２に記載の光検出素子。

【請求項4】

前記電荷読出領域に光電変換により発生した電荷を蓄積し、前記リセットゲート電極に印加する電圧により、前記蓄積された電荷を前記リセットドレイン領域へ排出することを特徴とする請求項３に記載の光検出素子。

【請求項5】

第１導電型の基体領域と、
該基体領域の上部の一部に埋め込まれ、前記基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、
該電荷生成埋込層の上面に接し、前記基体領域の上部の他の一部に埋め込まれた前記基体領域よりも高不純物密度で第１導電型のシールド層と、
前記基体領域の上部の更に他の一部に前記電荷生成埋込層に接して埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、
前記シールド層の上面に接したフォトゲート絶縁膜と、
前記シールド層の一部の上方となる、前記フォトゲート絶縁膜の前記電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、
該緩和領域部に連続し、前記シールド層の他の一部の上方に位置する前記フォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、
を備える画素の複数を配列し、前記画素のそれぞれの内部において、前記主透明電極層の電位が、前記緩和領域部の電位よりも強く前記シールド層の半導体界面に第１導電型の電荷をピンニングすることを特徴とする固体撮像装置。

【請求項6】

第１導電型の基体領域と、
該基体領域の上部の一部に埋め込まれ、前記基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、
該電荷生成埋込層の上面に接し、前記基体領域の上部の他の一部に埋め込まれた前記基体領域よりも高不純物密度で第１導電型のシールド層と、
前記基体領域の上部の更に他の一部に前記電荷生成埋込層に接して埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、
前記シールド層の上面に接したフォトゲート絶縁膜と、
前記シールド層の一部の上方となる、前記フォトゲート絶縁膜の前記電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、
該緩和領域部に連続し、前記シールド層の他の一部の上方に位置する前記フォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、
前記緩和領域部とは反対側で前記主透明電極層に連続し、前記シールド層の更に他の一部の上方となる前記フォトゲート絶縁膜の上に設けられた透明電極である第２導電型の抵抗増大部と、
を備える画素の複数を配列し、前記画素のそれぞれの内部において、前記主透明電極層の電位が、前記緩和領域部及び前記抵抗増大部の電位よりも強く前記シールド層の半導体界面に第１導電型の電荷をピンニングすることを特徴とする固体撮像装置。

【請求項7】

前記画素のそれぞれが、
一部が前記電荷読出領域の一部の領域と重畳し、前記基体領域の上部の更に他の一部に埋め込まれた、前記基体領域よりも高不純物密度の第１導電型のウェル領域と、
前記電荷読出領域から離間して前記ウェル領域の上部の一部に埋め込まれ、前記電荷生成埋込層よりも高不純物密度で第２導電型のリセットドレイン領域と、
前記電荷読出領域と前記リセットドレイン領域との間の前記ウェル領域の上面に接したリセットゲート絶縁膜と、
該リセットゲート絶縁膜上に設けられたリセットゲート電極と、
を更に備えることを特徴とする請求項５又は６に記載の固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フォトゲート型の光検出素子及びこの光検出素子を画素として、半導体チップ上に多数の画素を配列したフォトゲート型の固体撮像装置に関する。

【背景技術】

【0002】

放射線耐性を目的として、ＭＯＳ型ゲート電極を透明電極にした光電変換部（以下において、「フォトゲート型光電変換部」と称する。）を有する画素が知られている（特許文献１参照。）。フォトゲート型光電変換部は、ｐ型の基体領域の上部に設けられたｎ型の電荷生成埋込層及びその上面に設けられた基体領域より高不純物密度のｐ型のシールド層を備える。透明電極は、電荷生成埋込層及びシールド層の上に絶縁膜を介したＭＯＳ構造のゲート電極として設けられる。透明電極は、一般にｎ型の不純物を添加した多結晶シリコン（ドープド・ポリシリコン：ＤＯＰＯＳ）膜が用いられる。そして、透明電極の下に配置された電荷生成埋込層にチャネル部が形成される。

【0003】

特許文献１に記載されたフォトゲート型光電変換部を有する固体撮像装置（以下において「フォトゲート型固体撮像装置」という。）の場合、フォトゲート型光電変換部の光電変換によって発生した電荷は、電荷生成埋込層及び電荷生成埋込層に隣接して設けられるｎ型の電荷読出領域（電荷蓄積部）に蓄積され、電荷読出領域での電位変化が信号として読み出される。ここで信号電荷が電子である場合、フォトゲート型光電変換部での暗電流の発生を抑えるために、半導体表面に形成されたシールド層に存在する正孔で埋めて不活性化させる「ピンニング動作」を実行する。特許文献１に記載された発明においては、このピンニング動作のために、フォトゲート型光電変換部の透明電極に常時、一定のゼロないし若干の正電圧を印加させる操作が必要である。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－１８２０４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載された発明では、ｐ型の透明電極による効果とｎ型の透明電極による効果の相違点は考慮されていなかった。本発明の発明者らは、電荷生成埋込層及び電荷読出領域がｎ型であり、シールド層がｐ型の構造に対し、先ず、透明電極がｎ型である場合を検討した。透明電極がｎ型である場合の課題は、透明電極に常時、一定のゼロないし若干の正電圧を印加した状態でフォトゲート型固体撮像装置を駆動すると、シールド層の半導体界面が僅かに空乏化し、暗電流抑圧が完全ではなくなるという問題である。一方、透明電極をｐ型にした場合には、半導体界面の空乏化が十分に抑制され暗電流抑圧には効果があるが、透明電極と電荷読出領域の間の電界集中が大きくなり、読み出し動作に悪影響を与えるという二律背反の問題が発生するという課題を、新たな知見として得た。

【0006】

上記問題に鑑み、本発明は、透明電極と電荷読出領域の間の電界集中を抑えると同時にシールド層の半導体界面の空乏化を抑制し、暗電流抑圧を完全なものとし、放射線環境下でも高感度かつ広ダイナミックレンジな光検出素子、及びこの光検出素子を画素とする固体撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の基体領域と、(b)基体領域の上部の一部に埋め込まれ、基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、(c)電荷生成埋込層の上面に接し、基体領域の上部の他の一部に埋め込まれた基体領域よりも高不純物密度で第１導電型のシールド層と、(d)基体領域の上部の更に他の一部に電荷生成埋込層に接して埋め込まれ、電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、(e)シールド層の上面に接したフォトゲート絶縁膜と、(f)シールド層の一部の上方となる、フォトゲート絶縁膜の電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、(g)この緩和領域部に連続し、シールド層の他の一部の上方に位置するフォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層を備える光検出素子であることを要旨とする。本発明の第１の態様に係る光検出素子においては、主透明電極層の電位が、緩和領域部の電位よりも強くシールド層の半導体界面に第１導電型の電荷をピンニングする。

【0008】

本発明の第２の態様は、(a)第１導電型の基体領域と、(b)基体領域の上部の一部に埋め込まれ、基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、(c)電荷生成埋込層の上面に接し、基体領域の上部の他の一部に埋め込まれた基体領域よりも高不純物密度で第１導電型のシールド層と、(d)基体領域の上部の更に他の一部に電荷生成埋込層に接して埋め込まれ、電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、(e)シールド層の上面に接したフォトゲート絶縁膜と、(f)シールド層の一部の上方となる、フォトゲート絶縁膜の電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、(g)この緩和領域部に連続し、シールド層の他の一部の上方に位置するフォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、(h)緩和領域部とは反対側で主透明電極層に連続し、シールド層の更に他の一部の上方となるフォトゲート絶縁膜の上に設けられた透明電極である第２導電型の抵抗増大部を備える、光検出素子であることを要旨とする。本発明の第２の態様に係る光検出素子においては、主透明電極層の電位が、緩和領域部及び抵抗増大部の電位よりも強くシールド層の半導体界面に第１導電型の電荷をピンニングする。

【0009】

本発明の第３の態様は、(a)第１導電型の基体領域と、(b)基体領域の上部の一部に埋め込まれ、基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、(c)電荷生成埋込層の上面に接し、基体領域の上部の他の一部に埋め込まれた基体領域よりも高不純物密度で第１導電型のシールド層と、(d)基体領域の上部の更に他の一部に電荷生成埋込層に接して埋め込まれ、電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、(e)シールド層の上面に接したフォトゲート絶縁膜と、(f)シールド層の一部の上方となる、フォトゲート絶縁膜の電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、(g)この緩和領域部に連続し、シールド層の他の一部の上方に位置するフォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層を備える画素の複数を、配列した固体撮像装置であることを要旨とする。本発明の第３の態様に係る固体撮像装置を構成する画素のそれぞれの内部において、主透明電極層の電位が、緩和領域部の電位よりも強くシールド層の半導体界面に第１導電型の電荷をピンニングする。

【0010】

本発明の第４の態様は、(a)第１導電型の基体領域と、(b)基体領域の上部の一部に埋め込まれ、基体領域とのｐ-ｎ接合で信号電荷を生成する第２導電型の電荷生成埋込層と、(c)電荷生成埋込層の上面に接し、基体領域の上部の他の一部に埋め込まれた基体領域よりも高不純物密度で第１導電型のシールド層と、(d)基体領域の上部の更に他の一部に電荷生成埋込層に接して埋め込まれ、電荷生成埋込層よりも高不純物密度で第２導電型の電荷読出領域と、(e)シールド層の上面に接したフォトゲート絶縁膜と、(f)シールド層の一部の上方となる、フォトゲート絶縁膜の電荷読出領域側の端部の上に設けられた透明電極である第２導電型の緩和領域部と、(g)この緩和領域部に連続し、シールド層の他の一部の上方に位置するフォトゲート絶縁膜の上に設けられた透明電極である第１導電型の主透明電極層と、(h)緩和領域部とは反対側で主透明電極層に連続し、シールド層の更に他の一部の上方となるフォトゲート絶縁膜の上に設けられた透明電極である第２導電型の抵抗増大部を備える画素の複数を、配列した固体撮像装置であることを要旨とする。本発明の第４の態様に係る固体撮像装置を構成する画素のそれぞれの内部において、主透明電極層の電位が、緩和領域部及び抵抗増大部の電位よりも強くシールド層の半導体界面に第１導電型の電荷をピンニングする。

【発明の効果】

【0011】

本発明によれば、透明電極と電荷読出領域の間の電界集中を抑えると同時にシールド層の半導体界面の空乏化を抑制し、暗電流抑圧を完全なものとし、放射線環境下でも高感度かつ広ダイナミックレンジな光検出素子、及びこの光検出素子を画素とする固体撮像装置を提供することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１実施形態に係る固体撮像装置の全体構成の概略を模式的に説明する回路図である。

【図2】図２（ａ）は第１実施形態に係る光検出素子の概略を模式的に説明する平面図であり、図２（ｂ）は図２（ａ）中のIIＢ－IIＢ方向から見た断面図であり、図２（ｃ）は図２（ｂ）方向に沿ったポテンシャル分布である。

【図3】図３（ａ）は一様なｎ層を透明電極に用いた場合のフォトゲート光電変換部における深さ方向のポテンシャル分布を示す図で、図３（ｂ）は、一様なｐ層を透明電極に用いた場合のフォトゲート光電変換部における深さ方向のポテンシャル分布を示す図である。

【図4】図４（ａ）は第２実施形態に係る光検出素子の概略を模式的に説明する平面図であり、図４（ｂ）は図４（ａ）のIＶＢ－IＶＢ方向から見た断面図であり、図４（ｃ）は図４（ｂ）方向に沿ったポテンシャル分布である。

【図5】図５（ａ）は第３実施形態に係る光検出素子の概略を模式的に説明する平面図であり、図５（ｂ）は図５（ａ）のＶＢ－ＶＢ方向から見た断面図であり、図５（ｃ）は図５（ｂ）方向に沿ったポテンシャル分布である。

【図6】図６（ａ）は第４実施形態に係る光検出素子の概略を模式的に説明する平面図であり、図６（ｂ）は図６（ａ）のＶIＢ－ＶIＢ方向から見た断面図であり、図６（ｃ）は図６（ｂ）方向に沿ったポテンシャル分布である。

【発明を実施するための形態】

【0013】

次に、図面を参照して、本発明の第１～第４実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0014】

また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。例えば、第１～第４実施形態の説明では、フォトゲートがＤＯＰＯＳから構成される場合を説明するが例示に過ぎない。フォトゲートに用いられる電極材料は、信号電荷生成に用いられる光の波長に対して透明な導電体であり、且つ直下のシールド層に対して仕事関数が規定できる導電体であれば、シリコンを基礎とするＤＯＰＯＳに限定されるものではない。更に、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。単なる便宜上の定義であるので、紙面を１８０度回転しないで、「左」を「右」に、「右」を「左」に読み替える選択でもよいことも勿論である。

【0015】

以下の第１～第４実施形態の説明で、「第１導電型の」及び「第２導電型の」の修飾語の付された部材は、ｐ型若しくはｎ型の伝導を示す半導体材料からなる部材を意味する。そして、第１～第４実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、単なる導電型の選択に過ぎない。よって、第１導電型をｎ型、第２導電型をｐ型と選択しても、ポテンシャルの方向を逆向きにする等の極性に留意すれば、同様な技術的思想が成立しうることは勿論である。また、図面において、ｎ又はｐを冠した領域や層が半導体領域や半導体層等の半導体を材料とする部材や構成要素を意味することは、当業者には自明な事項である。また、図面中でｎやｐに付した＋の上付き文字は、＋が付記されていない半導体領域に比して、相対的に不純物密度が高い半導体領域であることを意味する。

【0016】

（第１実施形態）
本発明の第１実施形態に係る固体撮像装置は、図１に示すように、複数のフォトゲート型の画素（ピクセル）Ｑ_ij，Ｑ_(i+1),j，Ｑ_i,(j+1)，Ｑ_(i+1),(j+1)が二次元マトリクス状に配列された画素領域と、画素領域の周辺に各種回路を配置した周辺回路領域を備えたフォトゲート型の固体撮像装置である。なお、図１には、二次元マトリクスのレイアウトの一部を代表して２行×２列のマトリクスを、便宜上抽出して示している。例えば、図１に抽出して例示した２×２マトリクス部分の左上に破線の矩形で示したｉ行、ｊ列の画素Ｑ_ijは、フォトゲートＰＧ(i,j)と、フォトゲートＰＧ(i,j)に隣接して設けられたフォトダイオード部ＰＤ(i,j)と、フォトダイオード部ＰＤ(i,j)に接続された電荷読出領域ＦＤ(i,j)と、電荷読出領域ＦＤ(i,j)の電位をリセットするリセットトランジスタＲＴ(i,j)と、電荷読出領域ＦＤ(i,j)の電位変化を増幅する増幅トランジスタＳＦ(i,j)と、増幅トランジスタＳＦ(i,j)の出力を選択する選択トランジスタＳＬ(i,j)を備える。フォトゲートＰＧ(i,j)とフォトダイオード部ＰＤ(i,j)で、画素Ｑ_ijのフォトゲート光電変換部を構成している。図１の等価回路でコンデンサのシンボルマークで示されているように、フォトゲートＰＧ(i,j)は、画素Ｑ_ijのフォトゲート光電変換部の透明なＭＯＳキャパシタ部分を意味する。

【0017】

又、図１の左下に破線の矩形で示した（ｉ＋１）行、ｊ列の画素Ｑ_(i+1)jは、フォトゲートＰＧ((i+1),j)と、フォトゲートＰＧ((i+1),j)に隣接して設けられたフォトダイオード部ＰＤ((i+1),j)と、フォトダイオード部ＰＤ((i+1)、j)に接続された電荷読出領域ＦＤ((i+1),j)と、電荷読出領域ＦＤ((i+1),j)の電位をリセットするリセットトランジスタＲＴ((i+1),j)と、電荷読出領域ＦＤ((i+1),j)の電位変化を増幅する増幅トランジスタＳＦ((i+1),j)と、増幅トランジスタＳＦ((i+1),j)の出力を選択する選択トランジスタＳＬ((i+1),j)を備える。フォトゲートＰＧ((i+1),j)とフォトダイオード部ＰＤ((i+1),j)で、画素Ｑ_(i+1)jのフォトゲート光電変換部を構成している。図１の等価回路表示から分かるように、フォトゲートＰＧ((i+1),j)は、画素Ｑ_(i+1)jのフォトゲート光電変換部の透明なＭＯＳキャパシタ部分に対応する。同様に、図１の右上に破線の矩形で示したｉ行、（ｊ＋１）列の画素Ｑ_i(j+1)は、フォトゲートＰＧ(i,(j+1))と、フォトゲートＰＧ(i,(j+1))に隣接して設けられたフォトダイオード部ＰＤ(i, (j+1))と、フォトダイオード部ＰＤ(i, (j+1))に接続された電荷読出領域ＦＤ(i,(j+1))と、電荷読出領域ＦＤ(i,(j+1))の電位をリセットするリセットトランジスタＲＴ(i,(j+1))と、電荷読出領域ＦＤ(i,(j+1))の電位変化を増幅する増幅トランジスタＳＦ(i,(j+1))と、増幅トランジスタＳＦ(i,(j+1))の出力を選択する選択トランジスタＳＬ(i,(j+1))を備える。フォトゲートＰＧ(i,(j+1))とフォトダイオード部ＰＤ(i,(j+1))で、画素Ｑ_i(j+1)のフォトゲート光電変換部を構成している。等価回路表示が示すとおり、フォトゲートＰＧ(i,(j+1))は、画素Ｑ_i(j+1)のフォトゲート光電変換部の透明なＭＯＳキャパシタ部分に対応する。

【0018】

更に、図１で便宜上抽出した２×２マトリクス部分の右下に破線の矩形で示した（ｉ＋１）行、（ｊ＋１）列の画素Ｑ_(i+1)(j+1)は、フォトゲートＰＧ((i+1),(j+1))と、フォトゲートＰＧ((i+1),(j+1))に隣接して設けられたフォトダイオード部ＰＤ((i+1), (j+1))と、フォトダイオード部ＰＤ((i+1), (j+1))に接続された電荷読出領域ＦＤ((i+1),(j+1))と、電荷読出領域ＦＤ((i+1),(j+1))の電位をリセットするリセットトランジスタＲＴ((i+1),(j+1))と、電荷読出領域ＦＤ((i+1),(j+1))の電位変化を増幅する増幅トランジスタＳＦ((i+1),(j+1))と、増幅トランジスタＳＦ((i+1),(j+1))の出力を選択する選択トランジスタＳＬ((i+1),(j+1))を備える。フォトゲートＰＧ((i+1),(j+1))とフォトダイオード部ＰＤ((i+1),(j+1))で、画素Ｑ_(i+1)(j+1)のフォトゲート光電変換部を構成している。即ち、フォトゲートＰＧ((i+1),(j+1))は、画素Ｑ_(i+1)(j+1)のフォトゲート光電変換部の透明なＭＯＳキャパシタ部分に対応する。但し、画素領域のマトリクスがｍ行×ｎ列からなる場合、ｉは、１～ｍ（ｍは２以上の正の整数）のうちの１つであり、ｊは、１～ｎ（ｎは２以上の正の整数）のうちの１つである。例えば、ｍとして、３００～１００００の範囲内の値、ｎとして、２００～８０００の範囲内の値が設計仕様に応じて適宜選択される。

【0019】

図１で抽出された２×２マトリクス部分の周辺に着目すると、周辺回路領域は、リセットトランジスタＲＴ(i,j)，ＲＴ((i+1),j)，ＲＴ(i,(j+1))，ＲＴ((i+1),(j+1))を駆動するためのリセットトランジスタ走査駆動回路（以下、「ＲＴ走査回路」と称する。）２０と、選択トランジスタＳＬ(i,j)，ＳＬ((i+1),j)，ＳＬ(i,(j+1))，ＳＬ((i+1),(j+1))を駆動するための選択トランジスタ走査駆動回路（以下、「ＳＬ走査回路」と称する。）３０と、フォトゲートＰＧ(i,j)，ＰＧ((i+1),j)，ＰＧ(i,(j+1))，ＰＧ((i+1),(j+1))を駆動するためのフォトゲート走査駆動回路（以下、「ＰＧ走査回路」と称する。）４０を含んでいる。

【0020】

ｍ行×ｎ列からなるマトリクス上においては、マトリクスのｍ行に対応してｍ本のリセット駆動線ＤＲＴ(i)がＸ方向に延びており、その一端がＲＴ走査回路２０に接続されている。リセット駆動線ＤＲＴ(i)は、ｍ×ｎマトリクスのｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inのリセットトランジスタＲＴ(i,1)～Ｔ(i,n)のゲートに共通に接続されている。ＲＴ走査回路２０は、リセット駆動線ＤＲＴ(i)を介して、行単位で、即ち、ｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inに対して、リセットトランジスタＲＴ(i,1)～ＲＴ(i,n)のゲートに印加する電圧を制御する。リセットトランジスタＲＴ(i,1)～ＲＴ(i,n)のゲートに印加する電圧としては、高位側電圧Ｖ（Ｈ）として、電源電圧ＶＤＤを採用することができ、低位側電圧Ｖ（Ｌ）として、接地電圧ＶＳＳを採用することができる。

【0021】

また、ｍ×ｎマトリクス上においては、マトリクスのｍ行に対応してｍ本の選択駆動線ＤＳＬ(i)がＸ方向に延びており、その一端がＳＬ走査回路３０に接続されている。選択駆動線ＤＳＬ(i)は、ｍ×ｎマトリクスのｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inの選択トランジスタＳＬ(i,1)～ＳＬ(i,n)のゲートに共通に接続されている。ＳＬ走査回路３０は、選択駆動線ＤＳＬ(i)を介して、行単位で、即ち、ｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inに対して、選択トランジスタＳＬ(i,1)～ＳＬ(i,n)のゲートに印加する電圧を制御する。選択トランジスタＳＬ(i,1)～ＳＬ(i,n)についても、そのゲートに印加する電圧としては、高位側電圧Ｖ（Ｈ）として、電源電圧ＶＤＤを採用することができ、低位側電圧Ｖ（Ｌ）として、接地電圧ＶＳＳを採用することができる。

【0022】

更に、ｍ×ｎマトリクス上においては、マトリクスのｍ行に対応してｍ本のフォトゲート駆動線ＤＰＧ(i)がＸ方向に延びており、その一端がＰＧ走査回路４０に接続されている。フォトゲート駆動線ＤＰＧ(i)は、ｍ×ｎマトリクスのｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inのフォトゲートＰＧ(i,1)～ＰＧ(i,n)に共通に接続されている。ＰＧ走査回路４０は、フォトゲート駆動線ＤＰＧ(i)を介して、行単位で、即ち、ｉ行に属するｎ個の画素Ｑ_i1～Ｑ_inに対して、フォトゲートＰＧ(i,1)～ＰＧ(i,n)の透明電極に印加する電圧を制御する。フォトゲートＰＧ(i,1)～ＰＧ(i,n)についても、その透明電極に印加する電圧としては、高位側電圧Ｖ（Ｈ）として、電源電圧ＶＤＤを採用することができ、低位側電圧Ｖ（Ｌ）として、接地電圧ＶＳＳを採用することができる。なお、各画素のフォトゲートＰＧ(i,j)に印加する電圧を０Ｖないし正電圧の共通の直流（ＤＣ）電位とすることも可能であり、その場合にはＰＧ走査回路４０は全行同一のＤＣ電圧を与える。

【0023】

以下の説明では、図１で抽出された２×２マトリクス部分の左上のｉ行、ｊ列の画素Ｑ_ijに着目して説明する。但し、便宜上、画素Ｑ_ijに関して説明するが、２×２マトリクスを構成する他の画素Ｑ_(i+1),j，Ｑ_i,(j+1)，Ｑ_(i+1),(j+1)や、更にはｍ×ｎマトリクスを構成する他の画素ついても、基本的に同一構造であること勿論である。画素Ｑ_ijは、光検出素子１０と、光検出素子１０の出力ノードとなる電荷読出領域ＦＤ(i,j)に接続された増幅トランジスタＳＦ(i,j)と、増幅トランジスタＳＦ(i,j)のソース側にドレイン側が接続された選択トランジスタＳＬ(i,j)を含む。選択トランジスタＳＬ(i,j)のソース側にはＹ方向に延びる出力信号線Ｖ_sig(j)が接続されている。フォトダイオード部ＰＤ(i,j)で生成された信号は、電荷読出領域ＦＤ(i,j)を介して増幅トランジスタＳＦ(i,j)のゲート信号となる。増幅トランジスタＳＦ(i,j)で増幅された信号は選択トランジスタＳＬ(i,j)を介して、出力信号線Ｖ_sig(j)に導かれ、更に、読出回路５０に伝達される。読出回路５０では、フォトダイオード部ＰＤ(i,j)で生成された信号に対して所定の処理が実行され、最終的に半導体チップの外部へ出力される。

【0024】

図１の破線の矩形で示したｉ行、ｊ列の画素Ｑ_ijの内部に、別の破線の矩形で示した光検出素子１０は、電荷生成部として機能するフォトダイオード部ＰＤ(i,j)と、フォトゲートＰＧ(i,j)と、リセットトランジスタＲＴ(i,j)を備える。リセットトランジスタＲＴ(i,j)のドレイン側にはＹ方向に延びるリセット線ＲＤ(j)が接続され、リセット線ＲＤ(j)には、ＤＣ電圧であるリセットドレイン電圧ＲＤが印加されている。増幅トランジスタＳＦ(i,j)のドレイン側にはＹ方向に延びる電源電圧線ＰＳ(j)が接続され、電源電圧線ＰＳ(j)には、ＤＣ電圧である電源電圧（増幅ドレイン電圧）ＶＤＤが印加されている。図１に示すように、フォトゲートＰＧ(i,j)の下部電極側、リセットトランジスタＲＴ(i,j)のソース側、及び増幅トランジスタＳＦ(i,j)のゲート側の共通接続点には、フォトダイオード部ＰＤ(i,j)のカソード側が接続されている。共通接続点は電荷読出領域ＦＤ(i,j)として機能している。

【0025】

図１に示すように、フォトダイオード部ＰＤ(i,j)のアノード側は、例えば、接地（ＧＮＤ）点に接続されている。フォトゲートＰＧ(i,j)は、入射光ｈνに対して透明なＭＯＳキャパシタ構造を有する。また、光検出素子１０の平面レイアウトは、図２（ａ）に示すように、フォトゲートＰＧ(i,j)とリセットトランジスタＲＴ(i,j)とが横並びに配置されたものとなる。リセットトランジスタＲＴ(i,j)のリセットゲートＲＴの一方側（右側）、即ち、透明電極であるフォトゲートＰＧ(i,j)が配置されている側には、図２（ａ）の平面図に「ＦＤ」と表示した電荷読出領域（電荷検出部）８が配置されている。図２（ａ）において、リセットゲートＲＴの他方側（左側）には、ＲＤで示したリセットドレイン領域７が配置されている。

【0026】

図２（ａ）及び（ｂ）に示すように、第１導電型（ｐ型）の基体領域１と、基体領域１の上部に埋め込まれた第２導電型（ｎ型）の電荷生成埋込層５は、ｐ-ｎ接合によりフォトダイオード部ＰＤ(i,j)を構成する。フォトゲートＰＧ(i,j)の透明電極を透過してフォトダイオード部ＰＤ(i,j)に光ｈνが入射することにより、フォトダイオード部ＰＤ(i,j)は信号電荷を生成する。また、電荷生成埋込層５の上面には、基体領域１よりも高不純物密度のｐ型のシールド層６が設けられている。シールド層６は、フォトゲート型の構造以外の光検出素子では「仮想電極」と呼ばれることがある。更に、シールド層６の上面には、フォトゲート絶縁膜（第１ゲート絶縁膜）４ｂと共にＭＯＳキャパシタを構成する透明電極であるフォトゲートＰＧ(i,j)が設けられている。図２（ｂ）に示すように、リセットドレイン領域７、電荷読出領域８、電荷生成埋込層５、シールド層６及び接続領域３は、素子分離絶縁膜９によって額縁状に囲まれた活性領域の内部に収納されている。

【0027】

素子分離絶縁膜９は、例えば浅溝分離（ＳＴＩ）構造によって、例えばシリコン酸化膜等で構成することが可能である。更に、図２（ｂ）において、基体領域１よりも高不純物密度で第１導電型のウェル領域２ａ及び素子分離埋込領域２ｂが、基体領域１の上部の両側にそれぞれ埋め込まれている。製造工程を鑑みると、ウェル領域２ａと同一の深さ、同一不純物密度で素子分離埋込領域２ｂが設けるのが好ましい。素子分離絶縁膜９と素子分離絶縁膜９の下を埋め込む素子分離埋込領域２ｂによって素子分離領域（画素分離領域）が構成されている。素子分離絶縁膜９によって囲まれた活性領域の内部において、リセットトランジスタＲＴ(i,j)が、左側のウェル領域２ａを用いて構成されている（図２（ａ）の表面図の表現ではリセットトランジスタＲＴ(i,j)のゲート部分を「ＲＴ」と表示している。）。

【0028】

活性領域の範囲を規定する素子分離絶縁膜９は、基体領域１の右側に配置された素子分離埋込領域２ｂの上部の一部に埋め込まれている。また、素子分離埋込領域２ｂよりも高不純物密度のｐ^＋型の接続領域３が、素子分離埋込領域２ｂの上部の他の一部に素子分離絶縁膜９に接して設けられている。シールド層６は、右側の端部を素子分離埋込領域２ｂの上部で接続領域３に接され、左側の端部が電荷読出領域８に接続されるように、素子分離絶縁膜９で周辺を定義された活性領域の内部に配置されている。シールド層６の右側の端部は接続領域３を介して素子分離埋込領域２ｂに電気的に接続される。この結果、シールド層６の端部は接続領域３を介して基体領域１に電気的に短絡されて接地電位となる。

【0029】

リセットトランジスタＲＴ(i,j)は、図２（ａ）及び（ｂ）に示すように、電荷生成埋込層５よりも高不純物密度でｎ^＋型の電荷読出領域（リセットソース領域）８と、電荷生成埋込層５よりも高不純物密度でｎ^＋型のリセットドレイン領域７を備えている。更にリセットトランジスタＲＴ(i,j)は、電荷読出領域８とリセットドレイン領域７の間のチャネル領域として機能するウェル領域２ａの上面にリセットゲート絶縁膜（第２ゲート絶縁膜）４ａを接し、絶縁膜・半導体界面を構成している。そして、リセットトランジスタＲＴ(i,j)は、リセットゲート絶縁膜４ａの上に、第２導電型（ｎ^＋型）のＤＯＰＯＳからなるリセットゲート電極１２を備えている。図2（ｂ）の例示的表現では、電荷読出領域８は、電荷生成埋込層５の端部の左側端部及びシールド層６の左側端部に接するように、活性領域の内部のウェル領域２ａの上部及び基体領域１の上部に埋め込まれている。フォトゲートＰＧ(i,j)は、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の端部に割り当てられた緩和領域部１４－１と、電荷読出領域８側の反対側の接続領域３側に設けられた主透明電極層１４－２の２つの領域に分割されている。連続した２つの領域に透明電極が分割されることにより、半導体界面の方向に沿って非一様に分布する静電ポテンシャルを生成する効果を奏している。緩和領域部１４－１及び主透明電極層１４－２のいずれも、入射光ｈνに対して透明な半導体電極であり、シールド層６に対して互いに異なる仕事関数の差を有している。

【0030】

第１実施形態に係る固体撮像装置では、半導体透明電極である緩和領域部１４－１は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と同じ第２導電型（ｎ^＋型）の不純物元素を含む。一方、半導体透明電極である主透明電極層１４－２は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と逆の第１導電型（ｐ^＋型）の不純物元素が添加されている。主透明電極層１４－２は、透明電極であるフォトゲートＰＧ(i,j)の主要部分を占め、その平面パターンで定義される面積（サイズ）は、図２（ａ）の平面パターンから分かるように緩和領域部１４－１の面積よりも大きい。

【0031】

第１実施形態に係る光検出素子において、主透明電極層１４－２の平面パターンの面積を、緩和領域部１４－１の面積よりも大きく設定する理由を、フォトゲートＰＧ(i,j)の透明電極が一様なｎ^＋ＤＯＰＯＳから構成される場合と一様なｐ^＋ＤＯＰＯＳから構成される場合に分けて説明する。但し、フォトゲートＰＧ(i,j)の電位Ｖ（ＰＧ）は、基体領域１の電位（基板電位）と同じ０Ｖとする。図３（ａ）は、フォトゲートＰＧ(i,j)の透明電極が一様な透明なｎ型半導体層である場合のフォトゲート光電変換部の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vの深さ方向のプロファイルを示す。一方、図３（ｂ）は、フォトゲートＰＧ(i,j)の透明電極が一様な透明なｐ型半導体層である場合のフォトゲート光電変換部の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vの深さ方向のプロファイルを示す。図３（ａ）及び（ｂ）において、バンド中央の一点鎖線で示した曲線は、バンド中間点に位置する真性フェルミ準位Ｅ_iの深さ方向のプロファイルを示す。この時、図３（ａ）及び（ｂ）に示すように、いずれの場合も、伝導帯のバンド端Ｅ_ｃ、価電子帯のバンド端Ｅ_v及び真性フェルミ準位Ｅ_iを示す曲線が、電荷生成埋込層５を意味するｎ層のところで下に凸となるｐ-ｎ-ｐフック構造をなしている。

【0032】

図３（ａ）及び（ｂ）において、下に凸となる曲線でプロファイルを示した中央のｎ層の右側に示したｐ層（ｐ基板）は基体領域１を意味し、ｎ層の左側に示したｐ層は、シールド層６を意味している。シールド層６の更に左の平行四辺形はフォトゲート絶縁膜４ｂのバンド構造を示し、フォトゲート絶縁膜４ｂの更に左には、フォトゲートＰＧ(i,j)の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vを示している。図３（ａ）及び（ｂ）のいずれの場合も、ｎ層（電荷生成埋込層）の伝導帯のバンド端Ｅ_ｃを示す曲線が、フェルミレベルＥ_f＝０Ｖよりも下に位置して空乏化していることを示している。又、図３（ａ）及び（ｂ）のいずれの場合も、ｐ層（シールド層）の価電子帯のバンド端Ｅ_vを示す曲線がフェルミレベルＥ_f＝０Ｖに近い位置に存在して中性化、即ち０Ｖにピンニングしている。

【0033】

しかし、図３（ａ）に示すように、フォトゲートＰＧ(i,j)の透明電極が一様なｎ^＋ＤＯＰＯＳで構成される場合には、シールド層６の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vが、平行四辺形で示したフォトゲート絶縁膜４ｂとの半導体界面において、下向きに曲がっている。即ち、フォトゲートＰＧ(i,j)の透明電極がｎ型の場合は、シールド層６のフォトゲートＰＧ(i,j)側の半導体界面が僅かに空乏化する。図３（ａ）において、フォトゲート絶縁膜４ｂのバンド構造の左側にはｎ^＋ＤＯＰＯＳの伝導帯のバンド端Ｅ_ｃがＶ（ＰＧ）＝０Ｖに近づくことが示されている。ｎ^＋ＤＯＰＯＳでフォトゲートＰＧ(i,j)が構成される場合には、フォトゲートＰＧ(i,j)側の真性フェルミ準位Ｅ_iとシールド層６の真性フェルミ準位Ｅ_iに差が生じて、フォトゲートＰＧ(i,j) の仕事関数とシールド層６の仕事関数の間に差があるからである。

【0034】

他方、フォトゲートＰＧ(i,j)の透明電極が一様なｐ^＋ＤＯＰＯＳから構成される場合には、図３（ｂ）に示すように、シールド層６の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vが、平行四辺形で示したフォトゲート絶縁膜４ｂに向かって平坦なフラットバンドのプロファイルを維持している。図３（ｂ）において、フォトゲート絶縁膜４ｂのバンド構造の左側にはｐ^＋ＤＯＰＯＳの価電子帯のバンド端Ｅ_vがＶ（ＰＧ）＝０Ｖに近づくことが示されている。ｐ^＋ＤＯＰＯＳでフォトゲートＰＧ(i,j)が構成される場合には、フォトゲートＰＧ(i,j)側の真性フェルミ準位Ｅ_iとシールド層６の真性フェルミ準位Ｅ_iは、ほぼ同じレベルに出来るので、フォトゲートＰＧ(i,j) の仕事関数とシールド層６の仕事関数の間の差は殆どない。更にｐ^＋ＤＯＰＯＳの不純物密度がシールドｐ層６の不純物密度より高密度であれば、シールド層６の真性フェルミ準位Ｅ_iの界面がやや上向きに引っ張られ、より一層ピンニング効果が高まる。

【0035】

即ち、大きな仕事関数の差を伴うことなく、シールド層６の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vが、深さ方向のフラットバンドのプロファイルを維持したまま、ｐ-ｎ-ｐフック構造の負方向に引っ張られるので、半導体界面には空乏化が生じない。図３（ｂ）に示すような深さ方向の伝導帯のバンド端Ｅ_ｃ及び価電子帯のバンド端Ｅ_vが平坦なポテンシャル分布の形状では、シールド層６の半導体界面がシールド層６の多数キャリアである正孔（ｐ型電荷）で埋められて強くピンニングしている。ピンニングされる正孔は、信号電荷である電子（ｎ型電荷）とは逆極性の電荷である。

【0036】

したがって、シールド層６のフォトゲートＰＧ(i,j)側の半導体界面における暗電流の発生については、半導体界面が多量の正孔で埋められるため不活性化されることを考慮すれば、フォトゲートＰＧ(i,j)の透明電極が一様なｐ^＋ＤＯＰＯＳから構成される場合のほうが、フォトゲートＰＧ(i,j)の透明電極が一様なｎ^＋ＤＯＰＯＳから構成される場合よりも抑えられることが分かる。半導体界面がシールド層６の多数キャリアである正孔（ｐ型電荷）でピンニングされることは、放射線耐性に関しても、フォトゲートＰＧ(i,j)の透明電極が一様なｐ^＋ＤＯＰＯＳから構成される場合のほうが、フォトゲートＰＧ(i,j)の透明電極が一様なｎ^＋ＤＯＰＯＳから構成される場合よりも有利に働くことを意味する。なお、ｎ層である電荷生成埋込層５に形成されるチャネル電位については、フォトゲートＰＧ(i,j)の透明電極が一様なｐ^＋ＤＯＰＯＳから構成される場合、及び一様なｎ^＋ＤＯＰＯＳから構成される場合のいずれであっても、ｐ層であるシールド層６が０Ｖにピンニングした状態を保持しているので、変わらない。

【0037】

以上の結果を考慮すると、図２（ａ）及び（ｂ）に示すように、入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)の主透明電極層１４－２をｐ型とし、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の緩和領域部１４－１をｎ型とする構造は、面積を大きく設定した主透明電極層１４－２における暗電流の発生を抑制するという効果の面で非常に優れたものとなる。また、暗電流抑制効果のみを考えると、透明電極であるフォトゲートＰＧ(i,j)のすべてを一様なｐ型にすればよいとも考えられるが、透明電極のすべてを一様なｐ型として場合、図３（ｂ）から明らかなように、フォトゲートＰＧ(i,j)の電荷読出領域８側の端部において、シールド層６のフォトゲートＰＧ(i,j)側の界面電位が強くピンニングする結果、一様なフォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を招き望ましくない。したがって、フォトゲートＰＧ(i,j)を分割し、面積を大きく設定した主透明電極層１４－２をｐ型とし、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の緩和領域部１４－１をｎ型とする非一様な構造が最も理想的なものとなる。フォトゲートＰＧ(i,j)の領域を複数の領域に分割してシールド層６に対して互いに異なる仕事関数の差をそれぞれ発生させ、半導体界面の方向に沿って非一様に分布する静電ポテンシャルを生成する効果を奏するという技術的特徴は、以下に述べる第２～第４実施形態に係る光検出器においても同様である。

【0038】

図２（ｂ）に示した断面の方向に沿ったポテンシャル分布を、図２（ｃ）に示す。図２（ｃ）に示すように、リセットドレイン領域７の電位であるリセットドレイン電圧ＲＤを、電荷生成埋込層５の空乏化電位より低い値に設定することにより、光電変換により発生した電荷を、電荷生成埋込層５及び電荷読出領域８に蓄積することができる。リセットドレイン電圧ＲＤを空乏化電位より低くすることにより、信号電荷蓄積領域としての電荷生成埋込層５及び電荷読出領域８の電荷蓄積面積が電荷量Ｑsによらず一定に保たれ、電荷電圧変換ゲインを一定にすることができるという効果が得られる。なお、上述したように、電荷生成埋込層５に形成されるチャネル電位については、フォトゲートＰＧ(i,j)の透明電極がｐ型であっても、ｎ型であっても、シールド層６が０Ｖにピンニングした状態を保持しているので、変わることはなく等電位に保たれる。

【0039】

第１実施形態に係るフォトゲート型の光検出素子において、フォトゲートＰＧ(i,j)は、フォトゲートＰＧ(i,j)に入射する光ｈνの波長に対して透明な材料から選択することができる。例えば、フォトゲートＰＧ(i,j)を燐（Ｐ）、砒素（Ａｓ）等のｎ型の不純物元素がドープされたＤＯＰＯＳから構成した場合、フォトゲートＰＧ(i,j)と電荷読出領域８の位置合わせを自己整合的に行うことができるので、製造プロセス上便利となる。フォトゲートＰＧ(i,j)は、ＤＯＰＯＳ等の入射光ｈνの波長に対して透明な半導体の多結晶膜以外にも、 酸化錫（ＳｎＯ_２）でもよい。但し、錫（Ｓｎ）等を添加した酸化インジウム（ＩＴＯ）は、Ｓｎがドナーとして働くのでn型になる。酸化錫は化学量論的組成に依存し、ＳｎＯ_２はｎ型、ＳｎＯはｐ型である。アルミニウム（Ａｌ）を添加した酸化亜鉛（ＡＺＯ）、ガリウム（Ｇａ）を添加した酸化亜鉛（ＧＺＯ）、インジウム（Ｉｎ）を添加した酸化亜鉛（ＩＺＯ）等の酸化物薄膜（透明導電性酸化物）等も化学量論的組成に依存するが、一般にｎ型半導体透明導電体である。

【0040】

ｐ型の透明導電体材料としては、ボロン（Ｂ）等のｐ型の不純物元素がドープされたＤＯＰＯＳから構成するのが一般的であるが、シリコン以外に、酸化ニッケル（ＮｉＯ）、酸化イリジウム（ＩｒＯ）等が例示できる。更に、銅酸化アルミニウム（ＣｕＡｌＯ₂）、銅酸化ガリウム（ＣｕＧａＯ₂）、銅酸化インジウム（ＣｕＩｎＯ₂）等のＣｕＭｅＯ₂デラフォサイト（Delafossite）構造を持つデラフォサイト型酸化物でもよい。ＣｕＦｅＯ₂：デラフォサイトは、Ｃｕ^＋とＦｅＯ₂ ^－がｃ軸に垂直な２次元平面を構成し、これらが交互に積層した構造となっている。又、酸化銅ストロンチウム（ＳｒＣｕ₂Ｏ₂）、硫酸化銅ランタン（ＬａＣｕＯＳ）等でもよい。「層状オキシカルコゲナイト：ＬｎＣｕＯＣ_ｎ」は、Ｌｎ＝ランタニド、Ｃｈ＝カルコゲナイト、Ｌｎ層とＣｕＣｈ層がｃ軸に交互に積層されたものである。

【0041】

リセットゲート電極１２についても、ｎ^＋ＤＯＰＯＳから構成することにより、リセットゲート電極１２と電荷読出領域８の位置合わせ、及びリセットゲート電極１２とリセットドレイン領域７の位置合わせを自己整合的に行うことができるので、製造プロセス上便利となる。但し、フォトゲートＰＧ(i,j)と同様に、リセットゲート電極１２についても、i) 酸化錫（ＳｎＯ_２）、錫（Ｓｎ）等を添加した酸化インジウム（ＩＴＯ）、ii) アルミニウム（Ａｌ）を添加した酸化亜鉛（ＡＺＯ）、iii) ガリウム（Ｇａ）を添加した酸化亜鉛（ＧＺＯ）、iv) インジウム（Ｉｎ）を添加した酸化亜鉛（ＩＺＯ）等の酸化物薄膜（透明導電性酸化物）から構成してもよい。

【0042】

フォトゲート絶縁膜４ｂ及びリセットゲート絶縁膜４ａとしては、単なるＭＯＳトランジスタの場合のように、シリコン酸化膜に限定されるものではない。即ち、フォトゲート絶縁膜４ｂ及びリセットゲート絶縁膜４ａとしては、シリコン酸化膜の他、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜、或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳトランジスタを構成してもよい。但し、これらフォトゲート絶縁膜４ｂ及びリセットゲート絶縁膜４ａの材料としては、放射線に対して耐性があることが前提となる。

【0043】

図３（ａ）及び（ｂ）では、基体領域１として、ｐ型の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、半導体基板の代わりに、 i) ｐ型の半導体基板上に、半導体基板よりも低不純物密度のｐ型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１として採用してもよく、ii) ｎ型の半導体基板上に、ｎ型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１として採用してもよく、iii) ＳＯＩ構造のｐ型の半導体層（ＳＯＩ層）を基体領域１として採用してもよい。

【0044】

第１実施形態に係るフォトゲート型固体撮像装置の各画素Ｑ_ijにおいては、電荷蓄積期間にフォトゲート光電変換部の光電変換により発生した信号電荷が、出力信号線Ｖ_sig(j)を介して読出回路５０に読み出される。出力信号線Ｖ_sig(j)を介して読み出す時、透明電極であるフォトゲートＰＧ(i,j)に０Ｖ近傍の一定値（ＤＣ値）であるフォトゲート電圧ＶＰＧを印加することにより、フォトゲートＰＧ(i,j)のフォトゲート絶縁膜４ｂの直下のシールド層６の多数キャリアである正孔（ホール）でシールド層６の表面電位をピンニングすることができる。なお、緩和領域部１４－１の直下のシールド層６の半導体界面部分と、主透明電極層１４－２の直下のシールド層６の半導体界面部分でピンニングの状態が界面方向に沿って非一様に変化していることは、既に、図３（ａ）及び（ｂ）で説明した通りである。

【0045】

第１実施形態に係る光検出素子によれば、Ｘ線やガンマ線等のイオン化放射線が照射されても、電荷生成埋込層５上のフォトゲート絶縁膜４ｂは４ｎｍ～１０ｎｍ程度と薄いため、フォトゲート絶縁膜４ｂ中に発生する電子正孔対は僅かである。従って、シールド層６の表面電位をピンニングすることによる暗電流の抑制効果と合わせて、耐放射線性能を向上させることができる。しかも、第１実施形態に係る光検出素子は、フォトゲートＰＧ(i,j)の透明電極の主要部分をｐ型の主透明電極層１４－２とし、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の端部をｎ型の緩和領域部１４－１としている。よって、第１実施形態に係る光検出素子によれば、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和しつつ、面積を大きく設定した主透明電極層１４－２の直下のシールド層６の半導体界面の空乏化を抑え、暗電流抑圧を完全なものできる。したがって、第１実施形態に係る光検出素子を画素とした第１実施形態に係る固体撮像装置によれば、放射線環境下でも高感度かつ広ダイナミックレンジな撮像が可能になる。

【0046】

（第２実施形態）
本発明の第２実施形態に係る固体撮像装置についても、回路構成としては第１実施形態と基本的に同じである。即ち、第２実施形態に係る固体撮像装置は、図１に例示した構成と同様に、複数のフォトゲート型の画素Ｑ_ijが二次元マトリクス状に配列された画素領域と、画素領域の周辺に配置され、ＲＴ走査回路２０、ＳＬ走査回路３０、及びＰＧ走査回路４０を含む周辺回路を備えている。第２実施形態に係る固体撮像装置の画素領域の内部の回路構成については、第１実施形態と同じであるので、重複する説明を省略し、二次元マトリクスを構成する画素である光検出素子の構造に注目して説明する。

【0047】

第２実施形態に係る光検出素子が、第１実施形態で説明した光検出素子１０と異なる点は、光検出素子内の入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)の構造にある。光検出素子は、図４（ａ）及び（ｂ）に示すように、電荷生成部として機能するフォトダイオード部ＰＤ(i,j)と、フォトゲートＰＧ(i,j)と、リセットトランジスタＲＴ(i,j)を備える。図４（ａ）に示す平面パターンにおいて、フォトゲートＰＧ(i,j)とリセットトランジスタＲＴ(i,j)は横並びに配置されている。リセットトランジスタＲＴ(i,j)のリセットゲートＲＴを示す帯状のパターンの一方側（右側）、即ち、透明電極であるフォトゲートＰＧ(i,j)側には、ＦＤで示した電荷読出領域（電荷検出部）８が配置され、リセットゲートＲＴの他方側（左側）にはＲＤで示したリセットドレイン領域７が配置されている。

【0048】

図４（ｂ）に示すように、第１導電型（ｐ型）の基体領域１と基体領域１の上部に埋め込まれた第２導電型（ｎ型）の電荷生成埋込層５は、ｐ-ｎ接合によりフォトダイオード部ＰＤ(i,j)を構成する。フォトゲートＰＧ(i,j)の透明電極を透過してフォトダイオード部ＰＤ(i,j)に光ｈνが入射することにより、フォトダイオード部ＰＤ(i,j)は信号電荷を生成する。図４（ａ）に示した電荷読出領域ＦＤは、基体領域１の内部においてフォトダイオード部ＰＤ(i,j)を構成する第２導電型（ｎ型）の電荷生成埋込層５に接続されている。また、電荷生成埋込層５の上面には、基体領域１よりも高不純物密度のｐ型のシールド層６が設けられている。

【0049】

そして、シールド層６の上面にフォトゲート絶縁膜（第１ゲート絶縁膜）４ｂが接して設けられることにより、シールド層６と絶縁膜・半導体界面が構成されている。そして、フォトゲート絶縁膜４ｂの上には入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)が設けられている。図４（ａ）に示すように、リセットドレイン領域７、電荷読出領域８、電荷生成埋込層５及び接続領域３は、素子分離絶縁膜９によって額縁状に囲まれた活性領域の敷地内に配置されている。図４（ｂ）を見れば、シールド層６及び電荷生成埋込層５も、素子分離絶縁膜９によって周辺が定義された活性領域内に配置されていることが分かる。素子分離絶縁膜９は、例えばＳＴＩ構造によって、シリコン酸化膜等で構成することが可能である。

【0050】

更に、図4（ｂ）において、基体領域１よりも高不純物密度で第１導電型のウェル領域２ａ及び素子分離埋込領域２ｂが、基体領域１の上部の両側の位置にそれぞれ埋め込まれている。製造工程を鑑みると、ウェル領域２ａと同一の深さ、同一不純物密度で素子分離埋込領域２ｂを設けて構わない。素子分離絶縁膜９と素子分離絶縁膜９の下を埋め込む素子分離埋込領域２ｂによって素子分離領域（画素分離領域）が構成される。

【0051】

リセットトランジスタＲＴ(i,j)は、左側のウェル領域２ａ内に設けられている。活性領域の範囲を規定する素子分離絶縁膜９は、基体領域１の右側に配置された素子分離埋込領域２ｂの上部の一部に埋め込まれている。また、素子分離埋込領域２ｂよりも高不純物密度のｐ^＋型の接続領域３が、素子分離埋込領域２ｂの上部の他の一部に素子分離絶縁膜９に接して設けられている。よって、接続領域３も活性領域の内部に位置する。シールド層６も、活性領域の内部に位置するように、素子分離埋込領域２ｂの上部において接続領域３に接して設けられている。シールド層６の右側の端部が接続領域３を介して素子分離埋込領域２ｂに電気的に接続されるので、シールド層６は接続領域３を介して基体領域１に電気的に短絡されて接地電位となる。

【0052】

リセットトランジスタＲＴ(i,j)は、電荷生成埋込層５よりも高不純物密度のｎ^＋型の電荷読出領域８をリセットソース領域として備え、更に電荷生成埋込層５よりも高不純物密度のｎ^＋型のリセットドレイン領域７を備えている。更にリセットトランジスタＲＴ(i,j)は、電荷読出領域８とリセットドレイン領域７の間のチャネル領域として機能するウェル領域２ａの上面にリセットゲート絶縁膜（第２ゲート絶縁膜）４ａを接し、絶縁膜・半導体界面を構成している。そして、リセットゲート絶縁膜４ａの上には第２導電型（ｎ^＋型）のＤＯＰＯＳからなるリセットゲート電極１２を備えている。電荷読出領域８は、電荷生成埋込層５の端部及びシールド層６の端部に接するように、ウェル領域２ａの上部の一部と基体領域１の上部の一部に埋め込まれている。

【0053】

フォトゲートＰＧ(i,j)の透明電極は、リセットトランジスタＲＴ(i,j)の電荷読出領域８側となる左側端部に割り当てられた緩和領域部１４－１と、接続領域３側となる右側端部に割り当てられた抵抗増大部１４－３と、緩和領域部１４－１と抵抗増大部１４－３間に設けられた主透明電極層１４－２の３つの領域に分割されている。連続した３つの領域に透明電極が分割されることにより、半導体界面の方向に沿って非一様に分布する静電ポテンシャルを生成する効果を奏している。図4（ａ）に示す平面パターンにおいては、左側の緩和領域部１４－１と右側の抵抗増大部１４－３は、互いに平行に対向する帯状のパターンとなっている。

【0054】

第２実施形態に係る光検出器では、半導体透明電極である緩和領域部１４－１及び抵抗増大部１４－３は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と同じ第２導電型（ｎ^＋型）の不純物元素が添加されたＤＯＰＯＳである。一方、半導体透明電極である主透明電極層１４－２は、リセットゲート電極１２と逆の第１導電型（ｐ^＋型）の不純物元素が添加されたＤＯＰＯＳである。このため、抵抗増大部１４－３と主透明電極層１４－２の間、及び主透明電極層１４－２と緩和領域部１４－１の間にそれぞれｐ-ｎ接合が構成される。また、主透明電極層１４－２は、透明電極であるフォトゲートＰＧ(i,j)の主要部分を占め、その平面パターンで定義される面積（サイズ）は、緩和領域部１４－１の面積及び抵抗増大部１４－３の面積よりも大きい。また、透明電極であるフォトゲートＰＧ(i,j)に印加する電圧は、抵抗増大部１４－３を入力端とし、抵抗増大部１４－３から主透明電極層１４－２を経由して緩和領域部１４－１に供給される。

【0055】

主透明電極層１４－２を第１導電型（ｐ^＋型）としているので、シールド層６の半導体表面（半導体界面）との間の仕事関数差により、シールド層６の半導体表面がより強く、シールド層６の多数キャリアである正孔でピニングされることは第１実施形態に係る光検出器と同様である。ピンニングされる正孔（ｐ型電荷）は、信号電荷である電子（ｎ型電荷）とは逆極性の電荷である。半導体表面（半導体界面）の正孔が強くピンニングされるので、第２実施形態に係る光検出器を画素として固体撮像装置を構成すれば、半導体界面を多量の正孔で埋めて不活性化して暗電流の抑圧を完全化でき、放射線環境下でも高感度かつ広ダイナミックレンジな撮像が可能となる。また、緩和領域部１４－１を第２導電型（ｎ^＋型）とすることにより、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和することが可能となる。更に、第２導電型（ｎ^＋型）の抵抗増大部１４－３を、フォトゲートＰＧ(i,j)に印加する電圧を与える入力端とすることで、抵抗増大部１４－３から緩和領域部１４－１までには2つのｐ-ｎ接合が存在し、抵抗増大部１４－３から緩和領域部１４－１までの電気経路の抵抗が大きくなる。抵抗増大部１４－３から主透明電極層１４－２を経て緩和領域部１４－１までの電気経路の抵抗が増大することにより、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を更に緩和することができる。

【0056】

図４（ｂ）に示した断面の方向に沿ったポテンシャル分布を、図４（ｃ）に示す。第２実施形態に係る光検出器では、リセットドレイン領域７の電位であるリセットドレイン電圧ＲＤを電荷生成埋込層５の空乏化電位より低い値に設定し、光電変換により発生した電荷を電荷生成埋込層５及び電荷読出領域８に蓄積する。リセットドレイン電圧ＲＤを電荷生成埋込層５の空乏化電位より低い値に設定することにより、信号電荷蓄積領域としての電荷生成埋込層５及び電荷読出領域８の電荷蓄積面積が電荷量Ｑsによらず一定に保たれ、電荷電圧変換ゲインを一定にすることができるという効果が得られる。なお、電荷生成埋込層５に形成されるチャネル電位については、フォトゲートＰＧ(i,j)の透明電極がｐ型であっても、ｎ型であっても、シールド層６が０Ｖにピンニングした状態を保持しているので、変わることはなく等電位に保たれる。

【0057】

第２実施形態に係る光検出器においても、Ｘ線やガンマ線等のイオン化放射線が照射されても、電荷生成埋込層５上のフォトゲート絶縁膜４ｂは４ｎｍ～１０ｎｍ程度と薄いため、フォトゲート絶縁膜４ｂ中に発生する電子正孔対は僅かである。従って、シールド層６の表面電位をピンニングすることによる暗電流の抑制効果と合わせて、耐放射線性能を向上させることができる。しかも、フォトゲートＰＧ(i,j)の透明電極の主要部分をｐ型の主透明電極層１４－２とし、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の端部をｎ型の緩和領域部１４－１とし、更に接続領域３側の端部をｎ型の抵抗増大部１４－３としている。図３（ａ）及び（ｂ）で説明した通り、緩和領域部１４－１及び抵抗増大部１４－３の直下のシールド層６の半導体界面部分と、主透明電極層１４－２の直下のシールド層６の半導体界面部分では、ピンニングの状態が界面方向に沿って非一様に変化している。このため、第２実施形態に係る光検出器によれば、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和しつつ、面積を大きく設定した主透明電極層１４－２の直下のシールド層６の半導体界面の空乏化を抑えることができ、暗電流抑圧を完全なものにできる。したがって、３つの領域に透明電極を分割した第２実施形態に係る光検出器を画素として、第２実施形態に係る固体撮像装置を構成すれば、暗電流が抑圧され、放射線環境下でも高感度かつ広ダイナミックレンジな撮像が可能になる。

【0058】

（第３実施形態）
本発明の第３実施形態に係る固体撮像装置は、第１実施形態に係る固体撮像装置の応用例に対応する。第３実施形態に係る固体撮像装置を構成する画素として機能する光検出素子は、第１実施形態に係る光検出素子の平面レイアウトに対し工夫を加えている。即ち、第３実施形態に係る光検出素子は、ガンマ線照射により劣化し易い、シリコン酸化膜等の素子分離絶縁膜を、電荷生成埋込層５から遠ざけることで、放射線耐性をより一層高める。このため、第３実施形態に係る光検出器では、フォトゲートＰＧ(i,j)及び電荷読出領域ＦＤの平面レイアウトがいずれも同心環状であり、平面レイアウトの中央部に環状のリセットゲート電極１２を有するリセットトランジスタＲＴ(i,j)を配置している。図５（ａ）及び（ｂ）に例示する第３実施形態に係る光検出器では、フォトゲートＰＧ(i,j)及び電荷読出領域ＦＤの平面レイアウトをいずれも八角形リング状とし、フォトゲートＰＧ(i,j)の中央部に八角形リング状のリセットゲート電極１２を有するリセットトランジスタＲＴ(i,j)を配置している。

【0059】

図１の光検出素子に相当する部分は、図５（ａ）及び（ｂ）に示すように、電荷生成部であるフォトダイオード部ＰＤ(i,j)と、フォトゲートＰＧ(i,j)と、リセットトランジスタＲＴ(i,j)を備える。フォトゲートＰＧ(i,j)は、リセットトランジスタＲＴ(i,j)を環状に取り囲むレイアウトを有している。リセットトランジスタＲＴ(i,j)のリセットゲートＲＴの外周側、即ち、透明電極であるフォトゲートＰＧ(i,j)側には、ＦＤで示した電荷読出領域（電荷検出部）８が配置され、内周側には、ＲＤで示したリセットドレイン領域７が配置されている。図５（ａ）及び（ｂ）に示すように、第３実施形態に係る光検出器は、ＲＤで示したリセットドレイン領域７を中心として、これを八角形リング状のリセットゲート電極１２が取り囲み、更に、リセットゲート電極１２を電荷読出領域ＦＤ及びフォトゲートＰＧ(i,j)が取り囲むレイアウトを有している。

【0060】

図５（ｂ）から分かるように、第１導電型（ｐ型）の基体領域１と、基体領域１の上部の一部に埋め込まれた第２導電型（ｎ型）の電荷生成埋込層５は、ｐ-ｎ接合によりフォトダイオード部ＰＤ(i,j)を構成する。フォトゲートＰＧ(i,j)の透明電極を透過してフォトダイオード部ＰＤ(i,j)に光ｈνが入射することにより、フォトダイオード部ＰＤ(i,j)は信号電荷を生成する。図５（ａ）に示した電荷読出領域ＦＤは、基体領域１の内部において電荷生成埋込層５に接続されている。また、基体領域１の上部の他の一部となる電荷生成埋込層５の上面には、基体領域１よりも高不純物密度のｐ型のシールド層６が設けられている。電荷生成埋込層５及びシールド層６は、例えば、八角形リング状等の環状を有している。シールド層６の上面にはフォトゲート絶縁膜（第１ゲート絶縁膜）４ｂが接して設けられ、絶縁膜・半導体界面が構成されている。

【0061】

そして、シールド層６の上方となるフォトゲート絶縁膜４ｂの上には入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)が設けられている。また、基体領域１の上部となる中央部には、基体領域１よりも高不純物密度で第１導電型のウェル領域２ａが埋め込まれている。更に、基体領域１の上部となる周辺部には、基体領域１よりも高不純物密度で第１導電型の素子分離埋込領域２ｂが埋め込まれている。製造工程を鑑みると、ウェル領域２ａと同一の深さ、同一不純物密度で素子分離埋込領域２ｂを埋め込んでも構わない。リセットトランジスタＲＴ(i,j)は、中央部のウェル領域２ａの上部の一部に設けられている。更に、素子分離埋込領域２ｂよりも高不純物密度のｐ^＋型の接続領域３が外周側に設けられた素子分離埋込領域２ｂの上部の一部に設けられている。シールド層６は、素子分離埋込領域２ｂ内の接続領域３に接して、基体領域１の上部の一部に設けられている。シールド層６の外周側の端部が接続領域３を介して素子分離埋込領域２ｂに電気的に接続されるので、シールド層６は接続領域３を介して基体領域１に電気的に短絡されて接地電位となる。

【0062】

図５（ａ）及び（ｂ）では図示を省略しているが、正八角形の接続領域３を囲むように、更に外側となる基体領域１の上部には素子分離絶縁膜が配置されている。素子分離絶縁膜（図示省略）と素子分離絶縁膜の下を埋め込む素子分離埋込領域２ｂによって素子分離領域（画素分離領域）が構成される。第１及び第２実施形態に係る固体撮像装置と同様に、素子分離絶縁膜は、例えばＳＴＩ構造によって基体領域１の上部に埋め込むことが可能である。第３実施形態に係る光検出器では、素子分離絶縁膜（図示省略）が、光検出素子の最も外周側に位置する第１導電型の素子分離埋込領域２ｂ又は接続領域３の、更に外側に存在するレイアウトを採用しているので、フォトゲート型固体撮像装置の各画素のそれぞれの放射線耐性を高めることができる。

【0063】

第３実施形態に係る光検出器のリセットトランジスタＲＴ(i,j)は、電荷生成埋込層５よりも高不純物密度のｎ^＋型のリセットドレイン領域７を、中央部のウェル領域２ａの上部の中心に配置している。更に、図５（ｂ）に示すように、電荷生成埋込層５よりも高不純物密度のｎ^＋型の電荷読出領域８をリセットドレイン領域７から離間して配置している。電荷読出領域８は、ウェル領域２ａの上部の周辺部と、基体領域１の上部の一部に、ウェル領域２ａの上部の周辺部から張り出すように埋め込んでいる。そして、リセットトランジスタＲＴ(i,j)は、電荷読出領域８とリセットドレイン領域７の間に形成されるチャネル領域となるウェル領域２ａの上部の一部が露出した箇所の上にリセットゲート絶縁膜（第２ゲート絶縁膜）４ａを接し、絶縁膜・半導体界面を構成している。更に、図５（ｂ）に示すように、リセットゲート絶縁膜４ａの上に第２導電型（ｎ^＋型）のＤＯＰＯＳからなるリセットゲート電極１２を配置している。

【0064】

図５（ａ）に示すように、電荷読出領域８は、リセットドレイン領域７を中心とする、例えば八角形リング状等の環状を有している。そして図５（ｂ）に示すように、電荷生成埋込層５の内径側端部及びシールド層６の内径側端部に接して電荷読出領域８が埋め込まれている。電荷読出領域８が八角形リング状であれば、入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)も八角形リング状等の環状を有することが好ましい。フォトゲートＰＧ(i,j)の透明電極は、図５（ａ）に示すようにリセットトランジスタＲＴ(i,j)の電荷読出領域８側の端部に割り当てられた内周側の緩和領域部１４－１と、緩和領域部１４－１を囲んで主要部分として設けられた主透明電極層１４－２の２つの領域に分割されている。連続した２つの領域に透明電極が分割されることにより、半導体界面の方向に沿って非一様に分布する静電ポテンシャルを生成する効果を奏している。

【0065】

第３実施形態に係る光検出器では、第１実施形態と同様に、半導体透明電極である内周側の緩和領域部１４－１は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と同じ第２導電型（ｎ^＋型）の不純物元素が添加されたＤＯＰＯＳである。一方、半導体透明電極である主透明電極層１４－２は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と逆の第１導電型（ｐ^＋型）の不純物元素が添加されたＤＯＰＯＳである。また、主透明電極層１４－２は、透明電極であるフォトゲートＰＧ(i,j)の主要部分としての機能をなすものであるので、その平面パターンで定義される面積（サイズ）は、緩和領域部１４－１の面積よりも大きい。既に、図３（ａ）及び（ｂ）で説明した通り、緩和領域部１４－１の直下のシールド層６の半導体界面部分と、主透明電極層１４－２の直下のシールド層６の半導体界面部分では、ピンニングの状態が界面方向に沿って非一様に変化している。

【0066】

主透明電極層１４－２を第１導電型（ｐ^＋型）としているので、シールド層６の半導体表面（半導体界面）との間の仕事関数差により、シールド層６の半導体表面がより強く、シールド層６の多数キャリアである正孔でピニングされる現象は、第１実施形態に係る光検出素子と同様である。ピンニングされる正孔（ｐ型電荷）は、信号電荷である電子（ｎ型電荷）とは逆極性の電荷である。正孔のピンニングにより半導体界面を多量の正孔で埋めることにより暗電流を不活性化できるので、この光検出素子を各画素として配列した個体撮像装置は、放射線環境下でも高感度かつ広ダイナミックレンジな撮像が可能となる。また、緩和領域部１４－１を第２導電型（ｎ^＋型）とすることにより、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和することが可能となる。更に、リセットドレイン領域７を中心にして、リセットゲート電極１２、フォトゲートＰＧ(i,j)、及び電荷読出領域ＦＤがそれぞれ同心環状となるような平面レイアウトを有している。したがって、第３実施形態に係る固体撮像装置は、各画素の内部において、ガンマ線照射により劣化し易い素子分離絶縁膜が電荷生成埋込層５から遠い構造が容易に実現され、放射線耐性をより一層高めることができる。

【0067】

図５（ｂ）に示した断面の方向に沿ったポテンシャル分布を、図５（ｃ）に示す。図５（ｃ）において、リセットドレイン領域７の電位であるリセットドレイン電圧ＲＤを電荷生成埋込層５の空乏化電位より低い値に設定することにより、光電変換により発生した電荷を電荷生成埋込層５及び電荷読出領域８に蓄積することができる。リセットドレイン電圧ＲＤを空乏化電位より低い値に設定することにより、信号電荷蓄積領域としての電荷生成埋込層５及び電荷読出領域８の電荷蓄積面積が電荷量Ｑsによらず一定に保たれ、電荷電圧変換ゲインを一定にすることができるという効果が得られる。なお、電荷生成埋込層５に形成されるチャネル電位については、フォトゲートＰＧ(i,j)の透明電極がｐ型であっても、ｎ型であっても、シールド層６が０Ｖにピンニングした状態を保持しているので、変わることはなく等電位に保たれる。

【0068】

第３実施形態に係る光検出器においては、第１実施形態に係る光検出器と同様の効果、即ち、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和しつつ、面積を大きく設定した主透明電極層１４－２の直下のシールド層６の半導体界面の空乏化を抑え、暗電流抑圧を完全なものとすることができる。したがって第３実施形態に係る固体撮像装置によれば、放射線環境下でも高感度かつ広ダイナミックレンジな撮像を可能にする有利な効果を奏することができる。しかも、リセットドレイン領域７を中心にして、リセットゲート電極１２、フォトゲートＰＧ(i,j)、及び電荷読出領域ＦＤが、それぞれ同心環状に囲む平面レイアウトの画素構造であるので、各画素の内部において、ガンマ線照射により劣化し易い素子分離絶縁膜を電荷生成埋込層５から遠ざけ、放射線耐性をより一層高めることができる。

【0069】

（第４実施形態）
本発明の第４実施形態に係る固体撮像装置は、第２実施形態に係る固体撮像装置の応用例に対応する。即ち、第２実施形態に係る固体撮像装置の各画素としてそれぞれ機能する光検出素子の平面レイアウトに対し工夫を加えている。第４実施形態に係る光検出素子は、ガンマ線照射により劣化し易い、シリコン酸化膜等の素子分離絶縁膜を電荷生成埋込層５から遠ざけることで、放射線耐性をより一層高め得る構造を提供する。即ち、第４実施形態に係る光検出器では、フォトゲートＰＧ(i,j)及び電荷読出領域ＦＤの平面レイアウトがいずれも同心環状であり、その中央部に環状のリセットゲート電極１２を有するリセットトランジスタＲＴ(i,j)を配置している。図６（ａ）及び（ｂ）に示すように、フォトゲートＰＧ(i,j)及び電荷読出領域ＦＤの平面レイアウトが八角形リング状の場合は、その中央部に八角形リング状のリセットゲート電極１２を有するリセットトランジスタＲＴ(i,j)を配置するのが好ましい。

【0070】

図６（ａ）及び（ｂ）に示すように、第４実施形態に係る光検出器は、電荷生成部であるフォトダイオード部ＰＤ(i,j)と、フォトゲートＰＧ(i,j)と、リセットトランジスタＲＴ(i,j)を備える点では図１に示した第１実施形態に係る光検出器と同様である。しかし、第１実施形態に係る光検出器とは異なり、フォトゲートＰＧ(i,j)は、中心に位置するリセットトランジスタＲＴ(i,j)を環状に取り囲むレイアウトを有している。リセットトランジスタＲＴ(i,j)のリセットゲートＲＴの外周側、即ち、透明電極であるフォトゲートＰＧ(i,j)側には、図６（ａ）にＦＤで示した電荷読出領域（電荷検出部）８が配置され、内周側には、ＲＤで示したリセットドレイン領域７が配置されている。

【0071】

図６（ｂ）に示すように、第１導電型（ｐ型）の基体領域１と、基体領域１の上部の一部に埋め込まれた第２導電型（ｎ型）の電荷生成埋込層５は、ｐ-ｎ接合によりフォトダイオード部ＰＤ(i,j)を構成する。フォトゲートＰＧ(i,j)の透明電極を透過してフォトダイオード部ＰＤ(i,j)に光ｈνが入射することにより、フォトダイオード部ＰＤ(i,j)は信号電荷を生成する。電荷読出領域ＦＤは、基体領域１の内部において電荷生成埋込層５に接続されている。また、電荷生成埋込層５の上面となる基体領域１には、基体領域１よりも高不純物密度のｐ型のシールド層６が埋め込まれている。電荷生成埋込層５及びシールド層６は、例えば、八角形リング状等の環状を有している。シールド層６の上面にはフォトゲート絶縁膜（第１ゲート絶縁膜）４ｂが接して設けられ、シールド層６と絶縁膜・半導体界面が構成されている。そして、シールド層６の上方の位置において、フォトゲート絶縁膜４ｂの上には入射光ｈνに対して透明な半導体電極であるフォトゲートＰＧ(i,j)が設けられている。

【0072】

また、基体領域１の上部となる中央部には、基体領域１よりも高不純物密度で第１導電型のウェル領域２ａが埋め込まれ、基体領域１の上部となる周辺部には、基体領域１よりも高不純物密度で第１導電型の素子分離埋込領域２ｂが埋め込まれている。リセットトランジスタＲＴ(i,j)は、ウェル領域２ａの上部の一部に設けられている。更に、素子分離埋込領域２ｂよりも高不純物密度のｐ^＋型の接続領域３が素子分離埋込領域２ｂの上部に埋め込まれている。素子分離埋込領域２ｂは、ウェル領域２ａと同一の深さ、同一不純物密度で構わない。シールド層６は、素子分離埋込領域２ｂ内の接続領域３に接し、素子分離埋込領域２ｂ内から内側の基体領域１の上部に張り出すように環状に設けられている。シールド層６の外周側の端部が接続領域３を介して素子分離埋込領域２ｂに電気的に接続されるので、シールド層６は接続領域３を介して基体領域１に電気的に短絡されて接地電位となる。

【0073】

図６（ａ）及び（ｂ）では図示を省略しているが、正八角形の接続領域３を囲むように、更に外側となる基体領域１の上部には素子分離絶縁膜が配置されている。素子分離絶縁膜（図示省略）と素子分離絶縁膜の下を埋め込む素子分離埋込領域２ｂによって素子分離領域（画素分離領域）が構成される。第１～第３実施形態に係る光検出器と同様に、素子分離絶縁膜は、例えばＳＴＩ構造によって基体領域１の上部に埋め込むことが可能である。図６（ａ）及び（ｂ）に示すように、第４実施形態に係る光検出器を構成する画素となる光検出素子は、ＲＤで示したリセットドレイン領域７を中心として、これを八角形リング状のリセットゲート電極１２が取り囲み、更に、リセットゲート電極１２を、電荷読出領域ＦＤ及びフォトゲートＰＧ(i,j)が取り囲むレイアウトを有している。第４実施形態に係る光検出器では、素子分離絶縁膜（図示せず）は、最も外周の素子分離埋込領域２ｂ又は接続領域３の外側に存在する構造を採用しているので、フォトゲート型固体撮像装置を構成する各画素のそれぞれの放射線耐性を高めることができる。

【0074】

第４実施形態に係る光検出器のリセットトランジスタＲＴ(i,j)は、電荷生成埋込層５よりも高不純物密度のｎ^＋型のリセットドレイン領域７を、中央部のウェル領域２ａの上部の中心に配置している。更に、リセットトランジスタＲＴ(i,j)は、電荷生成埋込層５よりも高不純物密度のｎ^＋型の電荷読出領域８をリセットソース領域として、リセットドレイン領域７から離間して配置している。電荷読出領域８は、ウェル領域２ａの上部の周辺部と、基体領域１の上部の一部に、ウェル領域２ａの上部の周辺部から外周側に張り出すように埋め込んでいる。そして、リセットトランジスタＲＴ(i,j)は、電荷読出領域８とリセットドレイン領域７の間に形成されるチャネル領域となるウェル領域２ａの上部の一部が露出した箇所の上にリセットゲート絶縁膜（第２ゲート絶縁膜）４ａを接し、絶縁膜・半導体界面を構成している。更に、リセットトランジスタＲＴ(i,j)は、リセットゲート絶縁膜４ａの上に第２導電型（ｎ^＋型）のＤＯＰＯＳからなるリセットゲート電極１２を配置している。

【0075】

図６（ａ）に例示したように、電荷読出領域８は、八角形リング状等の環状の形状で、リセットドレイン領域７を囲んでいる。図６（ｂ）に示すように、電荷読出領域８は、基体領域１の内部において、電荷生成埋込層５の内径側端部及びシールド層６の内径側端部に接し、ウェル領域２ａの上部から周辺の基体領域１の上部に渡る領域の一部に環状に埋め込まれている。フォトゲートＰＧ(i,j)は、例えば、八角形リング状等の環状を有し、リセットトランジスタＲＴ(i,j)の電荷読出領域８側の端部に割り当てられた内周側の緩和領域部１４－１と、接続領域３側の端部に割り当てられた抵抗増大部１４－３と、これら緩和領域部１４－１及び抵抗増大部１４－３間に設けられた主透明電極層１４－２の３つの領域に分割されている。連続した３つの領域に透明電極が分割されることにより、半導体界面の方向に沿って非一様に分布する静電ポテンシャルを生成する効果を奏している。図３（ａ）及び（ｂ）の説明から分かるように、緩和領域部１４－１及び抵抗増大部１４－３のそれぞれの直下のシールド層６の半導体界面部分と、主透明電極層１４－２の直下のシールド層６の半導体界面部分でピンニングの状態が異なる。

【0076】

本発明の第４実施形態に係る光検出器では、第２実施形態に係る光検出器と同様に、緩和領域部１４－１及び抵抗増大部１４－３は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と同じ第２導電型（ｎ^＋型）の不純物元素が添加されたＤＯＰＯＳである。一方、主透明電極層１４－２は、リセットトランジスタＲＴ(i,j)のリセットゲート電極１２と逆の第１導電型（ｐ^＋型）の不純物元素が添加されたＤＯＰＯＳである。このため、緩和領域部１４－１と主透明電極層１４－２の間、及び主透明電極層１４－２と抵抗増大部１４－３との間にはそれぞれｐ-ｎ接合が構成される。また、主透明電極層１４－２は、透明電極であるフォトゲートＰＧ(i,j)の主要部分としての機能をなすものであるので、図６（ａ）に示すように、主透明電極層１４－２の同心環の半径方向の長さは、緩和領域部１４－１又は抵抗増大部１４－３の半径方向の長さよりも長く設定している。この結果、主透明電極層１４－２の平面パターンで定義される面積（サイズ）は、緩和領域部１４－１又は抵抗増大部１４－３の面積よりも大きい。

【0077】

主透明電極層１４－２が第１導電型（ｐ^＋型）であるため、シールド層６の半導体表面（半導体界面）との間の仕事関数差により、シールド層６の半導体表面がより強く、シールド層６の多数キャリアである正孔でピニングされる現象は第２実施形態に係る光検出素子と同様である。ピンニングされる正孔（ｐ型電荷）は、信号電荷である電子（ｎ型電荷）とは逆極性の電荷である。正孔のピンニングにより暗電流抑圧が完全化されるので、第４実施形態に係る光検出素子を各画素として配列した個体撮像装置は、暗電流抑圧を完全にして、放射線環境下でも高感度かつ広ダイナミックレンジな撮像が可能となる。また、緩和領域部１４－１を第２導電型（ｎ^＋型）とすることにより、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和できる。特に、第２導電型（ｎ^＋型）の抵抗増大部１４－３を入力端としてフォトゲートＰＧ(i,j)に印加する電圧を与えるバイアス条件を採用することにより、主透明電極層１４－２を経て緩和領域部１４－１に至る２つのｐ-ｎ接合を経由する電気的な電気経路の抵抗が大きくなる。

【0078】

抵抗増大部１４－３から主透明電極層１４－２を経て緩和領域部１４－１に至る電気経路の抵抗を増大させることにより、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を更に緩和することができる。更に、第４実施形態に係る光検出素子は、リセットドレイン領域７を中心にして、リセットゲート電極１２、電荷読出領域ＦＤ及びフォトゲートＰＧ(i,j)がそれぞれ同心環状となるような平面レイアウトを有している。環状レイアウトの光検出素子を個体撮像装置の各画素として同一半導体チップ上に配列することにより、各画素の内部において、ガンマ線照射により劣化し易い素子分離絶縁膜が電荷生成埋込層５から遠い構造が容易に実現され、放射線耐性をより一層高めることができる。

【0079】

図６（ｂ）に示した断面の方向に沿ったポテンシャル分布を、図６（ｃ）に示す。図６（ｃ）において、リセットドレイン領域７の電位であるリセットドレイン電圧ＲＤを電荷生成埋込層５の空乏化電位より低い値に設定することにより、光電変換により発生した電荷を電荷生成埋込層５及び電荷読出領域８に蓄積することができる。リセットドレイン電圧ＲＤを空乏化電位より低い値に設定することにより、信号電荷蓄積領域としての電荷生成埋込層５及び電荷読出領域８の電荷蓄積面積が電荷量Ｑsによらず一定に保たれ、電荷電圧変換ゲインを一定にすることができるという効果が得られる。なお、電荷生成埋込層５に形成されるチャネル電位については、フォトゲートＰＧ(i,j)の透明電極がｐ型であっても、ｎ型であっても、シールド層６が０Ｖにピンニングした状態を保持しているので、変わることはなく等電位に保たれる。

【0080】

第４実施形態に係る光検出器においては、第２実施形態に係る光検出器と同様の効果、即ち、フォトゲートＰＧ(i,j)と電荷読出領域８の間の電界集中を緩和しつつ、面積を大きく設定した主透明電極層１４－２の直下のシールド層６の半導体界面の空乏化を抑え、暗電流抑圧を完全なものにできる。したがって、第４実施形態に係る光検出器を画素として配列した、第４実施形態に係る固体撮像装置によれば、放射線環境下でも高感度かつ広ダイナミックレンジな撮像を可能にする有利な効果を奏することができる。しかも、リセットドレイン領域７を中心にして、リセットゲート電極１２、電荷読出領域ＦＤ及びフォトゲートＰＧ(i,j)が、それぞれ同心環状に囲む平面レイアウトの画素構造であるので、各画素の内部において、ガンマ線照射により劣化し易い素子分離絶縁膜を電荷生成埋込層５から遠ざけ、放射線耐性をより一層高めることができる。

【0081】

（その他の実施形態）
本発明は、上記した第１～第４実施形態によって説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例、及び運用技術が明らかとなろう。

【0082】

例えば、第３又は第４実施形態に係る画素（図１の光検出素子に相当する部分）について、リセットゲート電極１２、フォトゲートＰＧ(i,j)、及び電荷読出領域ＦＤの平面レイアウトは、図面上、八角形リング状の場合を例示しているが、これに限られることはなく、四角形リング状、六角形リング状、又は十角以上の多角形リング状、円形リング状、楕円形リング状等であってもよい。また、リセットゲート電極１２、フォトゲートＰＧ(i,j)、及び電荷読出領域ＦＤの平面レイアウトは、図面上、同心環状となっているが、これらのリングは、同心になっていなくてもよい。

【0083】

また、第１～第４実施形態の説明で第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても構わない。例えば、第１～第４実施形態においては、信号電荷が電子（第１導電型電荷）で、ピンニングされる電荷が正孔（第２導電型電荷）で、画素内のトランジスタ、例えば、リセットトランジスタＲＴ(i,j)がnＭＯＳトランジスタである場合を例示した。しかし、信号電荷を正孔とし、画素内のトランジスタ、例えば、リセットトランジスタＲＴ(i,j)をｐＭＯＳトランジスタとしても構わない。例えば、一例として、第１～第４実施形態における固体撮像装置の各要素の極性をすべて逆にするといった対応も可能である。また、画素内のトランジスタの種類についても、ＭＯＳＦＥＴ等のＭＯＳトランジスタに限られず、ＭＩＳトランジスタ等を採用できる。

【0084】

更に、第１～第４実施形態においては、２次元フォトゲート型固体撮像装置（エリアセンサ）を例示的に説明したが、本発明は２次元フォトゲート型固体撮像装置に限定して解釈するべきではない。例えば、図１にその一部を例示的に示した二次元マトリクスの配列において、ｉ＝１又はｊ＝１と固定し、画素Ｑ_ijを一次元に配列した一次元フォトゲート型固体撮像装置（ラインセンサ）を構成してもよいことは、第１～第４実施形態で開示した技術的思想の内容から容易に理解できるはずである。

【0085】

以上のとおり、本発明は上記において記載していない様々な実施形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0086】

１…基体領域、２ａ…ウェル領域、２ｂ…素子分離埋込領域、３…接続領域、４ａ…リセットゲート絶縁膜（第２ゲート絶縁膜）、４ｂ…フォトゲート絶縁膜（第１ゲート絶縁膜）、５…電荷生成埋込層、６…シールド層、７…リセットドレイン領域、８…電荷読出領域（リセットソース領域）、９…素子分離絶縁膜、１０…光検出素子、１２…リセットゲート電極、１４－１…緩和領域部、１４－２…主透明電極層、１４－３…抵抗増大部、２０…リセットトランジスタ走査駆動回路（ＲＴ走査回路）、３０…選択トランジスタ走査駆動回路（ＳＬ走査回路）、４０…フォトゲート走査駆動回路（ＰＧ走査回路）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】