特許 7572087 半導体素子を用いたメモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-10-15

(45)【発行日】2024-10-23

(54)【発明の名称】半導体素子を用いたメモリ装置

(51)【国際特許分類】

   G11C 16/04 20060101AFI20241016BHJP

   G11C 11/401 20060101ALI20241016BHJP

   H10B 12/00 20230101ALI20241016BHJP

   H10B 99/00 20230101ALI20241016BHJP

   H01L 29/786 20060101ALI20241016BHJP

   H01L 21/8234 20060101ALI20241016BHJP

   H01L 27/06 20060101ALI20241016BHJP

【ＦＩ】

G11C16/04

G11C11/401

H10B12/00 801

H10B99/00 451

H01L29/78 613B

H01L27/06 102A

【請求項の数】 21

(21)【出願番号】P 2023534163

(86)(22)【出願日】2023-02-24

(86)【国際出願番号】 JP2023006662

【審査請求日】2023-06-05

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】作井 康司

(72)【発明者】

【氏名】各務 正一

(72)【発明者】

【氏名】原田 望

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０２３／２８１６１３（ＷＯ，Ａ１）

【文献】国際公開第２０２２／１３７６０７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １１／４０１

Ｈ１０Ｂ １２／００

Ｈ１０Ｂ ９９／００

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、列方向に配設されたビット線に接続した複数の前記ページによってメモリセルアレイが構成されたメモリ装置であって、
前記各ページに含まれる前記メモリセルは、
前記基板上にある第１の不純物層と、前記第１の不純物層に接して垂直方向に伸延する柱状の第１の半導体層と、前記第１の半導体層を囲んだ第１のゲート絶縁層と、前記第１のゲート絶縁層を覆った第１のゲート導体層と、前記第１のゲート導体層上の第２の絶縁層と、前記第１の半導体層の上に接触した第２の半導体層と、前記第２の半導体層の少なくとも上部を囲んだ第２のゲート絶縁層と、前記第２のゲート絶縁層を覆った第２のゲート導体層と、前記第２の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある前記第２の半導体層の両端に接続する第２の不純物層および第３の不純物層と、を有し、
ページ消去動作において、前記第１の半導体層、もしくは前記第２の半導体層に残存する多数キャリアを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の多数キャリアと再結合させることで抜き取り、
ページ書込み動作において、前記第２の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、又はゲート誘起ドレインリーク電流により多数キャリアを前記第２の半導体層及び前記第１の半導体層に発生させ、
前記第２の半導体層及び前記第１の半導体層における多数キャリアの一部または全てを、前記第２の半導体層及び前記第１の半導体層に残存させる動作と、を行い、
ページ読出し動作において、前記第２の半導体層及び前記第１の半導体層における多数キャリアの一部を、前記第１の半導体層から前記第２の半導体層に移動させる動作を行い、前記メモリセルの前記ビット線と前記ソース線との間のメモリセル電流の大小によって、前記メモリセルの消去状態、もしくは書込み状態を、判定する、
ことを特徴とする半導体素子を用いたメモリ装置。

【請求項2】

前記第２の不純物層は、ソース線と接続し、前記第３の不純物層は、前記ビット線と接続し、前記第２のゲート導体層は、ワード線と接続し、前記第１のゲート導体層は、プレート線と接続する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項3】

前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線と、に印加する電圧を制御して、ページ消去動作と、ページ書込み動作と、ページ読出し動作とを行う、
ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。

【請求項4】

前記メモリセルのデータ保持時には、前記プレート線に第１の電圧を印加し、前記ページ読出し動作時に前記第１の電圧よりも高い第２の電圧を印加する、
ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。

【請求項5】

前記メモリセルの前記データ保持時には、前記ソース線と、前記ビット線と、前記ワード線に接地電圧を印加する、
ことを特徴とする請求項４に記載の半導体素子を用いたメモリ装置。

【請求項6】

前記ページ消去動作において、前記プレート線に第１の正電圧を印加する、
ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。

【請求項7】

前記ページ書込み動作において、前記ワード線に第１の負電圧を印加する、
ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。

【請求項8】

前記ページ書込み動作において、前記ビット線に第２の正電圧を印加する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項9】

前記ページ読出し動作において、前記ワード線に第３の正電圧を印加し、前記ビット線に第４の正電圧を印加する、
ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。

【請求項10】

前記第２の半導体層の底部から前記第１の不純物層の上部までの垂直距離が、前記第２の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短い、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項11】

前記メモリセルの前記第２の不純物層に繋がる前記ソース線は、隣接する前記メモリセルの前記第２の不純物層に対応する不純物層と共有する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項12】

前記メモリセルの前記第３の不純物層に繋がる前記ビット線は、隣接する前記メモリセルの前記第３の不純物層に対応する不純物層と共有する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項13】

前記接地電圧は、零ボルトである、
ことを特徴とする請求項５に記載の半導体素子を用いたメモリ装置。

【請求項14】

前記第１の不純物層の底部が前記第１のゲート絶縁層の底部より深い位置にあり、前記第１の不純物層が複数の前記メモリセルで共有されている、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項15】

前記第１の不純物層に繋がるボトム線を有し、前記ボトム線には所望の電圧が印加できる、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項16】

前記ページ消去動作において、前記ソース線に第２の負電圧を印加し、前記ワード線に第５の正電圧を印加する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項17】

前記ページ消去動作において、前記ボトム線に第３の負電圧を印加する、
ことを特徴とする請求項１５に記載の半導体素子を用いたメモリ装置。

【請求項18】

前記メモリセルのデータ保持時には、前記ボトム線に第３の電圧を印加し、前記ページ読出し動作時に前記第３の電圧よりも高い第４の電圧を印加する、
ことを特徴とする請求項１５に記載の半導体素子を用いたメモリ装置。

【請求項19】

前記第２の不純物層は、ソース線と接続し、前記第３の不純物層は、前記ビット線と接続し、前記第２のゲート導体層は、ワード線と接続し、前記第１のゲート導体層は、プレート線と接続し、
前記ソース線と、前記ワード線と、前記プレート線と、前記ボトム線とは、前記行方向に平行に配設し、前記ページを構成し、前記列方向に配設するビット線は、前記ページと直交する、
ことを特徴とする請求項１７に記載の半導体素子を用いたメモリ装置。

【請求項20】

前記ページ書込み動作において、前記ビット線と前記ソース線との間の直流電流が零である、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【請求項21】

前記ページ消去動作において、前記第１のゲート導体層と前記第１の半導体層との間の容量結合により、前記第１の半導体層の電圧を昇圧する、
ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子を用いたメモリ装置に関する。

【背景技術】

【0002】

近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴ（Surrounding Gate Transistor）のチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（非特許文献７を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平３－１７１７６８号公報

【文献】ＵＳ２００８／０１３７３９４ Ａ１

【文献】ＵＳ２００３／０１１１６８１ Ａ１

【文献】特許第７０５７０３２号公報

【非特許文献】

【0005】

【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol. 38, No.3, pp. 573-578 (1991).

【文献】H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W. Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011).

【文献】H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp2b012b27 (2010).

【文献】K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007).

【文献】W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015).

【文献】M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010).

【文献】Md. Hasan Raza Ansari, Nupur Navlakha, Jae Yoon Lee, Seongjae Cho, “Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement,” IEEE Trans, on Electron Devices vol. 67, pp. 1471-1479 (2020).

【文献】E. Yoshida, T. Tanaka, “A Capacitorless 1T-DARM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Trans, on Electron Devices vol.53, pp.692-697 (2006).

【文献】Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell -a Novel Body Capacitorless DRAM Cell,” Pan Stanford Publishing (2011).

【文献】H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).

【文献】J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.

【文献】N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.

【発明の概要】

【発明が解決しようとする課題】

【0006】

メモリ装置においてキャパシタを無くした、１個のトランジスタ型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジスタ型のＤＲＡＭの実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、第１発明に係る半導体素子を用いたメモリ装置は、基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、列方向に配設されたビット線に接続した複数の前記ページによってメモリセルアレイが構成されたメモリ装置であって、
前記各ページに含まれる前記メモリセルは、
前記基板上にある第１の不純物層と、前記第１の不純物層に接して垂直方向に伸延する柱状の第１の半導体層と、前記第１の半導体層を囲んだ第１のゲート絶縁層と、前記第１のゲート絶縁層を覆った第１のゲート導体層と、前記第１のゲート導体層上の第２の絶縁層と、前記第１の半導体層の上に接触した第２の半導体層と、前記第２の半導体層の少なくとも上部を囲んだ第２のゲート絶縁層と、前記第２のゲート絶縁層を覆った第２のゲート導体層と、前記第２の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある前記第２の半導体層の両端に接続する第２の不純物層および第３の不純物層と、を有し、
ページ消去動作において、前記第１の半導体層、もしくは前記第２の半導体層に残存する多数キャリアを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の多数キャリアと再結合させることで抜き取り、
ページ書込み動作において、前記第２の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、又はゲート誘起ドレインリーク電流により前記電子群と前記正孔群を前記第２の半導体層及び前記第１の半導体層に発生させ、
前記第２の半導体層及び前記第１の半導体層における多数キャリアの一部または全てを、前記第２の半導体層及び前記第１の半導体層に残存させる動作と、を行い、
前記ページ読出し動作において、前記第２の半導体層及び前記第１の半導体層における多数キャリアの一部を、前記第１の半導体層から前記第２の半導体層に移動させる動作を行い、前記メモリセルの前記ビット線と前記ソース線との間のメモリセル電流の大小によって、前記メモリセルの消去状態、もしくは書込み状態を、判定する、
ことを特徴とする。

【0008】

第２発明は、上記の第１発明において、前記第２の不純物層は、ソース線と接続し、前記第３の不純物層は、前記ビット線と接続し、前記第２のゲート導体層は、ワード線と接続し、前記第１のゲート導体層は、プレート線と接続することを特徴とする。

【0009】

第３発明は、上記の第１発明において、前記ソース線と、前記ビット線と、前記ワード線と、前記プレート線と、に印加する電圧を制御して、ページ消去動作と、ページ書込み動作と、ページ読出し動作とを行うことを特徴とする。

【0010】

第４発明は、上記の第１発明において、前記メモリセルのデータ保持時には、前記プレート線に第１の電圧を印加し、前記ページ読出し動作時に前記第１の電圧よりも高い第２の電圧を印加することを特徴とする。

【0011】

第５発明は、上記の第４発明において、前記メモリセルの前記データ保持時には、前記ソース線と、前記ビット線と、前記ワード線に接地電圧を印加することを特徴とする。

【0012】

第６発明は、上記の第１発明において、前記ページ消去動作において、前記プレート線に第１の正電圧を印加することを特徴とする。

【0013】

第７発明は、上記の第１発明において、前記ページ書込み動作において、前記ワード線に第１の負電圧を印加することを特徴とする。

【0014】

第８発明は、上記の第１発明において、前記ページ書込み動作において、前記ビット線に第２の正電圧を印加することを特徴とする。

【0015】

第９発明は、上記の第１発明において、前記ページ読出し動作において、前記ワード線に第３の正電圧を印加し、前記ビット線に第４の正電圧を印加することを特徴とする。

【0016】

第１０発明は、上記の第１発明において、前記第２の半導体層の底部から前記第１の不純物層の上部までの垂直距離が、前記第２の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする。

【0017】

第１１発明は、上記の第１発明において、前記メモリセルの前記第２の不純物層に繋がる前記ソース線は、隣接する前記メモリセルの前記第２の不純物層に対応する不純物層と共有することを特徴とする。

【0018】

第１２発明は、上記の第１発明において、前記メモリセルの前記第３の不純物層に繋がる前記ビット線は、隣接する前記メモリセルの前記第３の不純物層に対応する不純物層と共有することを特徴とする。

【0019】

第１３発明は、上記の第５発明において、前記接地電圧は、零ボルトであることを特徴とする。

【0020】

第１４発明は、上記の第１発明において、前記第１の不純物層の底部が前記第１の絶縁層の底部より深い位置にあり、前記第１の不純物層が複数の前記メモリセルで共有されていることを特徴とする。

【0021】

第１５発明は、上記の第１発明において、前記第１の不純物層に繋がるボトム線を有し、前記ボトム線には所望の電圧が印加できることを特徴とする。

【0022】

第１６発明は、上記の第１発明において、前記ページ消去動作において、前記ソース線に第２の負電圧を印加し、前記ワード線に第５の正電圧を印加することを特徴とする。

【0023】

第１７発明は、上記の第１発明において、前記ページ消去動作において、前記ボトム線に第３の負電圧を印加することを特徴とする。

【0024】

第１８発明は、上記の第１５発明において、前記メモリセルのデータ保持時には、前記ボトム線に第３の電圧を印加し、前記ページ読出し動作時に前記第３の電圧よりも高い第４の電圧を印加することを特徴とする。

【0025】

第１９発明は、上記の第１７発明において、前記ソース線と、前記ワード線と、前記プレート線と、前記ボトム線とは、前記行方向に平行に配設し、前記ページを構成し、前記列方向に配設するビット線は、前記ページと直交することを特徴とする。

【0026】

第２０発明は、上記の第１発明において、前記ページ書込み動作において、前記ビット線と前記ソース線との間の直流電流が零であることを特徴とする。

【0027】

第２１発明は、上記の第１発明において、前記ページ消去動作において、前記第１のゲート導体層と前記第１の半導体層との間の容量結合により、前記第１の半導体層の電圧を昇圧することを特徴とする。

【図面の簡単な説明】

【0028】

【図1A】第１実施形態に係る半導体素子を用いたメモリ装置の断面構造図である。

【図1B】図１Ａのメモリセルを２×２の行列配置したメモリ装置の平面および断面構造図である。

【図2】第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。

【図3】第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。

【図4A】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4B】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4C】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4D】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4E】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4F】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4G】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【図4H】第１実施形態に係るメモリ装置の動作方法を説明するための図である。

【発明を実施するための形態】

【0029】

以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動について、図面を参照しながら説明する。

【0030】

（第１実施形態）
図１Ａ～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１Ａを用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図１Ｂを用いて、メモリのセル構造を詳細に説明する。図２を用いて、半導体素子を用いたメモリのデータ書き込みメカニズムとキャリアの挙動を、図３を用いて、データ消去メカニズムを説明する。

【0031】

図１Ａに、本発明の第１実施形態に係る半導体素子を用いたメモリセルの垂直断面構造を示す。ここでは、基板上に垂直方向に立った第２の半導体層４の側面全体を囲んだ第１のゲート絶縁層５、第１のゲート導体層２２を有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明する。基板２０上にアクセプタ不純物を含むｐ型の導電型を有するシリコンのｐ層１がある。ｐ層１の表面から垂直方向に立つ柱状のドナー不純物を含むｎ層３（特許請求の範囲の「第１の不純物層」の一例である）を持つ半導体と、さらにその上部にアクセプタ不純物を含む柱状のｐ層４（特許請求の範囲の「第１の半導体層」の一例である）がある。ｐ層１とｎ層３の一部を覆う第１の絶縁層２とｐ層４を覆う第１のゲート絶縁層５がある。承知致しました。どうもありがとうございます。また、第１のゲート導体層２２ｘｘｘの一例である、を削除して頂き、どうもありがとうございます。が第１の絶縁層２、第１のゲート絶縁層５に接してある。ゲート絶縁層５とゲート導体層２２に接した第２の絶縁層６がある。ｐ層４に接触したアクセプタ不純物を含むｐ層８（特許請求の範囲の「第２の半導体層」の一例である）がある。

【0032】

ｐ層８の片側に高濃度のドナー不純物を含んだｎ＋層７ａ（特許請求の範囲の「第２の不純物層」の一例である）がある。ｎ＋層７ａの反対側にｎ＋層７ｂ（特許請求の範囲の「第３の不純物層」の一例である）がある。

【0033】

ｐ層８の上表面に第２のゲート絶縁層９がある。このゲート絶縁層９は、ｎ＋層７ａ、７ｂに、それぞれ接するか、または近接している。このゲート絶縁層９に接触して、半導体層８の反対側に第２のゲート導体層１０がある。

【0034】

これにより基板２０、ｐ層１、絶縁層２、ゲート絶縁層５、ゲート導体層２２、絶縁層６、ｎ層３、ｐ層４、ｎ＋層７ａ、ｎ＋層７ｂ、ｐ層８、ゲート絶縁層９、ゲート導体層１０、からなる半導体素子を用いたメモリセルが形成される。そして、ｎ＋層７ａはソース線ＳＬに、ｎ＋層７ｂはビット線ＢＬに、ゲート導体層１０はワード線ＷＬに、ゲート導体層２２はプレート線ＰＬに、ｎ層３はボトム線ＢＴＬ（特許請求の範囲の「ボトム線」の一例である）に、それぞれ接続している。ソース線、ビット線、プレート線、ワード線、ボトム線に供給する電位を操作することで、メモリの動作をさせる。このメモリセルよりなるメモリ装置を以下、ダイナミック フラッシュ メモリ と呼ぶ。

【0035】

本実施形態のメモリ装置では、上述のダイナミック フラッシュ メモリセルが基板２０上にひとつ、もしくは２次元状に複数配置されている。

【0036】

また、図１Ａでｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ層３、ｐ層４、ｐ層８の不純物の濃度にプロファイルが存在してもよい。また、ｐ層４とｐ層８は独立して、不純物の濃度、プロファイルを設定してもよい。

【0037】

また、ｎ＋層７ａとｎ＋層７ｂを、正孔が多数キャリアであるｐ＋層で形成したときは、ｐ層１、ｐ層４、ｐ層８をｎ型半導体、ｎ層３をｐ型半導体、ゲート導体層２２の仕事関数をゲート導体層１０の仕事関数よりも低い材料を用いて、書き込みのキャリアを電子とするダイナック フラッシュ メモリの動作がなされる。

【0038】

また、図１Ａでは半導体層１がｐ型の半導体としたが、基板２０にｎ型の半導体基板を用い、ｐウェルを形成し、これを第１の半導体層１として、本発明のメモリセルを配置してもダイナック フラッシュ メモリの動作がなされる。

【0039】

また、図１Ａでは絶縁層２とゲート絶縁層５を区別して示したが、一体のものとして形成してもよい。以下では、絶縁層２とゲート絶縁層５とを併せてゲート絶縁層５とも言う。

【0040】

また、図１Ａでは第２の半導体層８はｐ型の半導体としたが、ｐ層４の多数キャリア濃度、第２の半導体層８の厚さ、ゲート絶縁層９の材料、厚さ、ゲート導体層１０の材料に依存し、第２の半導体層８はｐ型、ｎ型、ｉ型いずれのタイプも用いることができる。

【0041】

また、図１Ａではｐ層８の底部と絶縁層６の上表面が一致するように図示されているが、ｐ層４とｐ層８が接触しており、かつｐ層４の底部が絶縁層６の底部よりも深ければ、ｐ層４とｐ層８との界面は絶縁層６の上表面と一致しなくてもよい。

【0042】

また、第２の半導体層８の底部から第１の不純物層３の上部までの垂直距離が、第２の半導体層８の底部から第１のゲート導体層２２の底部までの垂直距離よりも短い。

【0043】

また、基板２０は絶縁体でも、半導体でも、導体でもｐ層１を支えられるものであれば任意の材料を用いることができる。

【0044】

また、ゲート導体層２２は絶縁層２、もしくはゲート絶縁層５を介してメモリセルの一部の電位を変化させられるのであれば、高濃度にドープされた半導体層であっても導体層であってもよい。

【0045】

また、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素として作動するが、ＭＯＳＦＥＴとして、ＦｉｎＦＥＴ（非特許文献１０を参照）、ＧＡＡ（非特許文献１１を参照）、Ｎａｎｏｓｈｅｅｔ（非特許文献１２を参照）でも良い。

【0046】

また、図１Ａではｎ層３の底部と絶縁層２の底部が一致するように図示されているが、一致しなくてもよい。また、ｎ層３はｐ層１内に広がっていてもよい。また、ｎ層３はｐ層１上部に広がり隣接メモリセルに繋がっていてもよい。また、ｎ層３に電圧が印加される電極に繋がっていてもよい。

【0047】

図１Ｂは、図１Ａのメモリセルを２×２の行列に配置したメモリセルアレイを示しており、これを用いて本実施形態に係るダイナミック フラッシュ メモリの構造をより詳細に説明する。図１Ｂにおいて、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図を示す。また、図１Ａに示す構成部分と同一または類似の構成部分には数字が同一の符号を付してある。

【0048】

図１Ｂにおいて、絶縁層３１には、それぞれのメモリセルにコンタクト孔３３ａから３３ｄが設けられ、各メモリセルはソース線ＳＬ３５に接続する。ソース線ＳＬ３５は、絶縁膜３８で覆われ、第２のコンタクト孔３７ｃ、３７ｄが設けられ、各メモリセルは、ビット線ＢＬ３９に接続する。

【0049】

なお、図１Ｂと図１Ａとの対比を記すると、ｎ層３（図１Ａ）／ｎ層３ａ（図１Ｂ）（以下同様の記述）、ｐ層４／ｐ層４ａ、半導体層８／半導体層８ａ、ＳＬに接続するｎ＋層７ａ／ｎ＋層７ａ、ＢＬに接続するｎ＋層７ｂ／ｎ＋層７ｃ、ゲート絶縁層９／ゲート絶縁層９ａ、ＷＬに接続されるゲート導体層１０／ゲート導体層１０ａ、ＰＬに接続されるゲート導体層２２／ゲート導体層２２となる。

【0050】

また、図１Ｂにおいて溝の形は矩形状の垂直断面として説明したが、台形状の形であってもよい。また、不純物層３や不純物層４を底面が四角形の柱状として示しているが、それ以外の多角形、もしくは円形の底面を持つ柱状であってもよい。

【0051】

図２を参照して、本発明の第１実施形態に係るダイナミック フラッシュ メモリのデータ書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。まずｎ＋層７ａとｎ＋層７ｂの多数キャリアが電子であり、たとえばプレート線ＰＬに接続されるゲート導体層２２にアクセプタ不純物を高濃度で含むｐｏｌｙ Ｓｉ（以下、アクセプタ不純物を高濃度で含むｐｏｌｙ Ｓｉを「ｐ＋ｐｏｌｙ」と称する。）を使用する。ＷＬに接続されるゲート導体層１０にドナー不純物を高濃度で含むｐｏｌｙ Ｓｉ（以下、ドナー不純物を高濃度で含むｐｏｌｙ Ｓｉを「ｎ＋ｐｏｌｙ」と称する。）を使用し、第２の半導体層８としてｐ型半導体を使用した場合について説明する。図２（ｂ）に示したように、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素として作動する。ｐ層１に例えば０Ｖを印加し、ソース線ＳＬの接続されたｎ＋層７ａに接地電圧である例えば零ボルト（０V）を入力し、プレート線ＰＬの接続されたゲート導体層２２にメモリセルのデータ保持時に印加する第１の電圧、例えば－１Vを印加する。プレート線ＰＬには、接地電圧、例えば０Ｖを入力しても良い。ビット線ＢＬの接続されたｎ＋層７ｂに例えば１．５Ｖを入力し、ワード線ＷＬの接続されたゲート導体層１０に第１の負電圧を印加する。第１の負電圧と第１の電圧とは、同一電圧の例えば－１Ｖにすると、回路設計が容易になる利点がある。

【0052】

図２を用いて、ページ書込み動作のメカニズムを説明する。図２（ａ）は、ゲート誘起ドレインリーク電流の発生メカニズムを説明するためのバンド図である。ワード線ＷＬの接続する第２のゲート導体層１０の印加電圧よりも、ビット線ＢＬの接続する第３の不純物層であるｎ＋層７ｂの印加電圧を高くすると、ゲート誘起ドレインリーク電流（GIDL Current: Gate Induced Drain Leakage Current、非特許文献８を参照）が流れる。これは、第２のゲート導体層１０と第３の不純物層であるｎ＋層７ｂとの間の強電界によって、第２の半導体層８と第３の不純物層であるｎ＋層７ｂとの間の価電子帯３２ｂと伝導帯３１ｂのバンドが曲げられ、バンド間トンネリング３３ｂ（Band-to-band tunneling）による電子群３４が価電子帯３２ｂと伝導帯３１ｂへとトンネルし、第３の不純物層であるｎ＋層７ｂへ流れる。この時に生成された正孔群１１は、符号５０で示すようにフローティングボディである第２の半導体層８および第１の半導体層４に流れる。その様子を図２（ｂ）に示している。

【0053】

図２（ｃ）にはページ書込み動作直後、ワード線ＷＬと、ビット線ＢＬと、ソース線ＳＬとが０Ｖになり、プレート線ＰＬが第１の電圧になった書込み状態のｐ層４とｐ層８にある正孔群１１を示す。生成された正孔群１１は、ｐ層４とｐ層８の多数キャリアであるが、生成された正孔濃度は一時的にｐ層８の領域で高濃度となり、その濃度の勾配によってｐ層４の方へ拡散によって移動する。さらに、第１のゲート導体層２２にｐ＋ｐｏｌｙを用いるために、ｐ層４の第１のゲート絶縁層５の近傍により高濃度に蓄積される。この結果、ｐ層４の正孔濃度はｐ層８の正孔濃度に比較して高濃度となる。ｐ層４とｐ層８が電気的につながっているために実質的に第２のゲート導体層１０を持つＭＯＳＦＥＴの基板であるｐ層８を正バイアスに充電する。また、空乏層内の正孔はＳＬ側、ＢＬ側、もしくはｎ層３の方に移動し、電子と徐々に再結合するものの、第２のゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層４とｐ層８に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図２（ｄ）に示すように、ワード線ＷＬの接続された第２のゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、低くなる。この書込み状態を論理「１」データに割り当てる。

【0054】

なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、ボトム線ＢＴＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。

【0055】

本実施形態の構造によれば、ワード線ＷＬの接続された第２のゲート導体層１０をもつＭＯＳＦＥＴのｐ層８は、ｐ層４に電気的に接続されているので、発生された正孔を蓄積できる容量を、ｐ層４の体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、ｐ層４の深さを深くすればよい。したがって、ｐ層４の底部はｐ層８の底部よりも深い位置にあることが要求される。また、正孔キャリアが蓄積されている部分、ここではｐ層４、ｐ層８の体積に比べて、電子と再結合することに関与するｎ層３、ｎ＋層７ａ、ｎ＋層７ｂが接触する面積を意図的に小さくできるので、電子との再結合を抑制でき、蓄積された正孔の保持時間を長くできる。さらに、ゲート導体層２２にｐ＋ｐｏｌｙを使用しているために蓄積されている正孔は第１のゲート絶縁層５に接した第１の半導体層であるｐ層４の界面近くに蓄積され、加えて、データが消失する原因となる、電子と正孔の再結合のもととなるｐｎ接合部分、つまり、ｎ＋層７ａ、ｎ＋層７ｂとｐ層８の接触部分から離れた箇所に正孔を蓄積できるために安定した正孔の蓄積ができる。このために、このメモリ素子として基板に全体の基板バイアスの効果があがり、記憶を保持する時間が長くなり、論理「１」データの書込み状態の電圧マージンが広がる。

【0056】

また、ページ書込み動作において、ゲート誘起ドレインリーク電流を用いるため、ビット線とソース線との間の直流電流が零である。このため、ページ書込み動作は、著しく低消費電力で実行でき、多ビットのメモリセルを同時に書き込むことが可能である。

【0057】

なお、ページ書込み動作において、ゲート誘起ドレインリーク電流に換えて、第２の不純物層と第３の不純物層との間に流す電流で第３の不純物層近傍でインパクトイオン化現象を引き起こさせ、正孔群１１を生成し、フローティングボディである第３の半導体層８および第２の半導体層４に流し込んでも良い（非特許文献９を参照）。

【0058】

次に、図３を用いてページ消去動作のメカニズムを説明する。図３（ａ）にページ消去動作前に、前のサイクルで書込み状態の正孔群１１がｐ層４とｐ層８に蓄えられ、ワード線ＷＬと、ビット線ＢＬと、ソース線ＳＬとが０Ｖになり、プレート線ＰＬが接地電圧、もしくは第１の負電圧になった直後の状態を示している。図３（ｂ）に示すように、ページ消去動作時には、プレート線ＰＬの電圧を第１の正電圧、例えば２Ｖにする。その結果、第２の半導体層８であるｐ層の初期電位の値に関係なく、プレート線ＰＬとフローティング状態の第１の半導体層４との容量結合により、第１の半導体層４および第２の半導体層８であるｐ層の電圧が上昇する。これによって、第２の半導体層８とソース線ＳＬおよびビット線ＢＬが接続されているドレインとなるｎ＋層７ｂと、ｐ層８のＰＮ接合が順バイアスとなる。その結果、前のサイクルで、ｐ層４およびｐ層８に蓄えられていた正孔群１１が、ソース線ＳＬおよびビット線ＢＬに接続されているｎ＋層７ａおよびｎ＋層７ｂに移動する。また、ＰＬの電圧を２Ｖに印加した結果、ゲート絶縁層５とｐ層４の界面に反転層１４が形成され、ボトム線ＢＴＬに接続されたｎ層３と接触する。そのためにｐ層４に蓄積された正孔はｐ層４からｎ層３や反転層に流れ、電子と再結合する。その結果、ｐ層４とｐ層８の正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、論理「１」データの書込み状態よりも高くなり、消去状態となる。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴは、消去状態のしきい値となる。このダイナミック フラッシュ メモリの消去状態を論理「０」データに割り当てる。

【0059】

本実施形態の構造によれば、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実効的に増加させることができる。したがって、論理「０」データの安定した状態を短い時間で供与でき、このダイナミック フラッシュ メモリ素子の動作速度が向上する。

【0060】

なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、ボトム線ＢＴＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記ではゲート導体層２２を２Ｖにバイアスした例を説明したが、消去時に、例えばＢＬに０．２Ｖ、ＳＬに０Ｖ、第１と第２のゲート導体層に２Ｖでバイアスすれば、ｐ層８とゲート絶縁層９の界面、およびｐ層４とゲート絶縁層２の界面に電子が多数キャリアである反転層を形成することができ、電子と正孔の再結合面積を増やすことができ、さらにＢＬとＳＬの間に電子を多数キャリアとする電流を流すことでさらに積極的に消去時間を短くすることもできる。

【0061】

また、本実施形態によれば、情報を読み書きするＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層１、ｎ層３、ｐ層４と電気的に接続されている。さらに、ゲート導体層２２にある電圧を印加できる。したがって、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、ゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などが動作状況に左右されにくい。したがってＭＯＳＦＥＴの特性は、ｐ層８の厚さ、不純物の種類、不純物濃度、プロファイル、ｐ層４の不純物濃度、プロファイル、ゲート絶縁層９の厚さ、材料、ゲート導体層１０、２２の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳＦＥＴの下は完全空乏化せずに、空乏層がｐ層４の深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によれば、ダイナミック フラッシュ メモリとしての動作電圧のマージンを広く設計できる。

【0062】

また、ページ消去動作において、第１のゲート導体層２２と第１の半導体層４との間の大きな容量結合により、第２の半導体層４の電圧を昇圧することができる。この結果、第２の不純物層７ａと、第３の不純物層７ｂと、第１の不純物層３と、第１の半導体層４および第２の半導体層８との間のＰＮ接合を容易に順バイアスにすることができる。

【0063】

また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、論理「１」データを書込んだメモリセルが、ほかのメモリセルの動作によって論理「０」データになったり、論理「０」データを書いたセルがほかのセルの動作によって論理「１」データになったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来、論理「１」データがデータ情報として書き込まれている場合に、蓄積されている正孔数の量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、ｐ層４の深さを調節することで増加でき、従来のメモリでディスターブ不良が起こる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来、論理「０」データがデータ情報として書き込まれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにｐ層４に拡散していくので、同じくｐ層４の深さを深くすれば、ｐ層４とｐ層８全体の正孔濃度の変化率は小さく、この場合もＭＯＳＦＥＴのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態のメモリセルは、ディスターブ不良に強い構造になっている。

【0064】

また、データ情報が論理「０」データの場合、データ保持時にメモリセル内の空乏層において生成される電子－正孔対のうちの正孔がｐ層８に蓄積されて論理データが「０」から「１」に変化する可能性があるが、本発明の構造によればｐ層４の方により高濃度に正孔が蓄積されるためにＭＯＳＦＥＴの直下にあるｐ層８の正孔濃度の変化に大きな影響を与えないので、安定した論理「０」データの情報保持ができる。

【0065】

また、図１の構造から明らかなように、ｐ層８、ｎ＋層７ａ，７ｂ、ゲート絶縁層９、ゲート導体層１０からなる素子構造は、このメモリセルだけではなく、それ以外の一般的なＣＭＯＳ構造を含むＭＯＳ回路と共通に形成できる。したがって、このメモリセルは従来のＣＭＯＳ回路と容易に組み合わせることができる。

【0066】

図４Ａ～図４Ｆを用いて、本実施形態に係るダイナミック フラッシュ メモリのページ書込み動作と、ページ消去動作と、ページ読出し動作を説明する。

【0067】

図４Ａに、主要回路を含めたメモリセルアレイのブロック図を示す。ワード線ＷＬ０～ＷＬ２と、プレート線ＰＬ０～ＰＬ２と、ソース線ＳＬ００とＳＬ１２とは、ロウデコーダ回路ＲＤＥＣに接続する。また、ボトム線ＢＴＬ０～ＢＴＬ２もロウデコーダ回路ＲＤＥＣに接続する（接続する配線は図示していない）。ロウデコーダ回路ＲＤＥＣにはロウアドレスＲＡＤを入力し、ロウアドレスＲＡＤに従って、ページＰ０～Ｐ２のいずれかを選択する。また、ビット線ＢＬ０～ＢＬ２は、ワード線ＷＬ０～ＷＬ２と、プレート線ＰＬ０～ＰＬ２と、ソース線ＳＬ００とＳＬ１２と、ボトム線ＢＴＬ０～ＢＴＬ２と直交し、センスアンプ回路ＳＡに接続する。センスアンプ回路ＳＡは、カラムデコーダ回路ＣＤＥＣに接続し、カラムデコーダ回路ＣＤＥＣにはカラムアドレスＣＡＤを入力し、カラムアドレスＣＡＤに従って、センスアンプ回路ＳＡが入出力回路ＩＯに選択的に接続する。

【0068】

図４Ａのメモリセルアレイにおいて、１個のメモリセルは、一点鎖線で囲む領域で示しており、図１Ａと図１Ｂのメモリセルに対応している。すなわち、図１Ａと図１Ｂにおける第２のゲート導体層１０は、ワード線ＷＬに接続し、第１のゲート導体層２２は、プレート線ＰＬに接続し、第２の不純物層ｎ＋層７ａは、ソース線ＳＬに接続し、第３の不純物層ｎ＋層７ｂは、ビット線ＢＬに接続し、第１の不純物層ｎ層３は、ボトム線ＢＴＬに接続している場合に対応している。ここでは、平面視において、３行×３列の計９個のメモリセルＣ００～Ｃ２２を示しているが、実際のメモリアレイにあるメモリセルの数は、これよりも多い。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」、これに垂直な方向を「列方向」という。また、平面視において、ソース線ＳＬ００とＳＬ１２、ボトム線ＢＴＬ０～ＢＴＬ２、プレート線ＰＬ０～ＰＬ２、ワード線ＷＬ０～ＷＬ２は、平行に「行方向」に配設され、複数のページを構成している。それらに直交する方向にビット線ＢＬ０～ＢＬ２が配設されている。例えば、このメモリアレイにおいて、任意のページＰ１を選択することは、プレート線ＰＬ１とワード線ＷＬ１とソース線ＳＬ１２とボトム線ＢＴＬ１が接続するメモリセルＣ１０～Ｃ１２が選択することになる。

【0069】

図４Ａにおいて、メモリセルＣ１０とＣ２０は、図１に示した第２の不純物層７ａに対応する不純物層は、配線で繋がっている。また、メモリセルＣ００とＣ１０は、図１に示した第３の不純物層７ｂに対応する不純物層を、共有している。

【0070】

図４Ｂの動作波形図を用いて、ページ書込み動作を説明する。第１の書込み時刻Ｗ１は、ページ書込み動作前の各ノードの電圧状態である。ワード線ＷＬ０～ＷＬ２には、接地電圧Ｖｓｓが印加され、プレート線ＰＬ０～ＰＬ２には、データ保持時の印加電圧として、接地電圧Ｖｓｓ、もしくは第１の電圧Ｖ１が印加され、ビット線ＢＬ０～ＢＬ２には、接地電圧Ｖｓｓが印加され、ソース線ＳＬ００とＳＬ１２には、接地電圧Ｖｓｓが印加され、ボトム線ＢＴＬ０～ＢＴＬ２には、接地電圧Ｖｓｓが印加されている。ここで、接地電圧Ｖｓｓは、例えば０Ｖであり、第１の電圧Ｖ１は、例えば－１Vである。

【0071】

第２の書込み時刻Ｗ２で、ページＰ１のワード線ＷＬ１が選択され、接地電圧Ｖｓｓから第１の負電圧ＶＮ１へと下降する。ここで、第１の負電圧ＶＮ１は、例えば第１の電圧Ｖ１と同一電圧の、－１Vである。第３の書込み時刻Ｗ３で、センスアンプ回路に予め蓄積（ロード）された書込みページデータに基づき、例えばビット線ＢＬ０とＢＬ２は論理「１」データを書込むビット線で、ビット線ＢＬ１は論理「０」データを保持する（前のサイクルでページ消去済み）ビット線であると想定すると、ビット線ＢＬ０とＢＬ２の電圧は接地電圧Ｖｓｓから第２の正電圧ＶＰ２へと上昇する。この結果、メモリセルＣ１０とＣ１２の第２のゲート導体層１０と第３の不純物層７ｂとの間の高電界により、ゲート誘起ドレインリーク電流（ＧＩＤＬ）が発生し、第３の半導体層８の内部に正孔群１１が蓄積される。そして、メモリセルＣ１０とＣ１２の論理「０」データが論理「１」データへと書き換えられる。第４の書込み時刻Ｗ４で、選択していたワード線ＷＬ１の電圧は、第２の負電圧ＶＮ２から、接地電圧Ｖｓｓへと上昇し、ビット線ＢＬ０とＢＬ２の電圧は、第２の正電圧ＶＰ２から接地電圧Ｖｓｓへと下降し、ページ書込み動作が終了する。

【0072】

図４Ｃの動作波形図を用いて、ページ消去動作を説明する。第１の消去時刻Ｅ１は、ページ消去動作前の各ノードの電圧状態である。ワード線ＷＬ０～ＷＬ２には、接地電圧Ｖｓｓが印加され、プレート線ＰＬ０～ＰＬ２には、データ保持時の印加電圧として、接地電圧Ｖｓｓ、もしくは第１の電圧Ｖ１が印加され、ビット線ＢＬ０～ＢＬ２には、接地電圧Ｖｓｓが印加され、ソース線ＳＬ００とＳＬ１２には、接地電圧Ｖｓｓが印加され、ボトム線ＢＴＬ０～ＢＴＬ２には、接地電圧Ｖｓｓが印加されている。ここで、接地電圧Ｖｓｓは、例えば０Ｖであり、第１の電圧Ｖ１は、例えば－１Vである。

【0073】

第２の消去時刻Ｅ２で、ページＰ１のプレート線ＰＬ１が選択され、接地電圧Ｖｓｓもしくは第１の電圧Ｖ１から第１の正電圧ＶＰ１へと上昇する。ここで、第１の正電圧ＶＰ１は、例えば２Ｖである。この時、ソース線ＳＬ１２と、ビット線ＢＬ０～ＢＬ２の電圧は、接地電圧になっているため、プレート線ＰＬ１とページＰ１に属するメモリセルＣ１０、Ｃ１１、Ｃ１２の第２の半導体層４との容量結合により、フローティング状態の第２の半導体層４の電圧が上昇する。この結果、メモリセルＣ１０、Ｃ１１、Ｃ１２が前のサイクルのページ書込み動作で論理「１」データが書かれ、第１の半導体層４および第２の半導体層８の内部に正孔群１１が蓄積されている。第２の不純物層７ａと、第３の不純物層７ｂと、第１の不純物層３と、第２の半導体層４および第３の半導体層８との、ＰＮ接合が順バイアスになり、正孔群１１が消滅する。また、メモリセルＣ１０、Ｃ１１、Ｃ１２が前のサイクルで論理「０」データを維持している場合においても、その残留の正孔群１１は消滅する。すなわち、ページＰ１に属する全てのメモリセルＣ１０、Ｃ１１、Ｃ１２において、ページ消去動作が施され、論理「０」データが記憶される。第３の消去時刻Ｅ３で、選択していたプレート線ＰＬ１の電圧は、第１の正電圧ＶＰ１から、接地電圧Ｖｓｓもしくは第１の電圧Ｖ１へと下降し、ページ消去動作が終了する。

【0074】

図４Ｄの動作波形図を用いて、ページ読出し動作を説明する。第１の読出し時刻Ｒ１は、ページ読出し動作前の各ノードの電圧状態である。ワード線ＷＬ０～ＷＬ２には、接地電圧Ｖｓｓが印加され、プレート線ＰＬ０～ＰＬ２には、データ保持時の印加電圧として、接地電圧Ｖｓｓ、もしくは第１の電圧Ｖ１が印加され、ビット線ＢＬ０～ＢＬ２には、接地電圧Ｖｓｓが印加され、ソース線ＳＬ００とＳＬ１２には、接地電圧Ｖｓｓが印加され、ボトム線ＢＴＬ０～ＢＴＬ２には、接地電圧Ｖｓｓ、もしくは第３の電圧Ｖ３が印加されている。ここで、接地電圧Ｖｓｓは、例えば０Ｖであり、第１の電圧Ｖ１は、例えば－１Vである。また、第３の電圧Ｖ３は、例えば０Vである。

【0075】

第２の読出し時刻Ｒ２で、ビット線ＢＬ０～ＢＬ２の電圧は、各ビット線に設けられた負荷トランジスタ回路によって、接地電圧Ｖｓｓから第４の正電圧ＶＰ４へと上昇する（負荷トランジスタ回路は図示せず）。第３の読出し時刻Ｒ３で、ページＰ１のワード線ＷＬ１が選択され、接地電圧Ｖｓｓから第３の正電圧ＶＰ３へと上昇する。ここで、第３の正電圧ＶＰ３は、例えば１．５Vである。また、プレート線ＰＬ１は、接地電圧Ｖｓｓ、もしくは第１の電圧Ｖ１から第２の電圧Ｖ２に上昇し、ボトム線ＢＴＬ１は、接地電圧Ｖｓｓ、もしくは第３の電圧Ｖ１から第４の電圧Ｖ４に上昇する。ここで、第２の電圧Ｖ２は、例えば、１Ｖであり、第４の電圧Ｖ４は、例えば、１Ｖである。

【0076】

ここで、例えば、メモリセルＣ１０とＣ１２の記憶データが論理「１」データであり、メモリセルＣ１１の記憶データが論理「０」データあることを想定する。この結果、図４Ｅに示したように、メモリセルＣ１０とＣ１２の第２の半導体層４における多数キャリアである正孔群１１の一部は、第１の半導体層４から第２の半導体層８に移動する。これによって、第２の半導体層８に正孔群１１が集まり、基板バイアス効果により、メモリセルＣ１０とＣ１２の中のソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素とするＭＯＳＦＥＴのしきい値電圧は低くなり、メモリセル電流を流す。したがって、ビット線ＢＬ０とＢＬ２の電圧は、センスアンプ回路ＳＡをスタティック方式のカレントセンス方式で設計する場合には、負荷トランジスタ回路の電流値とメモリセル電流値が拮抗し、論理「０」データを読み出すビット線よりも低い電圧“１”ＢＬになる。また、センスアンプ回路ＳＡをＤＲＡＭと同様のダイナミックセンス方式で設計する場合には、ビット線ＢＬ０とＢＬ２の電圧は、接地電圧Ｖｓｓになる。一方、論理「０」データを記憶するメモリセルＣ１１では、第３の半導体層８に正孔群１１が集まらず、ビット線ＢＬ１の電圧は変化せず、第４の正電圧ＶＰ４を維持する。

【0077】

本発明では、ページ読出し動作時に記憶データが論理「１」データであるメモリセルＣ１０とＣ１２の半導体層４における多数キャリアである正孔群１１の一部を、第１の半導体層４から第２の半導体層８に移動させることが可能であるため、メモリセルのＭＯＳＦＥＴの微細化が可能である。この結果、メモリセルのＭＯＳＦＥＴとして、ＦｉｎＦＥＴやＮａｎｏｓｈｅｅｔやＧＡＡ等の微細な高集積化可能なＭＯＳＦＥＴが実現可能である。

【0078】

第４の読出し時刻Ｒ４で、選択していたワード線ＷＬ１の電圧は、第３の正電圧ＶＰ３から、接地電圧Ｖｓｓへと下降し、プレート線ＰＬ１の電圧は、第２の電圧Ｖ２から、接地電圧Ｖｓｓ、もしくは第１の電圧Ｖ１へと下降し、ボトム線ＢＴＬ１の電圧は、第４の電圧Ｖ４から、接地電圧Ｖｓｓ、もしくは第３の電圧Ｖ３へと下降し、ビット線ＢＬ０とＢＬ２の電圧は、論理「０」データを読み出す電圧“１”ＢＬから接地電圧Ｖｓｓへと下降し、ビット線ＢＬ１の電圧は、論理「０」データを読み出す電圧“０”ＢＬ、すなわち、第４の正電圧ＶＰ４から接地電圧Ｖｓｓへと下降し、ページ読出し動作が終了する。

【0079】

図４Ｆの動作波形図のようにページ消去動作において、第２の消去時刻Ｅ２で、ソース線ＳＬ１２に第２の負電圧ＶＮ２を印加し、ページＰ１とＰ２の２ページを同時に消去しても良い。ここで、第２の負電圧ＶＮ２は、例えば－０．７Ｖである。この時にワード線ＷＬ１とＷＬ２の電圧を第５の正電圧ＶＰ５にすると、より効果的に消去が可能である。ここで、第５の正電圧ＶＰ５は、例えば１Ｖである。

【0080】

また、図４Ｇの動作波形図のようにページ消去動作において、第２の消去時刻Ｅ２で、ボトム線ＢＴＬ１とＢＴＬ２に第３の負電圧ＶＮ３を印加し、ページＰ１とＰ２の２ページを同時に消去しても良い。ここで、第３の負電圧ＶＮ３は、例えば－０．７Ｖである。この時にソース線ＳＬ１２に第２の負電圧ＶＮ２を印加し、ワード線ＷＬ１とＷＬ２の電圧を第５の正電圧ＶＰ５にすると、より効果的に消去が可能である。

【0081】

また、図４Ｈの動作波形図のようにページ消去動作において、第２の消去時刻Ｅ２で、ボトム線ＢＴＬ１に第３の負電圧ＶＮ３を印加し、ページＰ１に関するページ消去動作を行っても良い。この結果、単一ページ消去動作が可能である。

【0082】

本実施形態は、下記の特徴を有する。
（特徴１）
本発明の第１実施形態に係るダイナミック フラッシュ メモリは、ページ読出し動作において、記憶データが論理「１」データであるメモリセルの半導体層４における多数キャリアである正孔群１１の一部を、第１の半導体層４から第２の半導体層８に移動させることが可能である。この結果、メモリセルのＭＯＳＦＥＴの微細化を行っても、第２の半導体層８に正孔群１１を集めることが容易に行える。したがって、メモリセルのＭＯＳＦＥＴとして、ＦｉｎＦＥＴやＮａｎｏｓｈｅｅｔやＧＡＡ等の微細な高集積化可能なＭＯＳＦＥＴが実現可能であり、大容量化が可能なダイナミック フラッシュ メモリが安価で提供できる。

【0083】

（特徴２）
ページ消去動作において、第１のゲート導体層２２と第１の半導体層４との間の容量結合により、第１の半導体層４の電圧を昇圧することができる。この結果、第２の不純物層７ａと、第３の不純物層７ｂと、第１の不純物層３と、第１の半導体層４および第２の半導体層８との間のＰＮ接合を順バイアスにすることができる。したがって、ページ書込み動作で論理「１」データが書かれたメモリセルにおいて、第１の半導体層４および第２の半導体層８の内部に蓄積された正孔群１１を効率良く消滅させることができる。

【0084】

（特徴３）
本発明の第１実施形態に係るダイナミック フラッシュ メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２とゲート絶縁層５とｎ層３で囲まれたｐ層４とｐ層８で構成される。この構造のために論理「１」の書き込みの場合に発生する多数キャリアは、ｐ層８とｐ層４に蓄積でき、その数を増加させることができる。さらに、書き込みの際に生成された正孔をゲート導体層２２の近傍のｐ層４の界面近くに蓄積でき、情報保持時間が長くなる。また、データ消去時にはゲート導体層２２に正電圧を与えて、反転層を形成し、正孔と電子の再結合面積を実効的に増加させることで、電子との再結合面積を増加させ、消去が短時間となる。さらに、ソース線ＳＬに接続されているｎ＋層７ａに負電圧を与えることで、ｎ＋層７ａ、ｐ層８、ｐ層４、ｎ層３、ｐ層１のサイリスタ構造により、消去動作を加速することもできる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。

【0085】

（特徴４）
本発明の第１実施形態に係るダイナミック フラッシュ メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４、ｎ層３、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層９の下のｐ層８やｐ層４が完全に空乏化しない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディがワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック フラッシュ メモリとしての動作電圧のマージンを広く設計できる。

【0086】

また、図１Ａと図１Ｂでは、基板上に垂直方向に立った第１の半導体層４の側面全体を囲んだ第１のゲート絶縁層５、第１のゲート導体層２２を有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、ゲート誘起ドレインリーク電流により発生した正孔群１１が第１の半導体層４および第２の半導体層８に保持される条件を満たす構造であればよい。このためには、第１の半導体層４および第２の半導体層８は基板２０と電気的に分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around）技術、Nanosheet技術を用いて、第１の半導体層４および第２の半導体層８の半導体母体を基板２０に対して水平に（半導体母体の中心軸が基板と平行になるように）形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、水平方向に形成されたＧＡＡやNanosheetを複数本積層させた構造であってもよい。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、ＦｉｎＦＥＴをＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック フラッシュ メモリ動作が出来る。

【0087】

また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

【産業上の利用可能性】

【0088】

本発明に係る、半導体素子を用いたメモリ装置によれば、従来よりも記憶する時間の長い、消費電力の少ない高速のダイナミック フラッシュ メモリを供与することができる。

【符号の説明】

【0089】

１ 半導体層
２ 第１の絶縁層
３、３ａ、３ｂ、３ｃ 第１の不純物層
４、４ａ、４ｂ、４ｃ、４ｄ 第１の半導体層
５、 第１のゲート絶縁層
６． 第２の絶縁層
７ａ、７ｂ ｎ＋層
８、８ａ、８ｂ、８ｃ 第２の半導体層
９、９ａ、９ｂ、９ｃ 第２のゲート絶縁層
１０、１０ａ、１０ｃ 第２のゲート導体層
１１ 正孔群
１２ 反転層
１３ ピンチオフ点
１４ 反転層
２０ 基板
２２、２２－１、２２－２ 第１のゲート導体層
２５ 絶縁層 （２と５を統合した総称）
３１ 第３の絶縁層
３２ 第４の絶縁層
ＳＬ ＳＬ００、ＳＬ１２ ソース線
ＰＬ ＰＬ０、ＰＬ１、ＰＬ２ プレート線
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２ ワード線
ＢＴＬ０、ＢＴＬ１、ＢＴＬ２ ボトム線
Ｐ０、Ｐ１、Ｐ２ ページ
ＳＡ センスアンプ回路
ＲＤＥＣ ロウデコーダ回路
ＲＡＤ ロウアドレス
ＣＡＤ カラムアドレス
ＩＯ 入出力線
ＢＬ ＢＬ０、ＢＬ１、ＢＬ２ ビット線
ＳＣ ソース線コンタクト孔
ＢＣ ビット線コンタクト孔
Ｗ１～Ｗ４ 第１～第４の書込み時刻
Ｅ１～Ｅ３ 第１～第３の消去時刻
Ｒ１～Ｒ４ 第１～第４の読出し時刻
ＶＮ１～ＶＮ４ 第１～第４の負電圧
ＶＰ１～ＶＰ５ 第１～第５の正電圧
Ｖｓｓ 接地電圧、零ボルト

【要約】

基板上に平面視において、行方向に配列された複数のメモリセルによってページが構成され、列方向に配設されたビット線に複数の前記メモリセルが接続され、複数の前記ページと、複数の前記ビット線とによってメモリアレイが構成され、少なくとも１個の前記メモリアレイで構成されたメモリ装置である。基板上の一部に垂直方向に伸延する第１の不純物層とその上部の第１の半導体層があり、それらの側壁と半導体層を第１のゲート絶縁層で被膜し、そこにできた溝にプレート線ＰＬに繋がる第１のゲート導体層と、第２の絶縁層があり、第１の半導体層の上に第２の半導体層と、その両端にあるソース線ＳＬに繋がるｎ＋層と、ビット線ＢＬに繋がるｎ＋層と、第２の半導体層を被膜するように形成された第２のゲート絶縁層と、ワード線ＷＬに繋がる第２のゲート導体層１０がある。ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ボトム線ＢＴＬに印加する電圧を制御して、第２の半導体層８のチャネル領域でインパクトイオン化現象、又はゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持する書込み動作と、この正孔群を除去する消去動作と、正孔群の一部を、第１の半導体層から第２の半導体層に移動させる動作を行い、メモリセルのビット線とソース線との間のメモリセル電流の大小によって、メモリセルの消去状態、もしくは書込み状態を、判定する読出し動作を行うことを特徴とする。

【図1A】

【図1B】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】