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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-15
(45)【発行日】2024-10-23
(54)【発明の名称】半導体素子を用いたメモリ装置
(51)【国際特許分類】
H10B 99/00 20230101AFI20241016BHJP
【ＦＩ】
H10B99/00 451
【請求項の数】
13
(21)【出願番号】P 2023544969
(86)(22)【出願日】2021-09-06
(86)【国際出願番号】 JP2021032628
(87)【国際公開番号】W WO2023032193
(87)【国際公開日】2023-03-09
【審査請求日】2023-04-12
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】各務 正一
(72)【発明者】
【氏名】作井 康司
(72)【発明者】
【氏名】原田 望
【審査官】小山 満
(56)【参考文献】
【文献】特開２００９－２１２２７９（ＪＰ，Ａ）
【文献】特開２００９－０２６４４８（ＪＰ，Ａ）
【文献】特開２００２－０８３９４５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０１４２２９４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ９９／００
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板上にある第１の半導体層と、
前記第１の半導体層の一部の表面にある、少なくとも一部が柱状の第１の不純物層と、
前記第１の不純物層の柱状部分に接して垂直方向に伸延する第２の不純物層と、
前記第１の半導体層の一部と前記第１の不純物層の一部覆う第１の絶縁層と、
前記第１の絶縁層に接して、かつ前記第１の不純物層と第２の不純物層を囲んだ第１のゲート絶縁層と、
前記第１の絶縁層と第１のゲート絶縁膜に接してある第１のゲート導体層と、
前記第１のゲート導体層と、第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
前記第２の不純物層に接触した第２の半導体層と、
前記第２の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
前記第２の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第２の半導体層の側面に接触する第３の不純物層および第４の不純物層と、
前記第３の不純物層に接続する第１の配線導体層と、
前記第４の不純物層に接続する第２の配線導体層と、
前記第２のゲート導体層に接続する第３の配線導体層と、
前記第１のゲート導体層に接続する第４の配線導体層と、を有し、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第２の半導体層及び前記第２の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第２の半導体層及び前記第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第２の半導体層及び第２の不純物層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第２の半導体層及び第２の不純物層に残存させる動作と、を行ってメモリ書き込み動作を行い、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と、前記第３の不純物層、第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
ことを特徴とする半導体素子を用いたメモリ装置。
【請求項2】
前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行う、ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項3】
前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項4】
前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項5】
前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項6】
前記第１の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項7】
前記第１の不純物層の上部は、前記第１のゲート導体層の底部よりも浅い箇所に存在することを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項8】
前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第３の不純物層とは、サイリスタ構造になっていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項9】
前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第４の不純物層とは、サイリスタ構造になっていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
【請求項10】
前記ソース線と前記第３の不純物層を接続するためのソース線コンタクト孔と、第１の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
【請求項11】
前記ビット線と前記第４の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
【請求項12】
前記第１の不純物層の底部が第１の絶縁層の底部より深い位置にあり、第１の不純物層が複数のセルで共有されていることを特徴とする請求項１又は請求項２に記載の半導体素子を用いたメモリ装置。
【請求項13】
前記第１の不純物層に繋がる第５の配線導体層を有し、前記配線導体層はコントロール線であって所望の電圧が印加できるようになっていることを特徴とする請求項１２に記載の半導体素子を用いたメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子を用いたメモリ装置に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ） 技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
【0003】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したDRAMメモリセル（非特許文献8を参照）、などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに、基板が完全空乏化するとその弊害は大きくなる。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
【先行技術文献】
【非特許文献】
【0004】
【文献】Ｈｉｒｏｓｈｉ Ｔａｋａｔｏ， Ｋａｚｕｍａｓａ Ｓｕｎｏｕｃｈｉ， Ｎａｏｋｏ Ｏｋａｂｅ， Ａｋｉｈｉｒｏ Ｎｉｔａｙａｍａ， Ｋａｔｓｕｈｉｋｏ Ｈｉｅｄａ， Ｆｕｍｉｏ Ｈｏｒｉｇｕｃｈｉ， ａｎｄ Ｆｕｊｉｏ Ｍａｓｕｏｋａ： ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．３８， Ｎｏ．３， ｐｐ．５７３－５７８ （１９９１）
【文献】Ｈ． Ｃｈｕｎｇ， Ｈ． Ｋｉｍ， Ｈ． Ｋｉｍ， Ｋ． Ｋｉｍ， Ｓ． Ｋｉｍ， Ｋ． Ｄｏｎｇ， Ｊ． Ｋｉｍ， Ｙ．Ｃ． Ｏｈ， Ｙ． Ｈｗａｎｇ， Ｈ． Ｈｏｎｇ， Ｇ． Ｊｉｎ， ａｎｄ Ｃ． Ｃｈｕｎｇ： “４Ｆ２ ＤＲＡＭ Ｃｅｌｌ ｗｉｔｈ Ｖｅｒｔｉｃａｌ Ｐｉｌｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），” ２０１１ Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ， （２０１１）
【文献】Ｈ． Ｓ． Ｐｈｉｌｉｐ Ｗｏｎｇ， Ｓ． Ｒａｏｕｘ， Ｓ． Ｋｉｍ， Ｊｉａｌｅ Ｌｉａｎｇ， Ｊ． Ｒ． Ｒｅｉｆｅｎｂｅｒｇ， Ｂ． Ｒａｊｅｎｄｒａｎ， Ｍ． Ａｓｈｅｇｈｉ ａｎｄ Ｋ． Ｅ． Ｇｏｏｄｓｏｎ： “Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ，” Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ， Ｖｏｌ．９８， Ｎｏ １２， Ｄｅｃｅｍｂｅｒ， ｐｐ．２２０１－２２２７ （２０１０）
【文献】Ｔ． Ｔｓｕｎｏｄａ， Ｋ ．Ｋｉｎｏｓｈｉｔａ， Ｈ． Ｎｏｓｈｉｒｏ， Ｙ． Ｙａｍａｚａｋｉ， Ｔ． Ｉｉｚｕｋａ， Ｙ． Ｉｔｏ， Ａ． Ｔａｋａｈａｓｈｉ， Ａ． Ｏｋａｎｏ， Ｙ． Ｓａｔｏ， Ｔ． Ｆｕｋａｎｏ， Ｍ． Ａｏｋｉ， ａｎｄ Ｙ． Ｓｕｇｉｙａｍａ ： “Ｌｏｗ Ｐｏｗｅｒ ａｎｄ ｈｉｇｈ Ｓｐｅｅｄ Ｓｗｉｔｃｈｉｎｇ ｏｆ Ｔｉ－ｄｏｐｅｄ ＮｉＯ ＲｅＲＡＭ ｕｎｄｅｒ ｔｈｅ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ ｏｆ ｌｅｓｓ ｔｈａｎ ３Ｖ，” ＩＥＤＭ （２００７）
【文献】Ｗ． Ｋａｎｇ， Ｌ． Ｚｈａｎｇ， Ｊ． Ｋｌｅｉｎ， Ｙ． Ｚｈａｎｇ， Ｄ． Ｒａｖｅｌｏｓｏｎａ， ａｎｄ Ｗ． Ｚｈａｏ： “Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｃｏｄｅｓｉｇｎ ｏｆ ＳＴＴ－ＭＲＡＭ Ｕｎｄｅｒ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ ｉｎ Ｄｅｅｐｌｙ Ｓｃａｌｅｄ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｐｐ．１－９ （２０１５）
【文献】Ｍ． Ｇ． Ｅｒｔｏｓｕｍ， Ｋ． Ｌｉｍ， Ｃ． Ｐａｒｋ， Ｊ． Ｏｈ， Ｐ． Ｋｉｒｓｃｈ， ａｎｄ Ｋ． Ｃ． Ｓａｒａｓｗａｔ ： “Ｎｏｖｅｌ Ｃａｐａｃｉｔｏｒｌｅｓｓ Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒｇｅ－Ｔｒａｐ ＤＲＡＭ （１Ｔ ＣＴ ＤＲＡＭ） Ｕｔｉｌｉｚｉｎｇ Ｅｌｅｃｔｒｏｎ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ， Ｖｏｌ． ３１， Ｎｏ．５， ｐｐ．４０５－４０７ （２０１０）
【文献】Ｅ． Ｙｏｓｈｉｄａ， Ｔ， Ｔａｎａｋａ， “Ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ－ＤＡＲＭ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ－Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ－Ｓｐｅｅｄ Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ”， ＩＥＥＥ Ｔｒａｎｓ， ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．５３， ｐｐ．６９２－６９７ （２００６）
【文献】Ｍｄ． Ｈａｓａｎ Ｒａｚａ Ａｎｓａｒｉ， Ｎｕｐｕｒ Ｎａｖｌａｋｈａ， Ｊａｅ Ｙｏｏｎ Ｌｅｅ， Ｓｅｏｎｇｊａｅ Ｃｈｏ， “Ｄｏｕｂｌｅ－Ｇａｔｅ Ｊｕｎｃｔｉｏｎｌｅｓｓ １Ｔ ＤＲＡＭ Ｗｉｔｈ Ｐｈｙｓｉｃａｌ Ｂａｒｒｉｅｒｓ ｆｏｒ Ｒｅｔｅｎｔｉｏｎ Ｉｍｐｒｏｖｅｍｅｎｔ”， ＩＥＥＥ Ｔｒａｎｓ， ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．６７， ｐｐ．１４７１－１４７９ （２０２０）
【発明の概要】
【発明が解決しようとする課題】
【0005】
メモリ装置においてキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
基板と、
前記基板上にある第１の半導体層と、
前記第１の半導体層の一部の表面にある、少なくとも一部が柱状の第１の不純物層と、
前記第１の不純物層の柱状部分に接して垂直方向に伸延する第２の不純物層と、
前記第１の半導体層の一部と前記第１の不純物層の一部覆う第１の絶縁層と、
前記第１の絶縁層に接して、かつ前記第１の不純物層と第２の不純物層を囲んだ第１のゲート絶縁層と、
前記第１の絶縁層と第１のゲート絶縁膜に接してある第１のゲート導体層と、
前記第１のゲート導体層と、第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
前記第２の不純物層に接触した第２の半導体層と、
前記第２の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
前記第２の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第２の半導体層の側面に接触する第３の不純物層および第４の不純物層と、
前記第３の不純物層に接続する第１の配線導体層と、
前記第４の不純物層に接続する第２の配線導体層と、
前記第２のゲート導体層に接続する第３の配線導体層と、
前記第１のゲート導体層に接続する第４の配線導体層と、を有し、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第２の半導体層及び前期第２の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第２の半導体層及び前記第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第２の半導体層及び第２の不純物層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第２の半導体層及び第２の不純物層に残存させる動作と、を行ってメモリ書き込み動作を行い、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と、前記第３の不純物層、第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
ことを特徴とする（第１発明）。
基板と、
前記基板上にある第１の半導体層と、
前記第１の半導体層の一部の表面にある、少なくとも一部が柱状の第１の不純物層と、
前記第１の不純物層の柱状部分に接して垂直方向に伸延する第２の不純物層と、
前記第１の半導体層の一部と前記第１の不純物層の一部覆う第１の絶縁層と、
前記第１の絶縁層に接して、かつ前記第１の不純物層と第２の不純物層を囲んだ第１のゲート絶縁層と、
前記第１の絶縁層と第１のゲート絶縁膜に接してある第１のゲート導体層と、
前記第１のゲート導体層と、第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
前記第２の不純物層に接触した第２の半導体層と、
前記第２の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
前記第２の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第２の半導体層の側面に接触する第３の不純物層および第４の不純物層と、
前記第３の不純物層に接続する第１の配線導体層と、
前記第４の不純物層に接続する第２の配線導体層と、
前記第２のゲート導体層に接続する第３の配線導体層と、
前記第１のゲート導体層に接続する第４の配線導体層と、を有し、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第２の半導体層及び前期第２の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第２の半導体層及び前記第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第２の半導体層及び第２の不純物層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第２の半導体層及び第２の不純物層に残存させる動作と、を行ってメモリ書き込み動作を行い、
前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と、前記第３の不純物層、第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
ことを特徴とする（第１発明）。
【0007】
上記の第１発明において、前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行う、ことを特徴とする（第２発明）。
【0008】
上記の第１発明において、前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする（第３発明）。
【0009】
上記の第１発明において、前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする（第４発明）。
【0010】
上記の第１発明において、前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする（第５発明）。
【0011】
上記の第１発明において、前記第１の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする（第６発明）。
【0012】
上記の第１発明において、前記第１の不純物層の上部は、前記第１のゲート導体層の底部よりも浅い箇所に存在することを特徴とする（第７発明）。
【0013】
上記の第１発明において、前記第１半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第３の不純物層とは、サイリスタ構造になっていることを特徴とする（第８発明）。
【0014】
上記の第１発明において、前記第１半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第４の不純物層とは、サイリスタ構造になっていることを特徴とする（第９発明）。
【0015】
上記の第２発明において、前記ソース線と前記第３の不純物層を接続するためのソース線コンタクト孔と、第１の配線導体層とを、隣接するセルと共有することを特徴とする（第１０発明）。
【0016】
上記の第２発明において、前記ビット線と前記第４の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする（第１１発明）。
【0017】
上記の第１又は第２発明において、前記第１の不純物層の底部が第１の絶縁層の底部より深い位置にあり、第１の不純物層が複数のセルで共有されていることを特徴とする（第１２発明）。
【0018】
上記の第１２発明において、前記第１の不純物層に繋がる第５の配線導体層を有し、前記配線導体層はコントロール線であって所望の電圧が印加できるようになっていることを特徴とする（第１２発明）。
【図面の簡単な説明】
【0019】
【図1】第１実施形態に係る半導体素子を用いたメモリ装置の断面構造である。
【図2】第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。
【図3】第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。
【図4A】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4B】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4C】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4D】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4E】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4F】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4G】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4H】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図4J】第１実施形態に係るメモリ装置の製造方法を説明するための図である。
【図5】第２実施形態に係る半導体素子を用いたメモリ装置の断面構造である。
【発明を実施するための形態】
【0020】
以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動について、図面を参照しながら説明する。
【0021】
（第１実施形態）
図１～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造をそれぞれ説明する。図２を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動、図３を用いて、データ消去メカニズムを説明する。
図１～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造をそれぞれ説明する。図２を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動、図３を用いて、データ消去メカニズムを説明する。
【0022】
図１に、本発明の第１実施形態に係る半導体素子を用いたメモリの断面構造を示す。基板２０（特許請求の範囲の「基板」の一例である）上にアクセプタ不純物を含むｐ型の導電型を有するシリコンのｐ層１（特許請求の範囲の「第１の半導体層」の一例である）がある。ｐ層１の表面から垂直方向に立つ柱状のドナー不純物を含むｎ層３（特許請求の範囲の「第１の不純物層」の一例である）を持つ半導体と、さらにその上部にアクセプタ不純物を含む柱状のｐ層４（特許請求の範囲の「第２の不純物層」の一例である）がある。ｐ層１とｎ層３の一部を覆う第１の絶縁膜２－１（特許請求の範囲の「第１の絶縁層」の一例である）とｐ層４の一部を覆う第１のゲート絶縁層２－２（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。また、第１のゲート導体層２２（特許請求の範囲の「第１のゲート導体層」の一例である）が第１の絶縁層２－１、第１のゲート絶縁層２－２に接してある。ゲート絶縁層２－２とゲート導体層２２に接した第２の絶縁層５（特許請求の範囲の「第２の絶縁層」の一例である）がある。ｐ層４に接触したアクセプタ不純物を含むｐ層７（特許請求の範囲の「第２の半導体層」の一例である）がある。
【0023】
ｐ層７の片側に高濃度のドナー不純物を含んだｎ+層６ａ（特許請求の範囲の「第３の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ+層」と称する。）。ｎ+層６ａの反対側の片側にｎ+層６ｂ（特許請求の範囲の「第４の不純物層」の一例である）がある。
【0024】
ｐ層７の上表面に第２のゲート絶縁層８（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。このゲート絶縁層８は、ｎ+層６ａ、６ｂに、それぞれ接するか、または近接している。このゲート絶縁層８に接触して、半導体層７の反対側に第２のゲート導体層９（特許請求の範囲の「第２のゲート導体層」の一例である）がある。
【0025】
これにより基板２０，ｐ層１、絶縁層２－１、ゲート絶縁層２－２、ゲート導体層２２、絶縁層５、ｎ層３、ｐ層４、ｎ+層６ａ、ｎ+層６ｂ、半導体層７、ゲート絶縁層８、ゲート導体層９、からなる半導体素子を用いたメモリ装置が形成される。そして、ｎ+層６ａは第１の配線導電層であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ｎ+層６ｂは第２の配線導電層であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、ゲート導体層９は第３の配線導電層であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、ゲート導体層２２は第４の配線導電層であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、それぞれ接続している。ソース線、ビット線、プレート線、ワード線の電位を操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック フラッシュ メモリ と呼ぶ。
【0026】
メモリ装置では、上述のダイナミック フラッシュ メモリセルが基板２０上にひとつ、もしくは２次元状に複数配置されている。
【0027】
また、図１でｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ層３、ｐ層４、ｐ層７の不純物の濃度にプロファイルが存在してもよい。また、ｐ層４とｐ層７は独立して、不純物の濃度、プロファイルを設定してもよい。
【0028】
また、ｎ+層６ａとｎ+層６ｂを、正孔が多数キャリアであるｐ+層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ+層」と称する。）で形成したときは、ｐ層１、ｐ層４、ｐ層７をｎ型半導体、ｎ層３をｐ型半導体、とすれば書き込みのキャリアを電子とすることでダイナック フラッシュ メモリの動作がなされる。
【0029】
また、図１では第１の半導体層１がｐ型の半導体としたが、基板２０にｎ型の半導体基板を用い、ｐウェルを形成し、これを第１の半導体層１として、本発明のメモリセルを配置してもダイナック フラッシュ メモリの動作がなされる。
【0030】
また、図１では絶縁層２－１とゲート絶縁層２－２を区別して示したが、一体のものとして形成してもよい。以下では、絶縁層２－１とゲート絶縁層２－２とを併せてゲート絶縁層２とも言う。
【0031】
また、図１では第２の半導体層７はｐ型の半導体としたが、ｐ層４の多数キャリア濃度、第２の半導体層７の厚さ、ゲート絶縁層８の材料、厚さ、ゲート導体層９の材料に依存し、第２の半導体層７はｐ型、ｎ型、ｉ型いずれのタイプも用いることができる。
【0032】
また、図１ではｐ層７の底部と絶縁層５の上表面が一致するように図示されているが、ｐ層４とｐ層７が接触しており、かつｐ層４の底部が絶縁層５の底部よりも深ければ、ｐ層４とｐ層７との界面は絶縁層５の上表面と一致しなくともよい。
【0033】
また、基板２０は絶縁体でも、半導体でも、導体でもｐ層１を支えられるものであれば任意の材料を用いることができる。
【0034】
また、ゲート導体層２２は絶縁層２－１、もしくはゲート絶縁膜２－２を介してメモリセルの一部の電位を変化させられるのであれば、高濃度にドープされた半導体層であっても導体層であってもよい。
【0035】
また、第１から第４までの配線導電層はそれぞれが接触しなければ、多層で形成してもよい。
【0036】
また、図１ではｎ層３の底部とゲート絶縁層２－１の底部が一致するように図示されているが、ｎ層３はｐ層１とゲート絶縁層２のどちらにも接触していれば一致しなくともよい。
【0037】
図２を参照して、本発明の第１実施形態に係るダイナミック フラッシュ メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。まずｎ+層６ａとｎ+層６ｂの多数キャリアが電子であり、たとえばＰＬに接続されるゲート導体層２２にｐ+ｐｏｌｙ（以下、アクセプタ不純物を高濃度で含むｐｏｌｙ Ｓｉを「ｐ+ｐｏｌｙ」と称する。）を使用する。ＷＬに接続されるゲート導体層９にｎ+ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ Ｓｉを「ｎ+ｐｏｌｙ」と称する。）を使用し、第２の半導体層７としてｐ型半導体を使用した場合について説明する。図２（ａ）に示したように、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ+層６ａ、ドレインとなるｎ+層６ｂ、ゲート絶縁層８、ゲートとなるゲート導体層９、基板となるｐ層７を構成要素として作動する。ｐ層１に例えば０Ｖを印加し，ソース線ＳＬの接続されたｎ+層６ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたｎ+層６ｂに例えば３Ｖを入力し、プレート線ＰＬの接続されたゲート導体層２２を０Ｖに、例えば、ワード線ＷＬの接続されたゲート導体層９に、例えば、１．５Ｖを入力する。ゲート導体層９の下にあるゲート絶縁層８の直下には一部反転層１２が形成され、ピンチオフ点１３が存在する。したがってゲート導体層９を有するＭＯＳＦＥＴは飽和領域で動作する。
【0038】
この結果、ゲート導体層９を有するＭＯＳＦＥＴの中でピンチオフ点１３とｎ+層６ｂの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ+層６ａからビット線ＢＬの接続されたｎ+層６ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層９に流れるが、大半はビット線ＢＬに接続されたｎ+層６ｂに流れる。
【0039】
なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献７を参照）。
【0040】
図２（ｂ）には書き込み直後、すべてのバイアスが０Ｖになったときのｐ層４とｐ層７にある正孔群１１を示す。生成された正孔群１１は、ｐ層４とｐ層７の多数キャリアであり、その濃度の勾配によってｐ層４の方へ移動し、短時間的にはｐ層４とｐ層７に一様に蓄積され、非平衡状態では実質的にゲート導体層９を持つＭＯＳＦＥＴの基板であるｐ層７を正バイアスに充電する。また、空乏層内の正孔は電界によってＳＬ側、もしくはｎ層３の方に移動し、電子と再結合する。その結果、ゲート導体層９をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層４とｐ層７に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層９をもつＭＯＳＦＥＴのしきい値電圧は、低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
【0041】
なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい
【0042】
また、図２ではゲート導体層９としてｎ+ｐｏｌｙを使用したが、これはｐ+ｐｏｌｙのような高濃度にドープされた半導体、Ｗなどの金属層、Ｗ／ＴｉＮのような積層された金属層などを使用してもよい。
【0043】
また、図２ではゲート導体層２２としてｐ+ｐｏｌｙを使用したが、ｎ+ｐｏｌｙ、金属層、金属窒化物、金属の積層構造やシリサイドなどの導体層などを使用してもよい。これらは、データの書き込み時にＰＬ電極にかける電圧や、絶縁膜２の膜厚、ｐ層４の不純物濃度との関係で材料を選択することができる。
【0044】
本実施形態の構造によれば、ワード線ＷＬの接続されたゲート導体層９をもつＭＯＳＦＥＴのｐ層７は、ｐ層４に電気的に接続されているので、発生された正孔を蓄積できる容量を、ｐ層４の体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、ｐ層４の深さを深くすればよい。したがって、ｐ層４の底部はｐ層７の底部よりも深い位置にあることが要求される。また、正孔キャリアが蓄積されている部分、ここではｐ層４、ｐ層７の体積に比べて、電子と再結合することに関与するｎ層３、ｎ+層６ａ、ｎ+層６ｂが接触する面積を小さくできるので、電子との再結合を抑制でき、蓄積された正孔の保持時間を長くできる。さらに、ゲート導体層２２の仕事関数を自由に選択できる。また、図１の例ではゲート導体層２２にｐ+ｐｏｌｙを使用しているために蓄積されている正孔は第１のゲート絶縁層２－２に接した第２の不純物層であるｐ層４の界面近くに蓄積され、安定した正孔の蓄積ができる。このために、このメモリ素子として基板に全体の基板バイアスの効果があがり、記憶を保持する時間が長くなり、“１”書き込みの電圧マージンが広がる。
【0045】
次に、図３を用いて消去動作メカニズムを説明する。図３（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がｐ層４とｐ層７に蓄えられ、すべてのバイアスが０Ｖになった直後の状態を示している。図３（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶＥＲＡにする。ここで、ＶＥＲＡは、例えば、－３Ｖである。その結果、ｐ層７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるｎ+層６ａとｐ層７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、ｐ層４および、ｐ層７に蓄えられていた正孔群１１が、ソース線に接続されているｎ+層６ａに移動する。また少量ではあるが、一部の正孔はｐ層４からｎ層３に流れ電子と再結合する。その結果、ｐ層４とｐ層７の正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層９をもつＭＯＳＦＥＴはもともとのしきい値に戻る。このダイナミック フラッシュ メモリの消去状態は論理記憶データ“０”となる。
【0046】
本実施形態の構造によれば、ｐ層１、ｎ層３、ｐ層４、ｐ層７、ｎ+層６ａによるサイリスタ構造が形成されている。そして、消去時にソース線に－３Ｖをかけると、ソース線ＳＬから電子が大量に注入され、それらが蓄積された正孔と再結合すると同時に第１の不純物層、もしくはビット線ＢＬに電界でそれぞれドリフトされるので大幅な消去の時間短縮が見込める。したがって、論理情報データ“０”の安定した状態を短い時間で供与でき、このダイナミック フラッシュ メモリ素子の動作速度が向上する。
【0047】
また、ｐ層１、ｎ層３、ｐ層４、ｐ層７、ｎ+層６ｂでもサイリスタ構造を形成することができ、消去時にビット線にたとえば、－３Ｖを印加しても同様の効果が見込める。
【0048】
なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記ではゲート導体層２２を０Ｖにバイアスした例を説明したが、消去時に、例えば３Ｖでバイアスすれば、ｐ層４とゲート絶縁層２の界面に電子が多数キャリアである反転層を形成することができ、電子と正孔の再結合面積を増やすことができ、消去時間を短くすることができる。
【0049】
また、本実施形態によれば情報を読み書きするＭＯＳＦＥＴの構成要素の一つであるｐ層７は、ｐ層１、ｎ層３、ｐ層４と電気的に接続されている。さらに、ゲート導体層２２にある電圧を印加できる。したがって、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、ゲート絶縁層８の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などが動作状況に左右されにくい。したがってＭＯＳＦＥＴの特性は第２の半導体層７の厚さ、不純物の種類、不純物濃度、プロファイル、ｐ層４の不純物濃度、プロファイル、ゲート絶縁層８の厚さ、材料、ゲート導体層９の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳＦＥＴの下は完全空乏化せずに、空乏層がｐ層４の深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればダイナミック フラッシュ メモリとしての動作電圧のマージンを広く設計できる。
【0050】
図４Ａ～図４Ｊ （４Ｉは表記上混同しやすいので欠番）を用いて、本実施形態に係るダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
【0051】
図４Ａに示すように、基板２０上に、下からｐ層１、ｎ層３、ｐ層４、絶縁膜４１、マスク材料層４２を形成する。なお、基板は半導体でも絶縁膜でもよい。またｐ層１、ｎ層３はウェル層であってもよい。また絶縁層４１はたとえばシリコン酸化膜、マスク材料層４２はシリコン窒化膜などが使用できる。
【0052】
次に、図４Ｂに示すように、将来メモリセルとなる領域において、マスク材料層４２ａ～４２ｄをマスクにして、絶縁層４１、ｐ層４とｎ層３をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法でエッチングする。なお、図４Ｂではエッチングされた溝の底はｎ層３の底部と一致しているように描かれているが、ｎ層３の上部よりも溝の底のほうが深い位置にあればよい。
【0053】
次に、図４Ｃに示すように、酸化により、上記で形成された溝の側壁と底部に絶縁膜２を選択的に形成する。図１－３ではゲート絶縁膜２－１、絶縁膜２－２と分けて表記したが、これ以降はそれらを統合して、ゲート絶縁膜２として表記する。図示されていないが、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）の技術を用いて、全体的に酸化膜を形成してもよい。この場合にはマスク材料層４２の周りにもゲート絶縁膜２が形成される。
【0054】
次に、図４Ｄに示すように、ゲート導体層２２をたとえばＣＶＤ法により全面に堆積したのちに、選択ＲＩＥ法によりエッチバックを行い、ゲート導体層２２の上表面がｐ層４の上表面よりも低い位置になるようにエッチングする。
【0055】
次に、図４Ｅに示すように、前面に例えばＣＶＤ方法により、絶縁層５を形成する。
【0056】
次に、図４Ｆに示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によってマスク材４２ａ～４２ｄの表面が出るところまで絶縁層５を研磨し、さらに選択的にマスク材４２ａ～４２ｄを選択的に除去する。さらにｐ層４の表面が現れるまで、絶縁層５をエッチバックし、同時期に絶縁層４１をエッチングする。
【0057】
次に、図４Ｇに示すようにｐ層４から結晶層として連続となるような条件で半導体層７をたとえばＣＶＤ法により成長させ、その後メモリセルの中のＭＯＳＦＥＴとして動作するのに必要な部分以外は除去する。
【0058】
次に、図４Ｈに示すようにゲート絶縁層８を形成し、ゲート導体層９を形成し、それぞれのメモリセルにおけるＭＯＳＦＥＴのゲート電極となるように加工する。図４Ｈではゲート絶縁層８ａ、８ｂ、８ｃとゲート導体層９ａ、９ｃとして表記されている。その後に、自己整合的にｎ+層６ａ、ｎ+６ｂを形成する。
【0059】
次に、図４Ｊに示すように絶縁層３１を全面に形成したのちに、それぞれのメモリセルにコンタクト孔３３ａから３３ｄをあける。その後、配線導体層３５，３６を形成する。配線導体層３５はソース線ＳＬに接続される。次に絶縁膜３８を形成したのちに第２のコンタクト孔３７ｃ、３７ｄをあけて配線導体層３９を形成する。これはビット線ＢＬに接続される。
【0060】
なお、図４Ｊ（ａ）の平面図において、実際の上部には第２の配線導体層３９と絶縁膜３８しかないが、理解を助けるために主要な下層部分のｐ層４ａから４ｄとゲート導体層９ａ、９ｂ、コンタクト孔３２ａ、３２ｂ、３３ｃ、３３ｄ、３７ｃ、３７ｄについては図示した。
【0061】
また、図４Ａから４Ｊにおいて溝の形は矩形状の垂直断面を用いて説明したが、台形状の形であってもよい。
【0062】
また、本実施形態では、不純物層３や不純物層４を底面が四角形の柱状として示しているが、それ以外の多角形、もしくは円形の底面を持つ柱状であってもよい。
【0063】
また、ｎ層３は将来的にメモリセルがある部分に存在すればよい。したがって、図４Ａでｐ層１の上に、全面にｎ層３を形成するように図示しているが、ｐ層１の上の選択された領域だけにｎ層３を形成してもよい。
【0064】
また、マスク材料層４２とゲート絶縁層２の材料はエッチングの際に選択比の取れるものであれば、どのような材料であってもよい。
【0065】
また、ゲート導体層２２は電圧を印加できるものであれば、半導体であっても導体であってもよい。
【0066】
また、図４ＦではＣＭＰのエンドポイント材料を、マスク材料層４２ａ～４２ｄとしたが、これはゲート絶縁層２、絶縁層５、ｐ層４などを用いることもできる。
【0067】
また、ゲート絶縁層２やゲート絶縁膜８には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
【0068】
また、本説明では、ＢＬ線に接続するのに配線導体層３６と配線導体層３９を別々に形成する方法を示したが、ダマシーン法などを用いて、配線導体層３６、３９およびコンタクト孔３３ｃ、３７ｃを一度のプロセスで形成することも可能である。
【0069】
また、本発明では図４では、ゲート導体層９、半導体層７、すべての配線導体層をＸ－Ｘ‘軸、またはＹ－Ｙ’軸に平行、もしくは垂直方向に伸延するように図示されているが、これらは斜め方向に伸延させてもよい。
【0070】
本実施形態は、下記の特徴を有する。
（特徴１）
本発明の第１実施形態に係るダイナミック フラッシュ メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２－１とゲート絶縁層２－２とｎ層３で囲まれたｐ層４とｐ層７で構成される。この構造のために論理データ“１”の書き込みの場合に発生する多数キャリアは、ｐ層７とｐ層４に蓄積でき、その数を増加させることができるので、情報保持時間が長くなる。また、データ消去時にはソース線ＳＬに接続されているｎ+層６ａに負電圧を与えることで、ｎ+層６ａ、ｐ層７、ｐ層４、ｎ層３、ｐ層１のサイリスタ構造により、消去が容易となる。また、ゲート導体層２２の電圧の印加により、メモリのより安定化した動作ができる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴１）
本発明の第１実施形態に係るダイナミック フラッシュ メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２－１とゲート絶縁層２－２とｎ層３で囲まれたｐ層４とｐ層７で構成される。この構造のために論理データ“１”の書き込みの場合に発生する多数キャリアは、ｐ層７とｐ層４に蓄積でき、その数を増加させることができるので、情報保持時間が長くなる。また、データ消去時にはソース線ＳＬに接続されているｎ+層６ａに負電圧を与えることで、ｎ+層６ａ、ｐ層７、ｐ層４、ｎ層３、ｐ層１のサイリスタ構造により、消去が容易となる。また、ゲート導体層２２の電圧の印加により、メモリのより安定化した動作ができる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
【0071】
（特徴２）
本発明の第１実施形態に係るダイナミック フラッシュ メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層７は、ｐ層４、ｎ層３、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層８の下のｐ層７やｐ層４が完全に空乏化しない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック フラッシュ メモリとしての動作電圧のマージンを広く設計できる。
本発明の第１実施形態に係るダイナミック フラッシュ メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層７は、ｐ層４、ｎ層３、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層８の下のｐ層７やｐ層４が完全に空乏化しない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック フラッシュ メモリとしての動作電圧のマージンを広く設計できる。
【0072】
（特徴３）
セルのＭＯＳＦＥＴのゲート電極が、ｐ層７を囲む構造になっており、実効的なチャネル幅が広くなるので、書き込みの際の余剰正孔の量を大きくでき、セル電流を大きくできるので、メモリの高速動作が可能となる。
セルのＭＯＳＦＥＴのゲート電極が、ｐ層７を囲む構造になっており、実効的なチャネル幅が広くなるので、書き込みの際の余剰正孔の量を大きくでき、セル電流を大きくできるので、メモリの高速動作が可能となる。
【0073】
（特徴４）
図４Ｊに示したダイナミック フラッシュ メモリセルのｎ+層６ａ、ソース線ＳＬに接続される配線導体層３５、コンタクト孔３２ａが隣同士のセルによって共有されている。また、ｎ+層６ｃ、ビット線ＢＬに接続される配線導体層３６、３９やコンタクト孔３３ｃ、３７ｃが隣同士のセルによって共有されている。したがって、本発明によるダイナミック フラッシュ メモリのセル面積は、ｐ層７ａ、７ｂとゲート導電体９ａ，９ｃそれぞれのラインとスペース、あるいは配線導体層３５と３６のラインとスペースで決まる。よって、製造上の最小寸法をＦとしたときにセル面積は４Ｆ2となり、微細なメモリセルを供与できる。
図４Ｊに示したダイナミック フラッシュ メモリセルのｎ+層６ａ、ソース線ＳＬに接続される配線導体層３５、コンタクト孔３２ａが隣同士のセルによって共有されている。また、ｎ+層６ｃ、ビット線ＢＬに接続される配線導体層３６、３９やコンタクト孔３３ｃ、３７ｃが隣同士のセルによって共有されている。したがって、本発明によるダイナミック フラッシュ メモリのセル面積は、ｐ層７ａ、７ｂとゲート導電体９ａ，９ｃそれぞれのラインとスペース、あるいは配線導体層３５と３６のラインとスペースで決まる。よって、製造上の最小寸法をＦとしたときにセル面積は４Ｆ2となり、微細なメモリセルを供与できる。
【0074】
【0075】
図５（ａ）に示すように、図１におけるｎ層３の底が、ゲート絶縁層２よりも深い位置にあり、ｎ層３を複数のセルで共有する。それ以外は図１と同じである。この場合にはゲート絶縁層２がｐ層１に接していなくともよい。このような形でも、第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック フラッシュ メモリの動作が可能である。
【0076】
また、図５（ｂ）のようにｎ層３を複数のセルで共有する場合に、第５の配線導電層であるコントロール線ＣＤＣ（特許請求の範囲の「コントロール線」の一例である）に接続して、電圧を印加することで、複数のメモリ動作を同時操作することもできる。
【0077】
また、論理記憶データ“１”書き込みの際には第１実施形態の電圧印加条件に加えて、例えば、ＣＤＣに１Ｖを加えてｐ層４とのｐｎ接合が順方向にならないようにして、電子と正孔の再結合を抑制し、正孔の蓄積を促進することができる。
【0078】
また、記憶データを“０”に消去する場合には、例えば、ＣＤＣとｐ層１に－３Ｖを与え、それ以外の電位を０Ｖとしても、ｐ層４とｎ層３のｐｎ接合が順方向になるので、速やかにメモリセル内に蓄積された正孔を排出することができる。このように第２実施形態によれば、第１実施形態における論理記憶データの“１”の書き込み、”０”への消去動作のマージンをさらに拡げることができる。
【0079】
本実施形態は、下記の特徴を有する。
（特徴１）
第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック フラッシュ メモリの動作ができ、さらにコントロール線ＣＤＣに電圧を印加することで、記憶情報データの“１”書き込み、“０”消去の動作マージンを広げ、かつ高速なメモリ動作をすることができる。
（特徴１）
第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック フラッシュ メモリの動作ができ、さらにコントロール線ＣＤＣに電圧を印加することで、記憶情報データの“１”書き込み、“０”消去の動作マージンを広げ、かつ高速なメモリ動作をすることができる。
【0080】
（特徴２）
ｎ層３の中にセルが複数あるために“０”消去を一度で複数のセルについて行うことができる。
ｎ層３の中にセルが複数あるために“０”消去を一度で複数のセルについて行うことができる。
【0081】
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【産業上の利用可能性】
【0082】
本発明に係る、半導体素子を用いたメモリ機能を用いれば従来よりも、記憶する時間の長い、消費電力の少ない高速のダイナミック フラッシュ メモリを供与することができる。
【符号の説明】
【0083】
１ 第１の半導体層
２－１ 第１の絶縁層
２－２ 第１のゲート絶縁層
２ 絶縁層 （２－１と２－２を統合した総称）
３、３ａ、３ｂ、３ｃ 第１の不純物層
４、４ａ、４ｂ、４ｃ、４ｄ 第２の不純物層
５、第２の絶縁層
６ａ、６ｃ ｎ+層
７、７ａ、７ｂ、７ｃ 第２の半導体層
８、８ａ、８ｂ、８ｃ 第２のゲート絶縁層
９、９ａ、９ｃ 第２のゲート導体層
１１ 正孔群
１２ 反転層
１３ ピンチオフ点
２０ 基板
２２ 第１のゲート導体層
ＳＬ ソース線
ＰＬ プレート線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
ＣＤＣ コントロール線
ＢＬ ビット線
３１ 第３の絶縁層
３３ａ、３３ｂ、３３ｃ、３３ｄ コンタクト孔
３５ 第１の配線導体層
３６ 配線導電層
３７ｃ、３７ｄ コンタクト孔
３９ 第２の配線導体層
４１ 絶縁層
４２、４２ａ、４２ｂ、４２ｃ、４２ｄ マスク材料
２－１ 第１の絶縁層
２－２ 第１のゲート絶縁層
２ 絶縁層 （２－１と２－２を統合した総称）
３、３ａ、３ｂ、３ｃ 第１の不純物層
４、４ａ、４ｂ、４ｃ、４ｄ 第２の不純物層
５、第２の絶縁層
６ａ、６ｃ ｎ+層
７、７ａ、７ｂ、７ｃ 第２の半導体層
８、８ａ、８ｂ、８ｃ 第２のゲート絶縁層
９、９ａ、９ｃ 第２のゲート導体層
１１ 正孔群
１２ 反転層
１３ ピンチオフ点
２０ 基板
２２ 第１のゲート導体層
ＳＬ ソース線
ＰＬ プレート線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
ＣＤＣ コントロール線
ＢＬ ビット線
３１ 第３の絶縁層
３３ａ、３３ｂ、３３ｃ、３３ｄ コンタクト孔
３５ 第１の配線導体層
３６ 配線導電層
３７ｃ、３７ｄ コンタクト孔
３９ 第２の配線導体層
４１ 絶縁層
４２、４２ａ、４２ｂ、４２ｃ、４２ｄ マスク材料
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4J】
【図5】
