特許 7572928 電界効果トランジスタおよび電界効果トランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-16

(45)【発行日】2024-10-24

(54)【発明の名称】電界効果トランジスタおよび電界効果トランジスタの製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241017BHJP

   H01L 21/336 20060101ALI20241017BHJP

   H01L 29/06 20060101ALI20241017BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 301G

H01L29/78 301V

H01L29/78 301F

H01L29/78 301D

H01L29/78 653C

H01L29/78 652M

H01L29/06 301F

H01L29/06 301V

H01L29/78 652P

H01L29/78 658F

H01L29/78 658G

【請求項の数】 2

(21)【出願番号】P 2021151414

(22)【出願日】2021-09-16

(65)【公開番号】P2023043668

(43)【公開日】2023-03-29

【審査請求日】2023-05-08

(73)【特許権者】

【識別番号】520366927

【氏名又は名称】ウィル セミコンダクター （シャンハイ） カンパニー リミテッド

(74)【代理人】

【識別番号】110001210

【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】白井 伸幸

(72)【発明者】

【氏名】松浦 伸悌

【審査官】西村 治郎

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０２２７５２６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１０３４８９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０１５１６７６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

電界効果トランジスタであって、
半導体基板に形成されたトレンチと、
前記トレンチ内に収容される酸化絶縁層と、
前記酸化絶縁層中の下部に配置されるシールドゲート領域と、
前記酸化絶縁層中の前記シールドゲート領域の上方に間隔をあけて配置されるゲート領域と、
前記酸化絶縁層中であって、前記シールドゲート領域の側方の周囲および底部を、間隔をあけて覆うように配置される窒化絶縁層と、
を有し、
前記窒化絶縁層の上端と、前記ゲート領域との間の前記酸化絶縁層の厚みは、前記窒化絶縁層の厚みの１／２以上であって、前記窒化絶縁層の上端の上方の前記酸化絶縁層の表面は前記ゲート領域に向けて凸形状を有する、
電界効果トランジスタ。

【請求項2】

電界効果トランジスタの製造方法であって、
半導体基板にトレンチを形成し、
前記トレンチ内に第１酸化絶縁層を堆積し、
前記第１酸化絶縁層上に窒化絶縁層を堆積し、
前記窒化絶縁層上に第２酸化絶縁層を堆積し、
前記第２酸化絶縁層の内側であって、前記トレンチ内の下部にシールドゲート領域を形成し、
前記シールドゲート領域の上方に中間絶縁層を堆積し、
前記トレンチ内の上部において前記第２酸化絶縁層を除去して前記窒化絶縁層を露出し、
前記トレンチ内の上部の前記窒化絶縁層を除去し、前記中間絶縁層と前記第１酸化絶縁層の間に、前記窒化絶縁層を除去したことによる、前記窒化絶縁層の厚みに対応する幅を有する凹部を形成し、
前記窒化絶縁層を除去して露出された前記第１酸化絶縁層および前記中間絶縁層上に第３酸化絶縁層を堆積するとともに、この際に、前記第３酸化絶縁層の形成する厚みを前記窒化絶縁層の厚みの１／２以上とすることによって、前記凹部を埋めてその部分の表面について上方に向けて凸形状とし、
前記第３酸化絶縁層の内側であって、前記凸形状の表面の上側を含む前記トレンチの上部にゲート領域を形成する、
電界効果トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電界効果トランジスタ、特にシールドゲートトレンチタイプＦＥＴに関する。

【背景技術】

【0002】

従来、パワートランジスタとして、電界効果トランジスタ（ＦＥＴ： ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）が広く使用されており、その１つとして、シールドゲートトレンチタイプＦＥＴがある。なお、ＦＥＴは、通常ＭＯＳＦＥＴ（金属酸化半導体電界効果トランジスタ：Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

【0003】

このシールドゲートトレンチタイプＦＥＴは、半導体基板に形成したトレンチ内にゲート領域（ゲート電極）を配置する縦型のトレンチタイプＦＥＴの１種であり、トレンチ内にゲート領域とは別のシールドゲート領域（シールドゲート電極）を設ける。

【0004】

シールドゲートトレンチタイプＦＥＴは、通常のトレンチタイプＦＥＴに比べ、ドレイン・ソース間のオン抵抗を低減でき、またゲートおよびゲート・ドレイン間容量の低減できるなどのメリットがあるといわれている（先行技術文献１参照）。

【0005】

ここで、シールドゲートトレンチタイプＦＥＴにおいては、トレンチの内側の酸化絶縁層（ＳｉＯ_２：以下ＳｉＯ２、酸化シリコンとも表記する）として、トレンチの内壁に熱酸化絶縁層を形成する場合が多い。そして、この場合に、熱酸化絶縁層の後工程での成長を抑制するために、熱酸化絶縁層の内側に窒化絶縁層（以下、ＳｉＮ：窒化シリコンとも表記する）を形成することが提案されている（特許文献２参照）。

【先行技術文献】

【特許文献】

【0006】

【文献】特表２００９－５０５４０３号公報

【文献】特開２０１０－５３７４２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ここで、シールドゲートトレンチタイプＦＥＴでは、トレンチ内下部の酸化絶縁層内にシールドゲート領域を形成した後に、その上方に比較的厚い酸化絶縁層を介在させてゲート領域を形成する。なお、ゲート・シールドゲート間の酸化絶縁層は、ゲート領域およびシールドゲート領域が通常ポリシリコンで形成されるため、インターポリ酸化絶縁層：ＩＰＯと呼ばれる。

【0008】

ゲート領域の形成は、トレンチ内のシールドゲート領域の上方の酸化絶縁層を除去した後にトレンチ内上部の窒化絶縁層を除去し、トレンチ内壁の酸化層を露出した状態で行われる。窒化絶縁層の除去を確実に行うことから、窒化絶縁層の上端は周辺の酸化絶縁層の上面より下に位置することになり、酸化絶縁層の表面に凹部が発生する。

【0009】

上部の窒化絶縁層を除去した後、例えばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により酸化物を堆積し、ゲート側方の酸化絶縁層の層厚を調整するが、ＣＶＤによる酸化絶縁層により、窒化絶縁層除去に伴い発生する凹部が十分埋められず、ここに凹部が残る場合がある。ＣＶＤによる酸化絶縁層の形成後、トレンチ内の上部空間にはゲート領域が形成されるが、上述の窒化絶縁層除去後の凹部がゲート領域の突起部となる。ゲート領域に突起があると、ここにおいて電界の集中を起こしやすく、ゲート・ソース間のリーク電流が大きくなってしまう可能性がある。

【課題を解決するための手段】

【0011】

本開示は、電界効果トランジスタであって、半導体基板に形成されたトレンチと、前記トレンチ内に収容される酸化絶縁層と、前記酸化絶縁層中の下部に配置されるシールドゲート領域と、前記酸化絶縁層中の前記シールドゲート領域の上方に間隔をあけて配置されるゲート領域と、前記酸化絶縁層中であって、前記シールドゲート領域の側方の周囲および底部を、間隔をあけて覆うように配置される窒化絶縁層と、を有し、前記窒化絶縁層の上端と、前記ゲート領域との間の前記酸化絶縁層の厚みは、前記窒化絶縁層の厚みの１／２以上であって、前記窒化絶縁層の上端の上方の前記酸化絶縁層の表面は前記ゲート領域に向けて凸形状を有する。

【0012】

本開示は、電界効果トランジスタの製造方法であって、半導体基板にトレンチを形成し、前記トレンチ内に第１酸化絶縁層を堆積し、前記第１酸化絶縁層上に窒化絶縁層を堆積し、前記窒化絶縁層上に第２酸化絶縁層を堆積し、前記第２酸化絶縁層の内側であって、前記トレンチ内の下部にシールドゲート領域を形成し、前記シールドゲート領域の上方に中間絶縁層を堆積し、前記トレンチ内の上部において前記第２酸化絶縁層を除去して前記窒化絶縁層を露出し、前記トレンチ内の上部の前記窒化絶縁層を除去し、前記中間絶縁層と前記第１酸化絶縁層の間に、前記窒化絶縁層を除去したことによる、前記窒化絶縁層の厚みに対応する幅を有する凹部を形成し、前記窒化絶縁層を除去して露出された前記第１酸化絶縁層および前記中間絶縁層上に第３酸化絶縁層を堆積するとともに、この際に、前記第３酸化絶縁層の形成する厚みを前記窒化絶縁層の厚みの１／２以上とすることによって、前記凹部を埋めてその部分の表面について上方に向けて凸形状とし、前記第３酸化絶縁層の内側であって、前記凸形状の表面の上側を含む前記トレンチの上部にゲート領域を形成する。

【発明の効果】

【0013】

本開示によれば、窒化絶縁層の除去に伴う凹部の穴埋めを行い、ゲート領域による電界の集中を避けることができる。

【図面の簡単な説明】

【0014】

【図1】本実施形態に係る電界効果トランジスタ（シールドゲートトレンチタイプＦＥＴ（ｎチャネル））の構造を模式的に示す図である。

【図2A】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（トレンチの形成）を示す図である。

【図2B】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（ポリシリコン５２の充填）を示す図である。

【図2C】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（シールドゲート領域３４の形成）を示す図である。

【図2D】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（酸化絶縁層Ｏ３の形成）を示す図である。

【図3A】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（酸化絶縁層Ｏ１の除去）を示す図である。

【図3B】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（窒化絶縁層Ｎの除去）を示す図である。

【図3C】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（ＣＶＤによる凹部の穴埋め）を示す図である。

【図3D】本実施形態に係るシールドゲートタイプＦＥＴの製造方法（ゲート領域用ポリシリコン５４の形成）を示す図である。

【図4A】比較例におけるシールドゲートタイプＦＥＴの製造方法（酸化絶縁層Ｏ１の除去）を示す図である。

【図4B】比較例におけるシールドゲートタイプＦＥＴの製造方法（窒化絶縁層Ｎの除去）を示す図である。

【図4C】比較例における凹部の穴埋めを示す図である。

【図5】比較例における電界の集中を示す図である。

【図6A】本実施形態における窒化絶縁層Ｎの除去を示す図である。

【図6B】本実施形態における凹部の穴埋めを示す図である。

【図7】本実施形態における電界の集中を示す図である。

【図8】本実施形態におけるＣＶＤによる酸化絶縁層の状態を示す図である。

【発明を実施するための形態】

【0015】

以下、本開示に係る実施形態について、図面に基づいて説明する。なお、本開示は、ここに記載される実施形態に限定されるものではない。

【0016】

「シールドゲートトレンチタイプＦＥＴの構成」
図１は、本実施形態に係る電界効果トランジスタ（シールドゲートトレンチタイプＦＥＴ（ｎチャネル））の構造を模式的に示す図である。

【0017】

半導体基板１０には、その表面から内方に向けて縦穴形状のトレンチ１２が形成される。本実施形態において、半導体基板１０は、シリコン（Ｓｉ）基板である。

【0018】

半導体基板１０の裏面側には、ｎ＋領域であるドレイン領域１４が形成され、ドレイン領域１４の上方にｎ領域１６が形成される。この例では、トレンチ１２の下部は、表面側からこのｎ領域１６内にまで伸びている。なお、ｎ領域１６とｎ＋領域２０の境界にまでトレンチ１２の下部が達してもよい。

【0019】

トレンチ１２の外側のｎ領域１６上方には、ｐ領域１８が形成され、その上方にｎ＋領域であるソース領域２０が形成されている。トレンチ１２の上部がｐ領域１８およびソース領域２０の内側に位置する。

【0020】

また、この例では、ソース領域２０の側方（トレンチ１２から遠い側）には、半導体基板１０の内方に向けてトレンチ１２と平行に伸び、ｐ領域１８内で終端する、導電性の導電部２２が形成される。この導電部２２の下端とｐ領域１８との間には側方および底部がｐ領域１８に取り囲まれたｐ＋領域２４が形成され、このｐ＋領域２４により、ｐ領域１８をソース(グランド)接続する。なお、導電部２２はｐ領域１８とｎ領域１６の境界にまで達し、ｐ＋領域２４はｐ領域１８に取り囲まれておらず、ｐ＋領域２４の下部はｎ領域１６であってもよい。

【0021】

トレンチ１２内には、絶縁性のＳｉＯ２から形成される酸化絶縁層３０が充填され、この酸化絶縁層３０はトレンチ１２の上方まで至り、そこからソース領域２０の上方にまで所定の厚みで広がっている。酸化絶縁層３０について、ゲート領域３２の周辺の酸化絶縁層３０を、酸化絶縁層３０ａ、ゲート領域３２の上方の酸化絶縁層３０を酸化絶縁層３０ｄという。

【0022】

そして、トレンチ１２内の上部の酸化絶縁層３０の内部にゲート領域３２が配置され、ゲート領域３２の下方のトレンチ１２の下部の酸化絶縁層３０内には、シールドゲート領域３４が配置される。このゲート領域３２およびシールドゲート領域３４は導電性のポリシリコンで形成されている。

【0023】

ゲート領域３２およびシールドゲート領域３４の周辺の酸化絶縁層３０は、例えば熱酸化シリコンやＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）の酸化シリコンで形成される。

【0024】

ここで、本実施形態では、トレンチ１２内のシールドゲート領域３４の外側（側方および下方）について、酸化絶縁層３０中に絶縁性の窒化絶縁層４０を配置したＯＮＯ構造を有する。すなわち、外側から酸化絶縁層（ＳｉＯ２）３０ｂ／窒化絶縁層（ＳｉＮ）４０／酸化絶縁層（ＳｉＯ２）３０ｃという構造になっている。なお、ＯＮＯ構造をとるにより、熱酸化を防止するための窒化絶縁層を別途形成することが不要になり、製造工程を簡略化することができる。

【0025】

また、シールドゲート領域３４とゲート領域３２との間には、比較的厚い酸化絶縁層３０ｅが配置されている。この酸化絶縁層３０ｅは、ポリシリコンで形成されるシールドゲート領域３４とゲート領域３２の間に位置するので、インターポリ酸化絶縁層（ＩＰＯ）と呼ばれる。なお、本明細書では、ゲート・シールドゲート間の酸化絶縁層３０ｅを、中間絶縁層という。

【0026】

このようなシールドゲートタイプＦＥＴ（ｎチャネル）において、ソース領域２０とドレイン領域１４間に所定の電圧を印加した状態で、ゲート領域３２に正の電圧を印加すると、発生する電界によりゲート領域３２の周辺のｐ領域１８に縦方向のチャネルが形成され、ソース・ドレイン間が導通されて電流が流れる。なお、シールドゲート領域３４は、ゲート領域３２またはソース領域２０に電気的に接続されるとよい。

【0027】

シールドゲートタイプＦＥＴでは、ゲート領域３２に加えシールドゲート領域３４を有する。シールドゲート領域３４はソースに接続されるため、ドレインソース間への電圧印加時にｐ領域１８からだけではなく、ＯＮＯ構造３０ｂの側面からも空乏層が広がり、トレンチ１２－トレンチ１２間のｎ領域１６を素早く空乏化できる。その結果、ゲート－ドレイン間の容量を低減することが可能となり、高速スイッチング・スイッチング損失低減が可能となりる。

【0028】

「製造方法」
次に、本実施形態に係る電界効果トランジスタ（シールドゲートタイプＦＥＴ）の製造方法について、図２Ａ～図２Ｄ、図３Ａ～図３Ｄを参照して説明する。

【0029】

半導体基板１０に対する、フォトリソグラフィ―（フォトレジストの堆積、露光、現像、エッチングなどの工程を含む処理）によって、トレンチ１２を表面から内方に向けての縦穴として形成する（図２Ａ）。
すなわち、表面に酸化膜５０が形成された半導体基板１０について、フォトレジストを用いて酸化膜５０をエッチングし、フォトレジストを除去後、酸化膜５０をマスクに半導体基板をエッチング（Ｓｉエッチング）してトレンチ１２を形成する。図においては、酸化膜５０がトレンチ１２の上方周辺の半導体基板１０の表面上に残留している。

【0030】

酸化膜５０を除去した後、トレンチ１２の内壁および上部周辺に第1酸化絶縁層（ＳｉＯ２）Ｏ１、窒化絶縁層（ＳｉＮ）Ｎ（４０）、第２酸化絶縁層（ＳｉＯ２）Ｏ２（３０ｃ）をこの順番で形成し、その内部および上部にポリシリコン５２を形成する（図２Ｂ）。なお、外側酸化絶縁層Ｏ１を第１酸化絶縁層といい、通常熱酸化で形成され、これが図１の酸化絶縁層３０ｂに対応する。窒化絶縁層Ｎは、後に上部が除去され、図１の窒化絶縁層４０となる。第２酸化絶縁層Ｏ２は、ＣＶＤなどで堆積され、図１の酸化絶縁層３０ｃとなる。

【0031】

次に、ポリシリコン５２を、所定の高さまでエッチバックして、シールドゲート領域３４に対応する形に整形する（図２Ｃ）。

【0032】

シールドゲート領域３４の上方および上部側壁の酸化層Ｏ２上と、シールドゲート領域３４の上方にＩＰＯ（酸化絶縁層３０ｅ）となる酸化絶縁層Ｏ３を形成する（図２Ｄ）。

【0033】

シールドゲート領域３４の上方に所定量の酸化絶縁層Ｏ３（３０ｅ）を残し、トレンチ１２内上部の窒化絶縁層４０の内側の酸化絶縁層Ｏ２、Ｏ３（側壁）を除去し、この部分の窒化絶縁層Ｎを露出する（図３Ａ）。

【0034】

露出した部分の窒化絶縁層Ｎをエッチングによって除去し（図３Ｂ）、残った下部を窒化絶縁層４０とする。ここで、除去対象の窒化絶縁層Ｎの除去を確実に行うため、その残った窒化絶縁層４０の上端は、周辺の酸化絶縁層Ｏ３の表面に対し凹み、凹部６０が形成される。

【0035】

後でゲート領域３２を形成する部分の側壁となる、酸化絶縁層３０ａの厚みを適切なものとするために、ＣＶＤにより酸化絶縁層Ｏ３を追加堆積する（図３Ｃ）。本実施形態では、このときに窒化絶縁層Ｎの除去によって生じた凹部６０を十分埋める。酸化絶縁層Ｏ３の表面は凸形状となる。そして、ゲート領域３２用のポリシリコン５４を堆積する（図３Ｄ）。

【0036】

この後、ポリシリコン５４をエッチバックして所定の大きさに整形し、これをゲート領域３２とし、さらにその上に酸化絶縁層を堆積する。その後、ソースなどを形成し、シールドゲートトレンチタイプＦＥＴを形成する。

【0037】

「窒化絶縁層の除去」
図４Ａ～図４Ｃには、ここで、従来手法（比較例）による、窒化絶縁層４０の除去からその後の酸化絶縁層Ｏ３の形成の状態を示してある（図３Ａ～図３Ｃに対応）。

【0038】

このように、窒化絶縁層Ｎを除去した後に形成された凹部６０について、その後のＣＶＤによる酸化絶縁層（第３酸化絶縁層という）形成によって十分穴埋めできず、凹部が残留する。

【0039】

すなわち、ゲート領域３２を形成する前に、ゲート領域３２の形成のために酸化絶縁層（ＳｉＯ２）をエッチングし、次に窒化絶縁層Ｎをエッチングする。これによって、窒化絶縁層Ｎの上端の上に凹部６０が形成される。その後のＣＶＤによる追加の酸化絶縁層Ｏ３の形成においては、その層厚は所望のゲート酸化層の層厚を適切なものに調整するため十分に厚くはなく、窒化絶縁層Ｎ上端の凹部６０は十分には埋まらない。そのため、シールドゲート領域３４の上方に存在する酸化絶縁層Ｏ３（ＩＰＯ）の上にゲート領域３２を形成した際に、窒化絶縁層４０上にゲート領域３２の下向きの突起部が生じる。

【0040】

ゲート領域３２への電圧印加時には、このゲート領域３２の突起部に電界の集中が起こり、リーク電流が増加する。

【0041】

図５は、ＣＶＤによる酸化絶縁層３０の追加形成によっても凹部が残留した場合における電界強度を示す模式図であり、黒塗りの部分が電界強度の大きな部分である。このように、ゲート領域３２の突出部に対向する酸化絶縁層３０の薄い部分において、電界強度大きな部分が発生する。従って、この部分に電流が流れやすく、ゲート・ソース間のリーク電流が増加しやすい。

【0042】

図６Ａ、図６Ｂは、本実施形態による、窒化絶縁層４０の除去からその後の酸化絶縁層の形成の状態を示してある（図３（ａ）～図３（ｃ）に対応）。このように、ＣＶＤによる酸化絶縁層を所定厚み以上に厚く形成することで、窒化絶縁層Ｎ（４０）の除去に伴う凹部を埋め戻し、ここの表面を凸形状にして、酸化絶縁層Ｏ３における凹部の形成を防止する。

【0043】

特に、図６（ｂ）に示す、側壁の酸化絶縁層の厚みΔ１を、窒化絶縁層の厚みｄの１／２倍以上（Δ１≧ｄ／２）、窒化絶縁層４０からゲート領域３２までの酸化絶縁層Ｏ３（３０ｅ）の厚みΔ２を窒化絶縁層の厚みｄの１／２倍以上（Δ２≧ｄ／２）とする。

【0044】

これによって、酸化絶縁層Ｏ３（３０ｅ）の周辺部の凹みはなくなり、従ってゲート領域３２の突出部もなくなり、図7に示すように、電界の集中を避けることができる。

【0045】

窒化絶縁層４０の除去に伴う凹部の幅は、窒化絶縁層４０の厚みｄに応じたものである。そして、ＣＶＤによる酸化絶縁層は、凹部の側壁、底面の表面上に堆積する。厚みｄ／２の酸化絶縁層が側壁に堆積すれば、凹部は埋まるはずである。従って、Δ１≧ｄ／２の条件を満たせば、凹部は埋まるはずであり、これに底面への堆積を合わせれば、凹部を埋めた以上の酸化絶縁層の堆積が見込まれる。

【0046】

そして、Δ２≧ｄ／２を満足すれば、電界の集中を確実に避けることが可能になる。

【0047】

ここで、Δ１≧ｄ／２またはΔ２≧ｄ／２のいずれかを満足することで、電界の集中を避けることが可能であるが、両方を満足することでより効果がある。
なお、トレンチ内のゲート領域の外側（側壁）の酸化絶縁層の厚みを適切なものに維持するために、窒化絶縁層の外側の酸化絶縁層を比較的薄くしておき、ＣＶＤによる厚い絶縁層の形成によってもゲート領域の側方の絶縁層の厚みを適切なものに維持することが好ましい。

【0048】

すなわち、図８に示すように、トレンチ１２の内壁には、熱酸化による酸化絶縁層３０ｂが形成されている。これは、トレンチ１２の内壁から窒化絶縁層４０までの厚さとなっている。そして、窒化絶縁層４０の上方および内側の酸化絶縁層３０ｅの上にＣＶＤの酸化絶縁層３０ｆが形成される。そして、この例においては、酸化絶縁層３０ｂの厚みを通常に比べ薄くしておく。これによって、ＣＶＤによる酸化絶縁層３０ｆを比較的厚めにしても、トレンチ１２の内壁から内側の酸化絶縁層３０ｂ，３０ｆを合わせた厚さＤを目的とする厚さにすることができる。

【0049】

「実施形態の効果」
本実施形態に係るシールドゲートトレンチタイプＦＥＴによれば、シールドゲート領域３４の周辺の酸化絶縁層３０について、ＯＮＯ（酸化絶縁層／窒化物層／酸化絶縁層）の三層構造とするが、ＩＰＯの周辺部における窒化絶縁層の除去に伴い発生する凹部をＣＶＤにより酸化絶縁層によって十分埋めることができる。そこで、ゲート領域に突起部が生じることを防止して、リーク電流の発生を効果的に防止することができる。

【符号の説明】

【0050】

１０ 半導体基板、１２ トレンチ、１４ ドレイン領域、１６ ｎ領域、１８ ｐ領域、２０ ソース領域、２２ 導電部、２４ ｐ＋領域、３０ 酸化絶縁層、３２ ゲート領域、３４ シールドゲート領域、４０ 窒化絶縁層。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図4C】

【図5】

【図6A】

【図6B】

【図7】

【図8】