特許 7573214 集積型半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-17

(45)【発行日】2024-10-25

(54)【発明の名称】集積型半導体装置

(51)【国際特許分類】

   H01L 27/095 20060101AFI20241018BHJP

   H01L 21/338 20060101ALI20241018BHJP

   H01L 29/778 20060101ALI20241018BHJP

   H01L 29/812 20060101ALI20241018BHJP

   H01L 21/28 20060101ALI20241018BHJP

   H01L 29/41 20060101ALI20241018BHJP

   H01L 21/337 20060101ALI20241018BHJP

   H01L 29/808 20060101ALI20241018BHJP

   H01L 29/417 20060101ALI20241018BHJP

   H01L 29/423 20060101ALI20241018BHJP

【ＦＩ】

H01L27/095

H01L29/80 H

H01L29/80 U

H01L29/80 E

H01L29/80 L

H01L21/28 301B

H01L29/44 L

H01L29/44 P

H01L29/80 C

H01L29/50 J

H01L29/58 Z

【請求項の数】 16

(21)【出願番号】P 2021542837

(86)(22)【出願日】2020-08-21

(86)【国際出願番号】 JP2020031632

(87)【国際公開番号】W WO2021039629

(87)【国際公開日】2021-03-04

【審査請求日】2023-07-20

(31)【優先権主張番号】P 2019157650

(32)【優先日】2019-08-30

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】柳原 学

(72)【発明者】

【氏名】佐藤 高広

(72)【発明者】

【氏名】山際 優人

(72)【発明者】

【氏名】引田 正洋

【審査官】岩本 勉

(56)【参考文献】

【文献】国際公開第２０１４／１８８６５１（ＷＯ，Ａ１）

【文献】国際公開第２０１３／１６１１３８（ＷＯ，Ａ１）

【文献】特開２０１１－１８２５９１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０９５

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／４２３

(57)【特許請求の範囲】

【請求項1】

集積型半導体装置であって、
半導体基板と、
前記半導体基板上に集積化された、ハーフブリッジを構成するハイサイドトランジスタおよびローサイドトランジスタとを備え、
前記ハイサイドトランジスタおよび前記ローサイドトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、
前記ハイサイドトランジスタの前記ソース電極と、前記ローサイドトランジスタの前記ドレイン電極とは、一体化された共通電極であり、
前記共通電極は、前記集積型半導体装置の平面視において、前記ハイサイドトランジスタおよび前記ローサイドトランジスタの前記活性領域を分断している、
集積型半導体装置。

【請求項2】

前記共通電極は、前記集積型半導体装置の平面視において、前記ハイサイドトランジスタの前記ゲート電極と前記ローサイドトランジスタの前記ゲート電極との間に挟まれている、
請求項１に記載の集積型半導体装置。

【請求項3】

前記ハイサイドトランジスタと前記ローサイドトランジスタとは、前記集積型半導体装置の平面視において、交互に繰り返して配列されている、
請求項１または２に記載の集積型半導体装置。

【請求項4】

前記ハイサイドトランジスタの前記ドレイン電極、前記ローサイドトランジスタの前記ソース電極、前記ローサイドトランジスタの前記ゲート電極、および前記共通電極の少なくとも一つは、前記ハイサイドトランジスタおよび前記ローサイドトランジスタの前記活性領域の上方に形成されたパッドを有している、
請求項１から３のいずれか１項に記載の集積型半導体装置。

【請求項5】

さらに、
前記半導体基板の裏面に形成された裏面電極と、
前記半導体基板を貫通し、前記ハイサイドトランジスタの前記ドレイン電極、前記ローサイドトランジスタの前記ソース電極、または前記共通電極のいずれか一つと、前記裏面電極とを接続するビアとを備える、
請求項１から４のいずれか１項に記載の集積型半導体装置。

【請求項6】

前記集積型半導体装置の平面視において、
前記ハイサイドトランジスタの前記ゲート電極は、前記ハイサイドトランジスタの前記ドレイン電極を囲み、
前記ローサイドトランジスタの前記ゲート電極は、前記ローサイドトランジスタの前記ソース電極を囲んでいる、
請求項１から５のいずれか１項に記載の集積型半導体装置。

【請求項7】

前記ハイサイドトランジスタの前記ゲート電極に接続され前記ゲート電極の下方に形成されている半導体領域であるゲート領域および前記ローサイドトランジスタの前記ゲート電極に接続され前記ゲート電極の下方に形成されている半導体領域であるゲート領域は、ｐ型半導体で構成されている、
請求項１から６のいずれか１項に記載の集積型半導体装置。

【請求項8】

前記ハイサイドトランジスタおよび前記ローサイドトランジスタは、ＧａＮトランジスタである、
請求項１から７のいずれか１項に記載の集積型半導体装置。

【請求項9】

前記ＧａＮトランジスタは、２次元電子ガスを含むチャネルを有する、
請求項８に記載の集積型半導体装置。

【請求項10】

前記半導体基板は、シリコンである、
請求項８または９に記載の集積型半導体装置。

【請求項11】

前記集積型半導体装置の平面視において、
前記共通電極の周囲に、前記共通電極と電気的に接続されたｐ型半導体領域が形成され、
前記ハイサイドトランジスタの前記ドレイン電極の周囲に、前記ハイサイドトランジスタの前記ドレイン電極と電気的に接続されたｐ型半導体領域が形成されている、
請求項７から１０のいずれか１項に記載の集積型半導体装置。

【請求項12】

集積型半導体装置であって、
半導体基板と、
前記半導体基板上に集積化された、ハーフブリッジを構成するハイサイドトランジスタおよびローサイドトランジスタとを備え、
前記ハイサイドトランジスタおよび前記ローサイドトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、
前記ハイサイドトランジスタの前記ソース電極と、前記ローサイドトランジスタの前記ドレイン電極とは、一体化された共通電極であり、
前記集積型半導体装置の平面視において、
前記共通電極の周囲に、前記共通電極と電気的に接続されたｐ型半導体領域が形成され、
前記ハイサイドトランジスタの前記ドレイン電極の周囲に、前記ハイサイドトランジスタの前記ドレイン電極と電気的に接続されたｐ型半導体領域が形成されている、
集積型半導体装置。

【請求項13】

さらに、前記半導体基板上に集積化され、前記ハイサイドトランジスタおよび前記ローサイドトランジスタを駆動するゲートドライバを備える、
請求項１から１２のいずれか１項に記載の集積型半導体装置。

【請求項14】

請求項１から１３のいずれか１項に記載の集積型半導体装置を２個用いて構成されるフルブリッジを備え、１チップで構成される集積型半導体装置。

【請求項15】

請求項１から１３のいずれか１項に記載の集積型半導体装置を３個用いて構成される３相インバータを備え、１チップで構成される集積型半導体装置。

【請求項16】

半導体基板と、
前記半導体基板上に集積化された、第１のトランジスタおよび第２のトランジスタとを備え、
前記第１のトランジスタおよび前記第２のトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、
前記第１のトランジスタの前記ドレイン電極と、前記第２のトランジスタの前記ソース電極とは、一体化された共通電極であり、
前記第１のトランジスタと前記第２のトランジスタは、アクティブクランプ方式のフライバックコンバータの構成要素である、
集積型半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、少なくとも２個のトランジスタが集積化された集積型半導体装置に関する。

【背景技術】

【0002】

スイッチング電源の代表的な構成として、パワートランジスタをハイサイドとローサイドにそれぞれ１個ずつ用いて接続したハーフブリッジがある。また、このハーフブリッジを２つ用いることでフルブリッジが構成され、ハーフブリッジを３つ用いることで３相インバータが構成される。ハーフブリッジにおいては、ハイサイドのパワートランジスタとローサイドのパワートランジスタとを交互にオンオフさせることで、電力変換を行う。

【0003】

このようなハーフブリッジに用いられるパワートランジスタとしては、高耐圧で大電流が得られやすい、縦型構造のものがこれまで多く用いられてきた。縦型構造とは電流が流れる方向が、半導体基板に対して垂直方向であるトランジスタ構造である。このトランジスタ構造においては、チップ（ダイ）の裏面をドレイン端子（またはコレクタ端子）とする。そのため、ハイサイドのドレイン端子とローサイドのドレイン端子との間を絶縁化する必要があるハーフブリッジを１チップ上に集積化することが困難である。そのため、単体のトランジスタのチップをモジュール化することや、単体のトランジスタチップをパッケージに組み立てた後にボード上に実装することで、ハーフブリッジを構成することが一般的である。そのようなハーフブリッジとして、パワートランジスタにＦＥＴを用いた場合、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとが接続された端子が、ハーフブリッジの出力端子となる。

【0004】

一方、近年、電流が流れるチャネルが半導体基板と平行方向にある横型構造のＧａＮパワートランジスタの開発や製品化が進んできている。横型構造においては、基板裏面を共通接地にすることで、トランジスタを集積化することが比較的容易である。例えば、特許文献１には横型ＧａＮパワートランジスタを、１チップ上にハイサイドとローサイドに合計２個集積化したハーフブリッジ構造が開示されている。

【0005】

さらに、ハイサイドとローサイドのＧａＮパワートランジスタ２個の配線を工夫して集積化した先行技術が特許文献２に開示されている。その技術では、ハーフブリッジは、平面視において、一つの半導体基板の上にソース電極、ゲート電極、ドレイン電極が、ある方向（Ｘ方向とする）に繰り返して形成されて構成されるハイサイドのＧａＮパワートランジスタと、ソース電極、ゲート電極、ドレイン電極が同じＸ方向に繰り返して形成されて構成されるローサイドのＧａＮパワートランジスタとを備える。ハイサイドのＧａＮパワートランジスタの活性領域とローサイドのＧａＮパワートランジスタの活性領域とは素子分離領域で分断されている。

【0006】

ハイサイドのＧａＮパワートランジスタとローサイドのＧａＮパワートランジスタとは、同じゲート・ソース間距離、同じゲート・ドレイン電極間距離を有している。ハイサイドのソース電極と同じＸ方向の位置で異なるＹ方向（Ｘ方向に垂直な方向）の位置に、ローサイドのドレイン電極がある。また、ハイサイドのドレイン電極と同じＸ方向の位置で異なるＹ方向の位置に、ローサイドのソース電極がある。このレイアウトにおいて、複数のハイサイドのソース電極と、それら複数のソース電極に対向する位置にある複数のローサイドのドレイン電極とを繋ぐ、フィッシュボーン状のハーフブリッジの出力配線が形成されている。

【0007】

これら一組のソース電極、ゲート電極、ドレイン電極をユニットトランジスタと呼んだ場合、ハイサイドのユニットトランジスタのソースとローサイドのユニットトランジスタのドレインとが接続されており、それらの接続点がハーフブリッジの出力端子に接続されている。ハイサイドのドレイン端子は各ハイサイドのユニットトランジスタのドレインに接続されており、ローサイドのソース端子は各ローサイドのユニットトランジスタのソースに接続されている。

【先行技術文献】

【特許文献】

【0008】

【文献】特表２００７－５２２６７７号公報

【文献】米国特許出願公開第２００９／００７８９６５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、従来のＧａＮパワートランジスタを１チップ上に２個集積化したハーフブリッジにおいては、チップ面積の縮小化が不十分であるという課題がある。

【0010】

そこで、本開示は、従来よりも小さな面積の半導体チップで構成される集積型半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記目的を達成するために、本開示の一形態に係る集積型半導体装置は、半導体基板と、前記半導体基板上に集積化された、ハーフブリッジを構成するハイサイドトランジスタおよびローサイドトランジスタとを備え、前記ハイサイドトランジスタおよび前記ローサイドトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、前記ハイサイドトランジスタの前記ソース電極と、前記ローサイドトランジスタの前記ドレイン電極とは、一体化された共通電極である。

【0012】

上記目的を達成するために、本開示の他の一形態に係る集積型半導体装置は、半導体基板と、前記半導体基板上に集積化された、第１のトランジスタおよび第２のトランジスタとを備え、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、前記第１のトランジスタの前記ソース電極と、前記第２のトランジスタの前記ドレイン電極とは、一体化された共通電極であり、前記第１のトランジスタと前記第２のトランジスタは、アクティブクランプ方式のフライバックコンバータの構成要素である。

【発明の効果】

【0013】

本開示により、従来よりも小さな面積の半導体チップで構成される集積型半導体装置が実現される。

【図面の簡単な説明】

【0014】

【図1A】図１Ａは、実施形態１における集積型半導体装置の平面図である。

【図1B】図１Ｂは、図１ＡにおけるＬ１－Ｌ２間の断面図である。

【図2】図２は、実施形態１における集積型半導体装置の等価回路図である。

【図3】図３は、実施形態１の変形例における集積型半導体装置の断面図である。

【図4】図４は、実施形態２における集積型半導体装置の平面図である。

【図5A】図５Ａは、実施形態３における集積型半導体装置の平面図である。

【図5B】図５Ｂは、図５ＡにおけるＬ３－Ｌ４間の断面図である。

【図6】図６は、本開示に係る、ゲートドライバを備える集積型半導体装置の一例を示す回路図である。

【図7】図７は、本開示に係る集積型半導体装置のフルブリッジおよび３相インバータへの適用例を示す回路図である。

【図8】図８は、本開示に係る集積型半導体装置のアクティブクランプ方式フライバックコンバータへの適用例を示す回路図である。

【発明を実施するための形態】

【0015】

以下、実施の形態について、図面を参照して詳細に説明する。ただし、実施形態１から実施形態３および変形例において、同一の構成要素には、同一の符号を付し、重複する説明は省略する。また、「上に」及び「上方に」は、特段の断りがない限り、集積型半導体装置の裏面を「下」とする場合における「上方向」、つまり、集積型半導体装置の断面視における「上方向」を意味し、いずれも、下にある物に接している場合と離間している場合の両方を含む。「下に」及び「下方に」は、特段の断りがない限り、集積型半導体装置の表面を「上」とする場合における「下方向」、つまり、集積型半導体装置の断面視における「下方向」を意味し、いずれも、上にある物に接している場合と離間している場合の両方を含む。

【0016】

（実施形態１）
図１Ａは、実施形態１における、ハーフブリッジを構成する集積型半導体装置の平面図である。なお、平面図において、Ｘ方向は、トランジスタが並ぶ方向であり、Ｙ方向は、Ｘ方向に直交する方向である。また、図１ＡにおけるＬ１－Ｌ２の線で切断した場合の集積型半導体装置の断面図を図１Ｂに示す。

【0017】

集積型半導体装置は、層構造として、図１Ｂに示されるように、半導体基板としてのＳｉ（シリコン）基板１上にＡｌＮからなる核形成層３、バッファー層５、ＧａＮからなるチャネル層７、およびＡｌＧａＮからなるバリア層９を備える。チャネル層７とバリア層９との界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガス８が形成されている。そして、２次元電子ガス８を高抵抗化するために、イオン注入により素子分離領域２４が形成されている。図１Ａに示されるように、イオン注入されずに２次元電子ガス８が存在する領域を活性領域２２と呼ぶ。活性領域２２と素子分離領域２４の境界が素子分離境界２３である。

【0018】

なお、バッファー層５を流れるリーク電流を低減するために、イオン注入はバッファー層５に注入イオンが到達するまで行っている。イオン注入種としては、比較的質量数が小さいヘリウム、ボロン、窒素、または酸素等を用いる。

【0019】

図１Ａに示すように、ローサイドのソース電極１２、ローサイドのゲート電極１４、共通電極１６、ハイサイドのゲート電極１８、ハイサイドのドレイン電極２０が、それぞれフィンガー状に形成されている。ここで、ローサイドのトランジスタ（以下、「ローサイドトランジスタ」ともいう）もハイサイドのトランジスタ（以下、「ハイサイドトランジスタ」ともいう）もノーマリーオフ型であるため、２次元電子ガス８はローサイドのゲート電極１４の直下とハイサイドのゲート電極１８の直下では消滅している。共通電極１６はローサイドのドレイン電極とハイサイドのソース電極とが一体化された共通電極であり、集積型半導体装置の平面視において、ローサイドのゲート電極１４と、ハイサイドのゲート電極１８との間に挟まれている。ここで、一体化された共通電極とは、２以上のトランジスタに共通に用いられる一つの電極を意味し、２以上の電極が配線で接続されて構成されるものが除かれる。（i）ソース電極１２、（ii）ゲート電極１４、および、（iii）ドレイン電極を兼ねる共通電極１６は、ローサイドの単位トランジスタ１００を構成している。（i）ゲート電極１８、（ii）ドレイン電極２０、および、（iii）ソース電極を兼ねる共通電極１６は、ハイサイドの単位トランジスタ１１０を構成している。なお、単位トランジスタとは、１組のソース電極、ドレイン電極、および、ゲート電極を有する最小単位のトランジスタである。

【0020】

このハイサイドの単位トランジスタ１１０とローサイドの単位トランジスタ１００とを一つの単位ハーフブリッジ１２０として、Ｘ方向に繰り返してアレイ状に配置することで、トータルのゲート幅が所定値になるようにしている。一例において、ハイサイドの単位トランジスタ１１０のゲート幅とローサイドの単位トランジスタ１００のゲート幅が共に１ｍｍである場合、単位ハーフブリッジ１２０を１００個、アレイ状に配置することで、ハイサイドのトランジスタもローサイドのトランジスタもトータルのゲート幅が１００ｍｍとなる。なお、単位ハーフブリッジとは、上述したように、ハイサイドの単位トランジスタとローサイドの単位トランジスタとで構成される回路である。本明細書では、並列に接続された複数の単位トランジスタの集まりを、単に、トランジスタとも呼ぶ。特に、並列に接続されたハイサイドの単位トランジスタ１１０の集まりをハイサイドトランジスタとも呼び、並列に接続されたローサイドの単位トランジスタ１００の集まりをローサイドトランジスタとも呼ぶ。また、並列に接続された複数の単位ハーフブリッジ１２０の集まりを、単に、ハーフブリッジとも呼ぶ。

【0021】

実施形態１における集積型半導体装置のレイアウトを等価回路で表現すると図２のようになる。ローサイドの単位トランジスタ１００のドレインと、ハイサイドの単位トランジスタ１１０のソースとが共通電極１６によって接続されて構成される単位ハーフブリッジ１２０がＸ方向に繰り返されてアレイ状に並んでいる。なお、図２には、ハイサイドの全てのドレインに接続されるハイサイドのドレイン端子１１２、ローサイドの全てのソースに接続されるローサイドのソース端子１０２、全ての共通電極１６に接続されるハーフブリッジの出力端子１２２も併せて図示されている。

【0022】

本実施形態においては、共通電極１６がローサイドのドレイン電極とハイサイドのソース電極とを兼ねているので、ローサイドのドレイン電極とハイサイドのソース電極とが個別に存在する従来技術に比べて、チップ面積が縮小される。

【0023】

そして、ローサイドのソース電極１２はローサイドのソース配線２６により（図１Ａおよび図１Ｂ参照）、ローサイドのゲート電極１４はローサイドのゲート配線２８により（図１Ａ参照）、ハイサイドのゲート電極１８はハイサイドのゲート配線３０により（図１Ａ参照）、ハイサイドのドレイン電極２０はハイサイドのドレイン配線３２により（図１Ａおよび図１Ｂ参照）、外部端子へ引き出される。共通電極１６の引き出しについては、トランジスタの表面を覆う絶縁膜（図示せず）の開口３６を形成した後に、開口３６を介して共通電極１６と接続されるパッド３４が形成される（図１Ａおよび図１Ｂ参照）。パッド３４が活性領域２２の上方にあるため（図１Ｂ参照）、パッド３４が素子分離領域２４の上にある場合に比べて、チップ面積が縮小される。

【0024】

また、本実施形態においては、図１Ａに示されるように、集積型半導体装置の平面視において、共通電極１６が活性領域２２から伸長して、素子分離境界２３を超えて素子分離領域２４へ到達しており、活性領域２２を分断している。この構成により、ハイサイドトランジスタからローサイドトランジスタへの貫通電流を抑制することができる。

【0025】

また、従来技術では、ハイサイドとローサイドの各トランジスタが、１チップの中で異なる領域に局在しているため、スイッチングの１周期において熱の発生箇所が不均一となり、ハイサイドもしくはローサイドのトランジスタのチャネル温度が絶対最大定格温度を超えやすくなるという信頼性上の問題がある。これに対して、本実施形態では、ハイサイドとローサイドを単位ハーフブリッジとして、その単位ハーフブリッジをアレイ状に繰り返して配置することによりハーフブリッジを構成している。つまり、ハイサイドトランジスタとローサイドトランジスタとは、集積型半導体装置の平面視において、交互に繰り返して配列されている。これにより、熱の発生箇所がスイッチングの１周期においても均一化され、ハイサイドとローサイドのトランジスタのチャネル温度が絶対最大定格温度を超えにくくなり、信頼性が向上する。

【0026】

なお、本実施形態では半導体基板としてＳｉ基板１を用いた。Ｓｉ基板１は低コストで大口径化ができるという利点がある。その他にも半導体基板として、ＧａＮ基板やＳｉＣ基板やサファイア基板を用いることも可能である。

【0027】

以上のように、本実施の形態に係る集積型半導体装置は、Ｓｉ基板１と、Ｓｉ基板１上に集積化された、ハーフブリッジ（単位ハーフブリッジ１２０の集まり）を構成するハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００とを備え、ハイサイドの単位トランジスタ１１０は活性領域２２、ソース電極（共通電極１６）、ドレイン電極２０およびゲート電極１８を有し、ローサイドの単位トランジスタ１００は活性領域２２、ソース電極１２、ドレイン電極（共通電極１６）およびゲート電極１４を有し、ハイサイドの単位トランジスタ１１０のソース電極とローサイドの単位トランジスタ１００のドレイン電極とは一体化された共通電極１６である。そして、共通電極１６は、集積型半導体装置の平面視において、ハイサイドの単位トランジスタ１１０のゲート電極１８とローサイドの単位トランジスタ１００のゲート電極１４との間に挟まれている。

【0028】

これにより、共通電極１６がローサイドのドレイン電極とハイサイドのソース電極とを兼ねているので、ローサイドのドレイン電極とハイサイドのソース電極とが個別に存在する従来技術に比べて、チップ面積が縮小される。

【0029】

また、ハイサイドの単位トランジスタ１１０とローサイドの単位トランジスタ１００とは、集積型半導体装置の平面視において、交互に繰り返して配列されている。これにより、熱の発生箇所がハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００によるスイッチングの１周期においても均一化され、ハイサイドとローサイドのトランジスタのチャネル温度が絶対最大定格温度を超えにくくなり、信頼性が向上する。

【0030】

また、共通電極１６は、集積型半導体装置の平面視において、ハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００の活性領域２２を分断している。これにより、ハイサイドの単位トランジスタ１１０からローサイドの単位トランジスタ１００への貫通電流が抑制される。

【0031】

また、ハイサイドの単位トランジスタ１１０のドレイン電極２０、ローサイドの単位トランジスタ１００のソース電極１２、ローサイドの単位トランジスタ１００のゲート電極１４、および共通電極１６の少なくとも一つは、ハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００の活性領域２２の上方に形成されたパッド３４を有している。これにより、パッド３４が活性領域２２の上方にあるため、パッド３４が素子分離領域２４の上にある場合に比べて、集積型半導体装置のチップ面積が縮小される。

【0032】

また、ハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００は、ＧａＮトランジスタである。そして、ＧａＮトランジスタは、２次元電子ガス８を含むチャネル層７を有する。これにより、高周波パワーデバイスとしての高電子移動度トランジスタ（ＨＥＭＴ）を用いたハーフブリッジが実現される。

【0033】

また、Ｓｉ基板１は、シリコンである。これにより、低コストで大口径化が可能なＳｉ基板１を用いて、集積型半導体装置の低コスト化ができる。

【0034】

（実施形態１の変形例）
実施形態１の変形例における集積型半導体装置の断面図を図３に示す。実施形態１においては、共通電極１６は絶縁膜を用いた配線技術によりＳｉ基板１の表面側に電気的に引き出されて、表面側に形成された共通電極１６のパッド３４に接続されていた。本変形例においてはＳｉ基板１およびその上に形成された半導体層を貫通するビア３８により、共通電極１６はＳｉ基板１の裏面側に電気的に引き出される。

【0035】

つまり、本変形例においては、集積型半導体装置は、半導体基板の裏面に形成された裏面電極４０と、半導体基板を貫通し、共通電極１６と裏面電極４０とを接続するビア３８とを備える。これにより、共通電極１６の配線抵抗が低減されるとともに、寄生インダクタンスが低減される。

【0036】

以上のように、実施形態１の変形例に係る集積型半導体装置は、実施形態１に係る集積型半導体装置に、さらに、Ｓｉ基板１の裏面に形成された裏面電極４０と、Ｓｉ基板１を貫通し、ハイサイドの単位トランジスタ１１０のドレイン電極２０、ローサイドの単位トランジスタ１００のソース電極１２、または共通電極１６のいずれか一つと、裏面電極４０とを接続するビア３８とを備える。これにより、共通電極１６の配線抵抗が低減されるとともに、寄生インダクタンスが低減される。

【0037】

なお、本変形例では、共通電極１６と裏面電極４０とを接続するビア３８が設けられたが、これに代えて、あるいは、これに加えて、ハイサイドトランジスタのドレイン電極と裏面電極４０とを接続するビア、または、ローサイドトランジスタのソース電極と裏面電極４０とを接続するビアが設けられてもよい。その場合には、裏面電極４０は、絶縁された複数の領域に分割されて、ビアに接続されてもよい。

【0038】

（実施形態２）
図４は、実施形態２における、ハーフブリッジを構成する集積型半導体装置の一例を示す平面図である。ローサイドのソース電極４２、ローサイドのゲート電極４４、共通電極４６、ハイサイドのゲート電極４８、ハイサイドのドレイン電極５０が形成されている。（i）ソース電極４２、（ii）ゲート電極４４、および、（iii）ドレイン電極を兼ねる共通電極４６は、ローサイドの単位トランジスタ１００ａを構成している。（i）ゲート電極４８、（ii）ドレイン電極５０、および、（iii）ソース電極を兼ねる共通電極４６は、ハイサイドの単位トランジスタ１１０ａを構成している。このハイサイドの単位トランジスタ１１０ａとローサイドの単位トランジスタ１００ａとを一つの単位ハーフブリッジ１２０ａとして、Ｘ方向に繰り返して、トータルのゲート幅が所定値になるように構成されている。また、本図には、活性領域５２、素子分離領域５４、および、活性領域５２と素子分離領域５４との境界である素子分離境界５３も図示されている。

【0039】

本開示の集積型半導体装置の平面視において、実施形態１では、ゲート電極がフィンガー状であったのに対し、本実施形態では、活性領域５２の中で、ローサイドのゲート電極４４がローサイドのソース電極４２を囲み、ハイサイドのゲート電極４８がハイサイドのドレイン電極５０を囲んでいる。このようにゲート電極がソース電極を囲む構成により、実施形態１におけるゲート電極が活性領域２２を超えて素子分離領域２４に達する構造に比べて、オフ時におけるゲート電極からの電界により、ハイサイドとローサイドの各トランジスタにおいて、ソース・ドレイン間のリーク電流が低減する。

【0040】

また、本実施形態においても、図４に示されるように、共通電極４６が活性領域５２を分断し、素子分離境界５３を超えて素子分離領域５４に到達している。この構成により、ハイサイドからローサイドへの貫通電流が抑制される。

【0041】

また、本実施形態における引き出し配線の形成方法は、実施形態１におけるパッド３４、および、実施形態１の変形例におけるビア３８および裏面電極４０と同様の方法が使える。

【0042】

以上のように、本実施の形態に係る集積型半導体装置は、集積型半導体装置の平面視において、ハイサイドの単位トランジスタ１１０ａのゲート電極４８は、ハイサイドの単位トランジスタ１１０ａのドレイン電極５０を囲み、ローサイドの単位トランジスタ１００ａのゲート電極４４は、ローサイドの単位トランジスタ１００ａのソース電極４２を囲んでいる。これにより、実施形態１におけるゲート電極が活性領域２２を超えて素子分離領域２４に達する構造に比べて、オフ時におけるゲート電極からの電界により、ハイサイドとローサイドの各トランジスタにおいて、ソース・ドレイン間のリーク電流が低減する。

【0043】

（実施形態３）
実施形態３における、ハーフブリッジを構成する集積型半導体装置の平面図を図５Ａに示し、また図５ＡにおけるＬ３－Ｌ４の線で切断した場合の集積型半導体装置の断面図を図５Ｂに示す。ローサイドのソース電極７２、ローサイドのゲート電極７４、共通電極７６、ハイサイドのゲート電極７８、ハイサイドのドレイン電極８０が形成されている。（i）ソース電極７２、（ii）ゲート電極７４、および、（iii）ドレイン電極を兼ねる共通電極７６は、ローサイドの単位トランジスタ１００ｂを構成している。（i）ゲート電極７８、（ii）ドレイン電極８０、および、（iii）ソース電極を兼ねる共通電極７６は、ハイサイドの単位トランジスタ１１０ｂを構成している。このハイサイドの単位トランジスタ１１０ｂとローサイドの単位トランジスタ１００ｂとを一つの単位ハーフブリッジ１２０ｂとして、Ｘ方向に繰り返して、トータルのゲート幅が所定値になるように構成されている。また、本図には、活性領域８２、素子分離領域８４、および、活性領域８２と素子分離領域８４との境界である素子分離境界８３も図示されている。

【0044】

図５Ａに示されるように、このレイアウトにおいては、活性領域８２内でローサイドのゲート電極７４およびローサイドのｐ型ゲート領域８６がローサイドのソース電極７２を囲んでいる。なお、ローサイドのｐ型ゲート領域８６は、図５Ｂに示されるように、ローサイドのゲート電極７４に接続され、ゲート電極７４の下方に形成されている半導体領域である。また、図５Ａに示されるように、ハイサイドのゲート電極７８およびハイサイドのｐ型ゲート領域９０がドレイン電極８０を囲んでいる。なお、ハイサイドのｐ型ゲート領域９０は、図５Ｂに示されるように、ハイサイドのゲート電極７８に接続され、ゲート電極７８の下方に形成されている半導体領域である。このようにゲート電極がソース電極またはドレイン電極を囲む構成により、実施形態１におけるゲート電極１４が活性領域２２を超えて素子分離領域２４に達する構造に比べて、オフ時におけるゲート電極からの電界により、ハイサイドとローサイドの各トランジスタにおいて、ソース・ドレイン間のリーク電流が低減する。

【0045】

また、本実施形態においても、共通電極７６が活性領域８２から素子分離境界８３を超えて、素子分離領域８４に到達している。この構成により、ハイサイドからローサイドへの貫通電流が抑制される。

【0046】

また、本実施形態における引き出し配線の形成方法は実施形態１におけるパッド３４、および、実施形態１の変形例におけるビア３８および裏面電極４０と同様の方法が使える。

【0047】

本実施形態が実施形態２と異なる点は、ローサイドのトランジスタのｐ型ゲート領域８６、およびハイサイドのトランジスタのｐ型ゲート領域９０を用いている点である。この構成により、ＧａＮパワートランジスタのノーマリーオフ特性が得られやすくなる。特に、ローサイドのｐ型ゲート領域８６とハイサイドのトランジスタのｐ型ゲート領域９０とをバリア層９をリセスエッチングした領域に形成することで、確実にノーマリーオフが得られるとともに、リセスエッチングしていない領域は２次元電子ガス濃度を高くできるので、トランジスタのオン抵抗が低減する。

【0048】

さらに、図５Ａおよび図５Ｂに示されるように、集積型半導体装置の平面視において、電流コラプスを抑制するために共通電極７６の周囲にｐ－ＧａＮからなるｐ型半導体領域８８と、ハイサイドのドレイン電極８０の周囲にｐ－ＧａＮからなるｐ型半導体領域９２とが形成されている。共通電極７６とｐ型半導体領域８８とは電気的に接続されており、ｐ型半導体領域８８とその直下の２次元電子ガス８との間に高い電位差が発生した場合に、ｐ型半導体領域８８からバリア層９及びチャネル層７にホールが注入され、電流コラプスが抑制される。

【0049】

同様に、ハイサイドのドレイン電極８０とｐ型半導体領域９２とは電気的に接続されており、ｐ型半導体領域９２とその直下の２次元電子ガス８との間に高い電位差が発生した場合に、ｐ型半導体領域９２からバリア層９及びチャネル層７にホールが注入され、電流コラプスが抑制される。つまり本構成により、ハイサイドのトランジスタにおいてもローサイドのトランジスタにおいても、電界が集中するドレイン電極端でｐ－ＧａＮからのホール注入により電子がトラップされることが抑制されるため、電流コラプスが抑制されたＧａＮパワートランジスタを用いたハーフブリッジが提供される。

【0050】

以上のように、本実施の形態に係る集積型半導体装置は、ハイサイドの単位トランジスタ１１０ｂのゲート電極７８に接続されゲート電極７８の下方に形成されている半導体領域であるゲート領域（ｐ型ゲート領域９０）およびローサイドの単位トランジスタ１００ｂのゲート電極７４に接続されゲート電極７４の下方に形成されている半導体領域であるゲート領域（ｐ型ゲート領域８６）は、ｐ型半導体で構成されている。これにより、ＧａＮパワートランジスタのノーマリーオフ特性が得られやすくなるとともに、トランジスタのオン抵抗が低減され得る。

【0051】

また、集積型半導体装置の平面視において、共通電極７６の周囲に、共通電極７６と電気的に接続されたｐ型半導体領域８８が形成され、ハイサイドの単位トランジスタ１１０ｂのドレイン電極８０の周囲に、ハイサイドの単位トランジスタ１１０ｂのドレイン電極８０と電気的に接続されたｐ型半導体領域９２が形成されている。これにより、電流コラプスが抑制されたＧａＮパワートランジスタを用いたハーフブリッジが実現される。

【0052】

なお、実施形態１から３および変形例において、ハイサイドトランジスタとローサイドトランジスタを駆動するゲートドライバも１チップ上に構成して、ハーフブリッジを駆動することも可能である。図６は、本開示に係る、ゲートドライバ１５０ａおよび１５０ｂを備える集積型半導体装置の一例を示す回路図である。ゲートドライバ１５０ａは、ハイサイドのトランジスタを駆動する回路であり、ｐチャネルトランジスタ１５１ａとｎチャネルトランジスタ１５２ａとが接続されて構成される。ゲートドライバ１５０ｂは、ローサイドのトランジスタを駆動する回路であり、ｐチャネルトランジスタ１５１ｂとｎチャネルトランジスタ１５２ｂとが接続されて構成される。このようなゲートドライバ１５０ａおよび１５０ｂを備える集積型半導体装置が１チップに集積化されてもよい。この構成により、ハーフブリッジを用いたスイッチング電源のさらなる小型化が可能である。

【0053】

このように、集積型半導体装置は、Ｓｉ基板１上に集積化され、ハイサイドの単位トランジスタ１１０およびローサイドの単位トランジスタ１００を駆動するゲートドライバ１５０ａおよび１５０ｂを備えてもよい。これにより、ハーフブリッジを用いたスイッチング電源のさらなる小型化が可能になる。

【0054】

なお、ＧａＮを用いた場合は、ｐチャネルトランジスタよりもｎチャネルトランジスタが作製しやすいので、ｎチャネルトランジスタでノーマリーオン型トランジスタとノーマリーオフ型トランジスタの両方、またはどちらか一方を用いてゲートドライバを構成しても良い。

【0055】

また、図７の（ａ）に示される、本開示に係る集積型半導体装置のフルブリッジ１６０への適用例のように、この１チップにハーフブリッジが集積化された半導体装置を２個用いることで、フルブリッジが構成される。また、１チップ上にこのハーフブリッジを２個形成することによってもフルブリッジが構成される。

【0056】

このように、本開示に係る集積型半導体装置は、上記実施の形態および変形例で説明した集積型半導体装置を２個用いて構成されるフルブリッジ１６０を備え、１チップで構成される集積型半導体装置であってもよい。これにより、小型化されたフルブリッジが実現される。

【0057】

同様に、図７の（ｂ）に示される、本開示に係る集積型半導体装置の３相インバータ１６１への適用例のように、この１チップにハーフブリッジが集積化された半導体装置を３個用いることで、３相インバータが構成される。また、１チップ上にこのハーフブリッジを３個形成することによっても３相インバータが構成される。

【0058】

このように、本開示に係る集積型半導体装置は、上記実施の形態および変形例で説明した集積型半導体装置を３個用いて構成される３相インバータ１６１を備え、１チップで構成される集積型半導体装置であってもよい。これにより、小型化された３相インバータ１６１が実現される。

【0059】

なお、本開示の集積型半導体装置における構成（２個のトランジスタ）はハーフブリッジに限らず、第１のトランジスタのドレインと第２のトランジスタのソースとを直接、接続する構成に適用できる。例えば図８に示すアクティブクランプ方式のフライバックコンバータ１６２に適用できる。第１のトランジスタの一例である一次側トランジスタ１６２ａのドレイン電極と第２のトランジスタの一例であるクランプ回路側トランジスタ１６２ｂのソース電極とが直接、接続されており、一次側トランジスタ１６２ａとクランプ回路側トランジスタ１６２ｂとのセットに対して、本開示の集積型半導体装置を適用することができる。

【0060】

このように、本開示に係る集積型半導体装置は、Ｓｉ基板１と、Ｓｉ基板１上に集積化された、第１のトランジスタ（一次側トランジスタ１６２ａ）および第２のトランジスタ（クランプ回路側トランジスタ１６２ｂ）とを備え、第１のトランジスタおよび第２のトランジスタのそれぞれは、活性領域、ソース電極、ドレイン電極、および、ゲート電極を有し、第１のトランジスタのドレイン電極と、第２のトランジスタのソース電極とは、一体化された共通電極１６であり、第１のトランジスタと第２のトランジスタは、アクティブクランプ方式のフライバックコンバータ１６２の構成要素であってもよい。これにより、小型化されたフライバックコンバータ１６２が実現される。

【0061】

また、上記実施形態等では、ハイサイドトランジスタおよびローサイドトランジスタは、それぞれ、並列に接続された複数の単位トランジスタ１１０および並列に接続された複数の単位トランジスタ１００で構成されたが、１個の単位トランジスタ１１０および１個の単位トランジスタ１００で構成されてもよい。

【0062】

以上、本開示の集積型半導体装置について、実施形態１～３、変形例および適用例に基づいて説明したが、本開示は、これらの実施形態等に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形をこれらの実施形態等に施したものや、これらの実施形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

【産業上の利用可能性】

【0063】

本開示にかかる２個のトランジスタが集積化された集積型半導体装置は、例えば、スイッチング電源の代表的な構成であるハーフブリッジとして利用できる。このハーフブリッジを２つ用いて構成されるフルブリッジや、ハーフブリッジを３つ用いて構成される３相インバータとしても利用可能である。また、アクティブクランプ方式のフライバックコンバータにも利用可能である。

【符号の説明】

【0064】

１ Ｓｉ基板
３ 核形成層
５ バッファー層
７ チャネル層
８ ２次元電子ガス
９ バリア層
１２、４２、７２ ローサイドのソース電極
１４、４４、７４ ローサイドのゲート電極
１６、４６、７６ 共通電極
１８、４８、７８ ハイサイドのゲート電極
２０、５０、８０ ハイサイドのドレイン電極
２２、５２、８２ 活性領域
２３、５３、８３ 素子分離境界
２４、５４、８４ 素子分離領域
２６ ローサイドのソース配線
２８ ローサイドのゲート配線
３０ ハイサイドのゲート配線
３２ ハイサイドのドレイン配線
３４ 共通電極のパッド
３６ 絶縁膜の開口
３８ ビア
４０ 裏面電極
８６ ローサイドのｐ型ゲート領域
８８、９２ ｐ型半導体領域
９０ ハイサイドのｐ型ゲート領域
１００、１００ａ、１００ｂ ローサイドの単位トランジスタ
１０２ ローサイドのソース端子
１１０、１１０ａ、１１０ｂ ハイサイドの単位トランジスタ
１１２ ハイサイドのドレイン端子
１２０、１２０ａ、１２０ｂ 単位ハーフブリッジ
１２２ ハーフブリッジの出力端子
１５０ａ、１５０ｂ ゲートドライバ
１５１ａ、１５１ｂ ｐチャネルトランジスタ
１５２ａ、１５２ｂ ｎチャネルトランジスタ
１６０ フルブリッジ
１６１ ３相インバータ
１６２ フライバックコンバータ
１６２ａ 一次側トランジスタ
１６２ｂ クランプ回路側トランジスタ

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】