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特許7573236ＡＤ変換器、及びそれを備えるセンサシステム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-17

(45)【発行日】2024-10-25

(54)【発明の名称】ＡＤ変換器、及びそれを備えるセンサシステム

(51)【国際特許分類】

H03M 1/46 20060101AFI20241018BHJP

H03M 1/12 20060101ALI20241018BHJP

【ＦＩ】

H03M1/46

H03M1/12 B

H03M1/12 C

【請求項の数】 9

(21)【出願番号】P 2020162652

(22)【出願日】2020-09-28

(65)【公開番号】P2022055199

(43)【公開日】2022-04-07

【審査請求日】2023-02-17

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110002527

【氏名又は名称】弁理士法人北斗特許事務所

(72)【発明者】

【氏名】中順一

(72)【発明者】

【氏名】小畑幸嗣

【審査官】及川尚人

(56)【参考文献】

【文献】国際公開第２０２０／１７０６１７（ＷＯ，Ａ１）

【文献】特開２０１８－１５２８３９（ＪＰ，Ａ）

【文献】特開２０１９－１２１８５１（ＪＰ，Ａ）

【文献】特開２０１７－１４７７１２（ＪＰ，Ａ）

【文献】特開２０１９－１０６７０６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００７２５１５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１／００－１／８８

(57)【特許請求の範囲】

【請求項1】

第１信号が入力される第１入力端子と、
第２信号が入力される第２入力端子と、
前記第１入力端子に入力される前記第１信号、及び、前記第２入力端子に入力される前記第２信号から選択した一の出力信号を出力する入力切替部と、
前記入力切替部の前記出力信号を複数ビットのデジタル信号に変換するＡＤ変換を行う逐次比較型のＡＤ変換部と、を備え、
前記ＡＤ変換部は、
最上位ビットから最下位ビットまでの対象ビットに対応する比較電圧を発生するＤＡ変換部と、
前記入力切替部の前記出力信号と前記比較電圧との差電圧と基準電圧とを比較することで、前記対象ビットの値を決定する比較器と、
前記最下位ビットまで前記比較器が逐次比較動作を行った後の変換誤差を積分する積分器と、
制御部と、を有し、
前記第２信号は、電圧値が一定の直流信号であり、
前記制御部は、
前記第１信号のＡＤ変換を行う第１変換動作では、前記積分器の積分結果に基づいて、次に前記第１信号のＡＤ変換を行う場合の前記基準電圧を設定し、
前記第２信号のＡＤ変換を行う第２変換動作では、前記基準電圧を一定の電圧レベルとする、
ＡＤ変換器。

【請求項2】

前記第１変換動作では、前記ＡＤ変換部が前記出力信号のＡＤ変換を行う変換期間の後に、前記積分器が積分動作を行う積分期間が設定され、
前記第２変換動作では、前記変換期間の後に、前記積分器が積分動作を行わない、
請求項１に記載のＡＤ変換器。

【請求項3】

前記第２変換動作では、前記ＡＤ変換部が前記出力信号のＡＤ変換を行う変換期間が終了すると、前記ＡＤ変換部が次の前記出力信号のＡＤ変換を開始する、
請求項１又は２に記載のＡＤ変換器。

【請求項4】

前記ＡＤ変換部が前記第１信号のＡＤ変換を行う頻度と、前記ＡＤ変換部が前記第２信号のＡＤ変換を行う頻度とが異なる、
請求項１～３のいずれか１項に記載のＡＤ変換器。

【請求項5】

複数の前記第１信号がそれぞれ入力される複数の前記第１入力端子を備え、
前記入力切替部は、前記複数の第１信号、及び、前記第２信号から選択した一の前記出力信号を前記ＡＤ変換部に出力する、
請求項１～４のいずれか１項に記載のＡＤ変換器。

【請求項6】

前記積分器は、複数の前記第１信号にそれぞれ対応して前記積分器の積分動作による積分値を保持する複数の容量素子を備える、
請求項１～５のいずれか１項に記載のＡＤ変換器。

【請求項7】

検知対象の事象の検知結果を出力するセンサと、
請求項１～６のいずれか１項に記載のＡＤ変換器と、を備え、
前記センサから出力されるセンサ信号が前記第１信号として前記第１入力端子に入力される、
センサシステム。

【請求項8】

前記ＡＤ変換部による前記第２信号の変換結果を平均化する平均化フィルタを更に備える、
請求項７に記載のセンサシステム。

【請求項9】

前記ＡＤ変換部による前記第１信号の変換結果と、前記平均化フィルタから出力される平均値との差分を出力する出力部を更に備える、
請求項８に記載のセンサシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＡＤ（Analog-to-Digital）変換器、及びそれを備えるセンサシステムに関する。より詳細には、本開示は、逐次比較型のＡＤ変換器、及びそれを備えるセンサシステムに関する。

【背景技術】

【0002】

特許文献１は、ノイズシェーピング逐次比較型ＡＤ変換器を開示する。ノイズシェーピング逐次比較型ＡＤ変換器は、通常の逐次比較型ＡＤ変換器に、積分回路を追加した構成をとる。ノイズシェーピング逐次比較型ＡＤ変換器では、逐次比較動作を最下位ビットまで行った後のＤＡ（Digital-to-Analog）変換器の残差電圧を積分し、次のサンプリングにフィードバックすることで、低周波帯域の雑音を高周波帯域に移動させるノイズシェーピング特性を得ている。そして、特許文献１では、高周波帯域に移動させた雑音をローパスフィルタで減衰させることで、ＡＤ変換器の高分解能化を実現している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１４７７１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＡＤ変換器が複数の信号のＡＤ変換を行う場合、複数の信号のそれぞれに対応して複数の積分回路（積分器）及びローパスフィルタが必要になるため、ＡＤ変換器が大型化するという問題がある。

【0005】

本開示の目的は、小型化が可能なＡＤ変換器、及びそれを備えるセンサシステムを提供することにある。

【課題を解決するための手段】

【0006】

本開示の一態様のＡＤ変換器は、第１入力端子と、第２入力端子と、入力切替部と、逐次比較型のＡＤ変換部と、を備える。前記第１入力端子には第１信号が入力され、前記第２入力端子には第２信号が入力される。前記入力切替部は、前記第１入力端子に入力される前記第１信号、及び、前記第２入力端子に入力される前記第２信号から選択した一の出力信号を出力する。前記ＡＤ変換部は、前記入力切替部の前記出力信号を複数ビットのデジタル信号に変換するＡＤ変換を行う。前記ＡＤ変換部は、ＤＡ変換部と、比較器と、積分器と、制御部と、を有する。前記ＤＡ変換部は、最上位ビットから最下位ビットまでの対象ビットに対応する比較電圧を発生する。前記比較器は、前記入力切替部の前記出力信号と前記比較電圧との差電圧と基準電圧とを比較することで、前記対象ビットの値を決定する。前記積分器は、前記最下位ビットまで前記比較器が逐次比較動作を行った後の変換誤差を積分する。前記第２信号は、電圧値が一定の直流信号である。前記制御部は、前記第１信号のＡＤ変換を行う第１変換動作では、前記積分器の積分結果に基づいて、次に前記第１信号のＡＤ変換を行う場合の前記基準電圧を設定し、前記第２信号のＡＤ変換を行う第２変換動作では、前記基準電圧を一定の電圧レベルとする。

【0007】

本開示の一態様のセンサシステムは、検知対象の事象の検知結果を出力するセンサと、前記ＡＤ変換器と、を備える。前記センサから出力されるセンサ信号が前記第１信号として前記第１入力端子に入力される。

【発明の効果】

【0008】

本開示によれば、小型化が可能なＡＤ変換器、及びそれを備えるセンサシステムを提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本開示の一実施形態に係るＡＤ変換器の概略的な回路図である。

【図2】図２は、同上のＡＤ変換器が備える積分器の一例を示す概略的な回路図である。

【図3】図３は、同上のＡＤ変換器の動作を説明するタイムチャートである。

【図4】図４は、同上のＡＤ変換器がＡＤ変換を行う信号の一例を示す図である。

【図5】図５は、本開示の一実施形態の変形例１に係るＡＤ変換器の動作を説明するタイムチャートである。

【図6】図６は、本開示の一実施形態の変形例２に係るＡＤ変換器がＡＤ変換を行う信号の一例を示す図である。

【図7】図７は、本開示の一実施形態の変形例３に係るＡＤ変換器の概略的な回路図である。

【発明を実施するための形態】

【0010】

（実施形態）
（１）概要
本実施形態のＡＤ変換器１は、図１に示すように、第１入力端子ＴＡと、第２入力端子ＴＢと、入力切替部２と、逐次比較型のＡＤ変換部３と、を備える。

【0011】

第１入力端子ＴＡには第１信号ＶＡが入力される。

【0012】

第２入力端子ＴＢには第２信号ＶＢが入力される。

【0013】

入力切替部２は、第１入力端子ＴＡに入力される第１信号ＶＡ、及び、第２入力端子ＴＢに入力される第２信号ＶＢから選択した一の出力信号Ｖ３を出力する。

【0014】

ＡＤ変換部３は、入力切替部２の出力信号Ｖ３を複数ビットのデジタル信号に変換するＡＤ変換を行う。

【0015】

ＡＤ変換部３は、ＤＡ変換部５と、比較器７と、積分器６１と、制御部４と、を備える。

【0016】

ＤＡ変換部５は、最上位ビットから最下位ビットまでの対象ビットに対応する比較電圧を発生する。

【0017】

比較器７は、入力切替部２の出力信号Ｖ３と比較電圧との差電圧Ｖ４と、基準電圧Ｖ５とを比較することで、対象ビットの値を決定する。

【0018】

積分器６１は、最下位ビットまで比較器７が逐次比較動作を行った後の変換誤差を積分する。

【0019】

制御部４は、第１信号ＶＡのＡＤ変換を行う第１変換動作では、積分器６１の積分結果に基づいて、次に第１信号ＶＡのＡＤ変換を行う場合の基準電圧Ｖ５を設定する。制御部４は、第２信号ＶＢのＡＤ変換を行う第２変換動作では、基準電圧Ｖ５を一定の電圧レベルとする。
本実施形態のＡＤ変換器１は、逐次比較型のＡＤ変換部３に積分器６１を付加した、ノイズシェーピング型の逐次比較型ＡＤ変換器である。

【0020】

ここでいう、第１入力端子ＴＡ及び第２入力端子ＴＢは、例えばパッケージ部品であるＡＤ変換器１のリード又は電極であるが、電線などを接続するための部品（端子）でもよいし、回路基板に配線として形成された導電体の一部でもよい。

【0021】

入力切替部２には、複数のアナログ入力電圧として第１信号ＶＡと第２信号ＶＢが入力され、第１信号ＶＡ及び第２信号ＶＢから選択した一の出力信号Ｖ３をＡＤ変換部３に出力する。ＡＤ変換部３は、入力切替部２の出力信号Ｖ３を複数ビットのデジタル信号Ｄ１に変換するＡＤ変換を行う。入力切替部２は、ＡＤ変換部３による出力信号Ｖ３の変換動作が終了すると、複数のアナログ入力電圧（第１信号ＶＡ及び第２信号ＶＢ）から新たに選択した出力信号Ｖ３をＡＤ変換部３に出力してＡＤ変換を実行させる。したがって、ＡＤ変換器１は、複数のアナログ入力電圧である第１信号ＶＡ及び第２信号ＶＢのＡＤ変換を時分割で行うことができる。

【0022】

また、本実施形態のＡＤ変換器１では、第１信号ＶＡのＡＤ変換を行う第１変換動作では、積分器６１がＡＤ変換部３の変換誤差を積分した積分結果に基づいて、次に第１信号ＶＡのＡＤ変換を行う場合の基準電圧Ｖ５を設定しているので、変換精度が向上するという利点がある。また、第２信号ＶＢのＡＤ変換を行う第２変換動作では基準電圧Ｖ５を一定の電圧レベルとしているので、ＡＤ変換部３の変換誤差を積分する積分器６１が不要である。そのため、第１信号ＶＡ及び第２信号ＶＢの数だけ積分器６１を設ける必要がなく、ＡＤ変換器１の小型化を図ることができる、という利点がある。

【0023】

また、本実施形態のセンサシステム１００は、検知対象の事象の検知結果を出力するセンサ２００と、ＡＤ変換器１と、を備える。センサ２００から出力されるセンサ信号が第１信号ＶＡとして第１入力端子ＴＡに入力される。

【0024】

センサシステム１００は、上記のＡＤ変換器１を備えているので、全体として小型化を図ることができる。

【0025】

以下の実施形態では、入力切替部２に２つの第１信号ＶＡと第２信号ＶＢが入力され、ＡＤ変換器１が、第１信号ＶＡ及び第２信号ＶＢから選択した一の出力信号（変換対象信号）Ｖ３を時分割でＡＤ変換する場合について説明する。なお、入力切替部２に入力されるアナログ入力電圧（第１信号ＶＡ及び第２信号ＶＢ）の数は２つに限定されず、３つ以上のアナログ入力電圧が入力切替部２に入力され、ＡＤ変換器１が、３つ以上のアナログ入力電圧を時分割でＡＤ変換してもよい。

【0026】

（２）詳細
（２．１）構成
以下、本実施形態に係るＡＤ変換器１及びセンサシステム１００の構成を図１及び図２に基づいて詳細に説明する。

【0027】

本実施形態のＡＤ変換器１はノイズシェーピング逐次比較型ＡＤ変換器である。ＡＤ変換器１は、上述のように、第１入力端子ＴＡと、第２入力端子ＴＢと、入力切替部２と、ＡＤ変換部３と、を備える。また、本実施形態のＡＤ変換器１は、フィルタ回路９と、出力部１０と、を更に備えている。

【0028】

第１入力端子ＴＡには第１信号ＶＡが入力され、第２入力端子ＴＢには第２信号ＶＢが入力される。第１信号ＶＡは、検知対象の事象（例えば加速度又は角速度など）を検知するセンサ２００の出力信号である。第１信号ＶＡの周波数は検知対象の事象に応じて変わり得るが、数十Ｈｚ～数ｋＨｚ程度の周波数成分を含む信号である。なお、センサ２００は、加速度又は角速度を検知するセンサに限定されず、ジャイロセンサ、温度センサ、圧力センサなどのセンサでもよい。第２信号ＶＢは、第１信号ＶＡに比べて周波数が低い信号である。本実施形態では、第２信号ＶＢは、センサ２００の基準電位となる電圧信号であり、電圧値がほぼ一定の直流信号である。なお、基準電位は比較的周波数が高いノイズを含んでもよい。ここにおいて、センサ２００の基準電位にオフセット電圧が重畳している場合、センサ２００の出力信号である第１信号Ｖ１はセンサ２００の検知結果にオフセット電圧が重畳した電圧となる。また、第２信号ＶＢは、センサ２００の基準電位となる電圧信号であるから、第２信号ＶＢはオフセット電圧に相当する電圧となる。この場合、第１信号ＶＡをＡＤ変換した値から、オフセット電圧に相当する第２信号ＶＢをＡＤ変換した値を引いた値を求めることで、センサ２００の検知結果をＡＤ変換した値を求めることができる。

【0029】

入力切替部２の出力端子ＴＣは、比較器７の一方の入力端子に接続されている。入力切替部２は、第１入力端子ＴＡと出力端子ＴＣとの間に接続されるスイッチ２１と、第２入力端子ＴＢと出力端子ＴＣとの間に接続されるスイッチ２２と、を備える。スイッチ２１，２２は、例えばＣＭＯＳトランジスタのような半導体スイッチであり、制御部４から入力される制御信号φＡ，φＢによってオン／オフが切り替えられる。スイッチ２１がオン、スイッチ２２がオフになると、入力切替部２から第１信号ＶＡが出力信号Ｖ３としてＡＤ変換部３に出力される。スイッチ２１がオフ、スイッチ２２がオンになると、入力切替部２から第２信号ＶＢが出力信号Ｖ３としてＡＤ変換部３に出力される。

【0030】

ＡＤ変換部３は、ＤＡ変換部５と、比較器７と、上記した積分器６１を含む基準電圧生成部６と、制御部４と、を備えている。また、ＡＤ変換部３は、基準電圧切替部８を更に備えている。

【0031】

制御部４は、例えば、ワイヤードロジックにて実現されている。制御部４は、入力切替部２、ＤＡ変換部５、基準電圧生成部６、基準電圧切替部８、及びフィルタ回路９の動作を制御することによって、ＡＤ変換器１にて第１信号ＶＡ及び第２信号ＶＢのＡＤ変換を時分割で行う。なお、制御部４は、１以上のプロセッサ及びメモリを有するコンピュータシステムにて実現されてもよい。

【0032】

ＤＡ変換部５は、例えば、１２ビットのＤＡ変換部であり、下位４ビットの下位ＤＡ変換部５１と、上位８ビットの上位ＤＡ変換部５２とを組み合わせて構成されている。

【0033】

下位ＤＡ変換部５１は、複数の容量素子Ｃ１と、複数の容量素子Ｃ１にそれぞれ対応して設けられた複数のスイッチＱ１と、を備えている。複数の容量素子Ｃ１の一端は、入力切替部２の出力端子ＴＣにそれぞれ接続されている。複数のスイッチＱ１は、例えばＣＭＯＳトランジスタのような半導体スイッチを用いて実現される。複数のスイッチＱ１は、制御部４からの制御信号Ｓ１に応じて、複数の容量素子Ｃ１の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに選択的に接続する。

【0034】

また、上位ＤＡ変換部５２は、複数の容量素子Ｃ２と、ＤＥＭ（Dynamic Element Matching）５３，５４と、を備える。複数の容量素子Ｃ２の一端は、入力切替部２の出力端子ＴＣにそれぞれ接続されている。ＤＥＭ５３，５４は、制御部４からの制御信号Ｓ１に応じて、複数の容量素子Ｃ２の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに選択的に接続する。

【0035】

本実施形態では、複数のスイッチＱ１とＤＥＭ５３，５４とで電圧切替回路５５が構成されている。複数のスイッチＱ１及びＤＥＭ５３，５４が、制御部４から入力される制御信号Ｓ１に応じて複数の容量素子Ｃ１，Ｃ２の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに接続することで、ＤＡ変換部５が所望の電圧値の比較電圧を生成する。ここで、ＤＡ変換部５の出力端子は、入力切替部２の出力端子ＴＣと共に、比較器７の一方の入力端子に接続されているため、入力切替部２の出力信号Ｖ３と、ＤＡ変換部５が発生する比較電圧との差電圧Ｖ４が比較器７の一方の入力端子に入力される。

【0036】

基準電圧生成部６は、積分器６１と、容量素子Ｃ１１と、を備える。

【0037】

図２は積分器６１の具体回路の一例を示している。本実施形態の積分器６１は、積分動作を順次行う複数段の積分回路６１Ａ，６１Ｂ，６１Ｃを含む。複数段の積分回路６１Ａ～６１Ｃの各々は、オペアンプＯＰ１～ＯＰ３を用いて積分動作を行う。

【0038】

積分回路６１Ａは、一段目の積分回路である。積分回路６１Ａは、オペアンプＯＰ１と、容量素子Ｃ２１と、スイッチＱ２１と、を備える。オペアンプＯＰ１の反転入力端子は、スイッチＱ２１を介して積分器６１の入力端子ＴＡ４に接続されている。容量素子Ｃ２１は、オペアンプＯＰ１の反転入力端子と出力端子との間に接続されている。オペアンプＯＰ１の非反転入力端子はＡＤ変換器１の基準電位に接続されている。ここにおいて、オペアンプＯＰ１と、入力端子ＴＡ４に接続されるＤＡ変換部５の容量素子と、容量素子Ｃ２１とで積分回路６１Ａが構成されている。オペアンプＯＰ１の出力端子（積分回路６１Ａの出力端子）は、積分回路６１Ｂの入力端子に接続されている。

【0039】

積分回路６１Ｂは、二段目の積分回路であり、オペアンプＯＰ２と、容量素子Ｃ２２～Ｃ２４と、スイッチＱ２２～Ｑ２５と、を備える。オペアンプＯＰ２の反転入力端子は、スイッチＱ２２，Ｑ２３を介して積分器６１の入力端子ＴＡ４に接続されている。また、オペアンプＯＰ２の反転入力端子は、スイッチＱ２４，Ｑ２５を介して積分回路６１Ａの出力端子に接続されている。ここで、スイッチＱ２２，Ｑ２３の接続点は、容量素子Ｃ２２を介してＡＤ変換器１の基準電位に接続されている。スイッチＱ２４，Ｑ２５の接続点は、容量素子Ｃ２３を介してＡＤ変換器１の基準電位に接続されている。容量素子Ｃ２４は、オペアンプＯＰ２の反転入力端子と出力端子との間に接続されている。そして、オペアンプＯＰ２の出力端子（積分回路６１Ｂの出力端子）は、積分回路６１Ｃの入力端子に接続されている。

【0040】

ここで、積分器６１の入力端子ＴＡ４と２段目の積分回路６１Ｂが備えるオペアンプＯＰ２の入力端子との間にはフィードフォワードパスＦＦ１が形成されている。積分器６１の入力端子ＴＡ４から入力される差電圧Ｖ４は容量素子Ｃ２２でサンプリングされ、サンプリングされた差電圧Ｖ４が２段目の積分回路６１ＢのオペアンプＯＰ２に入力される。

【0041】

積分回路６１Ｃは、三段目の積分回路であり、オペアンプＯＰ３と、容量素子Ｃ２５～Ｃ２７と、スイッチＱ２６～Ｑ２９と、を備える。オペアンプＯＰ３の反転入力端子は、スイッチＱ２６，Ｑ２７を介して積分器６１の入力端子ＴＡ４に接続されている。また、オペアンプＯＰ３の反転入力端子は、スイッチＱ２８，Ｑ２９を介して積分回路６１Ｂの出力端子（つまり、オペアンプＯＰ２の出力端子）に接続されている。ここで、スイッチＱ２６，Ｑ２７の接続点は、容量素子Ｃ２５を介してＡＤ変換器１の基準電位に接続されている。スイッチＱ２８，Ｑ２９の接続点は、容量素子Ｃ２６を介してＡＤ変換器１の基準電位に接続されている。容量素子Ｃ２７は、オペアンプＯＰ３の反転入力端子と出力端子との間に接続されている。

【0042】

ここで、積分器６１の入力端子ＴＡ４と３段目の積分回路６１Ｃが備えるオペアンプＯＰ３の入力端子との間にはフィードフォワードパスＦＦ２が形成されている。積分器６１の入力端子ＴＡ４から入力される差電圧Ｖ４は容量素子Ｃ２５でサンプリングされ、サンプリングされた差電圧Ｖ４が３段目の積分回路６１ＣのオペアンプＯＰ３に入力される。

【0043】

そして、積分回路６１Ｃの出力端子（つまり、オペアンプＯＰ３の出力端子）は、スイッチＱ３０を介して積分器６１の出力端子ＴＡ５に電気的に接続されている。つまり、積分回路６１Ｃの出力端子は、スイッチＱ３０を介して容量素子Ｃ１１に接続されている。

【0044】

複数のスイッチＱ２１～Ｑ３０は例えばＣＭＯＳトランジスタなどの半導体スイッチで実現される。スイッチＱ２２，Ｑ２６は制御部４から入力される制御信号φ０に応じてオン又はオフに切り替わる。スイッチＱ２１，Ｑ２４は制御部４から入力される制御信号φ１に応じてオン又はオフに切り替わる。スイッチＱ２３，Ｑ２５，Ｑ２８は制御部４から入力される制御信号φ２に応じてオン又はオフに切り替わる。スイッチＱ２７，Ｑ２９，Ｑ３０は制御部４から入力される制御信号φ３に応じてオン又はオフに切り替わる。

【0045】

このように、図２の例では、積分器６１は３つの積分回路６１Ａ，６１Ｂ，６１Ｃが縦続接続されており、３段の積分回路６１Ａ～６１Ｃが順次積分動作を行うことで、低周波帯域の雑音を高周波帯域に移動させるノイズシェーピング特性を実現している。ここで、積分器６１の積分結果、つまり３段の積分回路６１Ａ～６１Ｃが順次積分動作を行った結果は容量素子Ｃ１１に蓄積され、容量素子Ｃ１１の両端電圧を基準電圧Ｖ１１として出力する。なお、本実施形態の積分器６１では、３つの積分回路６１Ａ，６１Ｂ，６１Ｃが縦続接続されているが、これは一例に過ぎず、積分回路の段数は１段以上であれば、適宜変更が可能である。また、積分回路の段数が２段以上の場合に、積分器６１の入力端子ＴＡ４と２段目以降に接続される１又は複数の積分回路との間にフィードフォワードパスが形成されることは必須ではなく、フィードフォワードパスは適宜省略が可能である。

【0046】

基準電圧切替部８は、制御部４からの制御信号に応じて、基準電圧生成部６が生成した基準電圧Ｖ１１（つまり容量素子Ｃ１１の両端電圧）、及び、ＡＤ変換部３の基準電位Ｖｒｅｆのいずれかを基準電圧Ｖ５として比較器７に出力する。第１信号ＶＡのＡＤ変換を行う第１状態では、基準電圧切替部８は、基準電圧生成部６が生成した基準電圧Ｖ１１を基準電圧Ｖ５として比較器７に出力する。第２信号ＶＢのＡＤ変換を行う第２状態では、基準電圧切替部８は、ＡＤ変換部３の基準電位Ｖｒｅｆを基準電圧Ｖ５として比較器７に出力する。

【0047】

比較器７は、対象ビットごとに、入力切替部２の出力信号Ｖ３とＤＡ変換部５が発生する比較電圧との差電圧Ｖ４と、基準電圧切替部８を介して入力される基準電圧Ｖ５との高低を比較する。比較器７は、対象ビットごとに差電圧Ｖ４と基準電圧との高低を比較することによって、対象ビットの値（０又は１）を判定する。

【0048】

制御部４は、第１信号ＶＡのＡＤ変換を行う第１変換動作では、基準電圧切替部８を制御して、基準電圧生成部６が生成した基準電圧Ｖ１１を基準電圧Ｖ５として比較器７の他方の入力端子に入力させる。これにより、第１変換動作では、前回の第１信号ＶＡのＡＤ変換において最下位ビットの変換後に残った変換誤差を積分器６１で積分した積分結果が基準電圧として用いられ、低周波領域の雑音を高周波領域に移動させるノイズシェーピング特性を実現できる。

【0049】

また、制御部４は、第２信号ＶＢのＡＤ変換を行う第２変換動作では、基準電圧切替部８を制御して、ＡＤ変換部３の基準電位Ｖｒｅｆを基準電圧Ｖ５として比較器７の他方の入力端子に入力させる。第２信号ＶＢは第１信号ＶＡよりも周波数が低い信号であり、本実施形態では第２信号ＶＢがほぼ一定の電圧レベルであるＡＤ変換器１の基準電位（基準信号）であるので、積分器６１を用いて変換誤差を積分しなくても十分高い精度で変換結果を得ることができる。よって、第１信号ＶＡのＡＤ変換を行うための積分器６１、容量素子Ｃ１１、及び後述の低域通過フィルタ９１とは別に、第２信号ＶＢのＡＤ変換を行うための積分器、容量素子、及び低域通過フィルタを備える必要がない。よって、第１信号ＶＡ及び第２信号ＶＢの数だけ積分器、容量素子、及び低域通過フィルタを備える場合に比べてＡＤ変換器１の小型化を図ることができる。

【0050】

また、制御部４は、比較器７による対象ビットの比較結果に基づき、対象ビットの次ビットの比較電圧をＤＡ変換部５に生成させるための制御信号Ｓ１を生成し、次ビットの比較動作を行う場合にこの制御信号Ｓ１をＤＡ変換部５に出力する。

【0051】

フィルタ回路９は、低域通過フィルタ９１と、平均化フィルタ９２と、フィルタ切替回路９３とを備える。

【0052】

フィルタ切替回路９３は、第１信号ＶＡのＡＤ変換を行う第１状態では、ＡＤ変換部３が出力するデジタル信号Ｄ１を低域通過フィルタ（ＬＰＦ）９１に入力させる。フィルタ切替回路９３は、第２信号ＶＢのＡＤ変換を行う第２状態では、ＡＤ変換部３が出力するデジタル信号Ｄ１を平均化フィルタ（ＡＦ）９２に入力させる。なお、ＡＤ変換器１は、ＡＤ変換部３から出力されるシリアルのデジタル信号をパラレルのデジタル信号に変換するシリアル－パラレル変換回路を備えてもよく、フィルタ回路９にはパラレルのデジタル信号に変換された後のデジタル信号が入力されてもよい。

【0053】

低域通過フィルタ９１は、ＡＤ変換部３から出力されるデジタル信号Ｄ１、つまり第１信号ＶＡをＡＤ変換したデジタル信号Ｄ１の高周波成分を減衰させる。低域通過フィルタ９１は低域通過特性を有するデジタルフィルタであり、第１信号ＶＡをＡＤ変換したデジタル信号の高周波成分を減衰させたデジタル信号Ｄ１１を出力する。低域通過フィルタ９１は、例えばワイヤードロジックにて実現されるデジタルフィルタであるが、プロセッサにて実現されてもよい。

【0054】

平均化フィルタ９２は、ＡＤ変換部３から出力されるデジタル信号Ｄ１、つまり第２信号ＶＢをＡＤ変換したデジタル信号Ｄ１の平均化処理を行う。つまり、本実施形態のセンサシステム１００は、ＡＤ変換部３による第２信号ＶＢの変換結果を平均化する平均化フィルタ９２を更に備えている。平均化フィルタ９２は、ＡＤ変換部３が第２信号ＶＢのＡＤ変換を複数回行った結果をもとに、複数回のＡＤ変換での変換結果の平均値であるデジタル信号Ｄ２を出力する。平均化フィルタ９２は例えば加算積分及びビットシフトを行うことで平均化処理を行っており、低域通過フィルタ９１に比べて簡単な回路で実現できる。平均化フィルタ９２は、例えばワイヤードロジックにて実現可能であるが、プロセッサにて実現されてもよい。

【0055】

出力部１０は、低域通過フィルタ９１が出力するデジタル信号Ｄ１１（第１信号ＶＡをＡＤ変換したデジタル信号）と、平均化フィルタ９２が出力するデジタル信号Ｄ２（第２２信号ＶＢをＡＤ変換したデジタル信号）との差分に相当するデジタル信号を出力する。つまり、本実施形態のセンサシステム１００は、ＡＤ変換器３による第１信号ＶＡの変換結果と、平均化フィルタ９２から出力される平均値との差分を出力する出力部１０を更に備えている。本実施形態では、第１信号ＶＡがセンサ２００の出力信号、第２信号ＶＢが、センサ２００の基準電位となる電圧信号であるので、出力部１０は、センサ２００の出力信号からオフセット成分を除いた信号に相当するデジタル信号を出力する。

【0056】

（２．２）動作説明
本実施形態のＡＤ変換器１の動作を図１～図４等に基づいて説明する。

【0057】

図３は、図１及び図２に示すＡＤ変換器１の動作を説明するタイミングチャートの一例である。なお、図３はＡＤ変換器１の一部の動作を示したタイムチャートである。図４はＡＤ変換部３に入力される信号を説明するグラフである。

【0058】

制御信号φＡはスイッチ２１の制御信号であり、制御信号φＢはスイッチ２２の制御信号である。また、制御信号φ０，φ１，φ２，φ３は積分器６１が備えるスイッチＱ２１～Ｑ３０の制御信号である。制御信号φＡ，φＢ及びφ０～φ３は制御部４から出力される。

【0059】

制御部４は、第１信号ＶＡのＡＤ変換（第１変換動作）を行う第１変換期間ＳＴ１と、第２信号ＶＢのＡＤ変換（第２変換動作）を行う第２変換期間ＳＴ２と、を交互に設定することで、第１信号ＶＡ及び第２信号ＶＢのＡＤ変換を時分割で行う。図３の動作例では、第１信号ＶＡのＡＤ変換を行う頻度と、第２信号ＶＢのＡＤ変換を行う頻度とは同じになる。

【0060】

まず、第１変換期間ＳＴ１でのＡＤ変換器１の動作を説明する。第１変換期間ＳＴ１のリセット期間Ｔ１では、制御部４は、スイッチＱ１及びＤＥＭ５３，５４を制御して、ＤＡ変換部５が備える容量素子Ｃ１，Ｃ２のリセット動作を行う。また、第１変換期間ＳＴ１では、制御部４は、基準電圧切替部８を制御して基準電圧生成部６が生成する基準電圧Ｖ１１を基準電圧Ｖ５として比較器７に入力させる。また、第１変換期間ＳＴ１では、ＡＤ変換部３から出力されるデジタル信号が低域通過フィルタ９１に入力されるようにフィルタ切替回路９３を切り替える。なお、ＡＤ変換器１がＡＤ変換を開始する初期状態では容量素子Ｃ１１の両端電圧Ｖ１１は基準電位Ｖｒｅｆに近い値となっている。

【0061】

容量素子Ｃ１，Ｃ２のリセット動作が終了すると、サンプリング期間Ｔ２において、制御部４は、スイッチ２１をオンにして、第１入力端子ＴＡに入力される第１信号ＶＡをサンプリングし、第１信号ＶＡを出力信号Ｖ３としてＤＡ変換部５に入力する。

【0062】

その後の変換期間Ｔ３では、制御部４は、スイッチ２１，２２をオフにした状態で、ＡＤ変換部３にＡＤ変換を行わせる。

【0063】

制御部４は、まず、最上位ビットのみ例えば「１」となる１２ビットのデジタル値「１０００００００００００」に対応した比較電圧（（ＶＨ－ＶＬ）／２）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、出力信号Ｖ３（第１信号ＶＡ）と比較電圧との差電圧Ｖ４と、基準電圧Ｖ５との高低を比較することによって、対象ビットである最上位ビットの値を求める。

【0064】

ここで、差電圧Ｖ４が基準電圧Ｖ５以上であれば、比較器７は最上位ビット（対象ビット）の値を例えば「１」とし、差電圧Ｖ４が基準電圧Ｖ５未満であれば、比較器７は最上位ビット（対象ビット）の値を例えば「０」とする。ここで、制御部４は、比較器７の比較結果に基づいて、対象ビットの次ビットの値を求める場合に、ＤＡ変換部５により発生させる比較電圧の値を決定する制御信号Ｓ１を生成し、この制御信号Ｓ１をＤＡ変換部５に出力する。

【0065】

例えば、最上位ビットの値が「１」であれば、制御部４は、最上位ビットの次ビットの値を求める場合に、デジタル値「１１００００００００００」に対応した比較電圧（３（ＶＨ－ＶＬ）／４）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、出力信号Ｖ３（第１信号ＶＡ）と比較電圧との差電圧Ｖ４と、基準電圧Ｖ５との高低を比較することによって、対象ビットの値を求める。差電圧Ｖ４が基準電圧Ｖ５以上であれば、比較器７は（最上位－１）ビット（対象ビット）の値を「１」とし、差電圧Ｖ４が基準電圧Ｖ５未満であれば、比較器７は（最上位－１）ビット（対象ビット）の値を「０」とする。

【0066】

一方、最上位ビットの値が「０」であれば、制御部４は、最上位ビットの次ビットの値を求める場合に、デジタル値「０１００００００００００」に対応した比較電圧（（ＶＨ－ＶＬ）／４）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、出力信号Ｖ３（第１信号ＶＡ）と比較電圧との差電圧Ｖ４と、基準電圧Ｖ５との高低を比較することによって、対象ビットの値を求める。差電圧Ｖ４が基準電圧Ｖ５以上であれば、比較器７は（最上位－１）ビット（対象ビット）の値を「１」とし、差電圧Ｖ４が基準電圧Ｖ５未満であれば、比較器７は（最上位－１）ビット（対象ビット）の値を「０」とする。

【0067】

ＡＤ変換部３が、このような動作を最上位ビットから最下位ビットまで繰り返すことで各ビットの値が決定される。各ビットの比較結果である複数ビットのデジタル信号Ｄ１はフィルタ回路９に出力される。ここで、ＡＤ変換部３から出力されるデジタル信号Ｄ１はフィルタ切替回路９３によって低域通過フィルタ９１に入力され、低域通過フィルタ９１から高周波帯域の雑音を低減したデジタル信号Ｄ１１が出力される。

【0068】

また、制御部４は、ＡＤ変換部３による対象ビットの比較動作が最下位ビットまで終了すると、積分期間Ｔ４の動作を開始する。積分期間Ｔ４では、制御部４は、積分器６１に積分動作を行わせ、次に第１信号ＶＡのＡＤ変換を行う場合に用いる基準電圧Ｖ１１を生成する動作を行う。

【0069】

積分期間Ｔ４では、制御部４は、まず積分器６１に制御信号φ０を出力して、スイッチＱ２２及びＱ２６をオフにする。ここで、スイッチＱ２２及びＱ２６は、変換期間Ｔ３ではオンになっている。したがって、積分期間Ｔ４が開始するタイミングでは、容量素子Ｃ２２及びＣ２５は、最下位ビットまでの逐次比較処理が終了した時点での出力信号Ｖ３（第１信号ＶＡ）と比較電圧との差電圧Ｖ４（つまり変換誤差の電圧）が充電されている。

【0070】

積分期間Ｔ４において、制御部４は、スイッチＱ２２及びＱ２６をオフにするのと略同時に、スイッチＱ２１及びＱ２４をオンにする。これにより、最下位ビットまでの逐次比較処理が終了した時点での出力信号Ｖ３（第１信号ＶＡ）と比較電圧との差電圧Ｖ４が積分回路６１Ａで積分され、その積分値が容量素子Ｃ２３に蓄積される。

【0071】

次に、制御部４は、スイッチＱ２１及びＱ２４をオフにして、積分回路６１Ａの積分値を容量素子Ｃ２３にサンプルホールドした後、スイッチＱ２３，Ｑ２５及びＱ２８をオンする。これにより、容量素子Ｃ２３でサンプルホールドされた積分値が２段目の積分回路６１Ｂで積分される。また、容量素子Ｃ２２でサンプルホールドされていた最下位ビットでの差電圧がフィードフォワードパスＦＦ１を介して積分回路６１Ｂに入力され、積分回路６１Ｂで積分される。このとき、積分回路６１Ｂの積分値は容量素子Ｃ２６に蓄積される。

【0072】

次に、制御部４は、スイッチＱ２３，Ｑ２５及びＱ２８をオフにして、積分回路６１Ｂの積分値を容量素子Ｃ２６にサンプルホールドした後、スイッチＱ２７，Ｑ２９及びＱ３０をオンする。これにより、容量素子Ｃ２６でサンプルホールドされた積分値が３段目の積分回路６１Ｃで積分される。また、容量素子Ｃ２５でサンプルホールドされていた最下位ビットでの差電圧がフィードフォワードパスＦＦ２を介して積分回路６１Ｃに入力され、積分回路６１Ｃで積分される。このとき、積分回路６１Ｃの積分値はスイッチＱ３０を介して容量素子Ｃ１１に蓄積される。

【0073】

そして、制御部４は、スイッチＱ２７，Ｑ２９及びＱ３０をオフにして、３段目の積分回路６１Ｃの積分値を容量素子Ｃ１１にサンプルホールドする。以上により、基準電圧生成部６では３次積分が実現され、容量素子Ｃ１１にサンプルホールドされた３次積分の積分値は、第１信号ＶＡの次回のＡＤ変換時の基準電圧Ｖ５として比較器７にフィードバックされる。これにより、３次のノイズシェーピング特性を有する逐次比較型ＡＤ変換器１が実現される。

【0074】

次に、第２変換期間ＳＴ２でのＡＤ変換器１の動作を説明する。第２変換期間ＳＴ２でのＡＤ変換器１の動作は、積分器６１が変換誤差の積分動作を行わない点で、第１変換期間ＳＴ１での動作と相違する。第２変換期間ＳＴ２のサンプリング期間Ｔ２ではスイッチ２２をオンにして第２信号ＶＢをサンプリングし、この第２信号ＶＢをＤＡ変換部５に出力する。第２変換期間ＳＴ２では、制御部４は、基準電圧切替部８を制御して基準電位Ｖｒｅｆを基準電圧Ｖ５として比較器７に入力させており、第２信号ＶＢのＡＤ変換が行われる。第２変換期間ＳＴ２では、ＡＤ変換部３から出力されるデジタル信号Ｄ１が平均化フィルタ９２に入力されるようにフィルタ切替回路９３が切り替えられている。第２信号ＶＢのＡＤ変換が終了すると、第２信号ＶＢをＡＤ変換したデジタル信号Ｄ１が平均化フィルタ９２によって平均化され、デジタル信号Ｄ１の平均値が平均化フィルタ９２から出力される。

【0075】

そして、第１信号ＶＡ及び第２信号ＶＢのＡＤ変換が終了すると、出力部１０は、低域通過フィルタ９１から出力される第１信号ＶＡのデジタル信号Ｄ１１と、平均化フィルタ９２から出力される第２信号ＶＢのデジタル信号Ｄ２との差分を求め、差分に応じたデジタル信号を出力する。

【0076】

本実施形態のＡＤ変換器１では、図４に示すように、第１信号ＶＡのＡＤ変換を行う第１変換期間ＳＴ１と、第２信号ＶＢのＡＤ変換を行う第２変換期間ＳＴ２と、を交互に設けており、第１信号ＶＡ及び第２信号ＶＢのＡＤ変換が時分割で交互に行われる。

【0077】

第２信号ＶＢをＡＤ変換する第２変換期間ＳＴ２では、基準電位Ｖｒｅｆが基準電圧Ｖ５として比較器７に入力されるので、第２信号ＶＢのＡＤ変換を行った後に積分器６１による積分動作は行われない。つまり、第１変換動作では、ＡＤ変換部３が出力信号Ｖ３（第１信号ＶＡ）のＡＤ変換を行う変換期間Ｔ３の後に、積分器６１が積分動作を行う積分期間Ｔ４が設定されるのに対して、第２変換動作では、変換期間Ｔ３の後に、積分器６１が積分動作を行わない。これにより、ＡＤ変換器１の消費電力を抑制することができる。

【0078】

（３）変形例
なお、上記実施形態は、本開示の様々な実施形態の一つに過ぎない。上記実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。

【0079】

以下、上記の実施形態の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。

【0080】

（３．１）変形例１
変形例１のＡＤ変換器１は、第２変換期間ＳＴ２において積分期間Ｔ４を省いている点で上記の実施形態と相違する。なお、変形例１のＡＤ変換器１の構成は上記実施形態のＡＤ変換器１と同様であるので、共通の構成要素には同一の符号を付してその説明は省略する。

【0081】

図５は、変形例１のＡＤ変換器１の動作を説明するタイミングチャートの一例である。なお、図５はＡＤ変換器１の一部の動作を示したタイムチャートである。

【0082】

変形例１のＡＤ変換器１では、図５に示すように、第２変換期間ＳＴ２において変換期間Ｔ３が終了すると、ＡＤ変換部３が次の出力信号Ｖ３のＡＤ変換を開始するように、制御部４がＡＤ変換部３の変換動作を制御する。つまり、第２変換期間ＳＴ２において変換期間Ｔ３が終了したタイミングで、ＡＤ変換部３が次の出力信号Ｖ３のＡＤ変換を開始するように、制御部４がＡＤ変換部３の変換動作を制御する。これにより、第１信号ＶＡ及び第２信号ＶＢの変換に要する時間（第１変換期間ＳＴ１と第２変換期間ＳＴ２との合計時間）を、省略した積分期間Ｔ４の時間だけ短縮できる。

【0083】

（３．２）変形例２
変形例２のＡＤ変換器１は、ＡＤ変換部３が第１信号ＶＡのＡＤ変換を行う頻度と、ＡＤ変換部３が第２信号ＶＢのＡＤ変換を行う頻度とが異なる点で、上記実施形態のＡＤ変換器１と相違する。なお、変形例２のＡＤ変換器１の構成は上記実施形態のＡＤ変換器１と同様であるので、共通の構成要素には同一の符号を付してその説明は省略する。

【0084】

変形例２のＡＤ変換器１では、例えば図６に示すように、制御部４は、第１信号ＶＡをＡＤ変換する第１変換動作を行った後に、第２信号ＶＢをＡＤ変換する第２変換動作を３回繰り返した後に、第１信号ＶＡをＡＤ変換する第１変換動作を行うように、ＡＤ変換部３等を制御する。これにより、第１信号ＶＡをＡＤ変換する１回分の第１変換期間ＳＴ１と、第２信号ＶＢをＡＤ変換する３回分の第２変換期間ＳＴ２とで、１回の変換周期が構成され、制御部４は、この変換周期を繰り返すようにＡＤ変換部３を制御する。

【0085】

図６の例では、第１信号ＶＡのＡＤ変換が１回行われる間に、第２信号ＶＢのＡＤ変換が３回行われることになる。上記の実施形態では、第２信号ＶＢをＡＤ変換したデジタル信号を平均化フィルタ９２で平均化するのであるが、平均化フィルタ９２が例えば１２回分のデジタル信号を平均化して出力する場合、第１信号ＶＡのＡＤ変換を行う頻度よりも、第２信号ＶＢのＡＤ変換を行う頻度を増やすことで、１２回分の平均値が得られるまでの時間を短縮できる。

【0086】

なお、図６の例では、第１信号ＶＡのＡＤ変換が１回行われる間に、第２信号ＶＢのＡＤ変換が３回行われるのであるが、第２信号ＶＢのＡＤ変換が行われる回数は３回に限定されず、２回でもよいし４回以上でもよい。また、図６の例とは逆に、第２信号ＶＢのＡＤ変換を行う頻度よりも、第１信号ＶＡのＡＤ変換を行う頻度を増やしてもよい。

【0087】

（３．３）変形例３
変形例３のＡＤ変換器１は、図７に示すように、複数（例えば２つ）の第１信号ＶＡ１，ＶＡ２のＡＤ変換を行う点で上記の実施形態と相違する。なお、変形例３のＡＤ変換器１において上記実施形態のＡＤ変換器１と共通の構成要素には同一の符号を付してその説明は省略する。

【0088】

変形例３のＡＤ変換器１は、複数（例えば２つ）の第１信号ＶＡ１，ＶＡ２がそれぞれ入力される複数（例えば２つ）の第１入力端子ＴＡ１，ＴＡ２を備える。第１入力端子ＴＡ１にはセンサ２０１の出力信号が第１信号ＶＡ１として入力され、第１入力端子ＴＡ２にはセンサ２０２の出力信号が第１信号ＶＡ２として入力される。入力切替部２は、第１入力端子ＴＡ１と出力端子ＴＣとの間に接続されるスイッチ２１１と、第１入力端子ＴＡ２と出力端子ＴＣとの間に接続されるスイッチ２１２と、第２入力端子ＴＢと出力端子ＴＣとの間に接続されるスイッチ２２と、を備える。スイッチ２１１，２１２，２２は、制御部４から入力される制御信号φＡ１，φＡ２，φＢによってオン／オフが切り替えられる。入力切替部２は、制御部４から入力される制御信号φＡ１，φＡ２，φＢに応じて、複数（例えば２つ）の第１信号ＶＡ１，ＶＡ２、及び、第２信号ＶＢから選択した一の信号を出力信号Ｖ３としてＡＤ変換部３に出力する。これにより、変形例３のＡＤ変換器１では複数の第１信号ＶＡ１，ＶＡ２のＡＤ変換を行うことができる。

【0089】

変形例３のＡＤ変換器１では、基準電圧生成部６が、複数（例えば２つ）の第１信号ＶＡ１，ＶＡ２にそれぞれ対応して積分値を保持する複数（例えば２つ）の容量素子Ｃ１１，Ｃ１２を備えている。容量素子Ｃ１１は、スイッチＱ１１を介して積分器６１の出力端子及び基準電圧切替部８の入力端子にそれぞれ接続されている。容量素子Ｃ１２は、スイッチＱ１２を介して積分器６１の出力端子及び基準電圧切替部８の入力端子にそれぞれ接続されている。スイッチＱ１１，Ｑ１２は制御部４からの制御信号に応じてオン／オフが切り替えられる。

【0090】

また、センサシステム１００は、２つの第１信号ＶＡ１，ＶＡ２にそれぞれ対応する２つの低域通過フィルタ（ＬＰＦ）９１１，９１２を備えている。

【0091】

制御部４は、第１信号ＶＡ１のＡＤ変換を行う第１変換状態では、スイッチ２１１をオン、スイッチ２１２，２２をオフにして、第１信号ＶＡ１を出力信号Ｖ３としてＡＤ変換部３に出力する。また、制御部４は、スイッチＱ１１をオン、スイッチＱ１２をオフにして、積分期間Ｔ４においてＡＤ変換部３での変換誤差を積分した積分値を容量素子Ｃ１１に蓄積させる。これにより、第１信号ＶＡ１をＡＤ変換する場合の変換誤差の積分値が容量素子Ｃ１１に蓄積され、基準電圧生成部６は容量素子Ｃ１１の両端電圧を基準電圧Ｖ１１として出力する。そして、この基準電圧Ｖ１１が第１信号ＶＡ１を次回ＡＤ変換する場合の基準電圧Ｖ５として使用されるので、第１信号ＶＡ１の変換精度が向上するという利点がある。そして、制御部４は、フィルタ切替回路９３を制御してＡＤ変換部３によってＡＤ変換されたデジタル信号Ｄ１を、第１信号ＶＡ１に対応する低域通過フィルタ９１１に入力させており、高周波成分を除去したデジタル信号Ｄ１１が出力部１０に入力される。このとき、出力部１０は、第１信号ＶＡ１をＡＤ変換したデジタル信号Ｄ１１と、平均化フィルタ９２から入力される第２信号ＶＢの平均値との差分をとって出力するので、第１信号ＶＡ１からオフセット成分を除去した信号を出力することができる。

【0092】

また、制御部４は、第１信号ＶＡ２のＡＤ変換を行う第１変換状態では、スイッチ２１２をオン、スイッチ２１１，２２をオフにして、第１信号ＶＡ２を出力信号Ｖ３としてＡＤ変換部３に出力する。また、制御部４は、スイッチＱ１２をオン、スイッチＱ１１をオフにして、積分期間Ｔ４においてＡＤ変換部３での変換誤差を積分した積分値を容量素子Ｃ１２に蓄積させる。これにより、第１信号ＶＡ２をＡＤ変換する場合の変換誤差の積分値が容量素子Ｃ１２に蓄積され、基準電圧生成部６は容量素子Ｃ１２の両端電圧を基準電圧Ｖ１２として出力する。そして、この基準電圧Ｖ１２が第１信号ＶＡ２を次回ＡＤ変換する場合の基準電圧Ｖ５として使用されるので、第１信号ＶＡ２の変換精度が向上するという利点がある。そして、制御部４は、フィルタ切替回路９３を制御してＡＤ変換部３によってＡＤ変換されたデジタル信号Ｄ１を、第１信号ＶＡ２に対応する低域通過フィルタ９１２に入力させており、高周波成分を除去したデジタル信号Ｄ１２が出力部１０に入力される。このとき、出力部１０は、第１信号ＶＡ２をＡＤ変換したデジタル信号Ｄ１２と、平均化フィルタ９２から入力される第２信号Ｖ２の平均値との差分をとって出力するので、第１信号ＶＡ２からオフセット成分を除去した信号を出力することができる。

【0093】

なお、本変形例では、ＡＤ変換器１は２つの第１信号ＶＡ１，ＶＡ２のＡＤ変換を行うのであるが、ＡＤ変換器１は３つ以上の第１信号ＶＡのＡＤ変換を行うものでもよい。この場合、ＡＤ変換器１は、３つ以上の第１信号ＶＡのそれぞれに対応して、積分器６１の積分結果をそれぞれ保持する３つ以上の容量素子を備えていればよい。

【0094】

また、本変形例では、２つの第１信号ＶＡ１，ＶＡ２にそれぞれ対応する２つの低域通過フィルタ９１１，９１２を設けている。そして、フィルタ切替回路９３が、変換対象の第１信号ＶＡ１，ＶＡ２に対応する低域通過フィルタ９１１又は９１２にＡＤ変換部３の変換結果を入力して高周波帯域の雑音を低減している。このように、複数の第１信号ＶＡ１，ＶＡ２に対応した複数の低域通過フィルタ９１１，９１２を用意しているので、複数の第１信号ＶＡ１，ＶＡ２の周波数に応じて、対応する低域通過フィルタ９１１，９１２を設計できる、という利点がある。これにより、複数の第１信号ＶＡ１，ＶＡ２の周波数が異なる場合でも、複数の第１信号ＶＡ１，ＶＡ２をそれぞれデジタル値に変換したデジタル信号Ｄ１１，Ｄ１２を出力することができる。

【0095】

（３．４）その他の変形例
上記実施形態において、ＤＡ変換部５、積分器６１などの回路構成は一例であり適宜変更が可能である。

【0096】

上記実施形態において、第１入力端子ＴＡ，ＴＡ１，ＴＡ２に入力される第１信号ＶＡ，ＶＡ１，ＶＡ２は、例えば加速度センサ、角速度センサ、ジャイロセンサ、又は圧力センサ等の各種のセンサ２００の出力信号であるが、センサ２００の出力信号以外の電圧信号でもよい。また、第２入力端子ＴＢに入力される第２信号ＶＢは、センサ２００の基準電位である基準信号に限定されず、基準信号以外の電圧信号でもよい。

【0097】

上記実施形態において、入力切替部２はマルチプレクサなどで実現されてもよい。

【0098】

上記実施形態において、図１、図２及び図７の回路例では信号処理回路をシングルエンド構成としているが、全てあるいはその一部が差動構成であってもよい。

【0099】

上記の実施形態において、差電圧と比較基準電圧との比較などの２値の比較において、「以上」としているところは「より大きい」であってもよい。つまり、２値の比較において、２値が等しい場合を含むか否かは、基準値等の設定次第で任意に変更できるので、「以上」か「より大きい」かに技術上の差異はない。同様に、「未満」としているところは「以下」であってもよい。

【0100】

（まとめ）
以上説明したように、第１の態様のＡＤ変換器（１）は、第１入力端子（ＴＡ）と、第２入力端子（ＴＢ）と、入力切替部（２）と、逐次比較型のＡＤ変換部（３）と、を備える。第１入力端子（ＴＡ）には第１信号（ＶＡ）が入力され、第２入力端子（ＴＢ）には第２信号（ＶＢ）が入力される。入力切替部（２）は、第１入力端子（ＴＡ）に入力される第１信号（ＶＡ）、及び、第２入力端子（ＴＢ）に入力される第２信号（ＶＢ）から選択した一の出力信号（Ｖ３）を出力する。ＡＤ変換部（３）は、入力切替部（２）の出力信号（Ｖ３）を複数ビットのデジタル信号に変換するＡＤ変換を行う。ＡＤ変換部（３）は、ＤＡ変換部（５）と、比較器（７）と、積分器（６１）と、制御部（４）と、を有する。ＤＡ変換部（５）は、最上位ビットから最下位ビットまでの対象ビットに対応する比較電圧を発生する。比較器（７）は、入力切替部（２）の出力信号（Ｖ３）と比較電圧との差電圧（Ｖ４）と、基準電圧（Ｖ５）とを比較することで、対象ビットの値を決定する。積分器（６１）は、最下位ビットまで比較器（７）が逐次比較動作を行った後の変換誤差を積分する。制御部（４）は、第１信号（ＶＡ）のＡＤ変換を行う第１変換動作では、積分器（６１）の積分結果に基づいて、次に第１信号（ＶＡ）のＡＤ変換を行う場合の基準電圧（Ｖ５）を設定し、第２信号（ＶＢ）のＡＤ変換を行う第２変換動作では、基準電圧（Ｖ５）を一定の電圧レベルとする。

【0101】

この態様によれば、第１変換動作では、積分器（６１）がＡＤ変換部（３）の変換誤差を積分した積分結果に基づいて、次に第１信号（ＶＡ）のＡＤ変換を行う場合の基準電圧（Ｖ５）を設定しているので、変換精度が向上するという利点がある。また、第２変換動作では基準電圧（Ｖ５）を一定の電圧レベルとしているので、ＡＤ変換部（３）の変換誤差を積分する積分器（６１）が不要である。そのため、第１信号（ＶＡ）及び第２信号（ＶＢ）の数だけ積分器（６１）を設ける必要がなく、ＡＤ変換器（１）の小型化を図ることができる、という利点がある。

【0102】

第２の態様のＡＤ変換器（１）では、第１の態様において、第１変換動作では、ＡＤ変換部（３）が出力信号（Ｖ３）のＡＤ変換を行う変換期間（Ｔ３）の後に、積分器（６１）が積分動作を行う積分期間（Ｔ４）が設定される。第２変換動作では、変換期間（Ｔ３）の後に、積分器（６１）が積分動作を行わない。

【0103】

この態様によれば、第２変換動作では、変換期間（Ｔ３）の後に、積分器（６１）が積分動作を行わないので、消費電力を低減できる。

【0104】

第３の態様のＡＤ変換器（１）では、第１又は２の態様において、第２変換動作では、変換期間（Ｔ３）が終了すると、ＡＤ変換部（３）が次の出力信号（Ｖ３）のＡＤ変換を開始する。

【0105】

この態様によれば、第２変換動作では、変換期間（Ｔ３）の後に、積分器（６１）が積分動作を行う期間がないので、第１変換動作及び第２変換動作にかかる時間を短縮できる。

【0106】

第４の態様のＡＤ変換器（１）では、第１～３のいずれかの態様において、ＡＤ変換部（３）が第１信号（ＶＡ）のＡＤ変換を行う頻度と、ＡＤ変換部（３）が第２信号（ＶＢ）のＡＤ変換を行う頻度とが異なる。

【0107】

この態様によれば、第１信号（ＶＡ）のＡＤ変換を行う頻度と、第２信号（ＶＢ）のＡＤ変換を行う頻度とを異ならせることができる。

【0108】

第５の態様のＡＤ変換器（１）では、第１～４のいずれかの態様において、第２信号（ＶＢ）は、第１信号（ＶＡ）に比べて周波数が低い信号である。

【0109】

この態様によれば、第１信号（ＶＡ）に比べて周波数が低い第２信号（ＶＢ）については積分器（６１）による積分動作を省略できる。

【0110】

第６の態様のＡＤ変換器（１）では、第１～５のいずれかの態様において、複数の第１信号（ＶＡ１，ＶＡ２）がそれぞれ入力される複数の第１入力端子（ＴＡ１，ＴＡ２）を備える。入力切替部（２）は、複数の第１信号（ＶＡ１，ＶＡ２）、及び、第２信号（ＶＢ）から選択した一の出力信号（Ｖ３）をＡＤ変換部（３）に出力する。

【0111】

この態様によれば、複数の第１信号（ＶＡ１，ＶＡ２）のＡＤ変換を行うことができる。

【0112】

第７の態様のＡＤ変換器（１）では、第１～６のいずれかの態様において、積分器（６１）は、複数の第１信号（ＶＡ１，ＶＡ２）にそれぞれ対応して積分値を保持する複数の容量素子（Ｃ１１，Ｃ１２）を備える。

【0113】

この態様によれば、複数の第１信号（ＶＡ１，ＶＡ２）にそれぞれ対応して積分値を保持する複数の容量素子（Ｃ１１，Ｃ１２）を備えているので、複数の第１信号（ＶＡ１，ＶＡ２）のＡＤ変換の精度が向上するという利点がある。

【0114】

第８の態様のセンサシステム（１００）は、検知対象の事象の検知結果を出力するセンサと、ＡＤ変換器（１）と、を備える。センサから出力されるセンサ信号が第１信号（ＶＡ）として第１入力端子（ＴＡ）に入力される。

【0115】

この態様によれば、小型化を図ることが可能なＡＤ変換器（１）を備えるセンサシステム（１００）を提供することができる。

【0116】

第９の態様のセンサシステム（１００）では、第８の態様において、ＡＤ変換部（３）による第２信号（ＶＢ）の変換結果を平均化する平均化フィルタ（９２）を更に備える。