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特許7573640メモリデバイスを製造するための方法、及び同方法により製造されたメモリデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】メモリデバイスを製造するための方法、及び同方法により製造されたメモリデバイス
(51)【国際特許分類】
H10B 63/10 20230101AFI20241018BHJP
H10N 70/20 20230101ALI20241018BHJP
【ＦＩ】
H10B63/10
H10N70/20
【請求項の数】
18
(21)【出願番号】P 2022555918
(86)(22)【出願日】2020-03-18
(65)【公表番号】
(43)【公表日】2023-04-26
(86)【国際出願番号】 IB2020000102
(87)【国際公開番号】W WO2021186199
(87)【国際公開日】2021-09-23
【審査請求日】2022-11-07
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ファンティーニ パオロ
(72)【発明者】
【氏名】テッサリオル パオロ
(72)【発明者】
【氏名】フランティン ロレンツォ
【審査官】柴山 将隆
(56)【参考文献】
【文献】国際公開第２０１４／１０３５７７（ＷＯ，Ａ１）
【文献】特開２０１３－１９７３９６（ＪＰ，Ａ）
【文献】特開２０１８－０２６４１８（ＪＰ，Ａ）
【文献】韓国公開特許第１０－２０１３－０１２０６９６（ＫＲ，Ａ）
【文献】米国特許第１０１２１９６５（ＵＳ，Ｂ１）
【文献】米国特許第０９８７６０５５（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／１０
Ｈ１０Ｎ ７０／２０
(57)【特許請求の範囲】
【請求項1】
メモリセルの３Ｄ垂直アレイを製造するための方法であって、交互する第１の誘電材料層及び第２の誘電材料層を含む誘電材料層のスタックを、基板上に形成することと、
前記誘電材料層のスタックを通る孔を形成することであって、前記孔が前記基板を露出させる、ことと、
前記孔を通して前記第２の誘電材料層を選択的に除去して、互いに隣接する第１の誘電材料層の間に空洞を形成することと、
前記孔を通して前記空洞を導電材料で充填して、対応する導電材料層を形成することと、
前記導電材料層から第１のメモリセルアクセスラインを形成することと、
前記空洞内に充填された前記導電材料の一部を前記孔の側壁面側から除去して、前記孔の側壁面に対して窪んだ凹部を形成することと、
前記孔を通してカルコゲニド材料のコンフォーマル堆積を実施して、少なくとも前記凹部を前記カルコゲニド材料で充填することと、
堆積した前記カルコゲニド材料を、前記凹部内に充填されたカルコゲニド材料を除いて、除去することにより、前記凹部内にメモリセル記憶素子を形成することであって、前記凹部内に充填された前記カルコゲニド材料における前記孔に面する表面と、前記凹部内に充填された前記カルコゲニド材料に隣接する前記第１の誘電材料層における前記孔に面する表面とが実質的に同一平面である、ことと、
前記孔を導電材料で充填して、対応する第２のメモリセルアクセスラインを形成することと、
を含む、方法。
【請求項2】
前記孔を通して前記第２の誘電材料層を選択的に除去することが、前記孔を通してエッチング剤を提供することを含む、請求項１に記載の方法。
【請求項3】
前記孔を通して前記第２の誘電材料層を選択的に除去することが、選択的な等方性エッチング操作を実行することを含む、請求項１に記載の方法。
【請求項4】
前記誘電材料層のスタックを通るトレンチを形成することであって、前記トレンチが前記基板を露出させる、ことと、前記トレンチを第３の誘電材料で充填することと、
をさらに含み、
前記誘電材料層のスタックを通る前記孔を形成することが、前記トレンチを充填する前記第３の誘電材料に前記孔を形成することを含む、請求項１に記載の方法。
【請求項5】
前記誘電材料層のスタックを通る前記トレンチを形成することが、選択的な垂直エッチング操作を実行することを含む、請求項４に記載の方法。
【請求項6】
前記トレンチを充填する前記第３の誘電材料に前記孔を形成することが、選択的な垂直エッチング操作を実行することを含む、請求項４に記載の方法。
【請求項7】
前記誘電材料層のスタックを通る前記トレンチを形成することが、それぞれの第２の誘電材料層を、前記第２の誘電材料層の対応する第１の部分と、前記第２の誘電材料層の第２の部分とに細分化し、前記空洞を導電材料で充填することが、
第２の誘電材料層のそれぞれの第１の部分を、導電材料層の対応する第１の部分と置換することと、
第２の誘電材料層のそれぞれの第２の部分を、導電材料層の対応する第２の部分と置換することと、
を引き起こす、請求項４に記載の方法。
【請求項8】
前記導電材料層から前記第１のメモリセルアクセスラインを形成することが、前記導電材料の前記第１の部分及び前記第２の部分から前記第１のメモリセルアクセスラインを形成することを含む、請求項７に記載の方法。
【請求項9】
前記メモリセルの３Ｄ垂直アレイのアクセス部分に、前記誘電材料層のスタックを通るさらなるトレンチを形成することと、前記さらなるトレンチを前記第３の誘電材料で充填することと、
前記さらなるトレンチを充填する前記第３の誘電材料にさらなる孔を形成することと、
前記さらなる孔を通して前記アクセス部分の前記第２の誘電材料層を選択的に除去して、前記アクセス部分の互いに隣接する第１の誘電材料層の間にさらなる空洞を形成することと、
前記さらなる孔を通して前記さらなる空洞を導電材料で充填し、前記アクセス部分に対応する導電材料層を形成することと、
をさらに含む、請求項４に記載の方法。
【請求項10】
前記基板を通って延びる複数の導電性接触子を形成することをさらに含み、各導電性接触子が、それぞれの第２のアクセスメモリラインに関連付けられる、請求項１に記載の方法。
【請求項11】
前記誘電材料層のスタックを通る前記孔を形成することが、前記導電性接触子のところに孔を形成して、前記導電性接触子を露出させることを含む、請求項１０に記載の方法。
【請求項12】
前記孔を導電材料で充填することが、前記導電性接触子を前記導電材料と接触させることを含む、請求項１１に記載の方法。
【請求項13】
メモリセルの３Ｄ垂直アレイを製造するための方法であって、交互する第１の誘電材料層及び第２の誘電材料層を含む誘電材料層のスタックを、基板上に形成することと、
前記誘電材料層のスタックを通る孔を形成することであって、前記孔が前記基板を露出させる、ことと、
前記孔を通して前記第２の誘電材料層を選択的に除去し、互いに隣接する第１の誘電材料層の間に空洞を形成することと、
前記孔を通して前記空洞を導電材料で充填し、メモリセルへの第１のアクセスラインを形成するための対応する導電材料層を形成することと、
前記空洞内に充填された前記導電材料の一部を前記孔の側壁面側から除去して、前記孔の側壁面に対して窪んだ凹部を形成することと、
前記凹部をカルコゲニド材料で充填することにより、前記孔の前記凹部を通るメモリセル記憶素子を形成することであって、前記凹部内に充填された前記カルコゲニド材料における前記孔に面する表面と、前記凹部内に充填された前記カルコゲニド材料に隣接する前記第１の誘電材料層における前記孔に面する表面とが実質的に同一平面である、ことと、
前記孔を導電材料で充填して、対応する第２のメモリセルアクセスラインを形成することと、
を含む、方法。
【請求項14】
前記孔における前記導電材料層に複数の凹部を形成し、前記凹部をカルコゲニド材料で充填するために、前記孔の前記凹部を通して前記カルコゲニド材料のコンフォーマル堆積を実行することをさらに含む、請求項１３に記載の方法。
【請求項15】
前記第１の誘電材料層が二酸化ケイ素を含み、前記第２の誘電材料層が窒化ケイ素を含む、請求項１３に記載の方法。
【請求項16】
メモリセルの前記３Ｄ垂直アレイは、前記基板の上方に積み重ねられたメモリセルの複数の２Ｄアレイと、
前記基板に実質的に平行に伸びる各２Ｄアレイに関連付けられた第１のメモリアクセスラインと、
前記基板に実質的に垂直に伸びる導電性ピラーの形の第２のメモリアクセスラインと、
前記第１のメモリアクセスラインと前記第２のメモリアクセスラインとの間のトポロジークロスポイントに形成されるメモリセル記憶素子を含む前記メモリセルと、
前記複数の２Ｄアレイのうちの隣接する２Ｄアレイを互いに分離する前記第１の誘電材料層と、
を含む、請求項１に記載の方法。
【請求項17】
前記第１の誘電材料層が、二酸化ケイ素及び窒化ケイ素のうちの１つを含む、請求項１６に記載の方法。
【請求項18】
前記第１のメモリアクセスライン及び前記第２のメモリアクセスラインが、タングステンまたはモリブデンを含む導電材料によって形成される、請求項１６に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
本発明は、エレクトロニクスの分野に関し、より詳細には、電子メモリデバイスを製造するための方法、及びその方法を使用して製造されたメモリデバイスに関する。
【0002】
電子メモリデバイス（以後、簡略に「メモリデバイス」と呼ばれる）は、タブレット、コンピュータ、無線通信デバイス（例えば、スマートフォン）、カメラ、デジタルディスプレイなどの様々な電子デバイスにデータを格納するために、広く使用されている。
【0003】
メモリデバイスは、メモリセルの１つまたは複数のアレイ、つまりメモリアレイに配置された複数のメモリセルを含む。各メモリセルは、プログラム可能論理状態の形でデータを格納するように適合される。例えば、バイナリメモリセルは、多くの場合、論理「１」（「セット」状態とも呼ばれる）または論理「０」（「リセット」状態とも呼ばれる）で示される２つの異なる論理状態にプログラムすることができる。他のシステムでは、３つ以上の論理状態が記憶され得る。格納されたデータにアクセスするために、電子デバイスのモジュール／ユニットは、メモリデバイスに格納されている論理状態を読み取り得る、または検知し得る。データを格納するために、電子デバイスのモジュール／ユニットは、メモリデバイスに論理状態を書き込み得る、またはプログラムし得る。
【0004】
メモリデバイスは、不揮発性タイプの場合もあれば、揮発性タイプの場合もある。不揮発性メモリデバイスは、外部電源がない場合でも、そのプログラムされた論理状態を長期間維持することによって、格納されたデータを保持することができるメモリセルを含む。揮発性メモリデバイスは、それらが定期的に外部電源によってリフレッシュされない限り、格納されたデータを経時的に失う場合があるメモリセルを含む。
【0005】
いくつかの種類の不揮発性メモリデバイスは当該技術分野で既知であり、その包括的ではないリストは読み取り専用メモリデバイス、フラッシュメモリデバイス、強誘電ランダムアクセスメモリ（ＲＡＭ）デバイス、磁気メモリストレージデバイス（例えば、ハードディスクドライブなど）、光メモリデバイス（例えば、ＣＤ－ＲＯＭディスク、ＤＶＤ－ＲＯＭディスク、Ｂｌｕ－ｒａｙディスクなど）、相変化メモリデバイス（ＰＣＭ）、他のカルコゲニドベースのメモリ、及び他を含む。
【0006】
互いに垂直に積み重ねられて、対応する互いに積み重ねられた複数のレベルのメモリセルを形成する複数の（例えば、６４の）二次元（２Ｄ）メモリアレイ（「メモリデッキ」とも呼ばれる）を同様に含む、３Ｄ垂直メモリアレイを含む垂直三次元（３Ｄ）アーキテクチャを有するメモリデバイスが知られている。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下の詳細な説明では、その一部を形成し、実例として特定の実施形態を示す添付図面への参照が行われる。図面では、同様の数字は、いくつかの図面の全体にわたって実質的に同様のコンポーネントを表す。他の実施形態が開示されてもよく、本開示の範囲から逸脱することなく構造的な変更、論理的な変更、及び／または電気的な変更が行われてもよい。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではない。
【0009】
本開示は、電子メモリデバイスを製造するための方法、及びその方法を使用して製造されたメモリデバイスに関する。
【0010】
本開示のメモリデバイスは、不揮発性メモリデバイスである。例えば、３Ｄ垂直メモリアレイは、特定のリソグラフィプロセスを用いて独立したダイとして実現されている。
【0011】
いくつかの例では、３Ｄメモリアレイは、複数の接触子がパターン（例えば、幾何学的パターン）で配置された基板と、基板上に形成された第１の絶縁材料（例えば、誘電材料）とを含み得る。導電材料の複数の平面は、第２の絶縁材料（例えば、誘電材料）によって互いから分離され、基板材料上に形成され得る。導電材料の平面は、ワードラインの例であってよい。
【0012】
クロスポイントメモリアレイは、第１の導電アクセスライン（例えば、ワードライン）と第２の導電アクセスライン（例えば、ディジットライン）との間のトポロジークロスポイントに形成されたメモリセルを有する３Ｄ垂直メモリアレイである。
【0013】
この３Ｄアーキテクチャは、２Ｄアーキテクチャと比較すると、単一のダイまたは基板上に配置または作成され得るメモリセルの数を有利に増やすことを可能にする。
【0014】
この３Ｄアーキテクチャは、それゆえに、製造コストを減らし得る、またはメモリデバイスの性能を向上させ得る、またはその両方である。
【0015】
クロスポイントメモリアレイは、複数の接触子を有する基板上に、導電材料（例えば、タングステンまたはモリブデン）、及び誘電性の絶縁材料（例えば、二酸化ケイ素）の交互の層のスタックを形成することによって製造され得る。複数の垂直に積み重ねられた２Ｄメモリアレイが形成され、各２Ｄメモリアレイは対応する導電材料層に関連付けられる。２Ｄメモリアレイごとに、第１のアクセスライン（例えば、ワードライン）が関連付けられた導電材料層から形成され、メモリセルデータ記憶素子（例えば、相変化材料素子）は、該第１のアクセスラインに接触して形成される。基板上の接触子に接触するまで、導電材料及び誘電材料の交互の層を垂直に横切る導電性ピラーの形の第２のアクセスライン（例えば、ディジットライン）が形成される。したがって、２Ｄメモリアレイのメモリセル（の記憶素子）は、関連付けられた導電材料層から得られた第１のアクセスライン（ワードライン）を通して、及び導電性ピラーに相当する第２のアクセスライン（例えば、ディジットライン）を通して（例えば、その論理状態をプログラムする、または読み取るために）アクセスすることができる。
【0016】
この３Ｄ垂直配置の第１のアクセスライン、記憶素子、及び導電性ピラーを形成するために、その製造プロセスは、基板に到達するまで、導電材料及び誘電材料の交互の層のスタックを横切るトレンチの形成を必要とする。これらのトレンチを形成するために、選択的エッチング操作が実行されて、基板に到達するまで、導電材料及び誘電材料の交互の層のスタックの一部分を選択的に除去する。
【0017】
しかしながら、垂直に積み重ねられた導電材料及び誘電材料の層の数が増加するにつれ（例えば、６４を超えて）、上述の選択的エッチング操作は実施するのがより困難になる。実際、タングステンまたはモリブデンなどの導電材料の層の一部分をエッチングするには、無視できない時間量の間、エッチング剤を適用することが必要である。垂直に積み重ねられた層の数が多くなりすぎると、選択的エッチング操作に使用されるマスクは、トレンチの完全な形成前に消耗される可能性がある。
【0018】
フローティングゲートＮＡＮＤメモリ技術で使用されるポリシリコンなど、より容易にエッチングできる他の導電材料は、クロスポイントタイプの３Ｄ垂直メモリアレイを形成するための導電層として使用されるであろう。しかしながら、そのより高い抵抗率により、メモリデバイスは不利なレイテンシの増加の影響を受ける。
【0019】
いわゆる置換ゲートアーキテクチャに基づいて垂直３Ｄ ＮＡＮＤメモリデバイスを製造するために使用される解決策は、導電材料及び誘電材料の交互の層のスタックを形成する代わりに、２つの異なる誘電（絶縁）材料（例えば、二酸化ケイ素層及び窒化ケイ素層）の交互の層のスタックを基板上に形成することによってこの欠点を解決しようとする。この解決策によれば、２つの誘電材料の一方（例えば、窒化ケイ素層）に作られる層は犠牲層であり、後に導電材料の層によって置換されるように適合されている。
【0020】
次に、エッチングによって２つの誘電材料の積み重ねられた層にトレンチが生成され、メモリセル及び導電性ピラーが形成される。次に、例えば、４つの導電性ピラーのラインごとに１つのスリットなど、複数のスリットが２つの誘電材料の積み重ねられた層を通してエッチングされ、犠牲層を選択的に除去するために開かれたスリットを通してエッチャントが適用される。スリットは、次に、除去された犠牲層により残された空の空間を、ワードラインを形成するために使用される導電材料（タングステンなど）で充填するために利用される。
【0021】
置換ゲートアーキテクチャに基づいて垂直３Ｄ ＮＡＮＤメモリデバイスを製造するための上述の方法は、犠牲層の除去のために専用のスリットの形成を必要とする欠点によって影響を受け、これは結果として生じるメモリデバイスの領域の占有率を逆に増加させる。さらに、この方法は、それが、導電性ピラー及びメモリセルの形成後にのみ犠牲層の導電材料による置換を提供するので、クロスポイントタイプの３Ｄ垂直メモリアレイを製造するために使用するには適していない。
【0022】
上記を考慮し、出願人は、３Ｄ垂直メモリアレイ、特に、当該技術分野で既知の解決策の欠点により影響を受けないクロスポイントタイプの３Ｄ垂直メモリアレイを含むメモリデバイスを製造するための解決策を考案した。
【0023】
３つの直交方向ｘ、ｙ、及びｚによって識別されるすべて同じ基準系を共有する図を特に参照すると、図１は、本開示の実施形態による３Ｄ垂直メモリアレイ１００の一部分の例を示す。３Ｄ垂直メモリアレイ１００は、方向ｘ及びｙに平行に延びる基板１０４（例えば、誘電材料から作られるまたはそれを含む）の上方で方向ｚに平行な方向に沿って互いに積み重ねられたメモリセルの、１つまたは複数の、好ましくは複数の２Ｄアレイ（またはデッキ）１０５（ｉ）（ｉ＝１、２、．．．）を含む。図１に示される例示的な３Ｄ垂直メモリアレイ１００部分では、メモリセルの３つのデッキの部分、つまり、一般的なデッキ１０５（ｉ）及び２つの隣接するデッキ１０５（ｉ－１）及び１０５（ｉ＋１）のみが目に見え、デッキ１０５（ｉ－１）はデッキ１０５（ｉ）の下方にあり、デッキ１０５（ｉ＋１）はデッキ１０５（ｉ）の上方にある。
【0024】
３Ｄ垂直メモリアレイ１００は、デッキ１０５（ｉ）ごとに、基板１０４に対して（方向ｚに沿って）対応する距離で基板１０４に実質的に平行に延びる関連付けられたワードライン１１０（ｉ）を含む。
【0025】
３Ｄ垂直メモリアレイ１００はまた、図中では１つしか描かれていない、基板１０４に実質的に垂直に延びる（つまり、方向ｚに沿って延びる）導電性ピラーの形のディジットライン１１５も含む。
【0026】
デッキ１０５（ｉ）のメモリセルは、自己選択メモリセルを含み得る。
【0027】
各デッキ１０５（ｉ）の各メモリセルは、自己選択データ記憶素子材料、つまり選択デバイスとデータ記憶素子の両方として機能し得る材料として機能し得る、例えばカルコゲニド合金及び／またはカルコゲニドガラスなどのカルコゲニド材料などの記憶素子材料で作られるか、またはそれを含むデータ記憶素子１２５（ｉ）を含む。
【0028】
３Ｄ垂直メモリアレイ１００のアーキテクチャは、メモリセルがワードライン１１０（ｉ）とディジットライン１１５との間のトポロジークロスポイントに形成され、一般的なデータ記憶素子１２５（ｉ）が、デッキ１０５（ｉ）に関連付けられる対応するワードライン１１０（ｉ）及び対応するディジットライン１１５に接触する、クロスポイントアーキテクチャと呼ばれる場合がある。そのようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、製造費が比較的に低く、高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較すると、面積が縮小され、結果的にメモリセル密度が高まったメモリセルを有し得る。
【0029】
このアーキテクチャによれば、一般的なデッキ１０５（ｉ）に属するメモリセルは、下にあるデッキ１０５（ｉ－１）のメモリセルの上方で（方向ｚに沿って）垂直に積み重ねられ、データ記憶素子１２５（ｉ）は、データ記憶素子１２５（ｉ－１）の上方に位置し、データ記憶素子１２５（ｉ）と１２５（ｉ－１）との間に位置する誘電（絶縁）材料部分１２８（ｉ）によってデータ記憶素子１２５（ｉ－１）から電気的に絶縁される。
【0030】
基板１０４は、グリッドパターンまたは互い違いのパターンで配置された複数の接触子（図１では見えず）を含み得る。例えば、複数の接触子は、基板１０４を通って延び、ディジットライン１１５など、メモリアレイ１００のアクセスラインと結合し得る。
【0031】
メモリセルは、プログラムパルス及び／または読み取りパルスを受信するために選択されたワードライン（複数可）１１０（ｉ）及び選択されたディジットライン（複数可）１１５を通してアクセスされ得る。
【0032】
一般的なデータ記憶素子１２５（ｉ）は、プログラムパルスなど、印加電圧に応答し得る。閾値電圧未満である印加電圧の場合、データ記憶素子１２５（ｉ）は、例えば「リセット」状態（または論理「０」）に対応する非導電状態のままである場合がある。閾値電圧よりも大きい印加電圧に応えて、データ記憶素子１２５（ｉ）は、例えば「セット」状態（または論理「１」）に対応する導電状態になり得る。
【0033】
データ記憶素子１２５（ｉ）は、プログラミング閾値を満たすパルス（例えば、プログラムパルス）を印加することによってターゲット論理状態にプログラムされ得る。プログラムパルスの振幅、形状、または他の特徴は、データ記憶素子１２５（ｉ）にターゲット論理状態を示させるように構成され得る。例えば、プログラムパルスを印加した後、データ記憶素子１２５（ｉ）のイオンは、データ記憶素子１２５（ｉ）を通して再分散され、それによって、読み取りパルスが印加されるときに検出されるメモリセルの抵抗を改変する。いくつかの場合、データ記憶素子１２５（ｉ）の閾値電圧は、プログラムパルスの印加に基づいて変わる場合がある。他の実施形態では、データ記憶素子１２５（ｉ）は、選択されたワードライン１１０（ｉ）及びビットライン（１１５）に印加される正の極性または負の極性の１つまたは複数のパルスによってターゲット論理状態にプログラムされ得る。
【0034】
データ記憶素子１２５（ｉ）によって格納される論理状態は、読み取りパルスを記憶素子１２５（ｉ）に印加することによって、検知され得る、検出され得る、または読み取られ得る。読み取りパルスの振幅、形状、または他の特徴は、検知コンポーネントが、どの論理状態がデータ記憶素子１２５（ｉ）に格納されているのかを決定することを可能にするように構成され得る。例えば、いくつかの場合、読み取りパルスの振幅は、データ記憶素子１２５（ｉ）が、「セット」状態（または論理「１」）などの第１の論理状態の場合には伝導する（例えば、電流は材料を通って伝導される）が、「リセット」状態（または論理「０」）などの第２の論理状態の場合には導電性ではなくなる（例えば、材料を通ってほとんどまたはまったく電流が伝導されない）レベルとなるように構成される。
【0035】
いくつかの場合、データ記憶素子１２５（ｉ）に印加されたパルスの極性（プログラムパルなのか、それとも読み取りパルスなのか）は、実行されている操作の結果に影響を及ぼす場合がある。例えば、第１の極性の読み取りパルスにより、データ記憶素子１２５（ｉ）は第１の論理状態を示す結果となる場合があり、一方、第２の極性の読み取りパルスにより、データ記憶素子１２５（ｉ）は第２の異なる論理状態を示す結果となる場合がある。これは、データ記憶素子１２５内でのイオンまたは他の材料の非対称な分布のために起こる場合がある。同様の原理は、プログラムパルス及び他のパルスまたは電圧にも当てはまる。
【0036】
データ記憶素子１２５（ｉ）として機能し得るカルコゲニド材料の例は、例えば、動作中に相が変化しない合金（例えば、セレンベースのカルコゲニド合金）を含む、カルコゲニド材料の中でも、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７などのインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、及びＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などのゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含む。さらに、カルコゲニド材料は、少量の他のドーパント材料を含み得る。カルコゲニド材料の他の例は、テルル－ヒ素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、ケイ素（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）の材料、及びそれらの組み合わせを含み得る。本明細書で使用されるハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる元素を示し、示される元素を伴うすべての化学量論を表すことを意図している。いくつかの例では、カルコゲニド材料はカルコゲニドガラスまたは非晶質カルコゲニド材料であってよい。いくつかの例では、おもに、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と呼ばれる場合がある。
【0037】
いくつかの例では、ＳＡＧ合金は、ケイ素（Ｓｉ）を含み得、そのようなカルコゲニド材料は、ＳｉＳＡＧ合金と呼ばれる場合がある。いくつかの例では、カルコゲニドガラスは、各々が原子形態または分子形態にある、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、またはフッ素（Ｆ）などの追加の元素を含んでもよい。いくつかの例では、導電率は、様々な化学種を使用したドーピングによって制御され得る。例えば、ドーピングは、第３族（例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）など）または第４族（スズ（Ｓｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）など）の元素を組成に取り込むことを含み得る。
【0038】
図１の３Ｄ垂直メモリアレイ１００に対応する３Ｄ垂直メモリアレイを製造するための本開示の実施形態による方法は、ここで、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ～図５Ｃ、図６Ａ、図６Ｂ、図７Ａ～図７Ｃ、図８Ａ～図８Ｃ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、及び図１２を参照することによって説明される。
【0039】
実施形態による製造方法の第１の段階は、図２Ａ及び図２Ｂに示されており、図２Ａは、方向ｘ及びｙに平行な平面からみた（ｔａｋｅｎ）中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの底面図であり、図２Ｂは、方向ｘ及びｚに平行な平面からみた同じアレイの側面図である。
【0040】
【0041】
一実施形態によれば、各導電性接触子２０２は、例えばセレクタトランジスタ（図示せず）を通して、対応するディジットライン（図１を参照）に接触するように構成される。複数の導電性接触子２０２は、グリッドパターンに従って配置され得る。例えば、導電性接触子２０２は、最大８つの他の導電性接触子２０２に取り囲まれ得る。図示されていない他の実施形態によれば、複数の導電性接触子２０２は、互い違いのパターンまたは六角形のパターンで配置され得る。
【0042】
一実施形態によれば、方法のこの段階は、第１の誘電材料層２０４及び第２の誘電材料層２０６を含む、２つの異なる誘電（絶縁）材料の交互の層のスタックを、基板１０４の上に形成することをさらに含む。一実施形態によれば、第１の誘電材料層２０４は二酸化ケイ素層を含み、第２の誘電材料層２０６は窒化ケイ素層を含む。各第１の及び第２の誘電材料層２０４、２０６は、基板１０４に対して異なるレベルに（つまり、方向ｚに沿った異なる距離に）ある。
【0043】
本開示の一実施形態によれば、第１の誘電材料層２０４及び第２の誘電材料層２０６は、一連の堆積操作によって形成される。
【0044】
図には、７つの第１の誘電材料層２０４及び６つの第２の誘電材料層２０６が示されているが、本開示の実施形態による概念は、例えば６４など、異なる（例えば、より多い）数の層に適用できることを理解されたい。
【0045】
以下により詳細に説明するように、本開示の一実施形態によれば、第１の誘電材料層２０４は、完成した３Ｄ垂直メモリアレイ１００（図１を参照）の隣接するデッキ１０５（ｉ）、１０５（ｉ－１）に属するメモリセルのデータ記憶素子１２５（ｉ）と１２５（ｉ－１）との間での誘電材料部分１２８（ｉ）の生成のために使用される。
【0046】
以下により詳細に説明するように、一実施形態によれば、第２の誘電体層２０６は、完成した３Ｄ垂直メモリアレイ１００のデッキ１０５（ｉ）に関連付けられたワードライン１１０（ｉ）の形成のために使用される導電材料の層により後続の方法段階で置換されるように適合された犠牲層である。
【0047】
本開示の実施形態による製造方法の次の段階は、図３Ａ及び図３Ｂに示されており、図３Ａは、方向ｘ及びｙに平行であり、第２の誘電材料層２０６を横切る断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの断面図であり、図３Ｂは、方向ｙ及びｚに平行であり、３つの導電性接触子２０２を横切る断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図である。
【0048】
【0049】
本開示の一実施形態によれば、トレンチ３０５は、適切なパターン化されたマスク（図示せず）を利用する選択的エッチング操作によって形成される。
【0050】
第１の誘電材料層２０４及び第２の誘電材料層２０６の両方とも、タングステンまたはモリブデンなどの導電材料と比較するとより容易にエッチングできる、二酸化ケイ素及び窒化ケイ素などの誘電材料から作られているか、またはそれらを含むので、第１の誘電材料層及び第２の誘電材料層２０４、２０６の数が多くても、選択的エッチング操作を適切に実施することができる。実際に、エッチング操作は、比較的に迅速かつ効率的に実施することができ、下にある基板１０４は、有利なことに、選択的エッチング操作に使用されるマスクが消耗される前に露出させることができる。すでに上述したように、代わりに多数の導電材料（例えば、モリブデンまたはタングステン）層をエッチングしなければならないならば、エッチング操作に使用されるマスクは、エッチングが下にある基板１０４に到達する前にそれ自体を消費するであろう。
【0051】
本開示の一実施形態によれば、トレンチ３０５は、上から見て蛇行するような形状を有する。本開示の一実施形態によれば、トレンチ３０５は、第１の方向（例えば、方向ｘに平行で、左から右へ向かう）で導電性接触子２０２の列（ｒｏｗ）を通過し、次に第１の方向に反対である第２の方向（例えば、方向ｘに平行で、右から左へ向かう）で導電性接触子２０２の隣接する列を通過する。図３Ａを参照すると、トレンチ３０５は、左から右へ方向ｘに平行に導電性接触子２０２の第１の列を通過し、次に「曲がって」、右から左へ方向ｘに平行に（方向ｙに沿った導電性接触子２０２の第１の列に隣接する）導電性接触子２０２の次の（第２の）列を通過する。トレンチ３０５は、次に再び「曲がって」、左から右へ方向ｘに平行な（方向ｙに沿った導電性接触子２０２の第２の列に隣接する）導電性接触子２０２の次の（第３の）列を通過するなど以下同様である。
【0052】
トレンチ３０５は、各第１の及び第２の誘電材料層２０４、２０６を少なくとも２つの部分、つまり第１の部分２０４（ａ）、２０６（ａ）及び第２の部分２０４（ｂ）、２０６（ｂ）（図３Ａでは、部分２０６（ａ）及び２０６（ｂ）だけが見える）に分岐するように配置される。以下に詳細に説明するように、本開示の実施形態によれば、各第２の誘電材料層２０６の（別々の）部分２０６（ａ）及び２０６（ｂ）は、同じ形状を有する対応する導電材料部分によって置換され、完成した３Ｄ垂直メモリアレイ１００の対応するデッキ１０５（ｉ）に関連付けられた、インタリーブされたワードライン１１０（ｉ）（例えば、偶数のワードライン１１０（ｉ）及び奇数のワードライン１１０（ｉ））を形成する。
【0053】
本開示の実施形態による製造方法の次の段階は、図４Ａ及び図４Ｂに示されており、図４Ａは、方向ｘ及びｙに平行であり、第２の誘電材料層２０６を横切る断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの断面図であり、図４Ｂは、方向ｙ及びｚに平行であり、３つの導電性接触子２０２を横切る断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図である。
【0054】
図４Ａ及び図４Ｂに示される方法の段階は、最上部の誘電材料層２０４に到達するまで、トレンチ３０５を（例えば、堆積プロセスを通して）基板１０４と同じ誘電材料など、誘電材料４０５で完全に充填すること、及び該最上部の誘電材料層２０４を覆うキャップ層４１０を形成することを含む。
【0055】
本開示の実施形態による製造方法の次の段階は図５Ａ、図５Ｂ、及び図５Ｃに示されており、図５Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの断面図であり、図５Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図であり、図５Ｃは、断面Ｂ－Ｂ’に平行で、隣接する導電性接触子２０２の対の間に位置するように方向ｘに沿って断面Ｂ－Ｂ’から変位された断面Ｃ－Ｃ’からみた同じアレイの一部分の断面図である。
【0056】
図５Ａ～図５Ｃに示される方法の段階は、導電性接触子２０２ごとに、導電性接触子２０２を露出させるまで、キャップ層４１０及び蛇行状トレンチ３０５内部の誘電材料４０５を―方向ｚに沿って―横切る個別の孔状トレンチ５０５を形成することを含む。これらの孔状トレンチ５０５は、ディジットライン１１５を形成する導電性ピラーを画定するために使用される。
【0057】
本開示の一実施形態によれば、孔状トレンチ５０５の形成は、第１の及び第２の誘電材料層２０４、２０６を形成する誘電材料を侵食することなく、蛇行状トレンチ内部の誘電材料４０５及びキャップ層４１０のみ（の部分）をエッチングするように指示された選択的な垂直エッチング操作によって実施される。
【0058】
本開示の実施形態による製造方法の次の段階は図６Ａ及び図６Ｂに示されており、図６Ａは、断面Ｂ－Ｂ’からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図６Ｂは、断面Ｃ－Ｃ’からみた同じアレイの一部分の断面図である。
【0059】
図６Ａ及び図６Ｂに示される方法の段階は、アレイを横切る多数の異なる点からすべての積み重ねられた第１の及び第２の誘電材料層２０４、２０６へのアクセスを提供するための―ディジットライン１１５に相当する導電性ピラーの生成のために後に使用される―以前に生成した孔状トレンチ５０５を利用することを提供する。
【0060】
本開示の一実施形態によれば、孔状トレンチ５０５は、第２の誘電材料層２０６の誘電材料を除去するために利用される。
【0061】
本開示の一実施形態によれば、第２の誘電材料層２０６の誘電材料を選択的に除去するための等方性エッチング操作が実行される。本開示の一実施形態によれば、第１の誘電材料層２０４の誘電材料を浸食することなく、第２の誘電材料層２０６の誘電材料（例えば、窒化ケイ素）を選択的に除去するように構成されたエッチング剤が、孔状トレンチ５０５を通して提供される。孔状トレンチ５０５は、多数で、及び高密度で －例えば、６０ｎｍおきに－ ３Ｄアレイ構造全体に分布しているので、エッチング剤は、すべての（つまり、方向ｚに沿った任意の深さで）第２の誘電材料層２０６に容易に到達し、第２の誘電材料層２０６がエッチングされ、除去されている間に、隣接する第１の誘電材料層２０４間で方向ｘとｙに沿って伝播することができる。このようにして、本開示の本実施形態によれば、第２の誘電材料層２０６は、効率的に除去することができる。
【0062】
空の空洞６０５が隣接する第１の誘電材料層２０４の間に形成される結果的に生じる層状配置は、蛇行状トレンチ３０５の誘電材料４０５、キャップ層４１０、及び基板１０４を含む誘電材料構造によって機械的に支持される。
【0063】
本開示の実施形態による製造方法の次の段階は図７Ａ、図７Ｂ、及び図７Ｃに示されており、図７Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図７Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図であり、図７Ｃは、断面Ｃ－Ｃ’からみた同じアレイの一部分の断面図である。
【0064】
図７Ａ、図７Ｂ、及び図７Ｃに示される方法の段階は、今回は、空洞６０５にアクセスし、第１の誘電材料層２０４の間に対応する導電材料層７０５を形成するために、空洞６０５をタングステンまたはモリブデンなどの導電材料で（例えば、堆積プロセスによって）充填するために、再び孔状トレンチ５０５を利用することを提供する。この段階の間、各孔状トレンチ５０５の底部、及びその側面も導電材料で覆われる。導電材料層７０５は、完成した３Ｄ垂直メモリアレイ１００のデッキ１０５（ｉ）に関連付けられたワードライン１１０（ｉ）の形成に使用される。
【0065】
この場合も、孔状トレンチ５０５は、多数かつ高密度で３Ｄアレイ構造全体に分布しているので、導電材料は、すべての（つまり、方向ｚに沿った任意の深さで）空洞６０５に容易に到達し、方向ｘ及びｙに沿って伝播することができる。このようにして、本開示の本実施形態によれば、空洞６０５は、効果的に充填することができ、導電材料層７０５は非常に効率的に生成される。
【0066】
蛇行状トレンチ３０５の誘電材料４０５のため、各導電材料層７０５は、第１の導電材料部分７０５（ａ）及び第２の導電材料部分７０５（ｂ）に分岐する。本開示の一実施形態によれば、各導電材料層７０５の（別々の）部分７０５（ａ）及び７０５（ｂ）は、完成した３Ｄ垂直メモリアレイ１００（例えば、奇数のワードライン１１０（ｉ）の部分７０５（ａ）及び偶数のワードライン１１０（ｉ）の部分７０５（ｂ））の対応するデッキ１０５（ｉ）に関連付けられた、インタリーブされたワードライン１１０（ｉ）を形成する。
【0067】
本開示の実施形態による製造方法の次の段階は図８Ａ、図８Ｂ、及び図８Ｃに示されており、図８Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図８Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図であり、図８Ｃは、断面Ｃ－Ｃ’からみた同じアレイの一部分の断面図である。
【0068】
図８Ａ、図８Ｂ、図８Ｃに示される製造方法の段階は、孔状トレンチ５０５で各導電材料層７０５内に複数の凹部８０５を形成することを提供する。例えば、各凹部８０５は、それぞれの孔状トレンチ５０５に面するように形成される。
【0069】
本開示の一実施形態によれば、凹部８０５は、孔状トレンチ５０５の側壁での等方的なエッチング操作によって等方的に形成される。
【0070】
凹部８０５は、一般的な孔状トレンチ５０５の側壁が第１の距離ｄ１（該孔状トレンチ５０５内で互いに面する第１の誘電材料層２０４の部分間）から方向ｘに沿って互いに離間するように形成され、一方、該孔状トレンチ５０５で互いに面する凹部８０５の対は、第１の距離ｄ１よりも大きい第２の距離ｄ２から方向ｘに沿って互いに離間した側壁を含む（図８Ｂを参照）。
【0071】
以下に説明するように、凹部８０５は、完成した３Ｄ垂直メモリアレイ１００のメモリセルのデータ記憶素子１２５（ｉ）の形成に使用される。
【0072】
本開示の実施形態による製造方法の次の段階は図９Ａ及び図９Ｂに示されており、図９Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図９Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図である。
【0073】
図９Ａ及び図９Ｂに示される製造方法の段階は、例えばカルコゲニド合金及び／またはカルコゲニドガラスなどのカルコゲニド材料９０５の孔状トレンチ５０５へのコンフォーマル堆積を提供する（例えば、側壁方向のコンフォーマル堆積）。カルコゲニド材料９０５は、孔状トレンチ５０５の底部及び側壁を覆い、導電材料層７０５に形成された凹部８０５を充填するように堆積される。このようにして、カルコゲニド材料９０５は、導電材料層７０５（その部分７０５（ａ）及び７０５（ｂ））に接触する。
【0074】
本開示の実施形態による製造方法の次の段階は図１０Ａ及び図１０Ｂに示されており、図１０Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図１０Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図である。
【0075】
図１０Ａ及び図１０Ｂに示される製造方法の段階は、カルコゲニド材料９０５の残りの部分が、完成した３Ｄ垂直メモリアレイ１００のメモリセルのデータ記憶素子１２５（ｉ）を形成するように、孔状トレンチ５０５で堆積されたカルコゲニド材料９０５の余分な部分を除去することに向けられた選択的エッチング操作を実施することを提供する。
【0076】
本開示の一実施形態によれば、該エッチング操作は、データ記憶素子１２５（ｉ）の側面（つまり、孔状トレンチ５０５に面するその表面）が、孔状トレンチ５０５に面する第１の誘電材料層２０４の部分の表面と実質的に同一平面となり、同じ距離ｄ１分、方向ｙに沿って互いに離間するように実施される（図１０Ｂを参照）。
【0077】
各凹部８０５では、それゆえに、対応する記憶素子１２５（ｉ）が形成され、これは、
― 方向ｙに沿って、導電材料層７０５の対応する部分７０５（ａ）または７０５（ｂ）、及び
― 方向ｚに沿って、２つの第１の誘電材料層２０４の２つの対応する部分に接触する（図１０Ｂ参照）。
― 方向ｙに沿って、導電材料層７０５の対応する部分７０５（ａ）または７０５（ｂ）、及び
― 方向ｚに沿って、２つの第１の誘電材料層２０４の２つの対応する部分に接触する（図１０Ｂ参照）。
【0078】
図１とともに図１０Ｂを参照すると（図１は、完成した３Ｄ垂直メモリアレイ１００の一部分を示す）、デッキ１０５（ｉ）の一般的な記憶素子１２５（ｉ）に接触する導電材料層７０５の部分７０５（ａ）または７０５（ｂ）は、記憶素子１２５（ｉ）にアクセスするための対応するワードライン１１０（ｉ）に対応し、一方、一般的な記憶素子１２５（ｉ）に接触する２つの第１の誘電材料層２０４の２つの部分は、隣接するデッキ１０５（ｉ＋１）、１０５（ｉ－１）に属する記憶素子１２５（ｉ＋１）及び１２５（ｉ－１）からの記憶素子１２５（ｉ）の電気絶縁を可能にする誘電材料部分１２８（ｉ）及び１２８（ｉ＋１）に対応する。
【0079】
この段階のエッチング操作はまた、孔状トレンチ５０５の底部からカルコゲニド材料９０５を除去して、導電性接触子２０２を露出させるように実施される。
【0080】
本開示の実施形態による製造方法の次の段階は図１１Ａ及び図１１Ｂに示されており、図１１Ａは、断面Ａ－Ａ’面からみた中間の（つまり、部分的に製造された）３Ｄ垂直メモリアレイの一部分の断面図であり、図１１Ｂは、断面Ｂ－Ｂ’からみた同じアレイの一部分の断面図である。
【0081】
【0082】
本開示の一実施形態によれば、導電性ピラー１００５の導電材料は、側壁方向コンフォーマル堆積操作に従って堆積される。この特定の場合、導電材料は、側壁方向コンフォーマル堆積操作に適合しなければならない。
【0083】
本実施形態によれば、導電性ピラー１００５の導電材料は、そのような導電材料が、側壁方向コンフォーマル堆積操作に適合しているのであれば、導電材料層７０５の生成に使用されるのと同じであってよい。
【0084】
本開示の実施形態による完成した３Ｄ垂直メモリアレイ１００は、断面Ｂ－Ｂ’からみた図１２に示される断面図に示されるように、導電性ピラー１００５も覆うために、キャップ層４１０内に開口しているトレンチ３０５を同じ誘電材料で覆うことによって得られる。
【0085】
既知の方法で得られる３Ｄ垂直メモリアレイと比較すると、本開示の実施形態による本明細書に説明する製造方法を用いて製造できる３Ｄ垂直メモリアレイは、よりコンパクトであり、必要とする占有領域がより少ない。特に、置換ゲートアーキテクチャに基づいて垂直３Ｄ ＮＡＮＤメモリデバイスを製造するための上述の既知の方法に比較すると、より高いメモリセル密度が得られる。実際、置換ゲートアーキテクチャに基づいて垂直３Ｄ ＮＡＮＤメモリデバイスを製造するための既知の方法は、犠牲層を除去するための多数の専用のスリット（例えば、４つの導電性ピラー毎）の存在が必須であるため、空間の無駄を引き起こすが、本開示による製造方法は、ワードラインに対応する導電層による犠牲層の置換のためにも（導電性ピラーの生成に使用される）孔状トレンチを有利に利用する。
【0086】
さらに、本明細書に説明する本開示の実施形態による製造方法は、それが、記憶素子の形成及び導電性ピラーの形成の前に犠牲層の導電材料層による置換を提供するので、クロスポイントタイプの３Ｄ垂直メモリアレイを製造するために特に適している。
【0087】
図１３に示される本開示の一実施形態によれば、記憶素子１２５（ｉ）のカルコゲニド材料と、導電材料層７０５の及び／または導電性ピラー１００５の導電材料との間の適合性の問題に備えて、材料間の二次汚染を回避するために、導電材料層７０５と記憶素子１２５（ｉ）との間にバリア（参照１３０５で図１３に識別される）を挟むことができるか、及び／または導電性ピラー１００５と記憶素子１２５（ｉ）との間にバリア（参照１３１０で図１３に識別される）を挟むことができるであろう。
【0088】
すでに上述したように、本開示の実施形態による本明細書に説明する製造方法は、メモリアレイのアクティブ部分、つまりメモリセルが位置する部分内のディジットライン１１５に相当する導電性ピラー１００５の形成に必要である孔状トレンチ５０５を利用する、犠牲誘電体層（第１の誘電材料層２０４）の導電材料層（導電材料層７０５）による置換に基づいている。
【0089】
しかしながら、（例えば、プログラムパルス及び／または読み取りパルスを提供するための）３Ｄ垂直メモリアレイの（垂直に積み重ねられた）ワードライン１１０（ｉ）にアクセスするためには、１つまたは複数のアクセス部分は、図１４の側面図に示されるように、例えば、導電材料層７０５が１つまたは複数のアクティブ部分の１つまたは複数の端縁の上に「段」を形成するように互い違いの長さを有する１つまたは複数のアクティブ部分の端縁の１つまたは複数に位置する。
【0090】
アクセス部分の各それぞれの「段」は、３Ｄ垂直メモリアレイのそれぞれの層に相当し、対応する導電材料層７０５に接触する導電性アクセス接触子１４０５を含む。いくつかの実施形態では、図１４に描かれる階段は、トリミング及びエッチングの技術に従って形成され得る。
【0091】
アクセス部分はメモリセルを含まないので、ディジットライン１１５に相当する導電性ピラー１００５の形成のための孔状トレンチ５０５の存在は、必要とされない。さらに、アクセス部分は、同様にして、積み重ねられた導電材料層７０５の数に応じて多数の段を収容するほど十分に長くなるために（例えば、３～４μｍ）、無視できない長さ（例えば、方向ｘに沿って）を有する。
【0092】
アクセス部分の無視できない長さと相まって、孔状トレンチ５０５が存在しないのであれば、上述の方法（犠牲誘電体層の導電材料層による置換）で直接製造するのは適切ではないであろう。
【0093】
実際、アクセス部分の様々な層にアクセスして、そこから犠牲誘電体層を除去するためには、エッチャント剤を提供できる最も近い孔状トレンチ５０５（つまり、アレイのアクティブ部分の中）は、犠牲誘電体層の効率的な除去を可能にするには遠すぎるであろう。同様に、犠牲誘電体層を置換するために導電材料を提供できる同じ最も近い孔状トレンチ５０５も、導電材料層の効率的な形成を可能にするには遠すぎるであろう。
【0094】
さらに、犠牲層が実際にアクセス部分から除去されるにしても、残りの誘電材料層は、アクセス部分のサイズが大きすぎるため崩壊するであろう。
【0095】
このため、図１５に示される本開示の一実施形態によれば、専用の（例えば、直線状の）トレンチ１５０５（図３Ａ、図３Ｂに関して説明されたトレンチ３０５と機能的に類似）が形成され、（図４Ａ、図４Ｂに関して説明されたトレンチ３０５の誘電材料４０５での充填のように）誘電材料で充填され、孔状トレンチ１５１０は、該専用トレンチ１５０５に形成される。
【0096】
本開示の一実施形態によれば、孔状トレンチ１５１０は、上述の孔状トレンチ５０５のように、犠牲誘電体層の除去、及び導電材料層による犠牲誘電体層の置換のために有利に利用される。
【0097】
さらに、誘電材料で充填された専用のトレンチ１５０５は、犠牲層の除去後のアクセス部分の残りの誘電材料層の崩壊を有利に回避する支持構造として機能する。
【0098】
図１６は、本開示に従った方法のステップを示す図である。メモリセルの３Ｄ垂直アレイを製造するための方法１６００のいくつかのステップが描かれている。ステップ１６１０～１６８０は、図２～図１３及び図１４～図１５に関する上記の説明に従って実施され得る。方法の流れをわかりにくくするのを回避するために、方法１６００の図では、いくつかの詳細は省略されている。方法１６００は、ステップ１６１０で、互いに交互にされた第１の誘電材料層及び第２の誘電材料層を含む誘電材料層のスタックを、基板上に形成することと、ステップ１６２０で、誘電材料層のスタックを通る孔を形成することであって、該孔が基板を露出させることと、ステップ１６３０で、該孔を通して第２の材料層を選択的に除去して、隣接する第１の誘電材料層の間に空洞を形成することと、ステップ１６４０で、該空洞を、該孔を通して導電材料で充填して、対応する導電材料層を形成することと、ステップ１６５０で、該導電材料層から第１のメモリセルアクセスラインを形成することと、ステップ１６６０で、該孔を通してカルコゲニド材料のコンフォーマル堆積を実施することと、ステップ１６７０で、該堆積したカルコゲニド材料からメモリセル記憶素子を形成することと、ステップ１６８０で、該孔を導電材料で充填して、対応する第２のメモリセルアクセスラインを形成することとを含み得る。
【0099】
上記説明は、いくつかの実施形態を詳細に提示し、説明している。それにも関わらず、添付の特許請求の範囲により定義される範囲から逸脱することなく、説明した実施形態及び異なる実施形態に対するいくつかの変更が可能である。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
