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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】非対称ゲート・スタックをもつナノシート・トランジスタ
(51)【国際特許分類】
H01L 29/786 20060101AFI20241018BHJP
【ＦＩ】
H01L29/78 618C
H01L29/78 617K
【請求項の数】
12
(21)【出願番号】P 2022563000
(86)(22)【出願日】2021-04-30
(65)【公表番号】
(43)【公表日】2023-06-26
(86)【国際出願番号】 IB2021053610
(87)【国際公開番号】W WO2021234482
(87)【国際公開日】2021-11-25
【審査請求日】2023-09-25
(31)【優先権主張番号】16/876,443
(32)【優先日】2020-05-18
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シェ、ルイロン
(72)【発明者】
【氏名】レイデンズ、カール
(72)【発明者】
【氏名】チェン、カングォ
(72)【発明者】
【氏名】リ、ジュンタオ
(72)【発明者】
【氏名】グゥオ、デチャオ
(72)【発明者】
【氏名】リ、タオ
(72)【発明者】
【氏名】カン、ツン－シェン
【審査官】市川 武宜
(56)【参考文献】
【文献】米国特許出願公開第２０２０／００３５７８６（ＵＳ，Ａ１）
【文献】特開２００６－０８０５１９（ＪＰ，Ａ）
【文献】特開２０１０－２７２８５９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成するための方法であって、基板の上方にナノシート・スタックを形成することであって、前記ナノシート・スタックが交互に繰り返す半導体層および犠牲層を備える、形成することと、
前記ナノシート・スタックをおおって犠牲ライナを形成することと、
前記ナノシート・スタックおよび前記犠牲ライナをおおって誘電体ゲート構造を形成することと、
前記犠牲層の側壁上に第１の内側スペーサを形成することと、
前記ナノシート・スタックのチャンネル領域をおおってゲートを形成することであって、前記ゲートが前記基板の上方において前記ナノシート・スタックに直交する方向に延びる導電性ブリッジを備える、形成することと、
前記ゲートの側壁上に第２の内側スペーサを形成することと
を含む、方法。
【請求項2】
前記ゲートを形成することは、前記犠牲層の側壁を露出させるために前記ナノシート・スタックおよび前記誘電体ゲート構造の一部分を除去することをさらに含む、請求項１に記載の方法。
【請求項3】
前記ゲートを形成することは、前記犠牲ライナおよび前記犠牲層を除去することをさらに含む、請求項２に記載の方法。
【請求項4】
前記第１の内側スペーサを形成することは、前記犠牲層をリセスさせることを含む、請求項１に記載の方法。
【請求項5】
前記ゲートを形成することは、ゲート誘電体を形成することと、
前記ゲート誘電体をおおって導電性領域を形成することと、
前記ゲート誘電体の露出部分を除去することと
をさらに含む、請求項１に記載の方法。
【請求項6】
前記第１の内側スペーサの側壁上に第１のソースまたはドレイン領域を形成することと、前記第２の内側スペーサの側壁上に第２のソースまたはドレイン領域を形成することとをさらに含む、請求項１に記載の方法。
【請求項7】
前記導電性ブリッジの表面上にゲート・コンタクトを形成することをさらに含む、請求項１に記載の方法。
【請求項8】
半導体デバイスであって、基板の上方のナノシート・スタックと、
前記ナノシート・スタックのチャンネル領域をおおうゲートであって、前記基板の上方において前記ナノシート・スタックに直交する方向に延びる導電性ブリッジを備える、ゲートと、
前記ナノシート・スタックおよび前記ゲートをおおう誘電体ゲート構造と、
前記ナノシート・スタックの第１の端部上の第１の内側スペーサと、および
前記ナノシート・スタックの第２の端部上の第２の内側スペーサと
を備え、
ゲート誘電体が前記第１の内側スペーサと前記ゲートとの間に延びるが、前記第２の内側スペーサと前記ゲートとの間には延びない、
半導体デバイス。
【請求項9】
前記第１の内側スペーサの側壁上の第１のソースまたはドレイン領域をさらに備える、請求項８に記載の半導体デバイス。
【請求項10】
前記第２の内側スペーサの側壁上の第２のソースまたはドレイン領域をさらに備える、請求項９に記載の半導体デバイス。
【請求項11】
前記導電性ブリッジの表面上のゲート・コンタクトをさらに備える、請求項８に記載の半導体デバイス。
【請求項12】
前記誘電体ゲート構造は、前記ナノシート・スタックと前記ゲート・コンタクトとの間に置かれた、請求項１１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイスのための作製方法および結果として生じる構造に関し、より具体的には、非対称ゲート・スタックを有するナノシート・トランジスタのための改良プロセスおよび結果として生じる構造に関する。
【背景技術】
【0002】
知られている金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の作製技術は、プレーナ電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を構築するためのプロセス・フローを含む。プレーナＦＥＴは、基板（シリコン・スラブとも呼ばれる）、基板の上方に形成されたゲート、ゲートの両側に形成されたソースおよびドレイン領域、ならびにゲートの下方における基板の表面近くのチャンネル領域を含む。チャンネル領域がソース領域をドレイン領域へ電気的に接続し、一方ではゲートがチャンネル中の電流を制御する。ゲート電圧は、ドレインからソースへの経路が開回路（「オフ」）であるか、または抵抗経路（「オン」）であるかどうかを制御する。
【0003】
近年、ノンプレーナ・トランジスタ・アーキテクチャの開発に向けた研究が行われている。例えば、ナノシートＦＥＴは、ラテラル・デバイスを上回るデバイス密度の増加といくらかの性能向上とを提供するノンプレーナ・アーキテクチャを含む。ナノシートＦＥＴにおいては、従来のプレーナＦＥＴとは対照的に、チャンネルが複数のスタックされ離隔されたナノシートとして実装される。ゲート・スタックが各ナノシートの全周を包み込み、従って、チャンネル領域におけるより完全な空乏化を可能にし、より急峻なサブスレッショルド・スイング（ＳＳ：ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）、およびより小さいドレイン誘起障壁低下（ＤＩＢＬ：ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）に起因して短チャンネル効果も低減する。
【発明の概要】
【0004】
本発明の実施形態は、非対称ゲート・スタックを有するナノシート・デバイスを形成するための方法を対象とする。方法の非限定の例は、基板の上方にナノシート・スタックを形成することを含む。ナノシート・スタックは、交互に繰り返す半導体層および犠牲層を含む。犠牲ライナがナノシート・スタックをおおって形成されて、誘電体ゲート構造がナノシート・スタックおよび犠牲ライナをおおって形成される。第１の内側スペーサが犠牲層の側壁上に形成される。方法は、ナノシート・スタックのチャンネル領域をおおってゲートを形成することを含む。ゲートは、基板の上方においてナノシート・スタックに直交する方向に延びる導電性ブリッジを含む。第２の内側スペーサがゲートの側壁上に形成される。ゲート・スタックは、非対称である。
【0005】
本発明の実施形態は、半導体構造を対象とする。半導体構造の非限定の例は、基板の上方のナノシート・スタックおよびナノシート・スタックのチャンネル領域をおおうゲートを含む。ゲートは、基板の上方においてナノシート・スタックに直交する方向に延びる導電性ブリッジを含む。誘電体ゲート構造がナノシート・スタックおよびゲートをおおって置かれる。第１の内側スペーサがナノシート・スタックの第１の端部上に置かれて、第２の内側スペーサがナノシート・スタックの第２の端部上に置かれる。第１の内側スペーサおよび第２の内側スペーサは、ワークフローの異なる部分の間（一方がゲート・スタックより前、および他方が後）に形成され、結果として、ゲート・スタックは、非対称である。ゲート誘電体は、第１の内側スペーサとゲートとの間に延びるが、第２の内側スペーサとゲートとの間には延びない。
【0006】
本発明の実施形態は、非対称ゲート・スタックを有するナノシート・デバイスを形成するための方法を対象とする。方法の非限定の例は、基板の上方にナノシート・スタックを形成することを含む。ナノシート・スタックは、交互に繰り返す半導体層および犠牲層を含む。スペーサ層がナノシート・スタックの側壁をおおって形成されて、第１の誘電体ゲート構造が基板の上方においてスペーサ層の側壁上に形成される。方法は、第１の誘電体ゲート構造上に犠牲ライナを形成することと、犠牲ライナ上に第２の誘電体ゲート構造を形成することとを含む。犠牲層、スペーサ層、および犠牲ライナは、ゲートで置き換えられる。ゲートは、第１の誘電体ゲート構造と第２の誘電体ゲート構造との間に置かれた導電性ブリッジを含む。
【0007】
本発明の実施形態は、半導体構造を対象とする。半導体構造の非限定の例は、基板の上方のナノシート・スタックを含む。第１の誘電体ゲート構造が基板上に置かれる。ゲートは、ナノシート・スタックのチャンネル領域をおおっている。ゲートは、基板の上方においてナノシート・スタックに直交する方向に延びる導電性ブリッジを含む。導電性ブリッジは、第１の誘電体ゲート構造の表面上に置かれる。第２の誘電体ゲート構造が導電性ブリッジ上に置かれる。
【0008】
本発明の実施形態は、半導体構造を対象とする。半導体構造の非限定の例は、基板の上方の第１のナノシート・スタックを含む。第２のナノシート・スタックが基板の上方において第１のナノシート・スタックに隣接して置かれる。構造は、基板上の第１の誘電体ゲート構造をさらに含む。第１の誘電体ゲート構造は、第１のナノシート・スタックと第２のナノシート・スタックとの間にある。構造は、第１の部分および第２の部分を有するゲートを含む。第１の部分が第１のナノシート・スタックのチャンネル領域をおおっており、第２の部分が第２のナノシート・スタックのチャンネル領域をおおっている。ゲートは、第１の部分と第２の部分との間の導電性ブリッジを含む。導電性ブリッジは、第１の誘電体ゲート構造の表面上に置かれる。第２の誘電体ゲート構造は、導電性ブリッジ上にある。
【0009】
追加の技術的特徴および利益が本発明の技術を通して実現される。本発明の実施形態および態様が本明細書に詳細に記載されて、請求される主題の一部と見做される。さらによく理解するために、詳細な記載および図面を参照されたい。
【0010】
本明細書に記載される排他的権利の詳細は、本明細書に添付の特許請求の範囲において個別に指摘されて、明確に請求される。本発明の実施形態の前述および他の特徴および利点は、添付図面と併せて解釈される以下の詳細な記載から明らかである。
【図面の簡単な説明】
【0011】
【図1】本発明の１つ以上の実施形態による、最初の一組の処理操作後のトップダウン基準ビューを基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューとともに描く。
【図2】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図3】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図4】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図5】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図6】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図7】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図8】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図9】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図10】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図11】本発明の１つ以上の実施形態による、基準ビューのラインＹ２に沿った半導体構造の断面ビューを描く。
【図12】本発明の１つ以上の実施形態による、最初の一組の処理操作後の基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図13】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図14】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図15】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図16】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図17】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図18】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図19】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図20】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図21】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図22】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図23】本発明の１つ以上の実施形態による、基準ビューのラインＸおよびＹ１に沿った半導体構造の断面ビューを描く。
【図24】本発明の１つ以上の実施形態による方法を示すフロー・ダイアグラムを描く。
【図25】本発明の１つ以上の実施形態による方法を示すフロー・ダイアグラムを描く。
【発明を実施するための形態】
【0012】
本明細書に描かれるダイアグラムは、例示的である。本明細書に記載されるダイアグラムもしくは操作には本発明の趣旨から逸脱することなく多くのバリエーションがありうる。例として、アクションを異なる順序で行うことができ、またはアクションを追加、削除もしくは修正することもできる。
【0013】
本発明の添付図および記載される実施形態の以下の詳細な記載において、図に示される様々な要素は、２～３桁の参照数字とともに提供される。些細な例外はあるが、各参照数字の最も左の桁（単数または複数）は、その要素が最初に示される図に対応する。
【0014】
本発明の実施形態例が特定のトランジスタ・アーキテクチャに関連して記載されるが、本発明の実施形態は、本明細書に記載される特定のトランジスタ・アーキテクチャもしくは材料には限定されないことが予め理解される。むしろ、本発明の実施形態を現在知られているまたは後に開発されるその他のタイプのトランジスタ・アーキテクチャまたは材料と併せて実装することも可能である。
【0015】
簡略にするために、半導体デバイスおよび集積回路（ＩＣ）作製に関する従来技術が本明細書に詳細に記載されることも、されないこともある。そのうえ、本明細書に記載される様々なタスクおよびプロセス・ステップを本明細書には詳細に記載されない追加のステップもしくは機能性を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップは、よく知られており、それゆえに、簡略にするために、多くの従来ステップが本明細書では簡略にのみ述べられ、またはよく知られているプロセスの詳細を提供することなく完全に省略されるであろう。
【0016】
次に、本発明の態様にさらに具体的に関連する技術の概観に目を向けると、ノンプレーナ・トランジスタを４ｎｍノードを超えてスケーリングするための少数の候補があるが、様々な要因ゆえに現在は各々が制限される。
【0017】
１つの候補は、ナノシート・トランジスタ・アーキテクチャである。ナノシートは、十分な実効ゲート幅に起因してＤＣ性能を維持することが可能であるが、ＡＣ性能は、ソース／ドレイン・コンタクトとゲートとの間の比較的大きい寄生キャパシタンスのために困難である。別の課題は、高いナノシート・スタックと関連付けられたゲート・スタック・パターニングの難題に起因する、セル高さのスケーリングの困難さである。高いナノシート・スタックは、しかしながら、同じ実効長を、面積スケーリングを直接的に可能にする、より小さいフットプリントで提供するため、望ましい。
【0018】
次に、本発明の態様の概観に目を向けると、本発明の１つ以上の実施形態は、ナノシート、垂直輸送電界効果トランジスタ（ＶＴＦＥＴ：ｖｅｒｔｉｃａｌ ｔｒａｎｓｐｏｒｔ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、および相補型電界効果トランジスタ（ＣＦＥＴ：ｃｏｍｐｌｉｍｅｎｔａｒｙ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に対する上記の困難さに対処する、非対称ゲート・スタックを有する新しいナノシート構造およびそれを作製する方法を提供することによって、知られているナノシート・アーキテクチャおよび作製技術の上記の欠点に対処する。本発明の実施形態に従って、この新しいナノシート構造は、スタックされたチャンネルを包み込むｈｉｇｈ－ｋ金属ゲート（ＨＫＭＧ：ｈｉｇｈ－ｋ ｍｅｔａｌ ｇａｔｅ）を提供し、誘電体ゲート構造がＨＫＭＧを包み込み、導電性ブリッジが共有ゲート・デバイスを接続して、非対称ｈｉｇｈ－ｋ誘電体膜が内側スペーサをおおって形成される。
【0019】
このように形成されたナノシート構造は、いくつかの技術的利益を提供する。実効ゲート幅のスケーリングが比較的容易であり、３ｎｍ、２ｎｍ、および１ｎｍノードに対してすでに可能である。誘電体ゲート構造は、ＨＫＭＧのために改善された機械的安定性を提示し、安定性の課題を持ち込むことなくスタック中のナノシートの数が増加することを許容する。ナノシートの数を増加させると、実効ゲート幅が直接的に増加する。キャパシタンスは、ＶＴＦＥＴと同様に良好であり（同様に、ゲートとソース／ドレイン・エピタキシとの間のキャパシタンスのみが感知できるほどであり、ゲートーシリサドまたはゲート－コンタクト間のキャパシタンスが最小である）、ゲート金属の量が最小限なので、寄生ゲートーソース／ドレイン・キャパシタンスの追加の発生源でありうるゲート金属の浪費がない。セル・サイズのスケーリングは、ナノシートまたはＶＴＦＥＴのいずれよりも良好であり、３ｎｍ、２ｎｍ、および１ｎｍノードへ容易にスケーラブルである。プロセスの複雑さがＶＴＦＥＴおよびＣＦＥＴより一層容易である。プロセス制御がＶＴＦＥＴまたはＣＦＥＴより一層良好である。
【0020】
次に、本発明の態様による作製操作および結果として生じる構造のより詳細な記載に目を向けると、図１～１１は、本発明の態様による様々な作製操作後の半導体構造１００を描く。図１～１１に描かれる断面図は、２次元であるが、図１～１１に描かれる図が３次元構造を表すことが理解される。図１に示されるトップダウン基準ビュー１０１は、様々な断面ビューのための基準点を提供する。図１～１１に示されるＸビュー（チャンネル領域においてゲートを横断する）、Ｙ１ビュー（チャンネル領域においてゲートに沿う）、およびＹ２ビュー（ソース／ドレイン領域においてゲートに沿う）。
【0021】
図１は、本発明の１つ以上の実施形態による、最終的な半導体デバイスを作製する方法の一部として最初の一組の作製操作が適用された後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、１つ以上のナノシート・スタック１０２が基板１０４の上方に形成される。
【0022】
基板１０４は、例えば、単結晶Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、または半導体オンインシュレータ（ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ）のような、いずれか適切な基板材料から作ることができる。ＩＩＩ－Ｖ族化合物半導体は、例えば、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する材料、例えば、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡＳ）、窒化アルミニウム（ＡｌＮ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化ガリウムアルミニウム（ＧａＡｌＳｂ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化アンチモン化ガリウム（ＧａＡｓＳｂ）、窒化ガリウム（ＧａＮ）、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム（ＩｎＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、リン化インジウム（ＩｎＰ）のうちの１つ以上、および上述の材料のうちの少なくとも１つを含む合金の組み合わせを含む。合金の組み合わせは、２元（２元素、例えば、ヒ化ガリウム（ＩＩＩ族）（ＧａＡｓ））、３元（３元素、例えば、ＩｎＧａＡｓ）および４元（４元素、例えば、リン化アルミニウムガリウムインジウム（ＡｌＩｎＧａＰ））合金を含むことができる。
【0023】
本発明のいくつかの実施形態において、基板１０４は、シリコン・オン・インシュレータ（ＳＯＩ）構成における埋め込み酸化層１０６を含むことができる。埋め込み酸化層１０６は、例えば、酸化シリコンのような、いずれか適切な誘電体材料から作ることができる。本発明のいくつかの実施形態において、他の厚さも本発明の企図される範囲内にあるが、埋め込み酸化層１０６は、約１０～２００ｎｍの厚さに形成される。本発明のいくつかの実施形態では、半導体構造１００を埋め込み酸化層１０６なしに形成することもできる。その場合には、デバイスを相互に分離するためにＳＴＩ（浅いトレンチ分離：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）が形成されるであろう。
【0024】
本発明のいくつかの実施形態において、ナノシート・スタック１０２は、１つ以上の犠牲層１１０と交互に繰り返す、１つ以上の半導体層１０８を含むことができる。本発明のいくつかの実施形態において、半導体層１０８および犠牲層１１０は、エピタキシャル成長層である。考察を容易にするために、６つの犠牲層（例えば、６つの犠牲層１１０）と交互に繰り返す６つのナノシート（例えば、図１に示される６つの半導体層１０８）を有するナノシート・スタック上で行われる操作およびそのナノシート・スタックが参照される。しかしながら、ナノシート・スタック１０２は、対応する数の犠牲層と交互に繰り返すいくつものナノシートを含みうることが理解される。例えば、ナノシート・スタック１０２は、２ナノシート、５ナノシート、８ナノシート、３０ナノシート（例えば、３Ｄ ＮＡＮＤ）、またはいくつものナノシートを対応する数の犠牲層とともに（すなわち、一番底のナノシートの下方に一番底の犠牲層および近接するナノシートの各対の間に犠牲層を有するナノシート・スタックを形成するために適宜に）含むことができる。
【0025】
半導体層１０８は、例えば、単結晶シリコンまたはシリコンゲルマニウムのようないずれか適切な材料から作ることができる。本発明のいくつかの実施形態において、半導体層１０８は、シリコン・ナノシートである。本発明のいくつかの実施形態において、半導体層１０８は、他の厚さも本発明の企図される範囲内にあるが、約４ｎｍ～約１０ｎｍ、例えば、６ｎｍの厚さを有する。本発明のいくつかの実施形態において、基板１０４および半導体層１０８を同じ半導体材料から作ることができる。本発明の他の実施形態では、基板１０４を第１の半導体材料から作ることができて、半導体層１０８を第２の半導体材料から作ることができる。
【0026】
犠牲層１１０は、エッチ選択性要件を満たすために、半導体層１０８の材料に依存して、シリコンまたはシリコンゲルマニウム層とすることができる。例えば、半導体層１０８がシリコン・ナノシートである実施形態では、犠牲層１１０は、シリコンゲルマニウム層とすることができる。半導体層１０８がシリコンゲルマニウム・ナノシートである実施形態では、犠牲層１１０は、半導体層１０８中のゲルマニウム濃度より大きいゲルマニウム濃度を有するシリコンゲルマニウム層とすることができる。例えば、半導体層１０８が５パーセントのゲルマニウム濃度を有するシリコンゲルマニウム（ときにはＳｉＧｅ５と呼ばれる）であれば、犠牲層１１０は、他のゲルマニウム濃度も本発明の企図される範囲内にあるが、約２５パーセントのゲルマニウム濃度を有するシリコンゲルマニウム層（ＳｉＧｅ２５）とすることができる。本発明のいくつかの実施形態において、犠牲層１１０は、他の厚さも本発明の企図される範囲内にあるが、約８ｎｍ～約１５ｎｍ、例えば１０ｎｍの厚さを有する。
【0027】
断面ビューＹ１に示されるように、ナノシート・スタック幅を画定するために、ナノシート・スタック１０２の部分を除去する（埋め込み酸化層１０６の表面を露出させる）ことができる。本発明のいくつかの実施形態において、ナノシート・スタック１０２の幅は、他の幅も本発明の企図される範囲内にあるが、約１０～１００ｎｍである。
【0028】
図２は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、犠牲ライナ２０２がナノシート・スタック１０２および埋め込み酸化層１０６をおおって形成される。本発明のいくつかの実施形態において、犠牲ライナ２０２は、ナノシート・スタック１０２をおおってコンフォーマルに堆積される。本発明のいくつかの実施形態において、犠牲ライナ２０２は、他の厚さも本発明の企図される範囲内にあるが、犠牲層１１０より大きい、例えば、約２０ｎｍ～約６０ｎｍの厚さを有する。
【0029】
本発明のいくつかの実施形態において、犠牲ライナ２０２は、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ：ｕｌｔｒａｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、急速熱化学気相堆積（ＲＴＣＶＤ：ｒａｐｉｄ ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、有機金属化学気相堆積（ＭＯＣＶＤ：ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、減圧化学気相堆積（ＬＰＣＶＤ：ｌｏｗ－ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ：ｌｉｍｉｔｅｄ ｒｅａｃｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ ＣＶＤ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、化学溶液堆積、分子線エピタキシ（ＭＢＥ：ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）、またはウェットもしくはドライ・エッチ・プロセスと組み合わせた他の類似プロセスを用いて形成される。犠牲ライナ２０２は、他の犠牲材料も本発明の企図される範囲内にあるが、いずれか適切な犠牲材料、例えば、シリコンゲルマニウム（ＳｉＧｅ）から作ることができる。
【0030】
断面ビューＹ１に示されるように、誘電体ゲート構造２０４が犠牲ライナ２０２をおおって形成される。誘電体ゲート構造２０４は、例えば、ｌｏｗ－ｋ誘電体（二酸化シリコンと比較して小さい、すなわち約３．９未満の誘電定数を有する材料）、超ｌｏｗ－ｋ誘電体（３．０未満の誘電定数を有する材料）、多孔質シリケート、炭素ドープ酸化物、二酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン（ＳｉＣ：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）、または他の誘電体材料のような、いずれか適切な誘電体材料から作ることができる。例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピンオン誘電体、またはＰＶＤのような、誘電体ゲート構造２０４を形成するいずれか知られている仕方を利用することができる。本発明のいくつかの実施形態において、半導体構造１００が、例えば、化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）プロセスを用いて平坦化される。
【0031】
図３は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、埋め込み酸化層１０６の表面を露出させるためにナノシート・スタック１０２、誘電体ゲート構造２０４、および犠牲ライナ２０２がパターニングされる。ナノシート・スタック１０２、誘電体ゲート構造２０４、および犠牲ライナ２０２を、例えば、ウェット・エッチ、ドライ・エッチ、もしくはウェットおよび／またはドライ・エッチの組み合わせを用いてパターニングすることができる。本発明のいくつかの実施形態において、ナノシート・スタック１０２は、ＲＩＥを用いてパターニングされる。
【0032】
本発明のいくつかの実施形態において、犠牲層１１０をリセスさせることができて、犠牲層１１０のリセスされた側壁上に内側スペーサ３０２を形成することができる。例えば、ナノシート・スタック１０２中に空洞（図示されない）を形成するために犠牲層１１０の側壁をリセスさせることができる。本発明のいくつかの実施形態において、これらの空洞を誘電体材料で埋めることによって、内側スペーサ３０２が犠牲層１１０のリセスされた側壁上に形成される。本発明のいくつかの実施形態において、ナノシート・スタック１０２の側壁を越えて延びる内側スペーサ３０２の部分は、例えば、等方性エッチング・プロセスを用いて除去される。このように、内側スペーサ３０２の側壁は、半導体層１０８の側壁と同一平面内にある。本発明のいくつかの実施形態において、内側スペーサ３０２は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、またはウェットもしくはドライ・エッチ・プロセスと組み合わせた他の類似プロセスを用いて形成される。内側スペーサ３０２は、例えば、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、二酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮのような、いずれか適切な材料から作ることができる。
【0033】
図４は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、ソースおよびドレイン領域４０２が半導体層１０８の露出された側壁上に形成される。ソースおよびドレイン領域４０２は、例えば、気相エピタキシ（ＶＰＥ：ｖａｐｏｒ－ｐｈａｓｅ ｅｐｉｔａｘｙ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ：ｌｉｑｕｉｄ－ｐｈａｓｅ ｅｐｉｔａｘｙ）、または他の適切なプロセスを用いてエピタキシャル成長させることができる。ソースおよびドレイン領域４０２は、ガスまたは液体前駆体からエピタキシャル成長された半導体材料とすることができる。
【0034】
本発明のいくつかの実施形態において、半導体材料のエピタキシャル堆積のためのガス・ソースは、シリコンを含むガス・ソース、ゲルマニウムを含むガス・ソース、またはそれらの組み合わせを含む。例えば、シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびそれらの組み合わせからなる群から選択されたシリコン・ガス・ソースからエピタキシャル堆積（成長）させることができる。ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびそれらの組み合わせからなる群から選択されたゲルマニウム・ガス・ソースからエピタキシャル堆積させることができる。シリコンゲルマニウム合金層は、かかるガス・ソースの組み合わせを利用してエピタキシャル形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを用いることができる。本発明のいくつかの実施形態では、エピタキシャル半導体材料が炭素ドープ・シリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ・ステップに用いられる同じチャンバ中か、または専用のＳｉ：Ｃエピタキシ・チャンバ中で成長させることができる。Ｓｉ：Ｃは、約０．２パーセント～約３．０パーセントの範囲内の炭素を含むことができる。
【0035】
ｎ型ドーパント（例えば、ＰもしくはＡｓ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ２、もしくはＡｌ）を添加することによってエピタキシャル成長シリコンおよびシリコンゲルマニウムにドープすることができる。本発明のいくつかの実施形態において、ソースおよびドレイン領域４０２をエピタキシャル形成して、例えば、その場ドープ・エピタキシ（堆積中にドープする）、エピタキシ後に、または注入およびプラズマ・ドーピングによりドープするなど、様々な方法によってドープすることができる。ドープ領域におけるドーパント濃度は、１ｘ１０１９ｃｍ－３～２ｘ１０２１ｃｍ－３に及び、または１ｘ１０２０ｃｍ－３と１ｘ１０２１ｃｍ－３との間の範囲とすることができる。
【0036】
本発明のいくつかの実施形態において、ソースおよびドレイン領域４０２は、シリコンまたはシリコンゲルマニウムから作られる。本発明のいくつかの実施形態において、ソースおよびドレイン領域４０２は、他のボロン濃度も本発明の企図される範囲内にあるが、ボロンが約１～約１５パーセント、例えば、２パーセントのボロン濃度にドープされたシリコンゲルマニウムから作られる。
【0037】
本発明のいくつかの実施形態において、層間誘電体（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）４０４がソースおよびドレイン領域４０２をおおって形成される。ＩＬＤ４０４は、例えば、酸化物、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。本発明のいくつかの実施形態において、ＩＬＤ４０４が半導体構造１００をおおって堆積されて、次に、半導体構造１００が、例えば、ＣＭＰを用いて平坦化される。
【0038】
図５は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、埋め込み酸化層１０６の表面を露出させるトレンチ（図示されない）を画定するために、誘電体ゲート構造２０４および犠牲ライナ２０２の部分を除去することによって、ゲート・カット５０２が形成される。トレンチは、次に、例えば、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、誘電体材料で満たされる。
【0039】
本発明のいくつかの実施形態において、ＩＬＤ４０４の側壁を露出させるために誘電体ゲート構造２０４がリセスされる。本発明のいくつかの実施形態において、スペーサ層５０４が誘電体ゲート構造２０４のリセスされた表面上に形成される。スペーサ層５０４は、例えば、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。本発明のいくつかの実施形態において、スペーサ層５０４は、半導体構造１００をおおって堆積されたコンフォーマル層であり、その後に異方性エッチが続く。スペーサ層５０４の幅は、トランジスタのゲート長を後に画定するであろう。
【0040】
図５にさらに示されるように、埋め込み酸化層１０６の表面を露出させるゲート・パターニング・トレンチ５０６を画定するために、犠牲ライナ２０２、半導体層１０８、犠牲層１１０、および誘電体ゲート構造２０４の部分を除去することができる（ときにはスタック・リセスと呼ばれる）。パターニングは、例えば、ウェット・エッチ、ドライ・エッチ、もしくはウェットおよび／またはドライ・エッチの組み合わせを用いて達成することができる。本発明のいくつかの実施形態において、半導体構造１００は、ＲＩＥを用いてパターニングされる。
【0041】
図６は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、半導体層１０８を開放する空洞６０２を形成するために、犠牲ライナ２０２および犠牲層１１０を除去することができる（一旦開放されると、半導体層１０８は、しばしば、ナノシートと呼ばれる）。犠牲ライナ２０２および犠牲層１１０を半導体層１０８に対して選択的に除去することができる。例えば、半導体層１０８がシリコンから形成されて、犠牲ライナ２０２および犠牲層１１０がＳｉＧｅから形成されるときには、ＳｉＧｅをシリコンに対して選択的に除去するために、例えば、カルボン酸／硝酸／ＨＦケミストリ、クエン酸／硝酸／ＨＦ、および気相ＨＣｌを利用することができる。別の例では、半導体層１０８がＳｉＧｅから形成されて、犠牲ライナ２０２および犠牲層１１０がシリコンから形成されるときには、シリコンをＳｉＧｅに対して選択的に除去するために、例えば、水酸化アンモニウムおよび水酸化カリウムを含む、含水水酸化物ケミストリを利用することができる。
【0042】
図７は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、ゲート１１２（図１においてトップダウン基準ビュー１０１中に最初に描かれた）が空洞６０２中に形成される。
【0043】
ゲート１１２は、ナノシート・スタック１０２のチャンネル領域をおおって形成されたｈｉｇｈ－ｋ金属ゲート（ＨＫＭＧ）とすることができる。ゲート１１２は、金属ゲートまたは導電性ゲートと呼ぶことができる。本明細書では、「チャンネル領域」は、それをおおってゲート１１２が形成されて、最終デバイスではそれを通して電流がソースからドレインへ通過する半導体層１０８の部分を指す。本発明のいくつかの実施形態において、ゲート１１２は、ｈｉｇｈ－ｋ／金属ゲート材料を空洞６０２（図６に示される）中へ堆積することによって形成される。
【0044】
本発明のいくつかの実施形態において、ゲート１１２は、ゲート誘電体７０２および仕事関数金属スタック（別々には描かれてない）を含むことができる。いくつかの実施形態において、ゲート１１２は、バルク導電性ゲート材料（単数または複数）から形成された本体を含む。
【0045】
本発明のいくつかの実施形態において、ゲート誘電体７０２は、半導体構造１００の露出表面上に形成されたｈｉｇｈ－ｋ誘電体膜である。本発明のいくつかの実施形態において、ｈｉｇｈ－ｋ誘電体膜が半導体構造１００をおおってコンフォーマルに堆積される。ｈｉｇｈ－ｋ誘電体膜は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、窒化ボロン、ｈｉｇｈ－ｋ材料、またはこれらの材料のいずれかの組み合わせから作ることができる。ｈｉｇｈ－ｋ材料の例は、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸鉛亜鉛のような金属酸化物を含むが、これらには限定されない。ｈｉｇｈ－ｋ材料は、ランタンおよびアルミニウムのようなドーパントをさらに含むことができる。本発明のいくつかの実施形態において、ｈｉｇｈ－ｋ誘電体膜は、約０．５ｎｍ～約４ｎｍの厚さを有することができる。本発明のいくつかの実施形態において、ｈｉｇｈ－ｋ誘電体膜は、酸化ハフニウムを含み、他の厚さも本発明の企図される範囲内にあるが、約１ｎｍの厚さを有する。本発明のいくつかの実施形態において、半導体構造１００は、ゲート誘電体７０２を堆積した後に信頼性アニールを受ける。
【0046】
本発明のいくつかの実施形態において、ゲート１１２は、ゲート誘電体７０２上に形成された（存在するならば、バルク・ゲート材料との間に置かれた）１つ以上の仕事関数層（ときには、仕事関数金属スタックと呼ばれる）を含む。本発明のいくつかの実施形態では、ゲート１１２は、１つ以上の仕事関数層を含むが、バルク・ゲート材料を含まない。存在するならば、仕事関数層は、例えば、アルミニウム、酸化ランタン、酸化マグネシウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化ハフニウムシリコン、窒化チタンアルミニウム、窒化タンタルシリコン、炭化チタンアルミニウム、炭化タンタル、およびそれらの組み合わせから作ることができる。仕事関数層は、ゲート１１２の仕事関数を修正するために役立つことができ、デバイス閾値電圧のチューニングを可能にする。仕事関数層は、他の厚さも本発明の企図される範囲内にあるが、約０．５～６ｎｍの厚さに形成することができる。本発明のいくつかの実施形態では、仕事関数層の各々を異なる厚さに形成することができる。本発明のいくつかの実施形態では、仕事関数層がＴｉＮ／ＴｉＣ／ＴｉＣＡｌスタックを含む。
【0047】
いくつかの実施形態において、ゲート１１２は、仕事関数層および／またはゲート誘電体をおおって堆積されたバルク導電性ゲート材料（単数または複数）から形成された本体を含む。バルク・ゲート材料は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、錫、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、タングステンシリサイド、窒化タングステン、酸化ルテニウム、コバルトシリサイド、ニッケルシリサイド）、導電性カーボン、グラフェン、またはこれらの材料のいずれか適切な組み合わせなど、いかなる適切な導電性材料も含むことができる。導電性ゲート材料は、堆積中または堆積後に取り込まれたドーパントをさらに含むことができる。
【0048】
図７にさらに描かれるように、内側スペーサ空洞７０４を画定するために、ゲート１１２の仕事関数層および本体をリセスさせることができる。本発明のいくつかの実施形態において、内側スペーサ空洞７０４は、ゲート１１２の仕事関数層および／または本体をゲート誘電体７０２に対して選択的に横方向にエッチングすることによって形成される。
【0049】
図８は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、半導体層１０８の部分、ならびに埋め込み酸化層１０６および誘電体ゲート構造２０４の表面を露出させるために、ゲート誘電体７０２の露出部分が除去される。ゲート誘電体７０２を、例えば、ウェット・エッチ、ドライ・エッチ、もしくはウェットおよび／またはドライ・エッチの組み合わせのような、いずれか適切なプロセスを用いて除去することもできる。本発明のいくつかの実施形態において、ゲート誘電体７０２が半導体層１０８に対して選択的に除去される。
【0050】
図９は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、内側スペーサ９０２を画定するために、内側スペーサ空洞７０４が誘電体材料で満たされる。内側スペーサ９０２は、内側スペーサ３０２と同様の材料から、同様の仕方で形成することができる。本発明のいくつかの実施形態において、ソースおよびドレイン領域９０４が内側スペーサ９０２に隣接して形成される。ソースおよびドレイン領域９０４は、ソースおよびドレイン領域４０２と同様の材料から、同様の仕方で形成することができる。
【0051】
図９に示されるように、内側スペーサ９０２は、（図３に描かれるような）内側スペーサ３０２とは別に形成される。特に、内側スペーサ９０２の幅は、（内側スペーサ空洞７０４を画定するときの）ゲート１１２の仕事関数層および本体のリセス深さによって画定され、一方で、内側スペーサ３０２の幅は、（内側スペーサ３０２のための空洞を画定するときの）犠牲層１１０のリセス深さによって画定される。注目されるのは、内側スペーサ３０２がゲート誘電体７０２の堆積前に形成されて、堆積中には暴露されるので、ゲート誘電体７０２が内側スペーサ３０２をおおって堆積されることである（図７参照）。しかしながら、内側スペーサ９０２がｈｉｇｈ－ｋ／金属ゲート・リセス後に形成されるため、ゲート誘電体７０２は、内側スペーサ９０２をおおって形成されない（図８参照）。結果として、置換ゲート・スタック１１２（ゲート誘電体７０２および仕事関数金属の組み合わせ）の形状は、非対称である。
【0052】
図１０は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１００の断面ビューを描く。本発明のいくつかの実施形態において、スペーサ５０４を除去することができて、その後に、図１０では拡張されたＩＬＤ４０４で示される、追加のＩＬＤ堆積および平坦化が続く。
【0053】
本発明のいくつかの実施形態において、ソース／ドレイン・コンタクト・トレンチ（図示されない）およびゲート・コンタクト・トレンチ（図示されない）を形成するために、分離誘電体４０４および誘電体ゲート構造２０４の部分が除去される（パターニングされる）。本発明のいくつかの実施形態において、ソース／ドレイン・コンタクト・トレンチは、ソースおよびドレイン領域４０２および９０４の表面を露出させて、ゲート・コンタクト・トレンチは、ゲート１１２の表面を露出させる。分離誘電体４０４および誘電体ゲート構造２０４をウェット・エッチ、ドライ・エッチ、もしくは連続的なウェットおよび／またはドライ・エッチの組み合わせを用いてパターニングすることができる。
【0054】
本発明のいくつかの実施形態において、ソース／ドレイン・コンタクト１００２がソース／ドレイン・コンタクト中に形成され、またはその中へ堆積されて、ゲート・コンタクト１００４がゲート・トレンチ中に形成され、またはその中へ堆積される。ソース／ドレイン・コンタクト１００２およびゲート・コンタクト１００４は、銅または非銅金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、アルミニウム、プラチナ）、それらの合金、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、タングステンシリサイド、窒化タングステン、コバルトシリサイド、ニッケルシリサド）、導電性カーボン、またはこれらの材料のいずれか適切な組み合わせを含む材料から形成することができる。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト１００２およびゲート・コンタクト１００４が同じ導電性材料、例えば、コバルト、銅、ルテニウム、またはタングステンから形成される。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト１００２およびゲート・コンタクト１００４が異なる導電性材料から作られる。例えば、ソース／ドレイン・コンタクト１００２は、コバルトまたはルテニウムから作ることができて、ゲート・コンタクト１００４は、銅から作ることができて、逆もまた同様である。本発明のいくつかの実施形態において、ソース／ドレイン・コンタクト１００２およびゲート・コンタクト１００４は、周囲の誘電体（図示されない）中への拡散を防止するために、バリア・ライナ（ときには金属ライナ、またはバリア金属ライナと呼ばれる）を各々が含む。
【0055】
図１１は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＹ２（ソース／ドレイン領域においてゲートに沿う）に沿った、それぞれ、半導体構造１１００および１１０２の断面ビューを描く。半導体構造１１００は、半導体構造１００に関する範囲内で先に考察された、ソース／ドレイン・コンタクト１００２とソースおよびドレイン領域９０４との間の界面についての第１の実施形態を描く。
【0056】
半導体構造１１００について図１１に示されるように、本発明のいくつかの実施形態では、ソースおよびドレイン領域９０４が比較的広く（大きく）、ソース／ドレイン・コンタクト１００２は、ソースおよびドレイン領域９０４の上部中へ延びる。有利には、誘電体ゲート構造２０４（図１０のＹ１断面図に示される）の存在が、大きいソースおよびドレイン領域９０４とゲート１１２との間の寄生キャパシタンスを軽減する。
【0057】
半導体構造１１０２について図１１に示されるように、本発明のいくつかの実施形態では、ソースおよびドレイン領域９０４が比較的小さく、一方で、ソース／ドレイン・コンタクト１００２は、比較的大きく、ソースおよびドレイン領域９０４の側壁をおおって延びる。有利には、誘電体ゲート構造２０４（図１０のＹ１断面図に示される）の存在が、大きいソース／ドレイン・コンタクト１００２とゲート１１２との間の寄生キャパシタンスを軽減する。
【0058】
図１２～２３は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。半導体構造１２００は、図１～１１に示される半導体構造１００の代わりの実施形態を示す。本明細書において先に考察されたように、半導体構造１００は、不必要なゲート－シリサイドおよびゲート－コンタクト・キャパシタンスを大きく低減する。半導体構造１００（図１０参照）について示されたゲート構造にかかわる１つの潜在的な懸念は、導電性ブリッジ（すなわち、ゲート・コンタクト１００４の下方に延びるゲート１１２の部分、ときには金属ライナ・ブリッジと呼ばれる）と一番上のナノシートを囲むバルク・ゲートの部分との間の距離の増加に起因して生じる、ナノシート・スタック１０２のトップ・シートについてのゲート抵抗の増加である。ゲート抵抗増加の可能性は、ナノシート・スタック中のシート数が増加するにつれてさらに大きくなる。
【0059】
半導体構造１２００に関して示される実施形態は、ゲート－シリサイドおよびゲート－コンタクト・キャパシタンスをさらに低減することによって、かつ導電性ブリッジを別の位置に置くことによりゲート抵抗のバランスをとることによってゲート抵抗増加の可能性に対処する。この構成では、ナノシートの片側が誘電体に直接に固定されて、金属ブリッジは、ナノシート・スタックに対して中央よりの位置へ引き上げられる。
【0060】
図１２は、本発明の１つ以上の実施形態による、最終的な半導体デバイスを作製する方法の一部として最初の一組の作製操作が適用された後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。半導体構造１２００は、図示されるように構成されて配置された、基板１０４の上方に形成された１つ以上のナノシート・スタック１０２および埋め込み酸化層１０６を含むことができる。ナノシート・スタック１０２、基板１０４、および埋め込み酸化層１０６は、図１に示される半導体構造１００に関して考察されたのと同様の仕方で形成することができる。本発明のいくつかの実施形態において、埋め込み酸化層１０６の表面を露出されるために、半導体構造１２００にわたってハード・マスク１２０２がパターニングされて、ナノシート・スタック１０２の部分が除去される。
【0061】
図１３は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、スペーサ層１３０２がナノシート・スタック１０２の側壁上に形成される。本発明のいくつかの実施形態において、スペーサ層１３０２は、ナノシート・スタック１０２中の犠牲層１１０の露出された側壁からエピタキシャル成長された半導体層（例えば、ＳｉＧｅ）である。
【0062】
図１３にさらに示されるように、第１の誘電体ゲート構造１３０４が埋め込み酸化層１０６上に形成される。本発明のいくつかの実施形態において、スペーサ層１３０２の側壁を露出させるために第１の誘電体ゲート構造１３０４がリセスされる。第１の誘電体ゲート構造１３０４は、例えば、酸化物、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。
【0063】
図１４は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、スペーサ層１３０２が第１の誘電体ゲート構造１３０４の表面までリセスされる。スペーサ層１３０２を、例えば、ウェット・エッチ、ドライ・エッチ、もしくはウェットおよび／またはドライ・エッチの組み合わせを用いてリセスさせることができる。本発明のいくつかの実施形態において、スペーサ層１３０２は、等方性エッチ・バック（例えば、ＳｉＧｅの等方性エッチ）を用いてリセスされる。
【0064】
図１５は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、犠牲ライナ１５０２がナノシート・スタック１０２の側壁上および第１の誘電体ゲート構造１３０４の表面上に形成される。本発明のいくつかの実施形態において、犠牲ライナ１５０２は、半導体構造１２００をおおってコンフォーマルに堆積された、またはナノシート・スタック１０２中の犠牲層１１０の露出された側壁からエピタキシャル成長された半導体層（例えば、ＳｉＧｅ）である。
【0065】
図１６は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、有機平坦化層（ＯＰＬ：ｏｒｇａｎｉｃ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）１６０２が犠牲ライナ１５０２上に形成される。
【0066】
いくつかの実施形態において、ＯＰＬ１６０２は、電磁（ＥＭ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ）放射に曝露されたときに、化学変化し、従って、現像溶媒を用いて除去されるように構成された光感受性材料を有する感光性有機ポリマを含むことができる。例えば、感光性有機ポリマは、ポリアクリル酸樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンスルフィド樹脂、またはベンゾシクロブテン（ＢＣＢ：ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）とすることができる。より一般に、例えば、ＯＰＬ１６０２は、有機ポリマの分子構造に付着することができる分子構造を有するいずれの有機ポリマおよび光活性化合物も含むことができる。いくつかの実施形態において、ＯＰＬ１６０２材料は、上に重なる反射防止コーティング（図示されない）および／または上に重なるフォトレジスト（図示されない）と適合するように選択される。いくつかの実施形態において、ＯＰＬ１６０２は、他の技術も本発明の企図される範囲内にあるが、スピン・コーティング技術を用いて塗ることができる。
【0067】
図１６中のラインＹ１に示されるように、ＯＰＬ１６０２を、例えば、ドライ・エッチ、あるいは連続的なドライおよび／またはウェット・エッチの組み合わせを用いてリセスさせることができる。本発明のいくつかの実施形態において、犠牲ライナ１５０２がＯＰＬ１６０２のリセスされた表面に対して面取りされる。
【0068】
図１７は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、ＯＰＬ１６０２が除去されて、第２の誘電体ゲート構造１７０２で置き換えられる。第２の誘電体ゲート構造１７０２は、例えば、酸化物、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。
【0069】
本発明のいくつかの実施形態において、ＯＰＬ１６０２は、ウェットもしくはドライ・エッチングのような他の技術も本発明の企図される範囲内にあるが、アッシング・プロセスを用いて除去される。本発明のいくつかの実施形態において、第２の誘電体ゲート構造１７０２が犠牲ライナ１５０２をおおって形成されて、半導体構造１２００が（例えば、ＣＭＰを用いて）ハード・マスク１２０２の表面に対して平坦化される。本発明のいくつかの実施形態において、ハード・マスク１２０２は、平坦化後に除去される。
【0070】
図１８は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、スペーサ１８０２をナノシート・スタック１０２をおおって形成することができる。スペーサ１８０２は、例えば、酸化物、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。
【0071】
本発明のいくつかの実施形態において、ナノシート・スタック幅を画定するために、スペーサ１８０２をパターニングすることができて、ナノシート・スタック１０２の部分を除去する（埋め込み酸化層１０６の表面を露出させる）ことができる。本発明のいくつかの実施形態において、ナノシート・スタック１０２の幅は、他の幅も本発明の企図される範囲内にあるが、約２０ｎｍである。
【0072】
図１９は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、スペーサ１８０２が除去されて、誘電体領域１９０２が半導体構造１２００をおおって形成される。誘電体領域１９０２は、例えば、酸化物、ｌｏｗ－ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮのような、いずれか適切な誘電体材料から作ることができる。本発明のいくつかの実施形態において、誘電体領域１９０２を形成した後に半導体構造１２００が平坦化される。
【0073】
図２０は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、ナノシート・スタック１０２の部分が除去され（ときにはゲート・マンドレル・パターニングと呼ばれる）、犠牲層１１０をリセスさせることができて、犠牲層１１０のリセスされた側壁上に内側スペーサ２００２を形成することができる。本発明のいくつかの実施形態において、ソースおよびドレイン領域２００４が半導体層１０８の露出された側壁上に形成されて、分離誘電体２００６がソースおよびドレイン領域２００４をおおって形成される。内側スペーサ２００２、ソースおよびドレイン領域２００４、ならびに分離誘電体２００６は、図３および４に示されるような半導体構造１００の内側スペーサ３０２、ソースおよびドレイン領域４０２、ならびに分離誘電体４０４に関して考察されたのと同様の仕方で形成することができる。
【0074】
図２１は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、図５に示されるような誘電体ゲート構造２０４およびスペーサ層５０４に関して考察されたのと同様の仕方で、誘電体ゲート構造１９０２がリセスされて、スペーサ層２１０２が誘電体ゲート構造１９０２のリセスされた表面上に形成される。
【0075】
図２１にさらに示されるように、埋め込み酸化層１０６の表面を露出させるゲート・パターニング・トレンチ２１０４を画定するために、スペーサ層２１０２、半導体層１０８、犠牲層１１０、および誘電体ゲート構造１９０２の部分を除去することができる（ときにはスタック・リセスと呼ばれる）。パターニングは、例えば、ウェット・エッチ、ドライ・エッチ、もしくはウェットおよび／またはドライ・エッチの組み合わせを用いて達成することができる。本発明のいくつかの実施形態において、半導体構造１２００は、ＲＩＥを用いてパターニングされる。
【0076】
図２２は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、半導体層１０８を開放する空洞２２０２を形成するために、犠牲層１１０を除去することができる（一旦開放されると、半導体層１０８は、しばしば、ナノシートと呼ばれる）。犠牲層１１０を半導体層１０８に対して選択的に除去することができる。例えば、半導体層１０８がシリコンから形成されて、犠牲ライナ２０２および犠牲層１１０がＳｉＧｅから形成されるときには、ＳｉＧｅをシリコンに対して選択的に除去するために、例えば、カルボン酸／硝酸／ＨＦケミストリ、クエン酸／硝酸／ＨＦ、および気相ＨＣｌを利用することができる。別の例では、半導体層１０８がＳｉＧｅから形成されて、犠牲ライナ２０２および犠牲層１１０がシリコンから形成されるときには、シリコンをＳｉＧｅに対して選択的に除去するために、例えば、水酸化アンモニウムおよび水酸化カリウムを含む、含水水酸化物ケミストリを利用することができる。
【0077】
図２３は、本発明の１つ以上の実施形態による、ある処理操作後の基準ビュー１０１のラインＸおよびＹ１に沿った半導体構造１２００の断面ビューを描く。本発明のいくつかの実施形態において、ゲート誘電体２３０２、ゲート１１２、内側スペーサ２３０４、ソースおよびドレイン領域２３０６、ソース／ドレイン・コンタクト２３０８、ならびにゲート・コンタクト２３１０は、（図７～１０に示されるような）半導体構造１００のゲート誘電体７０２、ゲート１１２、内側スペーサ９０２、ソースおよびドレイン領域９０４、ソース／ドレイン・コンタクト１００２、ならびにゲート・コンタクト１００４に関して考察されたのと同様の仕方で形成して、配置することができる。
【0078】
図２４は、本発明の１つ以上の実施形態による、ある半導体デバイスを形成するための方法を示すフロー・ダイアグラム２４００を描く。ブロック２４０２で示されるように、ナノシート・スタックが基板の上方に形成される。ナノシート・スタックは、交互に繰り返す半導体層および犠牲層を含むことができる。
【0079】
ブロック２４０４では、犠牲ライナがナノシート・スタックをおおって形成される。ブロック２４０６では、誘電体ゲート構造がナノシート・スタックおよび犠牲ライナをおおって形成される。本発明のいくつかの実施形態において、誘電体ゲート構造は、ナノシート・スタックとゲート・コンタクトとの間に置かれる。
【0080】
ブロック２４０８では、第１の内側スペーサが犠牲層の側壁上に形成される。本発明のいくつかの実施形態において、第１の内側スペーサを形成することは、犠牲層をリセスさせることを含む。
【0081】
ブロック２４１０では、ゲートがナノシート・スタックのチャンネル領域をおおって形成される。本発明のいくつかの実施形態において、ゲートは、基板の上方においてナノシート・スタックに直交する方向に延びる導電性ブリッジを含む。本発明のいくつかの実施形態において、ゲートを形成することは、犠牲層の側壁を露出させるためにナノシート・スタックおよび誘電体ゲート構造の一部分を除去することを含む。本発明のいくつかの実施形態において、ゲートを形成することは、犠牲ライナおよび犠牲層を除去することをさらに含む。
【0082】
本発明のいくつかの実施形態において、ゲートを形成することは、ゲート誘電体を形成することと、ゲート誘電体をおおって導電性領域を形成することと、ゲート誘電体の露出部分を除去することとを含む。本発明のいくつかの実施形態において、ゲート誘電体は、第１の内側スペーサとゲートとの間に延びるが、第２の内側スペーサとゲートとの間には延びない。言い換えれば、ゲート誘電体は、非対称である。ブロック２４１２では、第２の内側スペーサがゲートの側壁上に形成される。
【0083】
方法は、第１の内側スペーサの側壁上に第１のソースまたはドレイン領域を形成することと、第２の内側スペーサの側壁上に第２のソースまたはドレイン領域を形成することとをさらに含むことができる。本発明のいくつかの実施形態において、ゲート・コンタクトが導電性ブリッジの表面上に形成される。
【0084】
図２５は、本発明の１つ以上の実施形態による、ある半導体デバイスを形成するための方法を示すフロー・ダイアグラム２５００を描く。ブロック２５０２では、ナノシート・スタックが基板の上方に形成される。ナノシート・スタックは、交互に繰り返す半導体層および犠牲層を含むことができる。
【0085】
ブロック２５０４では、スペーサ層がナノシート・スタックの側壁をおおって形成される。ブロック２５０６では、第１の誘電体ゲート構造が基板の上方においてスペーサ層の側壁上に形成される。ブロック２５０８では、犠牲ライナが第１の誘電体ゲート構造上に形成される。ブロック２５１０では、第２の誘電体ゲート構造が犠牲ライナ上に形成される。
【0086】
ブロック２５１２では、犠牲層、スペーサ層、および犠牲ライナがゲートで置き換えられる。本発明のいくつかの実施形態において、ゲートは、第１の誘電体ゲート構造と第２の誘電体ゲート構造との間に置かれた導電性ブリッジを含む。本発明のいくつかの実施形態において、導電性ブリッジは、第１の誘電体ゲート構造の表面上に直接に形成される。本発明のいくつかの実施形態において、第２の誘電体ゲート構造は、導電性ブリッジ上に直接に形成される。
【0087】
本発明のいくつかの実施形態において、ゲートは、半導体層の上面、底面、および第１の側壁に沿って延びるが、半導体層の第２の側壁に沿っては延びないゲート誘電体を含む。言い換えれば、ゲート誘電体は、半導体層（ナノシート）を非対称的におおい、半導体層の１つの側壁（表面）がおおわれないままにする。
【0088】
方法は、犠牲層の側壁上に第１の内側スペーサを形成することと、ゲートの側壁上に第２の内側スペーサを形成することとを含むことができる。本発明のいくつかの実施形態において、第１のソースまたはドレイン領域が第１の内側スペーサの側壁上に形成されて、第２のソースまたはドレイン領域が第２の内側スペーサの側壁上に形成される。本発明のいくつかの実施形態において、ゲート・コンタクトが導電性ブリッジの表面上に形成される。本発明のいくつかの実施形態において、ゲート・コンタクトは、第２の誘電体ゲート構造の一部分を通って延びる。
【0089】
本発明のいくつかの実施形態において、半導体デバイスは、第１のナノシート・スタックに隣接して置かれた第２のナノシート・スタックを含む。本発明のいくつかの実施形態において、ゲートは、第１の部分および第２の部分を有する共有ゲートである。本発明のいくつかの実施形態において、第１の部分は、第１のナノシート・スタックのチャンネル領域をおおっており、第２の部分は、第２のナノシート・スタックのチャンネル領域をおおっている。本発明のいくつかの実施形態において、ゲートは、第１の部分と第２の部分との間の導電性ブリッジを含む。本発明のいくつかの実施形態において、導電性ブリッジは、第１の誘電体ゲート構造の表面上にある。本発明のいくつかの実施形態において、第２の誘電体ゲート構造は、導電性ブリッジ上にある。
【0090】
本明細書に記載される方法および結果として生じた構造をＩＣチップの作製に用いることができる。結果として生じたＩＣチップを生ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージされた形態で、作製者によって流通させることができる。後者の場合には、チップがシングル・チップ・パッケージ（例えば、マザーボードもしくは他のより高いレベルのキャリアに付けられるリード線をもつ、プラスチック・キャリア）に、あるいはマルチチップ・パッケージ（例えば、片面もしくは両面相互接続もしくは埋め込み相互接続を有するセラミック・キャリア）に搭載される。いずれにしても、チップは、次に、（ａ）マザーボードのような中間製品、もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、および／または他の信号処理デバイスと一体化される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する先進的なコンピュータ製品に及ぶ、ＩＣチップを含むいずれの製品とすることもできる。
【0091】
本明細書においては関係する図面を参照して本発明の様々な実施形態が記載される。本発明の範囲から逸脱することなく、代わりの実施形態を案出することができる。様々な接続および位置関係（例えば、上方（おおう）（ｏｖｅｒ）、より下（ｂｅｌｏｗ）、隣接する（ａｄｊａｃｅｎｔ）など）が以下の記載および図面では要素間に提示されるが、本明細書に記載される位置関係の多くは、たとえ方位が変更されても記載される機能性が維持されるときには、方位に依存しないことが当業者にわかるであろう。これらの接続および／または位置関係は、別に指定されない限り、直接的もしくは間接的であることができて、本発明がこの点で限定的であることは意図されない。同様に、用語「結合された（ｃｏｕｐｌｅｄ）」およびそのバリエーションは、２つの要素間に通信経路を有することを記載し、それらの間に介在する要素／接続のない要素間の直接的な接続を示唆するわけではない。これらのバリエーションのすべてが本明細書の一部と見做される。適宜、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができて、エンティティ間の位置関係は、直接的または間接的な位置関係でありうる。間接的な位置関係の例として、層「Ｂ」の上方に（おおって）層「Ａ」を形成することへの本記載における言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層（単数また複数）によって実質的に変更されない限り、１つ以上の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【0092】
以下の定義および略語が特許請求の範囲および明細書の解釈のために用いられる。本明細書では、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「（含む（ｉｎｃｌｕｄｅｓ）」、「（含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｓ）」もしくは「含んでいる（ｃｏｎｔａｉｎｉｎｇ）」、またはそれらのその他のバリエーションは、非排他的な包含をカバーすることが意図される。例えば、要素のリストを備える組成物、混合物、プロセス、方法、物品、または装置は、それらの要素のみに必ずしも限定されず、明示的にリストされない他の要素、あるいはかかる組成物、混合物、プロセス、方法、物品、または装置に固有の他の要素を含むことができる。
【0093】
加えて、用語「例示的（ｅｘｅｍｐｌａｒｙ）」は、本明細書では「例、事例または説明として役立つこと」を意味するために用いられる。「例示的」として本明細書に記載されるいずれの実施形態もしくは設計も、他の実施形態もしくは設計より好ましく、または有利であると必ずしも解釈されるべきではない。用語「少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ）」および「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ）」は、１以上のいずれの整数も含む、すなわち、１、２、３、４などを含むと理解される。用語「複数（ａ ｐｌｕｒａｌｉｔｙ）」は、２以上のいずれの整数も含む、すなわち、２、３、４、５などを含むと理解される。用語「接続（ｃｏｎｎｅｃｔｉｏｎ）」は、間接的な「接続」および直接的な「接続」を含むことができる。
【0094】
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態例（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」などへの言及は、記載される実施形態がある特定の特徴、構造、または特性を含むことができるが、すべての実施形態がその特定の特徴、構造、または特性を含むことも、含まないこともあることを示す。そのうえ、かかる語句は、必ずしも同じ実施形態に言及しているわけではない。さらに、ある特定の特徴、構造、または特性がある実施形態に関連して記載されるときには、明示的に記載されるか否かに係わらず、他の実施形態に関連してかかる特徴、構造、または特性に影響を及ぼすことが当業者の知識の範囲内にあることが述べられる。
【0095】
以下の記載のために、用語「上側（ｕｐｐｅｒ）」、「下側（ｌｏｗｅｒ）」、「右（ｒｉｇｈｔ）」、「左（ｌｅｆｔ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「上（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、およびそれらの派生語は、作図中に方向付けられるように、記載される構造および方法に関係するものとする。用語「上に重なる（ｏｖｅｒｌｙｉｎｇ）」、「頂上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に置かれた（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」、または「頂上に置かれた（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」は、第１の要素、例えば、第１の構造が第２の要素、例えば、第２の構造上に存在し、介在要素、例えば、界面構造が第１の要素と第２の要素との間に存在しうることを意味する。用語「直接接触（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）」は、第１の要素、例えば、第１の構造と第２の要素、例えば、第２の構造とが２つの要素の界面における仲介導電、絶縁また半導体層なしに接続されることを意味する。
【0096】
空間的な相対用語、例えば、「真下（ｂｅｎｅａｔｈ）」、「より下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「より上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」および同様のものは、本明細書では、図に示されるような１つの要素または特徴と別の要素（単数または複数）または特徴（単数または複数）との関係を説明する記載を容易にするために用いられる。空間的な相対用語は、図に描かれる方位に加えて、使用もしくは操作中のデバイスの異なる方位を包含することが意図されることが理解されよう。例えば、図中のデバイスがひっくり返されるならば、他の要素または特徴の「より下」またはそれらの「真下」にあると記載された要素は、他の要素または特徴の「より上」に向けられるであろう。従って、用語「より下」は、より上およびより下の両方位を包含することができる。デバイスを別様に向ける（例えば、９０度または他の方位に回転させる）ことができて、本明細書に用いられる空間的な相対記述子は、適宜に解釈されるべきである。
【0097】
用語「約（ａｂｏｕｔ）」、「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」、「およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、およびそれらのバリエーションは、出願の時点で利用可能な装置に基づく特定の量の測定と関連付けられた誤差の程度を含むことが意図される。例えば、「約」は、与えられた値の±８％もしくは５％、または２％の範囲を含むことができる。
【0098】
例えば、「第２の要素に対して選択的な第１の要素」のような、語句「に対して選択的（ｓｅｌｅｃｔｉｖｅ ｔｏ）」は、第１の要素をエッチングできて、第２の要素がエッチ・ストップとしての役割を果たしうることを意味する。
【0099】
用語「コンフォーマル（ｃｏｎｆｏｒｍａｌ）」（例えば、コンフォーマル層またはコンフォーマル堆積）は、層の厚さがすべての表面上で実質的に同じであること、または厚さの変動が層の公称厚さの１５％未満であることを意味する。
【0100】
用語「エピタキシャル成長および／または堆積（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ａｎｄ／ｏｒ ｄｅｐｏｓｉｔｉｏｎ）」ならびに「エピタキシャル形成および／または成長された（ｅｐｉｔａｘｉａｌｌｙ ｆｏｒｍｅｄ ａｎｄ／ｏｒ ｇｒｏｗｎ）」は、成長される半導体材料（結晶性被覆層）が堆積表面の半導体材料（種材料）と実質的に同じ結晶特性を有する、半導体材料（結晶材料）の別の半導体材料（結晶材料）の堆積表面上の成長を意味する。エピタキシャル堆積プロセスにおいては、堆積原子が、堆積表面の原子の結晶配列にそれら自体の方向を合わせるよう、表面上で動き回るのに十分なエネルギーをもって半導体基板の堆積表面に到達するようにソース・ガスによって供給される化学反応物質を制御し、システム・パラメータをセットすることができる。エピタキシャル成長半導体材料は、エピタキシャル成長材料がその上に形成される堆積表面と実質的に同じ結晶特性を有することができる。例えば、＜１００＞方位の結晶性表面上に堆積されたエピタキシャル成長半導体材料は、＜１００＞方位をもつようになりうる。本発明のいくつかの実施形態において、エピタキシャル成長および／または堆積プロセスは、半導体表面上の形成に対して選択的であることができて、二酸化シリコンまたは窒化シリコン表面のような、他の露出表面上に材料を堆積することも、しないこともある。
【0101】
本明細書では、「ｐ型」は、価電子の欠乏を生み出す不純物の真性半導体への添加を指す。シリコンを含む基板では、ｐ型ドーパント、すなわち、不純物の例は、ボロン、アルミニウム、ガリウムおよびインジウムを含むが、これらには限定されない。
【0102】
本明細書では、「ｎ型」は、自由電子を与える不純物の真性半導体への添加を指す。シリコンを含む基板では、ｎ型ドーパント、すなわち、不純物の例は、アンチモン、ヒ素、およびリンを含むが、これらには限定されない。
【0103】
本明細書に先に記されたように、簡略にするために、半導体デバイスおよび集積回路（ＩＣ）作製に関する従来技術は、本明細書に詳細に記載されることも、されないこともある。背景として、しかしながら、本発明の１つ以上の実施形態を実装するために利用されうる半導体デバイス作製プロセスのより一般的な記載が次に提供される。本発明の１つ以上の実施形態を実装するために用いられる具体的な作製操作は、個々には知られている可能性があるが、本発明の操作および／または結果として生じる構造の記載される組み合わせは、独自である。従って、本発明による半導体デバイスの作製に関連して記載される操作の独自の組み合わせは、半導体（例えば、シリコン）基板上で行われる様々な個々には知られている物理および化学プロセスを利用し、そのいくつかがすぐ後の段落に記載される。
【0104】
一般に、ＩＣ中へパッケージされることになるマイクロチップを形成するために用いられる様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピングおよびパターニング／リソグラフィに分類される。堆積は、ウェハ上へ材料を成長させる、コーティングする、または別の方法で移すいずれかのプロセスである。利用可能な技術は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ：ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）、分子線エピタキシ（ＭＢＥ）、およびより最近では、とりわけ、原子層堆積（ＡＬＤ）を含む。除去／エッチングは、ウェハから材料を除去するいずれかのプロセスである。例は、エッチ・プロセス（ウェットまたはドライのいずれか）、化学機械平坦化（ＣＭＰ）、および同様のものを含む。反応性イオン・エッチング（ＲＩＥ）は、例えば、露出表面から材料の部分を取り除くイオンの衝撃に材料を曝露することによって半導体材料のマスクされたパターンなどの材料を除去するために、化学的に活性なプラズマを用いるタイプのドライ・エッチングである。プラズマは、典型的に、減圧（真空）下で電磁場によって生成される。半導体ドーピングは、例えば、トランジスタのソースおよびドレインに、一般に、拡散によりおよび／またはイオン注入によりドープすることによる電気的特性の修正である。これらのドーピング・プロセスの後に炉アニーリングまたは急速熱アニーリング（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）が続く。アニーリングは、注入されたドーパントを活性化するために役立つ。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化シリコン、窒化シリコンなど）の両方の膜がトランジスタおよびそれらの構成要素を接続し、分離するために用いられる。半導体基板の様々な領域の選択的ドーピングは、基板の導電率が電圧の印加によって変更されることを許容する。これらの様々な構成要素の構造を作り出すことによって、何百万ものトランジスタを構築し、一緒に配線して、最新のマイクロエレクトロニック・デバイスの複雑な回路を形成することができる。半導体リソグラフィは、パターンを後に基板へ転写するためにその半導体基板上に３次元レリーフ像またはパターンを形成することである。半導体リソグラフィにおいては、パターンがフォトレジストと呼ばれる光感受性ポリマによって形成される。トランジスタを作り上げる複雑な構造および回路の何百万ものトランジスタを接続する多くの配線を構築するために、リソグラフィおよびエッチ・パターン転写ステップが複数回繰り返される。最終的なデバイスを形成するために、ウェハ上に印刷される各パターンが先に形成されたパターンに位置合せされて、導体、絶縁体および選択的にドープされた領域が徐々に構築される。
【0105】
図中のフローチャートおよびブロック・ダイアグラムは、本発明の様々な実施形態による作製および／または操作方法の可能な実装を示す。方法の様々な機能／操作がフロー・ダイアグラムではブロックによって表現される。いくつかの代わりの実装では、ブロック中に記された機能が図中に記された順序以外で発生することができる。例えば、含まれる機能性に依存して、連続して示される２つのブロックを、実際には、実質的に同時に実行することができ、またはそれらのブロックをときには逆の順序で実行することができる。
【0106】
本発明の様々な実施形態の記載が説明のために提示されたが、これらの記載が網羅的であることも、または記載される実施形態に限定されることも意図されない。記載される実施形態の範囲から逸脱することなく、多くの変更および変形が当業者には明らかであろう。本明細書に用いられる用語法は、実施形態の原理、実用用途、または市場に見られる技術を超える技術的改良を最もよく説明するために、あるいは本明細書に記載される実施形態を他の当業者が理解できるようにするために選ばれた。
【0107】
本明細書に記載される本発明の好ましい実施形態において、半導体デバイスを形成するための方法が提供され、方法は、基板の上方にナノシート・スタックを形成することであって、ナノシート・スタックが交互に繰り返す半導体層および犠牲層を備える、ナノシート・スタックを形成することと、ナノシート・スタックの側壁をおおってスペーサ層を形成することと、基板の上方においてスペーサ層の側壁上に第１の誘電体ゲート構造を形成することと、第１の誘電体ゲート構造上に犠牲ライナを形成することと、犠牲ライナ上に第２の誘電体ゲート構造を形成することと、犠牲層、スペーサ層、および犠牲ライナをゲートで置き換えることであって、ゲートが第１の誘電体ゲート構造と第２の誘電体ゲート構造との間に置かれた導電性ブリッジを備える、置き換えることとを備える。方法は、犠牲層の側壁上に第１の内側スペーサを形成することをさらに備えてよい。方法は、ゲートの側壁上に第２の内側スペーサを形成することをさらに備えてよい。方法は、第１の内側スペーサの側壁上に第１のソースまたはドレイン領域を形成することと、第２の内側スペーサの側壁上に第２のソースまたはドレイン領域を形成することとをさらに備えてよい。方法は、導電性ブリッジの表面上にゲート・コンタクトを形成することをさらに備えてよい。
【0108】
本明細書に記載される本発明の好ましい実施形態において、半導体デバイスが提供され、半導体デバイスは、基板の上方のナノシート・スタックであって、半導体層を備えるナノシート・スタックと、基板上の第１の誘電体ゲート構造と、ナノシート・スタックのチャンネル領域をおおうゲートであって、基板の上方においてナノシート・スタックに直交する方向に延びる導電性ブリッジを備え、導電性ブリッジが第１の誘電体ゲート構造の表面上にある、ゲートと、および導電性ブリッジ上の第２の誘電体ゲート構造とを備える。ゲート誘電体は、半導体層の上面、底面、および第１の側壁に沿って延びるが、半導体層の第２の側壁に沿っては延びない。デバイスは、導電性ブリッジの表面上のゲート・コンタクトをさらに備えてよい。ゲート・コンタクトは、第２の誘電体ゲート構造の一部分に沿って延びてよい。
【0109】
本明細書に記載される本発明の好ましい実施形態において、半導体デバイスが提供され、半導体デバイスは、基板の上方の第１のナノシート・スタックと、基板の上方の第２のナノシート・スタックと、基板上の第１の誘電体ゲート構造であって、第１のナノシート・スタックと第２のナノシート・スタックとの間にある、第１の誘電体ゲート構造と、第１の部分および第２の部分を有するゲートであって、第１の部分が第１のナノシート・スタックのチャンネル領域をおおっており、第２の部分が第２のナノシート・スタックのチャンネル領域をおおっており、ゲートが第１の部分と第２の部分との間の導電性ブリッジを備え、導電性ブリッジが第１の誘電体ゲート構造の表面上にある、ゲートと、および導電性ブリッジ上の第２の誘電体ゲート構造とを備える。ゲート誘電体は、第１のナノシート・スタックのナノシートの上面、底面、および第１の側壁に沿って延びるが、ナノシートの第２の側壁に沿っては延びない。デバイスは、導電性ブリッジの表面上のゲート・コンタクトをさらに備えてよい。ゲート・コンタクトは、第２の誘電体ゲート構造の一部分に沿って延びてよい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】