(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】集積アセンブリ及び集積アセンブリを形成する方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20241018BHJP
H10B 41/27 20230101ALI20241018BHJP
H01L 21/336 20060101ALI20241018BHJP
H01L 29/788 20060101ALI20241018BHJP
H01L 29/792 20060101ALI20241018BHJP
H01L 21/768 20060101ALI20241018BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
H01L21/90 A
【請求項の数】
16
(21)【出願番号】P 2022568752
(86)(22)【出願日】2021-04-16
(65)【公表番号】
(43)【公表日】2023-06-16
(86)【国際出願番号】 US2021027728
(87)【国際公開番号】W WO2021231031
(87)【国際公開日】2021-11-18
【審査請求日】2022-11-11
(31)【優先権主張番号】16/872,598
(32)【優先日】2020-05-12
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ホプキンス ジョン ディー．
(72)【発明者】
【氏名】シュ リーファン
(72)【発明者】
【氏名】ロメリ ナンシー エム．
【審査官】柴山 将隆
(56)【参考文献】
【文献】米国特許出願公開第２０１９／００９６８１０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０１１７２２２（ＵＳ，Ａ１）
【文献】米国特許第１０１０３１６９（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１９／０３２６１６６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１２／０１１９２８３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１３／０３３０４８２（ＵＳ，Ａ１）
【文献】米国特許第１０１１５７３２（ＵＳ，Ｂ２）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／７６８
(57)【特許請求の範囲】
【請求項1】
交互の第１及び第２のレベルのスタックを形成することであって、前記第１のレベルは犠牲材料を含み、前記第２のレベルは絶縁材料を含み、前記第１及び第２のレベルの内の少なくとも幾つかはステップとして構成され、前記ステップの各々は、前記第１のレベルの内の関連する１つの上方に前記第２のレベルの内の１つを含み、前記第２のレベルの内の前記１つの上面を前記ステップの各々の上面として有することと、前記スタックの上方に導電性のエッチング停止材料を形成することと、
前記エッチング停止材料の上方に充填材料を形成することと、
前記犠牲材料を除去し、前記第１のレベル内に導電層を形成することであって、前記ステップ内の前記導電層は上面を有することと、
前記充填材料を通って前記エッチング停止材料まで拡張するように開口部を形成することと、
凹部を形成するために前記充填材料の下から前記エッチング停止材料の一部分を除去することと、
前記凹部内に絶縁スペーサを形成することと、
前記エッチング停止材料を通って前記ステップ内の前記導電層の前記上面まで前記開口部を拡張することと、
拡張された前記開口部内に導電性相互接続部を形成すること
を含む、集積アセンブリを形成する方法。
【請求項2】
前記導電層は、メモリアレイのゲート／アクセス線層であり、前記導電性相互接続部をドライバ回路と結合することを更に含む、請求項１に記載の方法。
【請求項3】
前記スタックの上方に保護ライナーを形成することと、前記保護ライナーの上方に前記エッチング停止材料を形成することを更に含む、請求項１に記載の方法。
【請求項4】
前記保護ライナーは絶縁性酸化物を含む、請求項３に記載の方法。
【請求項5】
前記保護ライナーは、ＳｉＯ、ＡｌＯ、ＨｆＯ、ＺｒＯ、及びＴａＯの内の１つ以上を含み、化学式は特定の化学量論ではなく主成分を指し示す、請求項３に記載の方法。
【請求項6】
前記充填材料は二酸化ケイ素を含む、請求項１に記載の方法。
【請求項7】
前記エッチング停止材料はケイ素からなる、請求項１に記載の方法。
【請求項8】
前記エッチング停止材料はタングステンを含む、請求項１に記載の方法。
【請求項9】
交互の第１及び第２のレベルのスタックを形成することであって、前記スタックは、メモリアレイ領域内に第１の領域を有し、前記メモリアレイ領域に近接する階段領域内に第２の領域を有し、前記第１のレベルは犠牲材料を含み、前記第２のレベルは絶縁材料を含み、前記第１及び第２のレベルの内の少なくとも幾つかは、前記階段領域内のステップとして構成され、前記ステップの各々は、前記第１のレベルの内の関連する１つの上方に前記第２のレベルの内の１つを含み、前記第２のレベルの内の前記１つの上面を前記ステップの各々の上面として有することと、前記スタックの前記第２の領域の上方に保護ライナーを形成することと、
前記スタックの前記第２の領域の上方及び前記保護ライナーの上方に導電性のエッチング停止材料を形成することと、
前記ステップの上方に充填材料を形成することであって、前記充填材料は前記エッチング停止材料の上方にあることと、
前記犠牲材料を除去し、前記第１のレベル内に導電材料を形成することであって、前記ステップ内の前記導電材料は、上面を有する導電層として構成されることと、
前記充填材料を通って前記エッチング停止材料まで拡張するように開口部を形成することと、
凹部を形成するために前記充填材料の下から前記エッチング停止材料の一部分を除去することと、
前記凹部内に絶縁スペーサを形成することと、
第１のエッチング条件を用いて、前記エッチング停止材料を通って前記保護ライナーまで前記開口部を拡張することと、
追加のエッチング条件を用いて、前記保護ライナーを通って前記ステップ内の前記導電層の前記上面まで前記開口部を拡張することと、
拡張された前記開口部内に導電性相互接続部を形成すること
を含む、集積アセンブリを形成する方法。
【請求項10】
前記第１のエッチング条件は、前記凹部を形成するために前記充填材料の下から前記エッチング停止材料の一部分を除去する等方性エッチング条件を含む、請求項９に記載の方法。
【請求項11】
前記第１のエッチング条件は第１の異方性エッチング条件を含み、前記追加のエッチング条件は第２の異方性エッチング条件を含む、請求項９に記載の方法。
【請求項12】
前記犠牲材料は窒化ケイ素を含む、請求項９に記載の方法。
【請求項13】
前記開口部を形成する前に、前記スタック及び前記充填材料に渡って拡張するように、平坦化された上面を前記スタック及び前記充填材料の上面として形成することを更に含む、請求項９に記載の方法。
【請求項14】
前記メモリアレイ領域内の前記スタックを通って拡張するようにチャネル材料を形成することを更に含む、請求項９に記載の方法。
【請求項15】
前記チャネル材料に隣接するように電荷トラップ材料を形成することを更に含む、請求項１４に記載の方法。
【請求項16】
前記導電材料に加えて、前記第１のレベル内に誘電体バリア材料が形成され、前記追加のエッチング条件を用いて前記開口部を拡張することは、前記誘電体バリア材料を通って前記開口部を拡張することをも含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［関連する特許データ］
この出願は、２０２０年５月１２日に出願された“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題された米国特許出願番号１６／８７２，５９８に関連し、その全体が参照により本明細書に組み込まれる。
この出願は、２０２０年５月１２日に出願された“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題された米国特許出願番号１６／８７２，５９８に関連し、その全体が参照により本明細書に組み込まれる。
【0002】
［技術分野］
集積アセンブリ（例えば、メモリの配列）、及び集積アセンブリを形成する方法。
集積アセンブリ（例えば、メモリの配列）、及び集積アセンブリを形成する方法。
【背景技術】
【0003】
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することは益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されたときにそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
【0004】
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
【0005】
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定するために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出され又はメモリセル１００３中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
【0006】
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００の概略図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８個のストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８個の第２のグループの各第２のグループは、８個のデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
【0007】
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
【0008】
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
【0009】
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
【0010】
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
【0011】
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置される一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
【0012】
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
【0013】
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
【0014】
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通に結合されたそれらのトランジスタである。
【0015】
【0016】
図５を参照すると、アセンブリ１０は、階段領域１４（階段）に近接するメモリアレイ領域１２（メモリアレイ）を含む。
【0017】
メモリアレイ領域１２は、密集パターン（例えば、六方密パターン）で配列されたチャネル材料ピラー１６を含む。チャネル材料ピラーは、（図６を参照して以下に説明する）導電性ティアを通って拡張する。階段領域１４は、個々のティアに電気的接触がなされる相互接続領域１８を含む。相互接続領域の各々は、ティアの特定のセットへの相互接続を確立するために利用され得る。実例として、図５は、相互接続領域の各々が８個のティアへの相互接続を確立するために利用され、該領域の一方がティア１～８と結合するために利用され、該領域の内の他方がティア９～１６と結合するために利用されることを示す。任意の適切な数の相互接続領域１８が利用され得、そうした相互接続領域は、任意の適切な数の導電性ティアと結合するために利用され得る。
【0018】
図６は、領域１２及び１４の断面側面図を示す。交互の第１及び第２のレベル２２及び２４のスタック２０は、領域１２及び１４内に拡張する。レベル２２は導電材料２６を含み、レベル２４は絶縁材料２８を含む。示した実施形態では、誘電体バリア材料３０は、レベル２２の導電材料２６に沿って拡張する。
【0019】
レベル２２は、導電性ティアを含むとみなされ得、そうしたティアは、そうしたレベル内の導電材料２６に対応する。任意の適切な数、例えば、８個、１６個、３２個、６４個、１２８個、２５６個、５１２個、１０２４個等の導電性ティアが利用され得る。
【0020】
チャネル材料ピラー１６は、メモリアレイ領域１２内のスタック２０を通って拡張する。チャネル材料ピラーは、（点描で指し示された）チャネル材料３２を含む。チャネル材料は、介在領域３４によってスタック２０から隔離される。そうした領域は、電荷遮断材料３６、電荷トラップ材料３８、及びゲート誘電体材料４０を含む。
【0021】
説明する実施形態では、チャネル材料ピラー１６は、絶縁材料３３を取り囲む環状リングとして構成される。こうしたものは、中空チャネル構成であるとみなされ得、絶縁材料３３は、チャネル材料ピラー１６の“中空”内にある。他の用途では、チャネル材料ピラー１６は、中空ではなく中実であり得る。
【0022】
階段領域１４は、個々のティア２２の導電材料２６まで拡張する導電性相互接続部４２を含む。導電性相互接続部は、絶縁充填材料４４を通って拡張する。
【0023】
ソース構造体４６は、メモリアレイ領域１２のスタック２０の下にあるように示されている。ソース構造体は、階段領域１４のスタック２０の下まで拡張してもしなくてもよい。
【0024】
チャネル材料３２は、ソース構造体４６と電気的に結合されるように示されている。
【0025】
メモリセル４８は、メモリアレイ領域１２内の導電レベル２２に沿い、メモリセルの各々は、チャネル材料３２、ゲート誘電体材料４０、電荷トラップ材料３８、電荷遮断材料３６、及び誘電体バリア材料３０の部分を含む。メモリセルは、導電性ティア２２の導電材料２６の領域をも含む。メモリセル４８内の導電材料２６の領域は、ゲート領域５０であるとみなされ得る。導電材料２６の他の領域は、ゲート領域を他の領域と結合するルーティング領域（ワード線領域）５２であるとみなされ得る。ルーティング領域５２は、階段領域１４内の相互接続部４２まで拡張する。
【0026】
ソース側選択ゲート（ＳＧＳ）５４は、メモリセル４８とソース構造体４６との間にあり得る。
【0027】
チャネル材料３２は、ドレイン側選択ゲート（ＳＧＤ）５６を通じてビット線５４に結合され得る。
【0028】
ベース５８は、メモリアレイ領域１２及び階段領域１４の構造体を支持する。ベース５８は、半導体ダイの一部であり得る。ベース５８は、半導体材料を含み得、例えば、単結晶ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。ベース５８は、半導体基板と称され得る。用語“半導体基板”は、半導体ウェーハ（単独で、又は他の材料を含むアセンブリ内の何れか）等のバルク半導体材料、及び半導体材料層（単独で、又は他の材料を含むアセンブリ内の何れか）を含むが、これらに限定されない半導体材料を含む任意の構築物を遺棄する。用語“基板”は、上に説明した半導体基板を含むが、これらに限定されない任意の支持構造体を指す。幾つかの用途では、ベース５８は、集積回路の製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。そうした材料は、例えば、高融点金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
【0029】
論理回路６０及び６２は、ベースによって支持されるように示されている。そうした論理回路は、例えば、ＣＭＯＳを含み得る。説明する用途では、論理回路６０は、センスアンプ回路（センスアンプ）を含み、ビット線５４と電気的に結合され、論理回路６２は、ワード線ドライバ回路（ワード線ドライバ）を含み、相互接続部４２を通じてワード線レベル（アクセスレベル）２２と電気的に結合される。
【0030】
階段領域１４内に相互接続部４２を形成することは困難であり得る。深いティアに到達するために使用される深い開口部の高アスペクト比に起因して、相互接続部４２を非常に深いティアに形成することは特に困難であり得る。相互接続部４２を形成する改良された方法を開発することが望ましいであろう。
【図面の簡単な説明】
【0031】
【図1】メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。
【図4】従来技術のＮＡＮＤメモリアレイの概略図である。
【図5】従来技術の集積アセンブリの領域の概略上面図である。
【図7】例示的な方法の例示的なプロセス段階における例示的な構造体の領域の概略断面側面図である。
【発明を実施するための形態】
【0032】
幾つかの実施形態は、集積アセンブリの階段領域内の特定のステップへの相互接続部を形成する方法を含む。幾つかの実施形態は、集積アセンブリの階段領域内のステップと電気的に結合された相互接続部を有する集積アセンブリを含む。例示的な実施形態は、図７～図１９を参照して説明される。
【0033】
図７を参照すると、集積アセンブリ１０の階段領域１４が例示的なプロセス段階において説明されている。階段領域は、交互の第１及び第２のレベル２２及び２４のスタック２０を含む。第１のレベル２２は犠牲材料６４を含み、第２のレベル２４は絶縁材料２８を含む。
【0034】
犠牲材料６４は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化ケイ素を含み得、本質的にそれからり得、又はそれからなり得る。
【0035】
絶縁材料２８は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0036】
第１及び第２のレベル２２／２４の内の幾つかは、ステップ６６として構成される。ステップの各々は、第１のレベル２２の内の関連する１つの上方に第２のレベル２４の内の１つを含み（すなわち、犠牲材料６４の上方に絶縁材料２８を含み）、上面６７を有する。
【0037】
レベル２２及び２４は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル２２及び２４は、約１０ナノメートル（ｎｍ）～約４００ｎｍの範囲内の垂直方向の厚さを有し得る。
【0038】
スタック２０は、任意の適切な数の第１及び第２のレベル２２及び２４を有し得る。実例として、幾つかの実施形態では、スタック２０は、８個の第１のレベル、１６個の第１のレベル、３２個の第１のレベル、６４個の第１のレベル、５１２個の第１のレベル、１０２４個の第１のレベル等を有し得、こうした第１のレベルは、最終的に、図６を参照して上に説明したものに類似の導電性ティアになる。
【0039】
スタック２０の下部領域のみが、図７の説明した相互接続領域の説明したステップ６６中にパターニングされる。スタック２０の他の部分は、（図５の相互接続領域１８に類似する）他の相互接続領域内のステップ中にパターン形成され得る。
【0040】
【0041】
メモリアレイ領域１２内のスタック２０の部分は、スタックの第１の部分（又は第１の領域）と称され得、階段領域１４内のスタック２０の部分は、スタックの第２の部分（又は第２の領域）と称され得る。
【0042】
ソース構造体４６（図６）及びベース５８（図６）は、図面を簡略化するために、図７及び図７Ａには示されていない。しかしながら、そうした構造体が図７及び図７Ａのスタック２０の下に存在し得ることは理解されるべきである。
【0043】
図８を参照すると、階段領域１４内のスタック２０の上方に保護ライナー６８が形成される。保護ライナー６８はライナー材料７０を含む。そうしたライナー材料は、任意の適切な組成物を含み得、幾つかの実施形態では、１つ以上の絶縁性酸化物を含み得、本質的にそれからなり得、又はそれからなり得る。実例として、ライナー材料７０は、ＳｉＯ、ＡｌＯ、ＨｆＯ、ＺｒＯ、及びＴａＯの１つ以上を含み得、本質的にそれからなり得、又はそれからなり得、化学式は特定の化学量論ではなく主成分を指し示す。
【0044】
ライナー６８は、任意の適切な厚さを有し得、幾つかの実施形態では、約１０ｎｍ～約１００ｎｍの範囲内、約２０ｎｍ～約５０ｎｍの範囲内等の厚さを有し得る。
【0045】
図９を参照すると、エッチング停止材料７２が保護ライナー６８の上方に形成される。エッチング停止材料は、エッチング停止層（構造体）７４を形成する。
【0046】
エッチング停止材料７２は、任意の適切な組成物を含み得、絶縁性、半導電性、又は導電性であり得る。幾つかの実施形態では、エッチング停止材料は、酸化アルミニウム、炭素ドープ窒化ケイ素、ケイ素、及びタングステンの内の１つ以上を含み得、本質的にそれからなり得、又はそれからなり得る。エッチング停止材料が炭素ドープ窒化ケイ素を含む場合、炭素濃度は、約５原子パーセント（ａｔ％）～約２０ａｔ％の範囲内、約１０ａｔ％～約１５ａｔ％の範囲内等であり得る。エッチング停止材料がケイ素を含む場合、ケイ素は実質的にドープされていなくてもよい（すなわち、その中に約１０１５原子／ｃｍ３以下の導電率向上ドーパントを含み得る）。ケイ素は、任意の適切な結晶形態にあり得、幾つかの実施形態では、多結晶及び／又はアモルファスであり得る。
【0047】
エッチング停止層７４は、任意の適切な厚さを有し得、幾つかの実施形態では、約５０ｎｍ～約２５０ｎｍの範囲内、約２０ｎｍ～約１００ｎｍの範囲内、約４０ｎｍ～約６０ｎｍの範囲内等の厚さを有し得る。
【0048】
図１０を参照すると、材料７６がエッチング停止材料７２の上方に形成される。材料７６は充填材料と称され得る。材料７６はステップ６６の上方にある。
【0049】
材料７６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素及び／又はドープされたシリケートガラス（例えば、ボロフォスフォシリケートガラス、フォスフォシリケートガラス、フルオロシリケートガラス等）を含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、充填材料７６は、保護材料７０と同じ組成物を含み得、他の実施形態では、充填材料７６は、保護材料７０とは異なる組成物を含み得る。
【0050】
図１１を参照すると、平坦化された表面７７は、ライナー６８の上面に渡って、並びに材料７０、７２、及び７６に渡って拡張するように形成される。平坦化された表面７７は、例えば、化学機械研磨（ＣＭＰ）を含む任意の適切な処理を利用して形成され得る。平坦化された表面７７は、任意の適切なレベルで形成され得る。幾つかの実施形態では、平坦化された表面７７は、ライナー６８の上面に沿うのではなく、スタック２０の上部レベル２４に沿い（すなわち、上部レベル２４の材料２８の上面に沿い）得る。
【0051】
図１１Ａは、図１１と同様の（及び、幾つかの実施形態では、図１１のものと同じ）プロセス段階におけるメモリアレイ領域１２を示す。スタック２０を通って開口部９０が形成され、次に、材料３２、３３、３６、３８、及び４０はそうした開口部内に形成されている。図１１の材料６８は、図１１Ａのメモリアレイ領域１２に渡って拡張してもしなくてもよく、説明する実施形態では、メモリアレイ領域の説明する部分を渡るようには示されていない。
【0052】
チャネル材料３２は、半導体材料を含み、任意の適切な組成物又は組成物の組み合わせを含み得る。実例として、チャネル材料３２は、ケイ素、ゲルマニウム、ＩＩＩ／Ｖ族半導体材料（例えばリン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、用語ＩＩＩ／Ｖ族半導体材料は、周期表のＩＩＩ族及びＶ族から選択された元素を含む半導体材料を指す（ＩＩＩ族及びＶ族は古い命名法であり、現在は１３族及び１５族と称される）。幾つかの実施形態では、チャネル材料３２は、ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0053】
トンネル材料（ゲート誘電体材料）４０は、任意の適切な組成物を含み得る。幾つかの実施形態では、トンネル材料４０は、例えば、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
【0054】
電荷遮断材料３６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素及び／又は１つ以上の高ｋ材料（例えば、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等）を含み得、本質的にそれからなり得、又はそれからなり得、用語“高ｋ”は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。
【0055】
材料３８は、電荷蓄積材料と称され得、任意の適切な組成物を含み得る。幾つかの実施形態では、電荷蓄積材料３８は、例えば、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の電荷トラップ材料を含み得る。実例として、幾つかの実施形態では、電荷蓄積材料３８は、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0056】
絶縁材料３３は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0057】
チャネル材料８２は、図５及び図６を参照して上に説明したタイプのチャネル材料ピラー１６として構成される。図１１Ａの説明するチャネル材料ピラー１６は、メモリアレイ領域１２に渡って形成された多数のチャネル材料ピラーを表し得る。
【0058】
図１２及び１２Ａを参照すると、犠牲材料６４（図１１及び図１１Ａ）が除去され、導電材料２６がレベル２２内に形成される。また、示した実施形態では、誘電体バリア材料３０が導電材料２６の外周面に沿って形成される。
【0059】
犠牲材料６４（図１１及び図１１Ａ）は、熱リン酸を利用したエッチングを用いて除去され得る。保護ライナー６８は、エッチング停止材料７２がそうしたエッチングに曝されることから保護し得る。エッチング停止材料７２が、犠牲材料６４を除去するために利用されるエッチングに対して耐性がある場合、保護ライナー６８は省かれてもよい。
【0060】
導電材料２６は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたケイ素、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。幾つかの実施形態では、導電材料２６は、窒化チタンを含むライナーによって取り囲まれたタングステンコアを含み得る。
【0061】
誘電体バリア材料３０は任意の適切な組成物を含み得る。幾つかの実施形態では、誘電体バリア材料３０は、高ｋ材料（実例として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル等の内の１つ以上）を含み得る。幾つかの実施形態では、誘電体バリア材料３０は、酸化アルミニウムを含み得、本質的にそれからなり得、又はそれからなり得る。
【0062】
ステップ６６内の導電材料２６は、導電層９２として構成されるとみなされ得、そうした導電層の各々は上面９３を有する。
【0063】
図１２Ａのメモリアレイ領域１２で示された構成は、図６を参照して上に説明したものと類似のメモリセル４８を含み得る。導電レベル２２は、図６を参照して上に説明したものと類似のゲート領域５０及びルーティング領域５２を含み得る。幾つかの実施形態では、導電層９２は、メモリアレイのゲート／ルーティング層と称され得、そうした層は、メモリアレイ領域１２及び階段領域１４の両方の中に拡張する。
【0064】
図１２Ａのプロセス段階は、幾つか実施形態では、図１２のプロセス段階と同じであり得る。そうした実施形態では、保護ライナー６８は、図１２Ａのメモリアレイ領域１２の上面に沿って拡張していてもしなくてもよい。
【0065】
図１３を参照すると、充填材料７６を通ってエッチング停止材料７２まで拡張するように開口部７８が形成される。説明する実施形態では、開口部７８はエッチング停止材料を部分的に貫通する。他の実施形態では、開口部７８は、エッチング停止材料の上面で停止し得る。開口部７８の各々は、ステップ６６の内の１つと整列される。
【0066】
図１４を参照すると、開口部７８は、エッチング停止材料７２、保護材料７０、絶縁材料２８、及び誘電体バリア材料３０を通ってステップ６６内の導電層９２の上面９３まで拡張される。説明する実施形態では、開口部が材料７２、７０、２８、及び３０を通る比較的真っ直ぐな垂直側壁を有するように、開口部７８は、材料７２、７０、２８、及び３０の各々を通る１つ以上の異方性エッチングを用いて拡張される。幾つかの実施形態では、層７４を通って保護ライナー６８までのエッチングは、第１のエッチング条件を含むとみなされ得、材料７０、２８、及び３０を通るエッチングは、追加のエッチング条件を含むとみなされ得る。追加のエッチング条件は、第１のエッチング条件と同じであってもなくてもよい。第１のエッチング条件は特定の材料７４に対して選択され得る。幾つかの実施形態では、第１のエッチング条件は、フッ化水素酸（ＨＦ）及び水酸化テトラメチルアンモニウム（ＴＭＡＨ）の一方又は両方を利用し得、層７０は、ケイ素及び／又は炭素ドープ窒化ケイ素を含み得る。幾つかの実施形態では、追加のエッチング条件は、酸化物含有材料７０、２８、及び３０を貫通するためにＨＦを利用し得る。
【0067】
幾つかの実施形態では、開口部７８は、上面９３で停止するのではなく、層９２の導電材料５２を貫通し得る。
【0068】
犠牲材料６４（図１１）の置換は、図１２のプロセス段階で発生するように示されているが、他の実施形態では、そうした置換は、図１４のプロセス段階の前の任意のプロセス段階で発生し得ることを理解すべきである。開口部７８がそうした導電材料上で停止し得る（又は、幾つかの実施形態では、その中に拡張し得る）ように、導電層９２は、図１４のプロセス段階において存在することが望ましい。
【0069】
【0070】
導電材料９６は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたケイ素、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。幾つかの実施形態では、導電材料９６は、金属含有材料であり得、タングステン、窒化チタン、窒化タングステン等の内の１つ以上を含み得る。
【0071】
【0072】
平坦化された表面９７は、相互接続部４２及び充填材料７６に渡って拡張するように示されている。平坦化された表面９７は、例えば、ＣＭＰを含む任意の適切な方法を用いて形成され得る。
【0073】
上で論じたように、幾つかの実施形態では、エッチング停止材料７２は導電性であり得る（例えば、タングステンを含み得る）。そうした実施形態では、エッチング停止材料７２を相互接続部４２から電気的に絶縁することが有利であり得る。図１６～図１９は、エッチング停止材料を相互接続部４２から電気的に絶縁するための例示的な方法の例示的なプロセス段階を示す。
【0074】
図１６を参照すると、階段領域１４は、図１３に続き得るプロセス段階で示されている。材料７２の領域を除去し、充填材料７６の下に拡張するキャビティ９９を形成するために、等方性エッチングが利用される。図１６の等方性エッチングは、任意の適切なエッチャント及び条件を利用し得る。実例として、幾つかの実施形態では、等方性エッチングは、材料７２がケイ素及び／又は炭素ドープ窒化ケイ素を含む場合に、ＨＦ、ＴＭＡＨ、及び熱リン酸の内の１つ以上を利用し得る。
【0075】
図１７を参照すると、絶縁スペーサ１００を形成するために、絶縁スペーサ材料１０２がキャビティ９９（図１６）内に形成される。絶縁スペーサ材料１０２は、任意の適切な絶縁組成物を含み得、幾つかの実施形態では、二酸化ケイ素、窒化ケイ素、酸化アルミニウム等の１つ以上を含み得、本質的にそれからなり得、又はそれからなり得る。
【0076】
スペーサ１００は、任意の適切な処理を用いて形成され得る。実例として、開口部７８及びキャビティ９９内にスペーサ材料１０２のライナーが形成され得、次に、スペーサ１００をキャビティ９９（図１６）内に残したまま、余分なスペーサ材料はエッチングを用いて除去され得る。
【0077】
図１８を参照すると、開口部７８は、保護材料７０、絶縁材料２８、及び誘電体バリア材料３０を通ってステップ６６内の導電層９２の上面９３まで拡張される。こうしたものは、図１４を参照して上に説明したのものと類似のエッチングを用いて達成され得る。
【0078】
図１９を参照すると、図６を参照して上に説明したものと類似の相互接続部４２を形成するために、導電材料９６が開口部７８（図１８）内に形成される。導電性相互接続部４２は、絶縁スペーサ１００によって（例えば、タングステン等の導電材料であり得る）層７４から横方向に隔離される。
【0079】
【0080】
【0081】
本明細書に説明する処理は、充填材料（７６）をパンチングスルーした開口部（７８）に対するランディングパッドとしてエッチング停止材料（７２）を利用することによって、階段領域内の深いステップへの導電性相互接続部（４２）の形成を有利に改善し得る。エッチング停止材料は、エッチング停止の厚さ及び／又は組成を調整することによって、低アスペクト比及び高アスペクト比の両方の開口部（７８）を完全に停止するように調整され得る。幾つかの用途では、エッチング停止材料を保護材料（７０）の上に浮かべる（その上方に形成する）ことによって、エッチング停止材料の調整可能性が向上する。
【0082】
幾つかの実施形態では、エッチング停止材料（７４）は、絶縁性ティア（２４）の絶縁材料（２８）に対して、及び導電性ティア（２２）の導電材料（２６）に対して選択的に除去可能であるように選択され得る。
【0083】
幾つかの実施形態では、本明細書に説明するプロセスは、階段コンタクト構造体（相互接続部）のスケーリング能力及び位置の柔軟性を有利に提供し得る。
【0084】
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板により支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
【0085】
特に明記しない限り、本明細書に説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
【0086】
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
【0087】
用語“電気的に接続された”及び“電気的に結合された”は、この開示において両方とも利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
【0088】
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転させられるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
【0089】
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
【0090】
構造体が別の構造体に対して“上に”、“隣接する”、又は“接する（ａｇａｉｎｓｔ）”と上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造体も存在し得る。対照的に、構造体が別の構造体に対して“直接上に”、“直接隣接する”、又は“直接接する（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”と言及される場合、介在する構造体は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
【0091】
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに拡張することを指し示すために“垂直方向に拡張する”と称され得る。垂直方向に拡張する構造体は、ベースの上面に対して実質的に直交して拡張してもよく、しなくてもよい。
【0092】
幾つかの実施形態は、集積アセンブリを形成する方法を含む。交互の第１及び第２のレベルのスタックが形成される。第１のレベルは犠牲材料を含み、第２のレベルは絶縁材料を含む。第１及び第２のレベルの内の少なくとも幾つかは、ステップとして構成される。ステップの各々は、第１のレベルの内の関連する１つの上方に第２のレベルの内の１つを含み、第２のレベルの内の該１つの上面に対応する上面を有する。スタックの上方にエッチング停止材料が形成される。エッチング停止材料の上方に充填材料が形成される。犠牲材料が除去され、導電層が第１のレベル内に形成される。ステップ内の導電層は上面を有する。開口部は、充填材料を通ってエッチング停止材料まで拡張するように形成される。開口部は、エッチング停止材料を通って、ステップ内の導電層の上面まで拡張される。拡張された開口部内に導電性相互接続部が形成される。
【0093】
幾つかの実施形態は、集積アセンブリを形成する方法を含む。交互の第１及び第２のレベルのスタックが形成される。スタックは、メモリアレイ領域内に第１の領域を有し、メモリアレイ領域に近接する階段領域内に第２の領域を有する。第１のレベルは犠牲材料を含み、第２のレベルは絶縁材料を含む。第１及び第２のレベルの内の少なくとも幾つかは、階段領域内のステップとして構成される。ステップの各々は、第１のレベルの内の関連する１つの上方に第２のレベルの内の１つを含み、第２のレベルの内の該１つの上面に対応する上面を有する。スタックの第２の領域の上方に保護ライナーが形成される。スタックの第２の領域の上方及び保護ライナーの上方にエッチング停止材料が形成される。ステップの上方に充填材料が形成される。充填材料はエッチング停止材料の上方にある。犠牲材料が除去され、導電材料が第１のレベル内に形成される。ステップ内の導電材料は、上面を有する導電層として構成される。開口部は、充填材料を通ってエッチング停止材料まで拡張するように形成される。開口部は、第１のエッチング条件を用いて、エッチング停止材料を通って保護ライナーまで拡張される。開口部は、追加のエッチング条件を用いて、保護ライナーを通ってステップ内の導電層の上面まで拡張される。拡張された開口部内に導電性相互接続部が形成される。
【0094】
幾つかの実施形態は、交互の第１及び第２のレベルのスタックを有する集積アセンブリを含む。第１のレベルは導電材料を含み、第２のレベルは絶縁材料を含む。第１及び第２のレベルの内の少なくとも幾つかは、ステップとして構成される。ステップの各々は、第１のレベルの内の関連する１つの上方に第２のレベルの内の１つを有する。層は、ステップの上方にあり、介在する絶縁領域によってスタックから隔離される。絶縁材料が層の上方にある。導電性相互接続部は、絶縁材料を通り、層を通り、介在する絶縁領域を通って、ステップの第１のレベル内の導電材料まで拡張する。
【0095】
法令に準拠して、本明細書に開示する主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示する手段は例示的実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことを理解すべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図7A】
【図8】
【図9】
【図10】
【図11】
【図11A】
【図12】
【図12A】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
