特許7573651IP Force 特許公報全文掲載

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［関連する特許データ］ この出願は、２０２０年５月１２日に出願された“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題された米国特許出願番号１６／８７２，５９８に関連し、その全体が参照により本明細書に組み込まれる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。
【図2】 ３Ｄ ＮＡＮＤメモリデバイスの形式で図１の従来技術のメモリアレイの概略図を示す。
【図3】 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。
【図4】 従来技術のＮＡＮＤメモリアレイの概略図である。
【図5】 従来技術の集積アセンブリの領域の概略上面図である。
【図6】 図５の従来技術のアセンブリの領域の概略断面側面図である。
【図7】 例示的な方法の例示的なプロセス段階における例示的な構造体の領域の概略断面側面図である。
【図7A】 図７と同じプロセス段階における図７の例示的な構造体の別の領域の概略断面側面図である。
【図8】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略断面側面図である。図８のプロセス段階は、図７のプロセス段階に続き得る。
【図9】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略断面側面図である。
【図10】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略断面側面図である。
【図11】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略断面側面図である。
【図11A】 図１１のプロセス段階と同様の例示的なプロセス段階における図７Ａの領域の概略断面側面図である。
【図12】 例示的な方法のプロセス段階における図７の例示的な構造体の領域の概略断面側面図である。図１２のプロセス段階は、図１１のプロセス段階に続き得る。
【図12A】 図１２のプロセス段階と同様の例示的なプロセス段階における図７Ａの領域の概略断面側面図である。
【図13】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。図１３のプロセス段階は、図１２のプロセス段階に続き得る。
【図14】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。
【図15】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。
【図16】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。図１６のプロセス段階は、図１３のプロセス段階に続き得る。
【図17】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。
【図18】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。
【図19】 例示的な方法の一連のプロセス段階における図７の例示的な構造体の領域の概略側面断面図である。

代表図 図1本件の代表的な図

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