特許 7573717 露光工程のステッチ方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-10-17

(45)【発行日】2024-10-25

(54)【発明の名称】露光工程のステッチ方法

(51)【国際特許分類】

   G03F 7/20 20060101AFI20241018BHJP

   H01L 21/48 20060101ALI20241018BHJP

【ＦＩ】

G03F7/20 521

G03F7/20 501

H01L21/48

【請求項の数】 18

【外国語出願】

(21)【出願番号】P 2023209683

(22)【出願日】2023-12-12

【審査請求日】2023-12-12

(31)【優先権主張番号】112138323

(32)【優先日】2023-10-05

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】519334340

【氏名又は名称】力晶積成電子製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ

【住所又は居所原語表記】Ｎｏ． １８， Ｌｉ－Ｈｓｉｎ Ｒｄ． １， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， Ｔａｉｗａｎ．

(73)【特許権者】

【識別番号】523469191

【氏名又は名称】愛普科技股▲ふん▼有限公司

【氏名又は名称原語表記】ＡＰ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐｏｒａｔｉｏｎ

(74)【代理人】

【識別番号】100204490

【弁理士】

【氏名又は名称】三上 葉子

(72)【発明者】

【氏名】張 守仁

(72)【発明者】

【氏名】呂 俊麟

(72)【発明者】

【氏名】何 承書

(72)【発明者】

【氏名】劉 國為

(72)【発明者】

【氏名】鍾 基偉

(72)【発明者】

【氏名】蔡 茹宜

【審査官】佐藤 海

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１６４８９９（ＵＳ，Ａ１）

【文献】中国特許出願公開第１１６６８２７８４（ＣＮ，Ａ）

【文献】国際公開第２０２３／１０５８７４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２３／０１８７３９７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２２／０３８４３２５（ＵＳ，Ａ１）

【文献】特開２０１６－０８６０８８（ＪＰ，Ａ）

【文献】特開平０４－１７１８６０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０３Ｆ ７／２０

Ｈ０１Ｌ ２１／４８

(57)【特許請求の範囲】

【請求項1】

露光工程に用いるスティッチング方法であって、
ウェーハを提供することであって、前記ウェーハは、複数のインターポーザ領域を含み、各前記複数のインターポーザ領域は、ロジックチップ領域と、第１のメモリチップ領域と、第２のメモリチップ領域と、を含み、前記ロジックチップ領域は、前記第１のメモリチップ領域と前記第２のメモリチップ領域との間に位置する、前記ウェーハを提供することと、
前記ウェーハ上にフォトレジスト層を形成することと、
第１のフォトマスクを適用することによって、前記フォトレジスト層上に複数の第１の露光工程を実行し、前記フォトレジスト層内に複数の第１のショット領域を形成することと、
第２のフォトマスクを適用することによって、前記フォトレジスト層に複数の第２の露光工程を実行し、前記フォトレジスト層内に複数の第２のショット領域を形成することと、
を含み、
前記複数の第１のショット領域と前記複数の第２のショット領域は、第１の方向に交互に配置され、
前記複数の第１のショット領域と前記複数の第２のショット領域は、重なり合って複数のスティッチング領域を形成し、
各前記スティッチング領域は、前記ロジックチップ領域内に位置せず、
各前記複数の第１のショット領域は、前記複数のインターポーザ領域のうちの対応するインターポーザ領域内の前記ロジックチップ領域と重なり、
各前記複数の第２のショット領域は、前記複数のインターポーザ領域のうちの隣接する２つのインターポーザ領域の一方の前記第１のメモリチップ領域と、前記隣接する２つのインターポーザ領域の他方の前記第２のメモリチップ領域と重なる、
スティッチング方法。

【請求項2】

各前記複数のインターポーザ領域内の前記ロジックチップ領域は、前記複数の第１のショット領域のうちの対応する第１のショット領域内に排他的に位置する、請求項１に記載のスティッチング方法。

【請求項3】

各前記複数の第１のショット領域のサイズは、各前記複数の第２のショット領域のサイズ以上である、請求項２に記載のスティッチング方法。

【請求項4】

各前記複数のインターポーザ領域の前記第１のメモリチップ領域は、前記複数の第２のショット領域のうちの対応する第２のショット領域に位置する、請求項２に記載のスティッチング方法。

【請求項5】

各前記複数のインターポーザ領域の前記第１のメモリチップ領域は、さらに、前記複数の第１のショット領域のうちの対応する第１のショット領域に位置する、請求項４に記載のスティッチング方法。

【請求項6】

各前記複数のインターポーザ領域の前記第２のメモリチップ領域は、前記複数の第２のショット領域のうちの対応する第２のショット領域に位置する、請求項２に記載のスティッチング方法。

【請求項7】

各前記複数のインターポーザ領域の前記第２のメモリチップ領域は、さらに、前記複数の第１のショット領域のうちの対応する第１のショット領域に位置する、請求項６に記載のスティッチング方法。

【請求項8】

前記各前記複数の第１のショット領域は、さらに、前記対応するインターポーザ領域内の前記第１のメモリチップ領域及び前記第２のメモリチップ領域と重なる、請求項１に記載のスティッチング方法。

【請求項9】

前記複数のスティッチング領域のうちの２つは、各前記複数のインターポーザ領域に位置する、請求項１に記載のスティッチング方法。

【請求項10】

前記２つのスティッチング領域のうちの一方は、前記複数のインターポーザ領域のうちの対応するインターポーザ領域内の前記ロジックチップ領域と前記第１のメモリチップ領域との間に位置する、請求項９に記載のスティッチング方法。

【請求項11】

前記２つのスティッチング領域のうちの他方は、前記対応するインターポーザ領域内の前記ロジックチップ領域と前記第２のメモリチップ領域との間に位置する、請求項１０に記載のスティッチング方法。

【請求項12】

前記２つのスティッチング領域のうちの一方は、前記対応するインターポーザ領域内の前記第１のメモリチップ領域と重なる、請求項９に記載のスティッチング方法。

【請求項13】

前記２つのスティッチング領域のうちの他方は、前記対応するインターポーザ領域内の前記第２のメモリチップ領域と重なる、請求項１２に記載のスティッチング方法。

【請求項14】

前記ウェーハは、複数の第１のスクライブライン領域及び複数の第２のスクライブライン領域をさらに備え、
前記複数の第１のスクライブライン領域は、第１の方向に延在し、第２の方向に配列され、
前記複数の第２のスクライブライン領域は、前記第２の方向に延在し、前記第１の方向に配列され、
前記第１の方向は、前記第２の方向と交差し、
前記複数の第１のスクライブライン領域は、前記複数の第２のスクライブライン領域と交差する、請求項１に記載のスティッチング方法。

【請求項15】

前記複数の第１のスクライブライン領域及び前記複数の第２のスクライブライン領域は、前記複数のインターポーザ領域を画定する、請求項１４に記載のスティッチング方法。

【請求項16】

前記第１の方向は、前記第２の方向に垂直である、請求項１４に記載のスティッチング方法。

【請求項17】

各前記複数の第１のショット領域は、前記第１のスクライブライン領域のうちの対応する第１スクライブライン領域と重なる、請求項１４に記載のスティッチング方法。

【請求項18】

各前記複数の第２のショット領域は、前記複数の第１のスクライブライン領域の対応する第１スクライブライン領域及び前記複数の第２のスクライブライン領域の対応する第２スクライブライン領域と重なる、請求項１７に記載のスティッチング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体プロセスに関する。より具体的には、本発明は、露光工程に用いるスティッチング方法（ｓｔｉｔｃｈｉｎｇ ｍｅｔｈｏｄ）に関する。

【背景技術】

【0002】

現在、半導体チップをインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）上に垂直に積層または水平に配置する半導体パッケージ方法が開発されている。インターポーザはフォトマスクに比べてサイズが大きいため、インターポーザ上に回路パターンを形成するには、リソグラフィー・スティッチング（ｌｉｔｈｏｇｒａｐｈｙ ｓｔｉｔｃｈｉｎｇ）技術を採用することが不可欠である。しかしながら、スティッチング工程のプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）が制約されると、スティッチング接合部に位置するフォトレジストパターンが変形しやすくなり、それによって期待されるフォトレジストパターンの達成が妨げられる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、スティッチング工程のプロセスウィンドウを効果的に改善することができる、露光工程に用いるスティッチング方法を提供する。

【課題を解決するための手段】

【0004】

本発明の一実施形態において、露光工程に用いるスティッチング方法は、以下のステップを含む。ウェーハを提供する。ウェーハは、複数のインターポーザ領域を含み、各インターポーザ領域は、ロジックチップ領域と、第１のメモリチップ領域と、第２のメモリチップ領域と、を含む。ロジックチップ領域は、第１のメモリチップ領域と第２のメモリチップ領域との間に位置する。ウェーハ上にフォトレジスト層を形成する。第１のフォトマスクを適用することによって、フォトレジスト層上に複数の第１の露光工程を実行し、フォトレジスト層内に複数の第１のショット領域（ｓｈｏｔ ｒｅｇｉｏｎ）を形成する。第２のフォトマスクを適用することによって、フォトレジスト層上に複数の第２の露光工程を実行し、フォトレジスト層内に複数の第２のショット領域を形成する。第１のショット領域と第２のショット領域は、第１の方向に交互に配置される。第１のショット領域と第２のショット領域は、重なり合って複数のスティッチング領域を形成し、各スティッチング領域は、ロジックチップ領域内に位置しない。

【0005】

本発明の一実施形態によれば、スティッチング方法において、各インターポーザ領域内のロジックチップ領域は、第１のショット領域のうちの対応する第１のショット領域内に排他的に位置して良い。

【0006】

本発明の一実施形態によれば、スティッチング方法において、各第１のショット領域のサイズは、各第２のショット領域のサイズ以上であって良い。

【0007】

本発明の一実施形態によれば、スティッチング方法において、各インターポーザ領域の第１メモリチップ領域は、第２のショット領域のうちの対応する第２のショット領域に位置して良い。

【0008】

本発明の一実施形態によれば、スティッチング方法において、各インターポーザ領域の第１メモリチップ領域は、さらに、第１のショット領域のうちの対応する第１のショット領域に位置して良い。

【0009】

本発明の一実施形態によれば、スティッチング方法において、各インターポーザ領域の第２のメモリチップ領域は、第２のショット領域のうちの対応する第２のショット領域に位置して良い。

【0010】

本発明の一実施形態によれば、スティッチング方法において、各インターポーザ領域の第２のメモリチップ領域は、さらに、第１のショット領域のうちの対応する第１のショット領域に位置して良い。

【0011】

本発明の一実施形態によれば、スティッチング方法において、各第１のショット領域は、インターポーザ領域のうちの対応するインターポーザ領域内のロジックチップ領域と重なって良い。

【0012】

本発明の一実施形態によれば、スティッチング方法において、各第１のショット領域は、さらに、対応するインターポーザ領域内の第１メモリチップ領域及び第２のメモリチップ領域と重なって良い。

【0013】

本発明の一実施形態によれば、スティッチング方法において、各第２のショット領域は、インターポーザ領域のうちの隣接する２つのインターポーザ領域の一方の第１メモリチップ領域と、隣接する２つのインターポーザ領域の他方の第２のメモリチップ領域と重なって良い。

【0014】

本発明の一実施形態によれば、スティッチング方法において、スティッチング領域のうちの２つは、各インターポーザ領域に配置されて良い。

【0015】

本発明の一実施形態によれば、スティッチング方法において、２つのスティッチング領域のうちの一方は、インターポーザ領域のうちの対応するインターポーザ領域内のロジックチップ領域と第１のメモリチップ領域との間に配置されて良い。

【0016】

本発明の一実施形態によれば、スティッチング方法において、２つのスティッチング領域のうちの他方は、対応するインターポーザ領域内のロジックチップ領域と第２のメモリチップ領域との間に配置されて良い。

【0017】

本発明の一実施形態によれば、スティッチング方法において、２つのスティッチング領域のうちの一方は、対応するインターポーザ領域内の第１のメモリチップ領域と重なって良い。

【0018】

本発明の一実施形態によれば、スティッチング方法において、２つのスティッチング領域のうちの他方は、対応するインターポーザ領域内の第２のメモリチップ領域と重なって良い。

【0019】

本発明の一実施形態によれば、スティッチング方法において、ウェーハは、複数の第１のスクライブライン領域及び複数の第２のスクライブライン領域をさらに含んで良い。第１スクライブライン領域は、第１の方向に延在し、第２の方向に配列されて良い。第２スクライブライン領域は、第２の方向に延在し、第１の方向に配列されて良い。第１の方向は、第２の方向と交差して良い。第１のスクライブライン領域は、第２のスクライブライン領域と交差して良い。

【0020】

本発明の一実施形態によれば、スティッチング方法において、第１のスクライブライン領域及び第２のスクライブライン領域は、インターポーザ領域を画定して良い。

【0021】

本発明の一実施形態によれば、スティッチング方法において、第１の方向は、第２の方向に対して垂直であって良い。

【0022】

本発明の一実施形態によれば、スティッチング方法において、各第１のショット領域は、第１スクライブライン領域のうちの対応する第１スクライブライン領域と重なって良い。

【0023】

本発明の一実施形態によれば、スティッチング方法において、各第２のショット領域は、第１スクライブライン領域の対応する第１スクライブライン領域及び第２スクライブライン領域の対応する第２スクライブライン領域と重なって良い。

【発明の効果】

【0024】

上記を考慮して、本発明の露光工程に用いるスティッチング方法は、本発明の１つ以上の実施形態で提供されるように、複雑な回路パターンを有するロジックチップ領域にスティッチング領域が位置しないため、スティッチング工程のプロセスウィンドウを効果的に改善することができる。したがって、フォトレジスト層に対して現像工程を実行した後、予期するフォトレジストパターンを得ることができる。

【0025】

前述の内容をより理解しやすくするために、図面を参照していくつかの実施形態を以下に詳細に説明する。

【図面の簡単な説明】

【0026】

添付の図面は、本発明のさらなる理解を提供するために提供され、本明細書に組み込まれ、その一部を構成する。図面は本発明の実施形態を示し、説明とともに本発明の原理を説明するのに役立つ。

【図1】本発明のいくつかの実施形態によるウェーハの概略上面図である。

【図2】本発明のいくつかの実施形態による露光工程の概略図である。

【図3】本発明の他の実施形態による露光工程の概略図である。

【図4】本発明の他の実施形態による露光工程の概略図である。

【発明を実施するための形態】

【0027】

次に、本発明の例示的な実施形態を詳細に参照し、その例を添付の図面に示す。なお、添付及び説明において、同一の図面又は同様の部分には可能な限り同一の符号を付し、同一の技術内容の説明は省略する。省略された部分の説明は前の実施形態から派生することができ、それ以下の実施形態では説明は繰り返されない。

【0028】

図１は、本発明のいくつかの実施形態によるウェーハの概略上面図である。図２は、本発明のいくつかの実施形態による露光工程の概略図である。図３は、本発明の他の実施形態による露光工程の概略図である。図４は、本発明の他の実施形態による露光工程の概略図である。図２～図４のウェーハＷは、図１に示す領域ＲにおけるウェーハＷの拡大図である。なお、図１では、図１における各構成要素の配置関係を明確に説明するために、図２～図４の構成要素の一部を省略している。

【0029】

図１及び図２を参照すると、ウェーハＷが提供される。いくつかの実施形態において、ウェーハＷは、半導体ウェーハ、例えばシリコンウェーハであって良い。ウェーハＷは、複数のインターポーザ領域ＩＲを含む。いくつかの実施形態において、インターポーザ領域ＩＲは、ウェーハＷがインターポーザ（例えば、シリコン（Ｓｉ）インターポーザ）に切断されることが予め定められている領域であって良い。

【0030】

各インターポーザ領域ＩＲは、ロジックチップ領域ＬＲと、メモリチップ領域ＭＲ１と、メモリチップ領域ＭＲ２と、を含む。ロジックチップ領域ＬＲは、メモリチップ領域ＭＲ１とメモリチップ領域ＭＲ２との間に位置する。いくつかの実施形態において、ロジックチップ領域ＬＲは、ロジックチップを搭載し、ロジックチップに電気的に接続されるインターポーザの領域であって良い。いくつかの実施形態において、ロジックチップは、例えば、システムオンチップ（ｓｙｓｔｅｍ－ｏｎ－ｃｈｉｐ，ＳｏＣ）である。いくつかの実施形態において、メモリチップ領域ＭＲ１、ＭＲ２は、メモリチップを搭載し、メモリチップに電気的に接続されるインターポーザの領域であって良い。いくつかの実施形態において、メモリチップは、例えば、高帯域幅メモリ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ，ＨＢＭ）である。

【0031】

ウェーハＷは、さらに、複数のスクライブライン領域ＳＬＲ１及び複数のスクライブライン領域ＳＬＲ２含んで良い。スクライブライン領域ＳＬＲ１は、Ｄ１方向に延在し、Ｄ２方向に配列されて良い。スクライブライン領域ＳＬＲ２は、Ｄ２方向に延在し、Ｄ１方向に配列されて良い。Ｄ１方向は、方向Ｄ２と交差して良い。いくつかの実施形態において、Ｄ１方向はＤ２方向に対して垂直であって良い。第１スクライブライン領域ＳＬＲ１は、第２スクライブライン領域ＳＬＲ２と交差して良い。スクライブライン領域ＳＬＲ１及びスクライブライン領域ＳＬＲ２は、インターポーザ領域ＩＲを画定して良い。

【0032】

図２を参照すると、ウェーハＷ上にフォトレジスト層１００が形成される。いくつかの実施形態において、フォトレジスト層１００を形成する方法は、例えば、スピンコーティング法である。

【0033】

フォトマスクＭ１を適用することによって、フォトレジスト層１００で複数の露光工程Ｐ１が実行され、フォトレジスト層１００に複数のショット領域ＳＲ１が形成される。また、フォトマスクＭ２を適用することによって、フォトレジスト層１００で複数の露光工程Ｐ２が実行され、フォトレジスト層１００に複数のショット領域ＳＲ２が形成される。いくつかの実施形態では、最初にフォトマスクＭ１を適用することによって、フォトレジスト層１００で露光工程Ｐ１を実行し、続いてフォトマスクＭ２を適用することによって、フォトレジスト層１００で露光工程Ｐ２を実行するが、本発明はこれに限定されるものではない。他の実施形態では、最初にフォトマスクＭ２を適用することによって、フォトレジスト層１００で露光工程Ｐ２を実行し、続いてフォトマスクＭ１を適用することによって、フォトレジスト層１００で露光工程Ｐ１を実行しても良い。いくつかの実施形態では、フォトマスクＭ１上のパターンは、フォトマスクＭ２上のパターンと異なっていても良い。

【0034】

ショット領域ＳＲ１とショット領域ＳＲ２は、方向Ｄ１に沿って交互に配置される。ショット領域ＳＲ１とショット領域ＳＲ２とが重なり合って複数のスティッチング領域ＳＴが形成される。各スティッチング領域ＳＴは、ロジックチップ領域ＬＲに位置しない。スティッチング領域ＳＴが複雑な回路パターンを有するロジックチップ領域ＬＲに位置しないため、スティッチング工程のプロセスウィンドウを効果的に改善することができる。

【0035】

いくつかの実施形態において、各インターポーザ領域ＩＲ内のロジックチップ領域ＬＲは、複数のショット領域ＳＲ１のうち対応するショット領域ＳＲ１内に排他的に位置して良い。つまり、インターポーザ領域ＩＲ内のロジックチップ領域ＬＲは、ショット領域ＳＲ２内に位置しなくても良い。いくつかの実施形態において、各インターポーザ領域ＩＲ内のメモリチップ領域ＭＲ１は、ショット領域ＳＲ２のうちの対応するショット領域ＳＲ２に位置して良い。いくつかの実施形態において、各インターポーザ領域ＩＲ内のメモリチップ領域ＭＲ２は、対応するショット領域ＳＲ２に位置して良い。

【0036】

いくつかの実施形態において、各ショット領域ＳＲ１は、対応するインターポーザ領域ＩＲ内のロジックチップ領域ＬＲと重なって良い。いくつかの実施形態において、各ショット領域ＳＲ２は、隣接する２つのインターポーザ領域ＩＲのうちの一方（例えば、インターポーザ領域ＩＲ１）のメモリチップ領域ＭＲ１と、隣接する２つのインターポーザ領域ＩＲのうちの他方（例えば、インターポーザ領域ＩＲ２）のメモリチップ領域ＭＲ２と重なって良い。いくつかの実施形態において、各ショット領域ＳＲ１は、スクライブライン領域ＳＬＲ１のうちの対応するスクライブライン領域ＳＬＲ１と重なって良い。いくつかの実施形態において、各ショット領域ＳＲ２は、対応するスクライブライン領域ＳＬＲ１及び対応するスクライブライン領域ＳＬＲ２と重なって良い。

【0037】

いくつかの実施形態において、各インターポーザ領域ＩＲは、２つのスティッチング領域ＳＴを含んで良い。いくつかの実施形態において、２つのスティッチング領域ＳＴのうちの一方（例えば、スティッチング領域ＳＴ１）は、対応するインターポーザ領域ＩＲ内のロジックチップ領域ＬＲとメモリチップ領域ＭＲ１との間に位置して良い。いくつかの実施形態において、２つのスティッチング領域ＳＴのうちの他方（例えば、スティッチング領域ＳＴ２）は、対応するインターポーザ領域ＩＲ内のロジックチップ領域ＬＲとメモリチップ領域ＭＲ２との間に位置して良い。

【0038】

いくつかの実施形態では、図３及び図４に示されるように、各インターポーザ領域ＩＲのメモリチップ領域ＭＲ１は、対応するショット領域ＳＲ１にさらに位置しても良く、各インターポーザ領域ＩＲのメモリチップ領域ＭＲ２は、対応するショット領域ＳＲ１にさらに位置しても良い。他の実施形態では、図３及び図４に示すように、各ショット領域ＳＲ１は、対応するインターポーザ領域ＩＲにおいてメモリチップ領域ＭＲ１及びメモリチップ領域ＭＲ２と重なって良い。

【0039】

いくつかの実施形態では、図３及び図４に示されるように、２つのスティッチング領域ＳＴのうちの一方（例えば、スティッチング領域ＳＴ１）は、対応するインターポーザ領域ＩＲ内のメモリチップ領域ＭＲ１と重なって良く、２つのスティッチング領域ＳＴのうちの他方（例えば、スティッチング領域ＳＴ２）は、対応するインターポーザ領域ＩＲ内のメモリチップ領域ＭＲ２と重なって良い。

【0040】

図２に示される実施形態では、フォトマスクＭ１は、ロジックチップ領域ＬＲに回路を形成するためのパターンを含み、フォトマスクＭ２は、メモリチップ領域ＭＲ１に回路を形成するためのパターンと、メモリチップ領域ＭＲ２に回路を形成するためのパターンと、を含む。図３及び図４に示される実施形態において、フォトマスクＭ１は、ロジックチップ領域ＬＲに回路を形成するためのパターン、メモリチップ領域ＭＲ１に回路を形成するためのパターン、メモリチップ領域ＭＲ２に回路を形成するためのパターンを含み、フォトマスクＭ２は、メモリチップ領域ＭＲ１に回路を形成するためのパターンと、メモリチップ領域ＭＲ２に回路を形成するためのパターンとを含む。

【0041】

いくつかの実施形態では、図２及び図３に示されるように、各ショット領域ＳＲ１のサイズ（例えば、各ショット領域ＳＲ１が占める面積）は、各ショット領域ＳＲ２のサイズ（例えば、各ショット領域ＳＲ２が占める面積）と等しくて良い。しかしながら、これは本発明を限定するものとして解釈されるべきではない。いくつかの実施形態では、図２及び図３に示すように、ショット領域ＳＲ１は、インターポーザ領域ＩＲ１の約半分と重なって良く、ショット領域ＳＲ２は、インターポーザ領域ＩＲ１の約４分の１及びインターポーザ領域ＩＲ２の約４分の１と重なって良い。他の実施形態では、図４に示すように、各ショット領域ＳＲ１のサイズ（例えば、各ショット領域ＳＲ１が占める面積）は、各ショット領域ＳＲ２のサイズ（例えば、各ショット領域 ＳＲ２が占める面積）より大きくても良い。

【0042】

上記実施形態の１つまたは複数に基づいて、露光工程に用いるスティッチング方法では、スティッチング領域ＳＴが複雑な回路パターンを有するロジックチップ領域ＬＲに位置しないため、スティッチング工程のプロセスウィンドウを効果的に改善することができる。したがって、フォトレジスト層１００に対して現像工程を実行した後、予期するフォトレジストパターンを得ることができる。

【0043】

まとめると、本発明の１つまたは複数の実施形態で提供される露光工程に用いるスティッチング方法では、スティッチング工程のプロセスウィンドウを効果的に改善することができる。したがって、予期するフォトレジストパターンを得ることができる。

【0044】

本発明の範囲または精神から逸脱することなく、開示された実施形態に対してさまざまな修正及び変形を行うことができることは、当業者には明らかである。上記を考慮すると、本発明は、特許請求の範囲及びその均等物の範囲内にある限り、修正及び変形を包含することが意図されている。

【産業上の利用可能性】

【0045】

本発明における露光工程に用いるスティッチング方法は、所望のフォトレジストパターンを得るために、スティッチング工程のプロセスウィンドウを効果的に改善するために適用することができる。

【符号の説明】

【0046】

１００： フォトレジスト層
Ｄ１、Ｄ２： 方向
ＩＲ、ＩＲ１、ＩＲ２： インターポーザ領域
ＬＲ：ロジックチップ領域
Ｍ１、Ｍ２： フォトマスク
ＭＲ１、ＭＲ２： メモリチップ領域
Ｐ１、Ｐ２： 露光工程
Ｒ：領域
ＳＬＲ１、ＳＬＲ２： スクライブライン領域
ＳＲ１、ＳＲ２： ショット領域
ＳＴ、ＳＴ１、ＳＴ２： スティッチング領域
Ｗ： ウェーハ

【要約】      （修正有）

【課題】露光工程のためのプロセスウィンドウを改善するスティッチング方法を提供する。
【解決手段】ウェーハは、インターポーザ領域を含む。各インターポーザ領域は、ロジックチップ領域と、第１のメモリチップ領域と、第２のメモリチップ領域と、を含む。ロジックチップ領域は、第１のメモリチップ領域と第２のメモリチップ領域との間に位置する。フォトレジスト層を形成し、第１のフォトマスクを適用することにより第１の露光工程を実行し、フォトレジスト層内に第１のショット領域を形成する。第２のフォトマスクを適用することによりフォトレジスト層上で第２の露光工程を実行し、フォトレジスト層内に第２のショット領域を形成する。第１のショット領域と第２のショット領域は、第１の方向に交互に配置される。第１のショット領域と第２のショット領域は、重なり合ってロジックチップ領域内に位置しないスティッチング領域を形成する。
【選択図】図２

【図1】

【図2】

【図3】

【図4】