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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】ＮＯＲメモリストリングの３次元メモリ構造を製造する方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20241018BHJP
H01L 21/336 20060101ALI20241018BHJP
H01L 29/788 20060101ALI20241018BHJP
H01L 29/792 20060101ALI20241018BHJP
H01L 21/28 20060101ALI20241018BHJP
H01L 29/417 20060101ALI20241018BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/28 301R
H01L29/50 M
【請求項の数】
30
(21)【出願番号】P 2023504165
(86)(22)【出願日】2021-07-21
(65)【公表番号】
(43)【公表日】2023-08-22
(86)【国際出願番号】 US2021042607
(87)【国際公開番号】W WO2022020494
(87)【国際公開日】2022-01-27
【審査請求日】2023-04-21
(31)【優先権主張番号】63/054,743
(32)【優先日】2020-07-21
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518109985
【氏名又は名称】サンライズ メモリー コーポレイション
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】プラヤス、ヴィノード
(72)【発明者】
【氏名】ハラリ、エリ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特表２０１９－５２６９３４（ＪＰ，Ａ）
【文献】韓国公開特許第１０－２０１２－００８５６０３（ＫＲ，Ａ）
【文献】米国特許出願公開第２０２０／００２０７１８（ＵＳ，Ａ１）
【文献】特開２００８－１６０１２１（ＪＰ，Ａ）
【文献】特表２００３－５１０７９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１６０７６５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０２１３０３２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４１７
(57)【特許請求の範囲】
【請求項1】
半導体基板の平坦な表面上に、前記平坦な表面に実質的に垂直な第１の方向に沿って互いに積み重ねられた複数の活性多層を含み、隣接する前記活性多層が、誘電体材料の層によって互いに電気的に絶縁されており、かつ、各活性多層が、前記誘電体材料によって互いに分離された第１の導電型の第１及び第２の半導体層を含む半導体構造を設けるステップと、互いに実質的に直交し、それぞれが前記第１の方向に直交する第２の方向及び第３の方向の両方に沿った規則的なパターンで配列され、前記半導体構造を通って前記第１の方向に沿って深さ方向に延び、かつ、前記第２の方向に沿って所定の大きさを有する複数のシャフトを設けるステップと、
各々が前記第１の方向に沿って深さ方向に延び、かつ、前記第３の方向に沿って長手方向に延びており、（ａ）前記第２の方向において複数の前記シャフトの複数のものと交差し、（ｂ）前記シャフトの大きさよりも小さい前記第２の方向に沿った幅を有する複数のトレンチを前記半導体構造内に設けるステップと、
（ｉ）各シャフト、または（ｉｉ）各トレンチの前記シャフトの隣接するもの同士の間の部分のいずれかに、（ａ）各活性多層の前記第１及び第２の半導体層に隣接かつ接触して形成された、前記第１の導電型とは異なる第２の導電型の第３の半導体層、（ｂ）前記第３の半導体層に隣接する電荷トラップ層、及び、（ｃ）前記電荷トラップ層と接触する導体層を形成するステップと、を含む方法。
【請求項2】
各活性多層の前記第１及び前記第２の半導体層、前記第３の半導体層、前記電荷トラップ層、並びに導体が、それぞれ、共通ビット線、共通ソース線、チャネル領域、電荷蓄積層、及びＮＯＲメモリストリング内の薄膜記憶トランジスタのゲート電極を提供する、請求項１に記載の方法。
【請求項3】
前記第３の半導体層を各前記シャフト内に形成するとき、隣接する前記シャフト間の各前記トレンチの前記部分を絶縁材料によって充填する、請求項１に記載の方法。
【請求項4】
前記第３の半導体層を、隣接する前記シャフト間の各前記トレンチの前記部分内に形成するときに、各前記シャフトを絶縁材料によって充填する、請求項１に記載の方法。
【請求項5】
前記活性多層のそれぞれが、前記第１及び前記第２の半導体層の少なくとも１つに隣接かつ接触する前記導体層をさらに含む、請求項１に記載の方法。
【請求項6】
前記導体層は、各前記活性多層における犠牲層を、前記シャフトを介して（または隣接する前記シャフト間の各前記トレンチの前記部分を通じて）除去し、原子層堆積法（ＡＬＤ）を用いて導電材料を堆積して置き換えることによって形成される、請求項１に記載の方法。
【請求項7】
前記導電材料がタングステンを含む、請求項６に記載の方法。
【請求項8】
前記誘電体材料がシリコンオキシカーバイド（ＳｉＯＣ）を含む、請求項１に記載の方法。
【請求項9】
前記電荷トラップ層は、トンネル層、電荷蓄積層、及びブロッキング層を含む、請求項１に記載の方法。
【請求項10】
前記トンネル層が、任意の酸化ケイ素（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、任意の酸化アルミニウム（ＡｌＯｘ）、任意の酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、任意の酸化ハフニウムシリコン（ＨｆＳｉｘＯｙ）及び任意の酸化ハフニウムジルコニウム（ＨｆＺｒＯ）の１つ以上を含む、請求項９に記載の方法。
【請求項11】
前記電荷蓄積層が、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＣ2）、及び酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）のうちの１つ以上を含む、請求項９に記載の方法。
【請求項12】
前記ブロッキング層が、任意の酸化ケイ素（ＳｉＯｘ）及び酸化アルミニウム（ＡｌＯｘ）の１つ以上を含む、請求項１０に記載の方法。
【請求項13】
前記導体層が金属ライナー及び耐熱金属を含む、請求項１に記載の方法。
【請求項14】
前記金属ライナーは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）のうちの１つ以上を含む、請求項１３に記載の方法。
【請求項15】
前記耐熱金属が、タングステン（Ｗ）、窒化タングステン（ＷＮ）及びモリブデン（Ｍｏ）の１以上を含む、請求項１３に記載の方法。
【請求項16】
前記半導体構造内に前記トレンチを設ける前に、前記シャフトを誘電体ライナーでライニングするステップをさらに含む、請求項１に記載の方法。
【請求項17】
前記誘電体ライナーが酸化物ライナーを含む、請求項１６に記載の方法。
【請求項18】
前記シャフトに犠牲材料を充填するステップをさらに含む、請求項１６に記載の方法。
【請求項19】
前記犠牲材料が炭素またはタングステン（Ｗ）を含む、請求項１８に記載の方法。
【請求項20】
前記犠牲材料を取り囲む窒化チタンの接着層をさらに提供する、請求項１９に記載の方法。
【請求項21】
前記第３の半導体層が前記シャフト内に形成されるとき、前記第３の半導体層を形成するステップは、前記シャフトから犠牲材料を除去するステップと、
キャビティを作成するべく、各前記活性多層内の第１及び第２の半導体層、並びに、誘電体層に溝を形成するステップと、
前記第３の半導体層を堆積するステップと、を含む請求項１７に記載の方法。
【請求項22】
前記電荷トラップ層が、前記シャフトの側壁にコンフォーマルに堆積される、請求項２１に記載の方法。
【請求項23】
前記電荷トラップ層を形成した後、各前記シャフトを充填するように導電材料を堆積することにより、前記導体層を形成する、請求項２２に記載の方法。
【請求項24】
隣接する前記シャフト間の各前記トレンチの前記部分を用いて前記第３の半導体層を形成するステップは、隣接する前記シャフト間の各前記トレンチの前記部分の露出部分を介して、各前記活性多層の前記第１及び前記第２の半導体層、並びに、誘電体層に溝を形成することにより空洞を形成するステップと、
前記第３の半導体層を堆積させるステップとを含む、請求項１に記載の方法。
【請求項25】
前記電荷トラップ層は、隣接する前記シャフト間の各前記トレンチの前記部分の側壁にコンフォーマルに堆積される、請求項２４に記載の方法。
【請求項26】
前記導体層は、前記電荷トラップ層を形成した後、隣接する前記シャフト間の各前記トレンチの前記部分を充填するように導電材料を堆積することによって形成される、請求項２５に記載の方法。
【請求項27】
前記シャフトを絶縁材料で充填するステップをさらに含む、請求項２６に記載の方法。
【請求項28】
前記第１及び第２の半導体層、並びに、前記半導体基板の前記平坦な表面の間にエッチング停止層を設けるステップをさらに含む、請求項１に記載の方法。
【請求項29】
前記エッチング停止層が、タングステン（Ｗ）、窒化タングステン（ＷＮ）、酸化アルミニウム（ＡｌＯ）、または窒化アルミニウム（ＡｌＮ）の１つ以上を含む、請求項２８に記載の方法。
【請求項30】
前記エッチング停止層及び前記半導体基板の前記平坦な表面の間にパッド酸化物層をさらに含む、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ集積回路の製造プロセスに関する。特に、本発明は、半導体基板の表面上に形成された３次元メモリ構造内に薄膜記憶トランジスタを製造するためのプロセスに関する。
【背景技術】
【0002】
（関連技術の相互参照）
高密度メモリアレイ、例えば、ＮＯＲメモリストリングの３次元アレイ（「３Ｄ ＮＯＲメモリアレイ」）は、例えば、「Ｃａｐａｃｉｔｉｖｅ－Ｃｏｕｐｌｅｄ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｔｈｉｎ－ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」と題された米国特許出願公開第２０１７／００９２３７１Ａ１号（「構造に関する文献Ｉ」）、及び、「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅ ｏｆ」と題された米国特許出願公開第２０１８／０３６６４８９Ａ１（「構造に関する文献ＩＩ」）、に開示されている。構造に関する文献Ｉ及びＩＩ（これらを合わせて、以下、「構造に関する文献」と称する）の開示は、その全体が参照により本明細書に組み込まれる。これらの３次元ＮＯＲメモリアレイは、高密度かつ大容量のメモリ回路を提供するだけでなく、例えば、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のように、回路密度がはるかに低く、電力損失が大幅に大きい従来のメモリ回路に匹敵する非常に望ましい速度のメモリ回路を設けるために動作することができる。
高密度メモリアレイ、例えば、ＮＯＲメモリストリングの３次元アレイ（「３Ｄ ＮＯＲメモリアレイ」）は、例えば、「Ｃａｐａｃｉｔｉｖｅ－Ｃｏｕｐｌｅｄ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｔｈｉｎ－ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」と題された米国特許出願公開第２０１７／００９２３７１Ａ１号（「構造に関する文献Ｉ」）、及び、「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅ ｏｆ」と題された米国特許出願公開第２０１８／０３６６４８９Ａ１（「構造に関する文献ＩＩ」）、に開示されている。構造に関する文献Ｉ及びＩＩ（これらを合わせて、以下、「構造に関する文献」と称する）の開示は、その全体が参照により本明細書に組み込まれる。これらの３次元ＮＯＲメモリアレイは、高密度かつ大容量のメモリ回路を提供するだけでなく、例えば、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のように、回路密度がはるかに低く、電力損失が大幅に大きい従来のメモリ回路に匹敵する非常に望ましい速度のメモリ回路を設けるために動作することができる。
【0003】
構造に関する文献の実施形態によっては、３次元ＮＯＲメモリアレイは、ＮＯＲメモリストリングの多数のスタックを含み、各スタックは、互いにひとつずつ積み重ねられた多数のＮＯＲメモリストリングを有する。該開示においては、ＮＯＲメモリストリングは、共通のドレイン領域（「共通ビット線」）及び共通のソース領域（「共通ソース線」）を共有する多数の記憶セルを含み、記憶セルは、ＮＯＲメモリストリングの長手方向に沿って片面または両面に設けられる。各記憶セルは、メモリストリングと実質的に直交する導体（「ワード線」または「ローカルワード線」）によって制御される。各ワード線は、その長手方向に沿って異なるＮＯＲメモリストリング内の多数の記憶セルによって共有されることがある。
【発明の概要】
【0004】
本発明の一実施形態によれば、３次元ＮＯＲメモリアレイを製造する方法は、シャフトまたは隣接するシャフト間のトレンチの一部にＮＯＲメモリストリングの各薄膜記憶トランジスタを提供する。
【0005】
その実施形態によれば、該方法は以下を含んでいてもよい。（ｉ）半導体基板の平坦な表面上に、平坦な表面に実質的に垂直な第１の方向に沿って互いに積み重ねられた複数の活性多層を含み、隣接する活性多層が、誘電体材料の層によって互いに電気的に絶縁されており、かつ、各活性多層が、誘電体材料によって互いに分離された第１の導電型の第１及び第２の半導体層を含む半導体構造を設けるステップと、（ｉｉ）互いに実質的に直交し、それぞれが第１の方向に直交する第２の方向及び第３の方向の両方に沿った規則的なパターンで配列され、半導体構造を通って第１の方向に沿って深さ方向に延び、かつ、第２の方向に沿って所定の大きさを有する複数のシャフトを設けるステップと、（ｉｉｉ）各々が第１の方向に沿って深さ方向に延び、かつ、第３の方向に沿って長手方向に延びており、（ａ）第２の方向においてシャフトの複数のものと交差し、（ｂ）シャフトの大きさよりも小さい第２の方向に沿った幅を有する複数のトレンチを半導体構造内に設けるステップと、（ｉｖ）（ａ）各シャフト、または（ｂ）各トレンチのシャフトの隣接するもの同士の間の部分のいずれかに、（１）各活性多層の第１及び第２の半導体層に隣接かつ接触して形成された、第１の導電型とは異なる第２の導電型の第３の半導体層、（２）第３半導体層に隣接する電荷トラップ層、及び、（３）（電荷トラップ層と接触する）導体層を形成するステップと、とを含む方法。導体層は、例えば、金属ライナー（例えば、窒化チタン）及びフィラー導電材料（タングステン（Ｗ））を含んでいてもよい。
【0006】
当該実施形態では、各活性多層の第１及び第２の半導体層、第３の半導体層、電荷トラップ層、並びに導体は、それぞれ、共通ビット線、共通ソース線、チャネル領域、電荷蓄積層、及びＮＯＲメモリストリング内の薄膜記憶トランジスタのゲート電極を提供する。
【0007】
第３の半導体層を各シャフト内に形成するとき、隣接するシャフト間の各トレンチの一部を絶縁材料によって充填する。同様に、第３の半導体層を、隣接するシャフト間の各トレンチの前記一部内に形成するときに、各シャフトを絶縁材料によって充填する。
【0008】
一実施形態では、活性多層のそれぞれが、第１及び第２の半導体層の少なくとも１つに隣接かつ接触する導体層をさらに含んでいてもよい。各活性多層内の導体層は、各活性多層内の犠牲層を置き換えることによって形成されてもよい。導電層は、原子層堆積法（ＡＬＤ）導電材料、例えば、タングステンを用いて形成されてもよい。
【0009】
一実施形態では、電荷トラップ層は、トンネル層（例えば、酸化ケイ素）、電荷蓄積層、及びブロッキング層（例えば、酸化ケイ素、酸化アルミニウム、またはそれらの両方）を含む。
【0010】
一実施形態では、半導体構造にトレンチを設ける前に、シャフトを誘電体ライナ（例えば酸化物ライナ）でライニングし、犠牲材料（例えば、炭素またはタングステン）で充填する。
【0011】
本発明は、添付の図面と併せて以下の詳細な説明を考慮することにより、よりよく理解することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施形態による、３次元ＮＯＲメモリアレイを含むメモリ構造におけるモジュールユニット（「タイル」）１００の模式的な上面図である。
【図2A-1】本発明の一実施形態による、多数の材料層（後述）の堆積後のメモリ構造２００のＺ－Ｘ平面における断面を示す図である。
【図2B-1】メモリ構造２００のアレイ部分１０１の上面図である。
【図2B-2】本発明の一実施形態における、エッチングステップによりエッチング停止層２０２までシャフト２１８を作成した後の、図２Ｂ－１の線Ａ－Ａ'に沿ったメモリ構造２００のＸ－Ｚ平面における断面を示す図である。
【図2C-1】本発明の一実施形態による、ハードマスク２２５がパターン化された後に得られるメモリ構造２００の上面図を示す。
【図2D-1】本発明の一実施形態による、ハードマスク２２５が除去された後に得られるメモリ構造２００の上面図である。
【図2E-1】本発明の一実施形態による、ピラー２３１が除去された後に得られるメモリ構造２００の上面図である。
【図2F-1】本発明の一実施形態による、シャフト２１８の側壁に沿って露出した各活性多層からＳｉＮ層２０４ａ及び２０４ｅを除去した後に得られるメモリ構造２００の上面図である。
【図2F-2】本発明の一実施形態による、シャフト２１８の側壁に沿って露出した各活性多層からＳｉＮ層２０４ａ及び２０４ｅを除去した後に得られるメモリ構造２００の（図２Ｆ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図である。
【図2G-1】本発明の一実施形態による、各アクティブ多層のＳｉＮ層２０４ａ及び２０４ｅを導体層２０４ｆ及び２０４ｇで置き換えた後に得られるメモリ構造２００の上面図である。
【図2G-2】それぞれ、本発明の一実施形態による、各アクティブ多層のＳｉＮ層２０４ａ及び２０４ｅを導体層２０４ｆ及び２０４ｇで置き換えた後に得られるメモリ構造２００の（図２Ｇ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図である。
【図2H-1】本発明の一実施形態による、チャネルポリシリコン層２５０に溝を形成した後に得られたメモリ構造２００の上面図である。
【図2I】本発明の一実施形態による、導電材料２５２の堆積後に得られるメモリ構造２００のＸＺ平面における断面図である。
【図3A-1】本発明の他の実施形態による、導体層２０４ｆ及び２０４ｇに溝を形成した後に得られるメモリ構造２００の上面図を示す。
【図3B-1】本発明の他の実施形態による、チャネルポリシリコン層２５０が堆積された後に得られるメモリ構造２００の上面図である。
【図3C-1】本発明の他の実施形態による、導電材料２５２が堆積され平坦化された後に得られるメモリ構造２００の上面図である。
【図3D-1】本発明の他の実施形態による、絶縁材料２５５が堆積され平坦化された後に得られるメモリ構造２００の上面図である。
【発明を実施するための形態】
【0013】
図１は、本発明の一実施形態による、３次元ＮＯＲメモリアレイを含むメモリ構造内のモジュールユニット（「タイル」）１００の模式的な上面図である。タイル１００は通常、シリコンウエハの単結晶エピタキシャル層などの半導体基板の平面上に形成される。本明細書では、３次元構造の視覚化を容易にするために、Ｘ－Ｙ平面上に平面を仮定し、Ｘ－Ｙ平面に直交するＺ方向に平面の法線を仮定した直交座標系を使用した。
【0014】
いくつかの例では、半導体基板は、３次元ＮＯＲメモリアレイの下に、その中またはその上に形成された３次元ＮＯＲメモリアレイのためのサポート回路を含んでもよい。このようなサポート回路には、アナログ回路及びデジタル回路の両方を含んでいてもよい。このようなサポート回路の例としては、シフトレジスタ、ラッチ、センスアンプ、リファレンスセル、電源ライン、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、Ｅｘｃｌｕｓｉｖｅ－Ｏｒ及び他の論理ゲート、入力／出力ドライバー、アドレスデコーダ（例えば、ビット線及びワード線デコーダ）、並びに、他のメモリ素子、例えば、エラー検出及び訂正回路を含むデータエンコーディング及びデコーディング回路、シーケンサ及びステートマシンを含む。本明細書は、そのようなサポート回路がある場合には、すでに従来の方法で形成されている半導体基板の説明から始まる。本明細書及び当業者の技術は、本発明の様々な実施形態における半導体基板のサポート回路の形成において実施されるプロセスもしくは工程によって課される、または利用可能になる制約もしくは関連する設計オプションを周知するものである。
【0015】
図１に示すように、タイル１００は、「階段部分」１０２ａ及び１０２ｂの間に設けられた「アレイ」部分１０１を含む。タイル１００のＮＯＲメモリストリングの薄膜記憶トランジスタは、アレイ部分１０１に形成され、階段部分１０２ａ及び１０２ｂは、導体ビアを介して、ＮＯＲメモリストリングの共通ビット線、及び任意で共通ソース線にも接続できるようにする。（構造に関する文献には、共通ソース線が、プログラミング、読み出し、及び消去の動作中に仮想電圧基準源として機能するように予め充電され、それにより、そのような動作中にサポート回路と連続的に電気的に接続することを不要にする方式が開示されている。）図１において、アレイ部分１０１、並びに、階段部分１０２ａ及び１０２ｂは縮尺通りに記載していない。例えば、アレイ部分１０１は、階段部分１０２ａ及び１０２ｂのいずれよりもはるかに大きな面積を有していてもよい。
【0016】
図２Ａ－１は、本発明の一実施形態による、多数の材料層（後述）の堆積後のメモリ構造２００のＺ－Ｘ平面における断面を示す図である。まず始めに、半導体基板の平面上にパッド酸化物２０１（例えば、シリコン酸化物）を設ける。次いで、エッチング停止層２０２（例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、酸化アルミニウム（ＡｌＯ）または窒化アルミニウム（ＡｌＮ））を設ける。次いで、シリコンオキシカーバイド（ＳｉＯＣ）層２０３を設け、その後に堆積する層からエッチング停止層２０２を絶縁する。その後、（図２Ａ－１に示すように、全部で８つの）活性多層２０４を連続的に堆積する。活性多層２０４はそれぞれ、堆積順に、（ｉ）窒化シリコン（ＳｉＮ）層２０４ａ、（ｉｉ）Ｎ＋ドープアモルファスシリコン（またはポリシリコン）層２０４ｂ、（ｉｉｉ）犠牲酸化物層２０４ｃ、（ｉｖ）、Ｎ＋ドープアモルファスシリコン（またはポリシリコン）層２０４ｄ、及び、（ｖ）ＳｉＮ層２０４ｅを含む。隣接する活性多層の間に、図２Ａ－１にＳｉＯＣ層２０３として示すＳｉＯＣ層を堆積する。次いで、絶縁ＳｉＯＣ層２０５を、活性多層２０４の上に堆積する。その結果として、図２のメモリ構造２００が得られる。
【0017】
図２Ａ－２は、本発明の一実施形態による、図１の階段部分１０２ａまたは１０２ｂを作成するための連続的な溝の形成及びエッチングステップを示す。図２Ａ－２（１）に示すように、メモリ構造２００の表面をパターニングしてマスク層２１０を形成することにより、メモリ構造２１１の第１の部分を露出させる。次いで、絶縁ＳｉＯＣ層２０５の露出部分を除去することにより、その下の活性多層２０４の一部を露出させる。次いで、活性多層２０４の露出部分を除去することにより、その真下のＳｉＯＣ層２０３の一部を露出させる。これにより得られた構造を図２Ａ－２（２）に示す。次いで、マスク層２１０に溝を形成することにより、絶縁ＳｉＯＣ層２０５の新たな部分を露出させる。次いで、露出したＳｉＯＣ層２０５及び２０３の除去、活性多層２０４の除去、並びに、マスク層２１０の溝の形成をさらに７回繰り返し、それによって階段構造１０２ａまたは１０２ｂを形成する。その後、活性層２４０を除去した部分を充填するように酸化物を堆積させる。マスク層２１０を除去し、メモリ構造２００の上面を平坦化するために化学機械研磨（ＣＭＰ）ステップを実施する。
【0018】
本明細書では、アレイ部分１０１の処理について詳細に説明する前に、階段構造１０２ａ及び１０２ｂの形成を説明している。しかしながら、階段構造１０２ａ及び１０２ｂの形成前にアレイ部分１０１の処理をしてもよい。
【0019】
その後、ハードマスク層２１５（例えば、カーボンハードマスク）をメモリ構造２００上に堆積し、フォトリソグラフィによってパターニングする。図２Ｂ－１は、メモリ構造２００のアレイ部分１０１の上面図であり、メモリ構造２００の対応する部分を露出させる多数の開口部２１７を備えるようにパターン化されたハードマスク層２１５を示している。図２Ｂ－１では、開口部２１７を円形で示しているが、任意の適切な形状（例えば楕円形）を採用してもよい。エッチング停止層２０２に到達するまで、一連のエッチング工程により、絶縁層２０５及び２０３、並びに活性多層２０４の露出部分を除去し、それによってシャフト２１８を形成する。図２Ｂ－２は、本発明の一実施形態による、エッチングステップ後の、図２Ｂ－１の線Ａ－Ａ'に沿ったメモリ構造２００のＸ－Ｚ平面の断面を示す図である。（本明細書では、オブジェクトの「列」はＹ方向に沿って整列されたオブジェクトを示し、オブジェクトの「行」はＸ方向に沿って整列されたオブジェクトを示す。）図２Ｂ－１において、開口部２１７の隣接する列は、隣接する列の最も近い開口部が、そのような開口部がＸ方向に整列される場合よりも大きな間隔を有するように、互いに対してずれて配置されている。一実施形態では、開口部２１７の隣接する列は、Ｘ方向に沿って１６０ｎｍ離れており、それぞれの開口部２１７は、１００ｎｍの直径を有してもよい。シャフト２１８は、エッチングステップが２０未満であるアスペクト比を有するように、最大で２ミクロンの深さであってもよい。
【0020】
酸化物ライナー２２０を用いてシャフト２１８をライニングし、かつ、犠牲材料２２１（例えば、窒化チタン（ＴｉＮ）の接着層を有する炭素またはタングステン（Ｗ））を用いて充填してもよい。次いで、メモリ構造２００の表面を、ＣＭＰを用いて平坦化してもよいし、炭素を犠牲材料として用いる場合にはエッチバックしてもよい。シャフト２１８を犠牲材料２２１で充填した後に、ハードマスク２２５を堆積させてパターン化し、充填したシャフト２１８の列に重なる（すなわち、Ｙ方向に沿った）メモリ構造２００の一部（例えば、一実施形態では、各６０ｎｍ幅）を露出させる矩形の開口２４０を形成する。ハードマスク２２５をパターン化した後に、得られるメモリ構造２００の上面図及び（図２Ｃ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｃ－１及び図２Ｃ－２に示す。
【0021】
一連の連続するエッチングは、ハードマスク２２５の矩形部分（開口）２４０の下に連続して露出するＳｉＯＣ層２０５、活性多層２０４、及びエッチング停止層２０２の一部を除去し、メモリ構造２００が、トレンチ２４５によって隔てられた多数のスタックとなる。エッチングは充填されたシャフト２１８の酸化物ライナー２２０及び犠牲材料２２１に選択的に行われるように設計されているため、充填されたシャフト２１８はその円筒面を酸化物ライナー２２０で囲まれた犠牲材料２２１のピラー２３１となる。様々な材料のストリンガーを除去するために、追加のウェットエッチングを行ってもよい。次いで、（例えば、ＣＭＰによって、または必要に応じて灰化することにより）ハードマスク２２５を除去してもよい。ハードマスク２２５を除去した後に、その結果として得られたメモリ構造２００の上面図と（図２Ｄ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｄ－１及び図２Ｄ－２に示す。
【0022】
次いで、トレンチ２４５は、例えば原子層堆積（ＡＬＤ）またはスピンオン技術を用いて、シリコン酸化物によって充填してもよい。次いで、メモリ構造２００の上面上の過剰な酸化物は、例えばＣＭＰを用いて除去してもよい。その後、ピラー２３１を、例えば適切なウェットエッチングを用いて除去する。ピラー２３１を除去した後に、その結果として得られたメモリ構造２００の上面図及び（図２Ｅ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｅ－１及び図２Ｅ－２に示す。
【0023】
ピラー２３１を除去すると、トレンチ２４５のシリコン酸化物フィラー内のシャフト２１８が復元され、活性多層２０４が露出する。シャフト２１８を介して、活性多層２０４のそれぞれのＳｉＮ層２０４ａ及び２０４ｅを、例えば、窒化ケイ素ウェットエッチングを用いて除去してもよい。活性多層２０４の各々からＳｉＮ層２０４ａ及び２０４ｅを除去した後に、得られるメモリ構造２００のＸ－Ｚ平面における上面図及び（図２Ｆ－１の線Ａ－Ａ'に沿った）断面図を、本発明の一実施形態に従って、それぞれ図２Ｆ－１及び図２Ｆ－２に示す。
【0024】
ＡＬＤステップでは、活性多層２０４のそれぞれにおけるＳｉＮ層２０４ａ及び２０４ｅの除去により生じたキャビティに導電材料を堆積させる。導電材料は、例えば、金属ライナー（例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ））、次いで、耐熱金属（例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）またはモリブデン（Ｍｏ））などを含んでもよい。その後、異方性分離エッチングにより、シャフト２１８から導電材料を除去する。各活性多層のＳｉＮ層２０４ａ、２０４ｅをそれぞれ置換する導体層２０４ｆ及び２０４ｇは、例えば１０ｎｍ程度の溝を有していてもよい。活性多層２０４の各々からＳｉＮ層２０４ａ及び２０４ｅを導体層２０４ｆ及び２０４ｇで置換した後に得られるメモリ構造２００の上面図及び（図２Ｇ－１の線Ａ－Ａ'に沿った）Ｘ－Ｚ平面における断面図を、本発明の一実施形態に従ってそれぞれ図２Ｇ－１及び図２Ｇ－２に示す。導体層２０４ｆ及び２０４ｇは、Ｎ＋アモルファスシリコン層２０４ｂ及び２０４ｄに隣接かつ接触して形成される任意の導体層である。各活性多層２０４のＮ＋アモルファスシリコン層２０４ｂ及び２０４ｄは、形成されるＮＯＲメモリストリングの共通ビット線及び共通ソース線となる。導体層２０４ｆ及び２０４ｇは、共通ビット線及び共通ソース線における抵抗率を低減させる。
【0025】
次いで、各活性多層２０４の犠牲酸化物層２０４ｃ、Ｎ＋アモルファスシリコン層２０４ｂ、及びＮ＋アモルファスシリコン層２０４ｄに溝を形成することにより、薄膜ストレージトランジスタのチャネル材料を堆積させるための空洞を形成してもよい。次いで、薄膜ストレージトランジスタのチャネル領域を形成するためのポリシリコン層２５０を堆積し、分離のためにエッチバックし、ストリンガーを除去するために溝を形成する。チャネルポリシリコン層２５０に溝を形成した後に得られたメモリ構造２００の上面図及び（図２Ｈ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｈ－１及び図２Ｈ－２に示す。
【0026】
次いで、電荷トラップ層２５１を、シャフト２１８の側壁にコンフォーマルに堆積させる。電荷トラップ層２５１は、トンネル誘電体層（例えば、酸化ケイ素）、記憶層（例えば、窒化シリコン）、及びブロッキング誘電体層（例えば、酸化ケイ素、酸化アルミニウム、またはその両方）を含む多層であってもよい。次いで、シャフト２１８を、導電材料２５２（例えば、タングステン、ＴｉＮ接着層を有する）によって充填することにより、ゲート電極の長手方向に沿って各活性多層２４０のストレージセル用のゲート電極（「ワードライン」）を形成することができる。導電材料２５２が堆積された後に得られるメモリ構造２００のＸ－Ｚ平面における断面図を、本発明の一実施形態に従って、図２Ｉに示す。
【0027】
図２Ａ～２Ｉに示すプロセスにおいて、各薄膜ストレージトランジスタは、湾曲したチャネル領域、電荷蓄積層２５１、及び導電材料２５２から形成されたゲート電極を収容するシャフト２１８のうちの１つの中に形成される。このような実施形態では、トレンチ２４５の直線的な部分が薄膜記憶トランジスタ間の絶縁を提供する。あるいは、薄膜ストレージトランジスタをトレンチ２４５の直線的な部分の中に形成し、シャフト２１８に絶縁材料を充填して、薄膜ストレージトランジスタ間の絶縁を実現してもよい。次に、このような他の案のプロセスを説明する。
【0028】
本発明の他の実施形態によれば、図２Ｅ－１及び図２Ｅ－２に示すように、ハードマスク２２５の除去に続いて、導体層２０４ｆ及び２０４ｇによるＳｉＮ層２０４ａ及び２０４ｅのそれぞれの置き換えは、酸化物ライナー２２０及び犠牲材料２２１が除去されていないため、ＳｉＮ層２０４ａ及び２０４の除去がシャフト２１８を通じてではなく、トレンチ２４５の直線的な部分から始まることを除いて、図２Ｅ～２Ｇを参照して上述したような方法で実質的に実施される。各活性多層のＳｉＮ層２０４ａ、２０４ｅをそれぞれ置換する導体層２０４ｆ、２０４ｇは、例えば１０ｎｍ程度の溝を有してもよい。導体層２０４ｆ及び２０４ｇに溝を形成した後に得られたメモリ構造２００のＸ－Ｚ平面における上面図及び（図３Ａ－１の線Ａ－Ａ'に沿った）断面図を、本発明の他の実施形態に従って、それぞれ図３Ａ－１及び図３Ａ－２に示す。
【0029】
その後、各活性多層２０４の犠牲酸化物層２０４ｃ、Ｎ＋アモルファスシリコン層２０４ｂ、及びＮ＋アモルファスシリコン層２０４ｄに溝を形成することにより、薄膜ストレージトランジスタのチャネル材料を堆積させるためのキャビティを形成してもよい。次いで、薄膜ストレージトランジスタのチャネル領域を形成するためのポリシリコン層２５０を堆積し、間隔を設定するためにエッチバックし、ストリンガーを除去するために溝を形成する。チャネルポリシリコン層２５０に溝を形成した後に得られたメモリ構造２００のＸ－Ｚ平面における上面図及び（図３Ｂ－１の線Ａ－Ａ'に沿った）断面図を、本発明の他の実施形態に従って、それぞれ図３Ｂ－１及び３Ｂ－２に示す。
【0030】
次いで、電荷トラップ層２５１を、トレンチ２４５の側壁にコンフォーマルに堆積する。電荷トラップ層２５１は、以下を含む多層であってもよい。（ｉ）トンネル層（例えば、任意の酸化ケイ素（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、任意の酸化アルミニウム（ＡｌＯｘ）、任意の酸化ハフニウム（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、任意のハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ハフニウムジルコニウム酸化物（ＨｆＺｒＯ）、またはそれらの任意の組み合わせ）、（ｉｉ）電荷蓄積層（例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＣｋ）、または酸窒化ハフニウム酸窒化シリコン（ＨｆＳｉＯＮ））、及び、（ｉｉｉ）ブロッキング層（例えば、任意の酸化ケイ素（ＳｉＯｘ）、任意の酸化アルミニウム（ＡｌＯｘ）、またはその両方）。
【0031】
次いで、トレンチ２４５を、（例えば、タングステン、ＴｉＮ接着層を有する）導電材料２５２によって充填してもよく、これは、ゲート電極の長手方向に沿って各活性多層２４０の貯蔵セルのためのゲート電極（「ワード線」）を形成する。メモリ構造２００の表面上の過剰な導電材料は、ＣＭＰによって除去してもよい。導電材料２５２が堆積され平坦化された後に得られるメモリ構造２００のＸ－Ｚ平面の上面図及び（図３Ｃ－１の線Ａ－Ａ'に沿った）断面図を、本発明の一実施形態に従って、それぞれ図３Ｃ－１及び図３Ｃ－２に示す。
【0032】
その後、シャフト２１８内のピラー２３１を、例えば適切なウェットエッチングを用いて除去する。ピラー２３１を除去することにより、トレンチ２４５の導電材料２５２内にシャフト２１８を復元する。次いで、シャフト２１８を、適切な絶縁材料２５５（例えば、酸化ケイ素）によって充填してもよい。次いで、メモリ構造２００上の余分な絶縁材料をＣＭＰによって除去してもよい。絶縁材料２５５の堆積後に得られるメモリ構造２００のＸ－Ｚ平面の上面図及び（図３Ｄ－１の線Ａ－Ａ'に沿った）断面図を、本発明の一実施形態に従って、それぞれ図３Ｄ－１及び図３Ｄ－２に示す。
【0033】
上記の詳細な説明は、本発明の特定の実施形態を説明するために提供されたものであり、限定することを意図するものではない。本発明の範囲内で多数の変形及び修正が可能である。本発明は、添付の特許請求の範囲に記載されている。
【図1】
【図2A-1】
【図2A-2】
【図2B-1】
【図2B-2】
【図2C-1】
【図2C-2】
【図2D-1】
【図2D-2】
【図2E-1】
【図2E-2】
【図2F-1】
【図2F-2】
【図2G-1】
【図2G-2】
【図2H-1】
【図2H-2】
【図2I】
【図3A-1】
【図3A-2】
【図3B-1】
【図3B-2】
【図3C-1】
【図3C-2】
【図3D-1】
【図3D-2】