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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】ＮＯＲメモリストリングの３次元メモリ構造を製造する方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20241018BHJP
H01L 21/336 20060101ALI20241018BHJP
H01L 29/788 20060101ALI20241018BHJP
H01L 29/792 20060101ALI20241018BHJP
H01L 21/28 20060101ALI20241018BHJP
H01L 29/417 20060101ALI20241018BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/28 301R
H01L29/50 M
【請求項の数】
27
(21)【出願番号】P 2023504166
(86)(22)【出願日】2021-07-21
(65)【公表番号】
(43)【公表日】2023-08-17
(86)【国際出願番号】 US2021042620
(87)【国際公開番号】W WO2022020502
(87)【国際公開日】2022-01-27
【審査請求日】2023-04-21
(31)【優先権主張番号】63/054,750
(32)【優先日】2020-07-21
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518109985
【氏名又は名称】サンライズ メモリー コーポレイション
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】プラヤス、ヴィノード
(72)【発明者】
【氏名】能生 陽介
(72)【発明者】
【氏名】上坂 翔平
(72)【発明者】
【氏名】中根 美智留
(72)【発明者】
【氏名】ハラリ、エリ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】米国特許出願公開第２０２０／００２０７１８（ＵＳ，Ａ１）
【文献】特表２０１９－５２６９３４（ＪＰ，Ａ）
【文献】特表２００３－５１０７９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３４２４５５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０２１３０３２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０２０３３７８（ＵＳ，Ａ１）
【文献】特開２００８－１６０１２１（ＪＰ，Ａ）
【文献】特開２０１０－２５１５７２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４１７
(57)【特許請求の範囲】
【請求項1】
半導体基板の平坦な表面上に、前記平坦な前記表面と実質的に平行な第１の方向に所定の幅を有するトレンチによって互いに間隔を置いて配置された第１及び第２の多層構造を設け、前記第１及び前記第２の多層構造が、それぞれ前記第１の方向に実質的に直交する第２の方向に沿う長手方向に延在し、かつ前記表面に実質的に垂直な第３の方向に沿って互いに積層される活性多層ストリップを含み、前記活性多層ストリップの隣接するもの同士が、絶縁材料層によって互いに電気的に絶縁され、各活性多層ストリップは、誘電体材料によって互いに間隔を置いて配置された第１及び第２の導体層を含むものとするステップと、
前記第１の方向に沿って前記活性多層ストリップにおける前記トレンチの側壁を窪ませることにより、絶縁材料の隣接層間に溝を形成するステップと、
前記溝に所定の材料を配置するステップと、
前記トレンチを第１の充填材料で充填するステップと、
各シャフトにおいて、前記第１及び前記第２の多層構造の各々から各多層ストリップの一部を除去し、前記トレンチから絶縁材料の一部を除去することによって、前記第２の方向に沿って所定の間隔を空けて第１及び第２のシャフトを形成するステップと、
前記第１及び前記第２のシャフトに第２の充填材料を充填するステップと、
前記第１のシャフト及び前記第２のシャフトの間の前記トレンチから前記第１の充填材料を除去するステップと、
前記トレンチの前記側壁にデータ記憶層をコンフォーマルに設け、前記トレンチの残りの部分を導電材料で充填するステップとを含む、方法。
【請求項2】
前記絶縁材料がシリコンオキシカーバイド（ＳｉＯＣ）を含む、請求項１に記載の方法。
【請求項3】
前記データ記憶層は、トンネリング層、電荷蓄積層、及びブロッキング層を含む、請求項１に記載の方法。
【請求項4】
前記トンネリング層が、任意のシリコン酸化物（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、任意の酸化アルミニウム（ＡｌＯｘ）、任意の酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、任意の酸化ハフニウムシリコン（ＨｆＳｉｘＯｙ）及び任意の酸化ハフニウムジルコニウム（ＨｆＺｒＯ）の１以上を含む、請求項３に記載の方法。
【請求項5】
前記ブロッキング層が、遮断層が、任意の酸化ケイ素（ＳｉＯｘ）及び任意の酸化アルミニウム（ＡｌＯｘ）のうちの１以上を含む、請求項３に記載の方法。
【請求項6】
前記電荷蓄積層が、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、及び酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）のうちの１以上を含む、請求項３に記載の方法。
【請求項7】
前記導電材料が金属ライナー及び耐熱金属を含む、請求項１に記載の方法。
【請求項8】
前記金属ライナーが、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）のうちの１以上を含む、請求項７に記載の方法。
【請求項9】
前記耐熱金属が、タングステン（Ｗ）、窒化タングステン（ＷＮ）及びモリブデン（Ｍｏ）のうちの１以上を含む、請求項７に記載の方法。
【請求項10】
前記第１の充填材料が酸化ケイ素を含む、請求項１に記載の方法。
【請求項11】
前記トレンチ内の前記データ記憶層及び前記導電材料の両方の上にキャップを形成するステップをさらに含む、請求項１に記載の方法。
【請求項12】
前記所定の材料は、半導体層を含む、請求項１に記載の方法。
【請求項13】
前記シャフトに前記第２の充填材料を充填する前に、前記第１及び前記第２のシャフトの前記側壁に誘電体ライナーを設けるステップを含む、請求項１２に記載の方法。
【請求項14】
前記誘電体ライナーが窒化シリコンを含む、請求項１３に記載の方法。
【請求項15】
前記第２の充填材料が酸化ケイ素を含む、請求項１３に記載の方法。
【請求項16】
前記トレンチを前記導電材料で充填した後、前記第２の充填材料を除去し、前記絶縁材料によって置き換えるステップをさらに含む、請求項１３に記載の方法。
【請求項17】
前記キャップを形成した後、前記シャフト及び前記所定の材料から前記第２の充填材料を除去し、前記所定の材料を半導体層で置き換えるステップをさらに含む、請求項１１に記載の方法。
【請求項18】
前記所定の材料を置き換えた後、前記シャフトにおける前記半導体層を原子層堆積法（ＡＬＤ）シリコン酸化物ライナーで封止するステップをさらに含む、請求項１７に記載の方法。
【請求項19】
ＡＬＤシリコン酸化物ライナーを設けた後、前記シャフトに前記絶縁材料を充填するステップをさらに含む、請求項１８に記載の方法。
【請求項20】
各活性多層ストリップの前記第１及び前記第２の導体層、前記データ記憶層、並びに前記導電材料は、ＮＯＲメモリストリングの薄膜ストレージトランジスタの共通ビット線、共通ソース線、電荷蓄積層及びゲート電極をそれぞれ提供する、請求項１に記載の方法。
【請求項21】
前記トレンチは、多層構造に形成された複数の前記トレンチのうちの１つであり、前記トレンチは、複数の高アスペクト比エッチングによって形成される、請求項１に記載の方法。
【請求項22】
各前記高アスペクト比エッチングが５０未満のアスペクト比を有する、請求項２１に記載の方法。
【請求項23】
各前記活性多層ストリップが、前記第１及び前記第２の導体層のうちの１つ以上に隣接し、かつ接触する金属層をさらに含む、請求項１に記載の方法。
【請求項24】
前記活性多層ストリップの前記金属層が、前記トレンチを形成する前に配置されていた犠牲材料を置き換えるステップを含む、請求項２３に記載の方法。
【請求項25】
前記第１及び前記第２の多層構造と前記半導体基板の前記平坦な前記表面との間にエッチング停止層を設けるステップをさらに含む、請求項１に記載の方法。
【請求項26】
前記エッチング停止層は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、酸化アルミニウム（ＡｌＯ）または窒化アルミニウム（ＡｌＮ）のうちの１以上を含む、請求項２５に記載の方法。
【請求項27】
前記エッチング停止層と前記半導体基板の前記平坦な前記表面との間にパッド酸化層をさらに備える、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ集積回路の製造プロセスに関する。特に、本発明は、半導体基板の平坦な表面上に形成された３次元メモリ構造内に薄膜記憶トランジスタを製造するためのプロセスに関する。
【背景技術】
【0002】
（関連技術の相互参照）
高密度メモリアレイ、例えば、ＮＯＲメモリストリングの３次元アレイ（「３Ｄ ＮＯＲメモリアレイ」）は、例えば、「Ｃａｐａｃｉｔｉｖｅ－Ｃｏｕｐｌｅｄ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｔｈｉｎ－ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」と題された米国特許出願公開第２０１７／００９２３７１Ａ１号（「構造に関する文献Ｉ」）、及び、「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅ ｏｆ」と題された米国特許出願公開第２０１８／０３６６４８９Ａ１（「構造に関する文献ＩＩ」）、に開示されている。構造に関する文献Ｉ及びＩＩ（これらを合わせて、以下、「構造に関する文献」と称する）の開示は、その全体が参照により本明細書に組み込まれる。これらの３次元ＮＯＲメモリアレイは、高いメモリ密度と容量を提供するだけでなく、例えば、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のように、回路密度がはるかに低く、電力損失が大幅に大きい従来のメモリ回路に匹敵する非常に望ましい速度のメモリ回路を設けるために動作することができる。
高密度メモリアレイ、例えば、ＮＯＲメモリストリングの３次元アレイ（「３Ｄ ＮＯＲメモリアレイ」）は、例えば、「Ｃａｐａｃｉｔｉｖｅ－Ｃｏｕｐｌｅｄ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｔｈｉｎ－ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」と題された米国特許出願公開第２０１７／００９２３７１Ａ１号（「構造に関する文献Ｉ」）、及び、「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅ ｏｆ」と題された米国特許出願公開第２０１８／０３６６４８９Ａ１（「構造に関する文献ＩＩ」）、に開示されている。構造に関する文献Ｉ及びＩＩ（これらを合わせて、以下、「構造に関する文献」と称する）の開示は、その全体が参照により本明細書に組み込まれる。これらの３次元ＮＯＲメモリアレイは、高いメモリ密度と容量を提供するだけでなく、例えば、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のように、回路密度がはるかに低く、電力損失が大幅に大きい従来のメモリ回路に匹敵する非常に望ましい速度のメモリ回路を設けるために動作することができる。
【0003】
構造に関する文献の実施形態によっては、３次元ＮＯＲメモリアレイは、ＮＯＲメモリストリングの多数のスタックを含み、各スタックは、互いにひとつずつ積み重ねられた多数のＮＯＲメモリストリングを有する。該開示においては、ＮＯＲメモリストリングは、共通のドレイン領域（「共通ビット線」）及び共通のソース領域（「共通ソース線」）を共有する多数の記憶セルを含み、記憶セルは、ＮＯＲメモリストリングの長手方向に沿って片面または両面に設けられる。各記憶セルは、メモリストリングと実質的に直交する導体（「ワード線」または「ローカルワード線」）によって制御される。各ワード線は、その長手方向に沿って、ワード線の反対側に配置された他のＮＯＲメモリストリングの多数の記憶セルによって共有されることがある。しかし、３次元ＮＯＲメモリアレイで高密度を実現するためには、隣接するワード線間のピッチを細かくする必要がある。（例えば、５０以上の）高アスペクト比で（例えば、タングステン等の）導体をエッチングすることは、困難な作業となる。
【発明の概要】
【0004】
本発明の一実施形態によれば、非常に微細なピッチにより間隔を設定されるワード線を有するＮＯＲメモリアレイを作成するプロセスは、以下を含む。（ｉ）半導体基板の平坦な表面上に、平坦な表面と実質的に平行な第１の方向に所定の幅を有するトレンチによって互いに間隔を置いて配置された第１及び第２の半導体構造を設け、第１及び第２の半導体構造が、それぞれ第１の方向に実質的に直交する第２の方向に沿う長手方向に延在し、かつ平表面に実質的に垂直な第３の方向に沿って互いに積層される活性多層ストリップを含み、活性多層ストリップの隣接するもの同士が、絶縁材料層によって互いに電気的に絶縁され、各活性多層ストリップは、誘電体材料によって互いに隔離された第１の導電型の第１及び第２の半導体層を含むものとするステップと、（ｉｉ）第１の方向に沿って多層ストリップにおけるトレンチの側壁を窪ませることにより、絶縁材料の隣接層間に溝を形成するステップと、（ｉｉｉ）溝に所定の材料を配置するステップと、（ｉｖ）トレンチを第１の充填材料で充填するステップと、（ｖ）各シャフトにおいて、第１及び前記第２の半導体構造の各々から各多層ストリップの一部を除去し、トレンチから第２の絶縁材料の一部を除去することによって、第２の方向に沿って所定の間隔を空けて第１及び第２のシャフトを形成するステップと、（ｖｉ）第１及び第２のシャフトに第２の充填材料を充填するステップと、（ｖｉｉ）第１のシャフト及び第２のシャフトの間のトレンチから第１の充填材料を除去するステップと、（ｖｉｉｉ）トレンチの側壁に電荷トラップ層をコンフォーマルに設け、トレンチの残りの部分を導電材料で充填するステップと、と含む。
【0005】
各活性多層ストリップの第１及び第２の半導体層、電荷トラップ層、導電材料は、それぞれ、ＮＯＲメモリストリングの薄膜ストレージトランジスタの共通ビット線、共通ソース線、電荷ストレージ層及びゲート電極を設けてもよい。一実施形態において、所定の材料は、薄膜ストレージトランジスタのチャネル領域として機能するチャネルポリシリコン材料であってもよい。他の実施形態では、所定の材料は、ワード線が最終的なチャネル材料に形成された後に置き換えられて、誘電体ライナー（例えば、原子層堆積（ＡＬＤ）シリコン酸化物ライナー）で封止されてもよい。
【0006】
本発明は、非常に微細なピッチにより配置されるローカルワード線を提供するための導電材料をエッチングするという課題を回避することができる。薄膜ストレージトランジスタ間のアイソレーションを提供するシャフトのエッチングは、導電材料をエッチングするのに必要なアスペクト比よりも低いアスペクト比で実施することができる。
【0007】
本発明の一実施形態において、第１及び第２の半導体層は、Ｎ＋ドープアモルファスシリコンまたはポリシリコンを含んでもよく、第３の半導体層は、Ｐ－ドープアモルファスまたはポリシリコンを含んでもよく、絶縁材料は、シリコンオキシカーバイド（ＳｉＯＣ）またはシリコン酸化物を含んでもよく、電荷トラップ層は、（ｉ）トンネル層（例えば、任意のシリコン酸化物（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、任意の酸化アルミニウム（ＡｌＯｘ）、任意の酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、任意のハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、任意のハフニウムジルコニウム酸化物（ＨｆＺｒＯ）、またはそれらの任意の組み合わせ）、（ｉｉ）電荷蓄積層（例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、またはハフニウム酸窒化シリコン（ＨｆＳｉＯＮ））及びブロッキング層（例えば、任意の酸化ケイ素、酸化アルミニウム、またはその両方）を含んでいてもよい。導電材料は、金属ライナー（例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ））及び耐熱金属（例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）またはモリブデン（Ｍｏ））を含んでもよい。第１の充填材料は、酸化ケイ素を含んでもよい。
【0008】
本発明の一実施形態によれば、電荷トラップ層及び局所ワード線が形成された後の後続のプロセスステップから保護するためにキャップ（例えば、タングステン）を設けてもよい。シャフトは、第２の充填材料（例えば、酸化ケイ素）による充填の前に、誘電体ライナー（例えば、窒化シリコン）によってライニングしてもよい。
【0009】
本発明は、添付の図面と併せて以下の詳細な説明を考慮することにより、よりよく理解することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による、３次元ＮＯＲメモリアレイを含むメモリ構造におけるモジュールユニット（「タイル」）１００の模式的な上面図である。
【図2A-1】本発明の一実施形態による、多数の材料層（後述）の堆積後のメモリ構造２００のＺ－Ｘ平面における断面を示す図である。
【図2B】本発明の一実施形態による、Ｐ－ドープアモルファスシリコン層２５０の分離エッチングが実施された後に、結果として得られるメモリ構造２００をＸ－Ｚ平面における断面を示す図である。
【図2C】シリコン酸化物２２３を堆積させてトレンチ２１６を充填し、平坦化した後に結果として得られるメモリ構造２００をＸ－Ｚ平面における断面を示す図である。
【図2D】本発明の一実施形態による、トレンチ２１８の第２のグループが形成された後に結果として得られるメモリ構造２００をＸ－Ｚ平面における断面を示す図である。
【図2E】本発明の一実施形態による、各活性多層２０４からＳｉＮ層２０４ａ及び２０４ｅを除去した後に結果として得られるメモリ構造２００をＸ－Ｚ平面における断面を示す図である。
【図2F】本発明の一実施形態による、各活性多層２０４からＳｉＮ層２０４ａ及び２０４ｅを導電材料２２９で置換した後に結果として得られるメモリ構造２００をＸ－Ｚ平面における断面で示す図である。
【図2G】本発明の一実施形態による、各活性多層２０４の導電材料２２９、Ｎ＋アモルファス半導体層２０４ｂ及び２０４ｄ、並びに酸化物層２０３に溝を形成した後に結果として得られるメモリ構造２００をＸ－Ｚ断面で示す図である。
【図2H】本発明の一実施形態による、チャネルポリシリコン２５０をトレンチ２１８内に堆積させた後に得られるメモリ構造２００をＸ－Ｚ断面で示す図である。
【図2I】本発明の一実施形態による、シリコン酸化物２２３をトレンチ２１８内に堆積させた後に得られるメモリ構造２００をＸ－Ｚ断面で示す図である。
【図2J-1】本発明の一実施形態による、シャフト２６３を形成した後に得られるメモリ構造２００の上面図である。
【図2K-1】本発明の一実施形態による、シャフト２６３を犠牲シリコン２６５によって充填した後に得られるメモリ構造２００の上面図である。
【図2L-1】本発明の一実施形態による、シリコン酸化物２２３をトレンチ２１８から除去した後に得られるメモリ構造２００の上面図である。
【図2M-1】本発明の一実施形態による、導電材料２７２をトレンチ２１８内に堆積させた後に得られるメモリ構造２００の上面図である。
【図2N-1】本発明の一実施形態による、電荷トラップ層２６８を保護するためにキャップ２７２ｔを形成した後に得られるメモリ構造２００の上面図である。
【図2O-1】本発明の一実施形態による、犠牲アモルファスシリコン２６５を除去した後に得られるメモリ構造２００の上面図である。
【図2P-1】本発明の他の実施形態による、窒化シリコンライナー２６４を除去した後に得られるメモリ構造２００の上面図である。
【図2Q-1】本発明の他の実施形態による、チャネルポリシリコン２５０を除去した後に得られるメモリ構造２００の上面図である。
【図2R-1】本発明の他の実施形態による、チャネルポリシリコン２８０を堆積した後に得られるメモリ構造２００の上面図である。
【図2S-1】本発明の他の実施形態による、チャネルポリシリコン２８０に溝を形成した後に得られるメモリ構造２００の上面図である。
【図2T-1】本発明の他の実施形態による、ＡＬＤ酸化物ライナー２８５を堆積した後に得られるメモリ構造２００の上面図である。
【発明を実施するための形態】
【0011】
図１は、本発明の一実施形態による、３次元ＮＯＲメモリアレイを含むメモリ構造内のモジュールユニット（「タイル」）１００の模式的な上面図である。タイル１００は通常、シリコンウエハの単結晶エピタキシャル層などの半導体基板の平面上に形成される。本明細書では、３次元構造の視覚化を容易にするために、Ｘ－Ｙ平面上に平面を仮定し、Ｘ－Ｙ平面に直交するＺ方向に平面の法線を仮定した直交座標系を使用した。
【0012】
いくつかの例では、半導体基板は、３次元ＮＯＲメモリアレイの下に、その中またはその上に形成された３次元ＮＯＲメモリアレイのためのサポート回路を含んでもよい。このようなサポート回路には、アナログ回路及びデジタル回路の両方を含んでいてもよい。このようなサポート回路の例としては、シフトレジスタ、ラッチ、センスアンプ、リファレンスセル、電源ライン、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、Ｅｘｃｌｕｓｉｖｅ－Ｏｒ及び他の論理ゲート、入力／出力ドライバー、アドレスデコーダ（例えば、ビット線及びワード線デコーダ）、並びに、他のメモリ素子、例えば、エラー検出及び訂正回路を含むデータエンコーディング及びデコーディング回路、シーケンサ及びステートマシンを含む。本明細書は、そのようなサポート回路がある場合には、すでに従来の方法で形成されている半導体基板の説明から始まる。本明細書及び当業者の技術は、本発明の様々な実施形態における半導体基板のサポート回路の形成において実施されるプロセスもしくは工程によって課される、または利用可能になる制約もしくは関連する設計オプションを周知するものである。
【0013】
図１に示すように、タイル１００は、「階段部分」１０２ａ及び１０２ｂの間に設けられた「アレイ」部分１０１を含む。タイル１００のＮＯＲメモリストリングの薄膜記憶トランジスタは、アレイ部分１０１に形成され、階段部分１０２ａ及び１０２ｂは、導体ビアを介して、ＮＯＲメモリストリングの共通ビット線、及び任意で共通ソース線にも接続できるようにする。（構造に関する文献には、共通ソース線が、プログラミング、読み出し、及び消去の動作中に仮想電圧基準源として機能するように予め充電され、それにより、そのような動作中にサポート回路と連続的に電気的に接続することを不要にする方式が開示されている。）図１において、アレイ部分１０１、並びに、階段部分１０２ａ及び１０２ｂは縮尺通りに記載していない。例えば、アレイ部分１０１は、階段部分１０２ａ及び１０２ｂのいずれよりもはるかに大きな面積を有していてもよい。
【0014】
図２Ａ－１は、本発明の一実施形態による、多数の材料層（後述）の堆積後のメモリ構造２００のＺ－Ｘ平面における断面を示す図である。まず始めに、半導体基板の平面上にパッド酸化物２０１（例えば、シリコン酸化物）を設ける。次いで、エッチング停止層２０２（例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、酸化アルミニウム（ＡｌＯ）または窒化アルミニウム（ＡｌＮ））を設ける。次いで、シリコンオキシカーバイド（ＳｉＯＣ）層２０３を設け、その後に堆積する層からエッチング停止層２０２を絶縁する。その後、（図２Ａ－１に示すように、全部で８つの）活性多層２０４を連続的に堆積する。活性多層２０４はそれぞれ、堆積順に、（ｉ）窒化シリコン（ＳｉＮ）層２０４ａ、（ｉｉ）Ｎ＋ドープアモルファスシリコン（またはポリシリコン）層２０４ｂ、（ｉｉｉ）犠牲酸化物層２０４ｃ、（ｉｖ）Ｎ＋ドープアモルファスシリコン（またはポリシリコン）層２０４ｄ、及び、（ｖ）ＳｉＮ層２０４ｅを含む。隣接する活性多層の間に、図２Ａ－１にＳｉＯＣ層２０３として示されるＳｉＯＣ層を堆積する。次いで、絶縁ＳｉＯＣ層２０５を、活性多層２０４の上に堆積する。その結果として、図２のメモリ構造２００が得られる。
【0015】
図２Ａ－２は、本発明の一実施形態による、図１の階段部分１０２ａまたは１０２ｂを作成するための連続的な溝形成及びエッチングステップを示す。図２Ａ－２（１）に示すように、メモリ構造２００の表面をパターニングしてマスク層２１０を形成することにより、メモリ構造２１１の第１の部分を露出させる。次いで、絶縁ＳｉＯＣ層２０５の露出部分を除去することにより、その下の活性多層２０４の一部を露出させる。次いで、活性多層２０４の露出部分を除去することにより、その真下のＳｉＯＣ層２０３の一部を露出させる。これにより得られた構造を図２Ａ－２（２）に示す。次いで、マスク層２１０に溝を形成することにより、絶縁ＳｉＯＣ層２０５の新たな部分を露出させる。次いで、露出したＳｉＯＣ層２０５及び２０３の除去、活性多層２０４の除去、並びに、マスク層２１０の溝形成をさらに７回繰り返し、それによって階段構造１０２ａまたは１０２ｂを形成する。その後、活性層２４０を除去した部分を充填するように酸化物を堆積させる。マスク層２１０を除去し、メモリ構造２００の上面を平坦化するために化学機械研磨（ＣＭＰ）ステップを実施する。活性多層２０４内の導体層への接続を提供するために、導体充填ビアを、適切な後続の時間に作製してもよい。
【0016】
本明細書では、以下のアレイ部分１０１の処理について詳細に説明する前に、階段構造１０２ａ及び１０２ｂの形成を説明している。しかしながら、階段構造１０２ａ及び１０２ｂの形成前にアレイ部分１０１の処理をしてもよい。
【0017】
アレイ部分１０１の処理の始めに、ハードマスク層（例えば、カーボンハードマスク）を堆積し、メモリ構造２００上にフォトリソグラフィによってパターニングする。ハードマスクは、そのパターンを転写することにより、メモリ構造２００のトレンチ２１６の第１の群をエッチング可能にする。トレンチ２１６の各々は、絶縁層２０５及び２０３、活性多層２０４及びエッチング停止層２０２を通って延在する。一実施形態では、トレンチ２１６はそれぞれ７０ｎｍ幅であり、隣接するトレンチの対応する端部は互いに１９０ｎｍの間隔を置いて配置されている。該実施形態では、トレンチ２１６を、５０未満（さらには３０未満）のアスペクト比によってエッチングする。一連のエッチングステップにより、各活性多層２０４のＳｉＮ層２０４ａ及び２０４ｅ、Ｎ＋ドープアモルファスシリコン層２０４ｂ及び２０４ｄ、並びに酸化物層２０４ｃに、例えば１０ｎｍの溝を形成する。次いで、Ｐ－ドープアモルファスシリコン（またはポリシリコン）層２５０をコンフォーマルに堆積し、エッチバック（すなわち、分離エッチング）する。各活性多層２０４のＮ＋アモルファスシリコン層２０４ｂ及び２０４ｄは、形成されるＮＯＲメモリストリングの薄膜トランジスタの共通ビット線と共通ソース線とを提供する。一実施形態では、Ｐ-ドープアモルファスシリコン層２５０は、ＮＯＲメモリストリングの記憶トランジスタにチャネル領域を提供する。次いで、メモリ構造２００上のハードマスク及び余分なＰ-ドープアモルファスポリシリコン層２５０を（例えば、ＣＭＰによって）除去する。Ｐ-ドープアモルファスシリコン層２５０の分離エッチングが行われた後に得られたメモリ構造２００のＸ－Ｚ平面における断面図を、本発明の一実施形態に従って、図２Ｂに示す。
【0018】
次いで、シリコン酸化物２２３を堆積することによりトレンチ２１６を充填し、次いで、図２ＣのＸ－Ｚ平面における断面図に示すように、半導体構造２００の表面上のシリコン酸化物２２３を（例えば、ＣＭＰによって）除去することにより、平坦化される。
【0019】
次いで、第２の群のトレンチ２１８を、図２Ｂを参照して上述したように、トレンチ２１６と実質的に同じ方法を用いてエッチングする。トレンチ２１８の第２の群を、隣接するトレンチ２１６の間に作製する。トレンチ２１６を酸化物によって充填しているため、隣接するトレンチ間の材料スタックは、トレンチ２１６の第１の群のエッチングと実質的に同一のピッチを有し、したがって、トレンチ２１８のエッチング中に機械的支持を提供する。トレンチ２１８は、トレンチ２１６のエッチングと実質的に同じアスペクト比で実行される。このように、複数の群のトレンチを形成することにより、各トレンチ形成のエッチングを所望のアスペクト比（例えば、５０未満）内で行うことが可能となる。トレンチ２１８の第２の群が形成された後に結果として得られるメモリ構造２００のＸ－Ｚ平面における断面を、本発明の一実施形態に従って、図２Ｄに示す。
【0020】
トレンチ２１８を通じて、活性多層２０４の各々のＳｉＮ層２０４ａ及び２０４ｅを、例えば、窒化シリコンウェットエッチングを用いて除去してもよい。各活性多層２０４のＳｉＮ層２０４ａ及び２０４ａを除去した後の結果として得られるメモリ構造２００のＸ－Ｚ平面における断面を、本発明の一実施形態に従って、図２Ｅに示す。
【0021】
原子層堆積（ＡＬＤ）ステップでは、導電材料２２９（例えば、以下の材料－チタン、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、または窒化タンタル（ＴａＮ）の１以上のライナー）を堆積させる。次いで、活性多層２０４の各々からＳｉＮ層２０４ａ及び２０４ｅを除去することによって生じるキャビティに耐熱金属（例えば、タングステン（Ｗ）、窒化タングステン、またはモリブデン（Ｍｏ））を注入する。次いで、エッチバックステップまたは異方性エッチングにより、トレンチ２１８の底部から導電材料２２９を除去し、それらの側壁に実質的にコンフォーマルな層を残留させる。活性多層２０４の各々からのＳｉＮ層２０４ａ及び２０４ｅの導電材料２２９による置換後に得られるメモリ構造２００を、Ｘ－Ｚ平面における断面を、本発明の一実施形態に従って、図２Ｆに示す。
【0022】
導電材料２２９は、Ｎ＋アモルファスシリコン層２０４ｂ、２０４ｄと接触する任意の導体層を形成する。各活性多層２０４のＮ＋アモルファスシリコン層２０４ｂ及び２０４ｄは、それぞれ、形成されるＮＯＲメモリストリングの共通ビット線及び共通ソース線となるため、導電材料２２９は、共通ビット線及び共通ソース線の抵抗率を低減させる。
【0023】
導電材料２２９を、トレンチ２１８の側壁から除去し、さらなる溝を形成するためにさらにエッチングしてもよい。次いで、一連のエッチングステップにより、各活性層２０４の第１及び第２のＮ＋ドープアモルファスシリコン層２０４ｂ及び２０４ｄ、並びに酸化物層２０４ｃに、例えば１０ｎｍだけ溝を形成する。導電材料２２９、Ｎ＋アモルファス半導体層２０４ｂ及び２０４ｄ、並びに各活性多層２０４の酸化物層２０３に溝を形成した後に得られるメモリ構造２００のＸ－Ｚ断面を、本発明の一実施形態に従って、図２Ｇに示す。
【0024】
次いで、Ｐ－ドープアモルファスシリコン層（「チャネルポリシリコン」）２５０を、図２Ｂを参照して上述したものと実質的に同じ方法を用いて、トレンチ２１８の側壁にコンフォーマルに堆積してもよい。トレンチ２１８へのチャネルポリシリコン２５０の堆積後に得られたメモリ構造２００のＸ－Ｚ断面を、本発明の一実施形態に従って、図２Ｈに示す。
【0025】
次いで、トレンチ２１８を、シリコン酸化物２２３によって充填し、図２Ｃのシリコン酸化物２２３を提供するためのステップと関連して上述したものと同様の方法を用いて平坦化してもよい。トレンチ２１８へのシリコン酸化物２２３の堆積後に得られたメモリ構造２００のＸ－Ｚ断面を、本発明の一実施形態に従って、図２Ｉに示す。
【0026】
シリコン酸化物２２３をトレンチ２１８内に堆積し、平坦化した後、以下の詳細な説明において、トレンチ２１６及び２１８の間のさらなる区別は不要である。したがって、以下では、トレンチ２１６及び２１８を、両方ともトレンチ２１８と称する。次のステップは、ＮＯＲメモリストリングの各薄膜記憶トランジスタ用の記憶層及びゲート電極（「ワード線」または「ローカルワード線」）を提供する。
【0027】
シリコン酸化物２２３の平坦化後、ハードマスク２６０をメモリ構造２００上に設け、フォトリソグラフィでパターン化したのち、現像する。ハードマスク２６０は、楕円形の開口部２６１の列を含む。（本明細書では、オブジェクトの「列」はＹ方向に沿って整列されたオブジェクトを示し、オブジェクトの「行」はＸ方向に沿って整列されたオブジェクトを示す。）図２Ｊ－１では、開口部２６１の隣接する列は、隣接する列の最も近い開口部が、そのような開口部がＸ方向に並んでいる場合よりもそれらの間の間隔が大きくなるように、Ｘ方向に沿って互いに対してずれて配置されている。一実施形態では、各列内の隣接する開口部は、Ｙ方向に沿って１１０ｎｍのピッチにより配置され、隣接する列もＸ方向に沿って１１０ｎｍのピッチにより配置されている。本実施形態では、各開口部の長軸及び短軸は、例えば、Ｘ方向及びＹ方向に沿ってそれぞれ１００ｎｍ及び６０ｎｍであってもよい。開口部２６１を通過する一連のエッチングは、対応するシャフト２６３を掘削し、酸化物層２０３及び活性多層２０４を除去し、エッチング停止層２０２に到達する。シャフト２６３を形成した後に結果として得られるメモリ構造２００の上面図及び（図２Ｊ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における断面図）を、本発明の一実施形態に従って、それぞれ図２Ｊ－１及び図２Ｊ－２に示す。シャフト２６３を作成するエッチングステップのアスペクト比は、依然として実質的に所望の範囲内にあるアスペクト比を有する（例えば、５０未満）。
【0028】
次いで、窒化シリコンライナー２６４（例えば、厚さ５ｎｍ）をシャフト２６３にコンフォーマルに堆積し、次いで、犠牲アモルファスシリコン２６５によって充填する。次いで、ハードマスク２６０を除去し、メモリ構造２００の表面を（例えば、ＣＭＰによって）平坦化する。シャフト２６３を犠牲アモルファスシリコン２６５によって充填した後に結果として得られるメモリ構造２００の上面図及び（図２Ｋ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｋ－１及び図２Ｋ－２に示す。
【0029】
次いで、ウェットエッチングにより、トレンチ２１８からシリコン酸化物２２３を除去する。シリコン酸化物２２３をトレンチ２１８から除去した後に結果として得られるメモリ構造２００の上面図及び（図２Ｌ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、それぞれ図２Ｌ－１及び図２Ｌ－２に示す。
【0030】
次いで、コンフォーマルな電荷トラップ層２６８を、トレンチ２１８の側壁にコンフォーマルに堆積する。電荷トラップ層２６８は、以下を含む多層であってもよい。（ｉ）トンネル層（例えば、任意のシリコン酸化物（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、任意の酸化アルミニウム（ＡｌＯｘ）、任意の酸化ハフニウム（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、任意のハフニウム酸化ケイ素（ＨｆＳｉｘＯｙ）、ハフニウムジルコニウム酸化物（ＨｆＺｒＯ）、またはそれらの任意の組み合わせ）、（ｉｉ）電荷蓄積層（例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＣｋ）、または酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ））、及び、（ｉｉｉ）ブロッキング層（例えば、任意の酸化ケイ素（ＳｉＯｘ）、任意の酸化アルミニウム（ＡｌＯｘ）、またはその両方）。導電材料は、金属ライナー（例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ））及び耐熱金属（例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、またはモリブデン（Ｍｏ））を含んでいてもよい。
【0031】
トンネル誘電体層（例えば、シリコン酸化物）、記憶層（例えば、窒化シリコン）、ブロッキング誘電体層（例えば、シリコン酸化物、酸化アルミニウム、またはその両方）。次いで、トレンチ２１８を、導電材料２７２（例えば、ＴｉＮ接着層を有するタングステン）によって充填してもよく、これは、ゲート電極の長さに沿って各活性多層２４０の記憶セルのためのゲート電極（すなわち、「ワード線」または「ローカルワード線」）を形成する。このように形成したゲート電極は、６０ｎｍ×６０ｎｍ以下であってもよい。平坦化ステップ（例えば、ＣＭＰ）を使用して、メモリ構造２００の上面から余分な導電材料２７２を除去してもよい。導電材料２７２をトレンチ２１８に堆積し、平坦化した後に結果として得られるメモリ構造２００の上面図及び（図２Ｍ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、図２Ｍ－１及び図２Ｍ－２にそれぞれ示す。
【0032】
キャップ２７２ｔを設けることより、下方に配置されたワード線への接触を容易にし、後続の処理ステップで電荷トラップ層２６８を保護してもよい。キャップは、追加のマスキング、パターニング、（導電材料２７２を含む）堆積、及び平坦化ステップを用いて形成してもよい。キャップ２７２ｔを形成した後に結果として得られるメモリ構造２００の上面図及び（図２Ｎ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、図２Ｎ－１及び２Ｎ－２に示す。
【0033】
次いで、犠牲アモルファスシリコン２６５をシャフト２６３から除去し、シリコン酸化物に置き換えて、薄膜ストレージトランジスタ間のアイソレーションとして機能させてもよい。メモリ構造２００の上面上の過剰なシリコン酸化物は、平坦化ステップ（例えば、ＣＭＰ）により除去してもよい。また、シャフト２６３は未充填のままとして、空隙が薄膜ストレージトランジスタ間のアイソレーションとして機能するようにしてもよい。犠牲アモルファスシリコン２６５が除去された後に結果として得られるメモリ構造２００の上面図及び（図２Ｏ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の一実施形態に従って、図２Ｏ－１及び図２Ｏ－２にそれぞれ示す。この時点で、３次元ＮＯＲメモリストリングアレイの形成のためのプロセスは、ワード線を形成するための導電材料２７２のエッチングを必要とすることなく、実質的に完了する。従来の相互接続層、プログラマブルスイッチ回路、及び他の有用な回路を、従来の方法を用いてメモリ構造２００の上に形成してもよい。
【0034】
上記で詳細に説明したプロセスにおいて、チャネルポリシリコン２５０を、製造プロセスの初期（例えば、図２Ｊ－１及び図２Ｊ－２を参照して上述したシャフト２６３の形成前）に形成する。各薄膜記憶トランジスタにおいてより高品質のチャネル領域を有するために、他の実施形態では、犠牲アモルファスシリコン２６５を除去した後、チャネルポリシリコン２５０を置き換える。本発明のこの他の実施形態に従って、アモルファスシリコン２６５を除去した後、窒化シリコンライナー２６４も除去する。窒化シリコンライナー２６４が除去された後に結果として得られるメモリ構造２００の上面図及び（図２Ｐ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の他の実施形態に従って、図２Ｐ－１及び図２Ｐ－２に示す。
【0035】
その後、チャネルポリシリコン２５０を、例えば、ウェットエッチングによって除去する。チャネルポリシリコン２５０の除去後に結果として得られるメモリ構造２００の上面図及び（図２Ｑ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の他の実施形態に従って、それぞれ図２Ｑ－１及び図２Ｑ－２に示す。
【0036】
次いで、Ｐ－ドープチャネルポリシリコン２８０を、例えば、電荷トラップ層２６８の下からチャネルポリシリコン２５０を除去することにより得られたキャビティにおいて、シャフト２６３の側壁に最大１０ｎｍまで堆積する。チャネルポリシリコン２８０の堆積後に得られるメモリ構造２００の上面図及び（図２Ｒ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、本発明の他の実施形態に従って、それぞれ図２Ｒ－１及び図２Ｒ－２に示す。
【0037】
チャネルポリシリコン２８０に溝を形成することにより、より大きなアイソレーションを提供してもよい。チャネルポリシリコン２８０に溝を形成した後に結果として得られるメモリ構造２００の上面図及び（図２Ｓ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面における）断面図を、それぞれ図２Ｓ－１及び図２Ｓ－２に示す。
【0038】
次いで、ＡＬＤシリコン酸化物ライナー２８５（例えば、１０ｎｍ）を、チャネルポリシリコン２８０の溝及びシャフト２６３の側壁に堆積し、アイソレーションを提供する。ＡＬＤ酸化物ライナー２８５の堆積後に結果として得られるメモリ構造２００の上面図及び断面図（図２Ｔ－１の線Ａ－Ａ'に沿ったＸ－Ｚ平面内）を、本発明の他の実施形態に従って、それぞれ図２Ｔ－１及び図２Ｔ－２に示す。
【0039】
シリコン酸化物をシャフト２６３に堆積させることにより、薄膜記憶トランジスタ間のアイソレーションとして機能させてもよい。メモリ構造２００の上面上の過剰なシリコン酸化物を、平坦化ステップ（例えば、ＣＭＰ）により除去してもよい。また、シャフト２６３を未充填のままにして、空隙を薄膜ストレージトランジスタ間のアイソレーションとして機能させてもよい。
【0040】
上記の詳細な説明は、本発明の特定の実施形態を説明するために提供されたものであり、限定することを意図するものではない。本発明の範囲内で多数の変形及び修正が可能である。本発明は、添付の特許請求の範囲に記載されている。
【図1】
【図2A-1】
【図2A-2】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J-1】
【図2J-2】
【図2K-1】
【図2K-2】
【図2L-1】
【図2L-2】
【図2M-1】
【図2M-2】
【図2N-1】
【図2N-2】
【図2O-1】
【図2O-2】
【図2P-1】
【図2P-2】
【図2Q-1】
【図2Q-2】
【図2R-1】
【図2R-2】
【図2S-1】
【図2S-2】
【図2T-1】
【図2T-2】