特許 7573754 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-17

(45)【発行日】2024-10-25

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/33 20060101AFI20241018BHJP

   G09F 9/30 20060101ALI20241018BHJP

   H01L 33/00 20100101ALI20241018BHJP

   H01L 33/04 20100101ALI20241018BHJP

   H01L 33/64 20100101ALI20241018BHJP

【ＦＩ】

G09F9/33

G09F9/30 310

G09F9/30 338

G09F9/30 348A

H01L33/00 J

H01L33/00 L

H01L33/04

H01L33/64

【請求項の数】 9

(21)【出願番号】P 2023535155

(86)(22)【出願日】2022-05-13

(86)【国際出願番号】 JP2022020279

(87)【国際公開番号】W WO2023286434

(87)【国際公開日】2023-01-19

【審査請求日】2023-11-27

(31)【優先権主張番号】P 2021115079

(32)【優先日】2021-07-12

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】池田 雅延

【審査官】石本 努

(56)【参考文献】

【文献】特開２０２０－０１２９７２（ＪＰ，Ａ）

【文献】国際公開第２０１９／２１５５３７（ＷＯ，Ａ１）

【文献】特開２００９－０６０１４８（ＪＰ，Ａ）

【文献】特開２０１３－０７４１７１（ＪＰ，Ａ）

【文献】特開２０１１－１３４５４６（ＪＰ，Ａ）

【文献】特表２０２１－５０６１０８（ＪＰ，Ａ）

【文献】国際公開第２０１３／１１４４９５（ＷＯ，Ａ１）

【文献】特開２０２１－０３６５５３（ＪＰ，Ａ）

【文献】特開２００２－１８５０４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ９／００－９／４６

Ｈ０１Ｌ２５／００－２５／０７

２５／１０－２５／１１

２５／１６－２５／１８

３３／００－３３／６４

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の主面に設けられ、窒化アルミニウムを含む放熱層と、
前記基板の主面側で、前記放熱層の上に直接接して設けられた複数の発光素子と、
前記放熱層を覆う絶縁膜と、
前記基板の表示領域の外側の周辺領域で前記絶縁膜の上に設けられ、前記発光素子のカソードに電気的に接続されるカソード配線と、を有し、
前記放熱層は、複数の前記発光素子と重なる領域から前記周辺領域に亘って連続して設けられ、
前記絶縁膜には、前記基板の主面と垂直な方向からの平面視で、前記カソード配線及び前記放熱層と重なるコンタクトホールが設けられる
表示装置。

【請求項2】

前記発光素子は、前記放熱層の上に、高抵抗層、ｎ型クラッド層、活性層、ｐ型クラッド層の順に積層される
請求項１に記載の表示装置。

【請求項3】

前記発光素子は、前記ｐ型クラッド層の上に積層されたトンネル接合層を有する
請求項２に記載の表示装置。

【請求項4】

前記基板の主面側で、前記放熱層の上に直接接して設けられた複数のトランジスタを有し、
前記放熱層は、前記表示領域で複数の前記発光素子及び複数の前記トランジスタと重なる領域に連続して設けられ、
前記絶縁膜は、複数の前記トランジスタを覆う
請求項１に記載の表示装置。

【請求項5】

前記トランジスタの半導体層とゲート電極との間に設けられたゲート絶縁膜と、
前記発光素子の上面の周縁部及び側面を覆って設けられる素子絶縁膜を有し、
前記ゲート絶縁膜と前記素子絶縁膜とは、共通の材料で一体に連続して形成される
請求項４に記載の表示装置。

【請求項6】

前記発光素子は、第１発光素子と、前記第１発光素子と隣り合う第２発光素子とを含み、
前記第１発光素子と前記第２発光素子とは、前記放熱層に直接接する共通の高抵抗層の上に形成され、
前記基板の主面に垂直な方向で、前記第１発光素子のアノード電極と前記高抵抗層との間の高さと、前記第２発光素子のアノード電極と前記高抵抗層との間の高さとは異なる
請求項１に記載の表示装置。

【請求項7】

前記第１発光素子及び前記第２発光素子は、スイッチ素子を介して共通のトランジスタに接続される
請求項６に記載の表示装置。

【請求項8】

前記放熱層の熱伝導率は、前記基板の熱伝導率よりも高い
請求項１から請求項７のいずれか１項に記載の表示装置。

【請求項9】

前記基板は、ガラス基板である
請求項１から請求項７のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１、２参照）。特許文献１には、発光素子と、発光素子を駆動するトランジスタとがガラス基板の同一面上に形成された表示装置（特許文献１ではＬＥＤディスプレイと表示）が記載されている。また、特許文献２では、トンネル接合層を有する発光素子について記載されている。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第２０２０／１８８８５１号

【文献】特表２０２１－５０８１７５号公報

【文献】T. Wu et al., Appl. Sci. 8, 1557 (2018).

【発明の概要】

【発明が解決しようとする課題】

【0004】

無機発光ダイオードは、温度上昇に伴い発光効率が低下する。このため、無機発光ダイオードを利用した表示装置では、温度上昇に伴い輝度が低下し、表示特性が低下する可能性がある。

【0005】

本発明は、表示特性の低下を抑制することができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様の表示装置は、基板と、前記基板の主面に設けられ、窒化アルミニウムを含む放熱層と、前記基板の主面側で、前記放熱層の上に設けられた複数の発光素子と、前記放熱層を覆う絶縁膜と、前記基板の表示領域の外側の周辺領域で前記絶縁膜の上に設けられ、前記発光素子のカソードに電気的に接続されるカソード配線と、を有し、前記放熱層は、複数の前記発光素子と重なる領域から前記周辺領域に亘って連続して設けられ、前記絶縁膜には、前記基板の主面と垂直な方向からの平面視で、前記カソード配線及び前記放熱層と重なるコンタクトホールが設けられる。

【図面の簡単な説明】

【0007】

【図1】図１は、第１実施形態に係る表示装置を模式的に示す平面図である。

【図2】図２は、複数の画素を示す平面図である。

【図3】図３は、画素回路を示す回路図である。

【図4】図４は、図１のＩＶ－ＩＶ’断面図である。

【図5】図５は、発光素子の温度特性を示すグラフである。

【図6】図６は、第２実施形態に係る表示装置の概略断面構成を示す断面図である。

【図7】図７は、第３実施形態に係る発光素子の概略断面構成を示す断面図である。

【図8】図８は、第３実施形態に係る画素回路を示す回路図である。

【発明を実施するための形態】

【0008】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0010】

（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、放熱層９１と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。

【0011】

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

【0012】

複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

【0013】

駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

【0014】

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素Ｐｉｘへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。

【0015】

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード電極３３（図７参照）は、アレイ基板２に形成されたカソード接続配線（図示は省略する）を介して、カソード配線６０に接続される。なお、カソード配線６０は、基板２１の３辺に沿って連続して形成される１つの配線に限らず、いずれかの辺においてスリットを介して離隔された２つの部分配線からなってもよく、あるいは基板２１の少なくとも１つの辺に沿って配置される配線であってもよい。

【0016】

放熱層９１は、基板２１の主面Ｓ１（図４参照）に設けられ、平面視で、表示領域ＡＡ及び周辺領域ＧＡと重なる領域に設けられる。図１に示す放熱層９１は、基板２１の主面Ｓ１の全面に設けられ、表示領域ＡＡで複数の画素Ｐｉｘと重なる領域に設けられる。また、放熱層９１は、周辺領域ＧＡで、周辺回路である駆動回路１２及び駆動ＩＣ２１０と平面視で重なる領域、及び、カソード配線６０と平面視で重なる領域に亘って設けられる。放熱層９１は、周辺領域ＧＡで複数のコンタクトホールＣＨ１を介してカソード配線６０と接続される。なお、放熱層９１及びカソード配線６０の詳細な構成については後述する。また、放熱層９１は、基板２１の主面Ｓ１全体に設けられる構成に限定されず、表示領域ＡＡ及び周辺領域ＧＡの一部に設けられていない場合であってもよい。

【0017】

図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとを有する。副画素４９Ｒは、第１色としての原色の赤色を表示する。副画素４９Ｇは、第２色としての原色の緑色を表示する。副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、副画素４９Ｒと副画素４９Ｇは第１方向Ｄｘで並ぶ。また、副画素４９Ｇと副画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとをそれぞれ区別する必要がない場合、単に副画素４９という。

【0018】

副画素４９は、それぞれ発光素子３と、アノード配線２３とを有する。表示装置１は、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

【0019】

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、副画素４９Ｒは副画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。

【0020】

図３は、画素回路を示す回路図である。図３は、１つの副画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の副画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。

【0021】

発光素子３のカソード（カソード電極３３（図７参照））は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード電極３２）は、アノード配線２３、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極３３を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。

【0022】

アノード電源線Ｌ１は、副画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード電極３２は、アノード配線２３に電気的に接続され、アノード配線２３とアノード電源線Ｌ１との間に、第２容量Ｃｓ２が形成される。

【0023】

駆動トランジスタＤＲＴのソース電極は、アノード配線２３を介して発光素子３のアノード電極３２に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。

【0024】

出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。

【0025】

初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、初期化トランジスタＩＳＴがオンになると、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。

【0026】

画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。

【0027】

リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード配線２３（発光素子３のアノード電極３２）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。

【0028】

リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、第１容量Ｃｓ１が形成される。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。

【0029】

なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。

【0030】

駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード電極３２には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。

【0031】

第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示す対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード配線２３である。

【0032】

表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の副画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。

【0033】

次に、表示装置１の断面構成について説明する。図４は、図１のＩＶ－ＩＶ’断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であるガラス基板が用いられる。なお、基板２１は、ガラス基板に限定されず、樹脂基板又は樹脂フィルム等が用いられてもよい。

【0034】

本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

【0035】

放熱層９１は、基板２１の主面Ｓ１を覆って設けられ、基板２１の表示領域ＡＡから周辺領域ＧＡに亘って連続して設けられる。本実施形態では、放熱層９１は、基板２１の主面Ｓ１に直接接して設けられる。放熱層９１は、窒化アルミニウム（ＡｌＮ）からなる無機絶縁膜であり、スパッタリング法、蒸着法、プラズマＣＶＤ法等により成膜される。一例として放熱層９１は、スパッタリング法で成膜される。

【0036】

発光素子３は、放熱層９１に直接接して設けられる。すなわち、発光素子３は、窒化アルミニウムからなる放熱層９１をバッファ層として、ガラス基板である基板２１の主面Ｓ１に成膜、パターニングして形成される。言い換えると、発光素子３は、サファイア基板等に半導体層（発光素子３）を形成し、キャリア基板等を用いて基板２１上に発光素子３を転写する工程を省略することができる。

【0037】

なお、図４では１つの発光素子３を示しているが、図４に示す発光素子３についての説明は、上述した画素Ｐｉｘが有する発光素子３Ｒ、３Ｇ、３Ｂのそれぞれにも適用できる。

【0038】

発光素子３は、半導体層３１、アノード電極３２及びカソード電極３３（図７参照）を有する。発光素子３は、アノード電極３２（ｐ型電極）及びカソード電極３３（ｎ型電極）が、基板２１（アレイ基板２）の主面Ｓ１と同じ方向に面して設けられた発光素子である。なお、図４ではカソード電極３３は図示されないが、図７に示す例と同様に、ｎ型クラッド層３７の一部に形成される。

【0039】

図４に示すように、発光素子３の半導体層３１は、高抵抗層３８、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５、３４が積層されて構成される。発光素子３は、放熱層９１の上に、高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５、３４の順に積層される。ｐ型クラッド層３５、３４の上にアノード電極３２が設けられる。

【0040】

半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。

【0041】

高抵抗層３８は、放熱層９１に直接接して設けられる。高抵抗層３８は、不純物がドープされていない半導体材料（例えば、窒化ガリウム（ＧａＮ））で形成される。高抵抗層３８のシート抵抗値は、上側に積層されたｎ型クラッド層３７のシート抵抗値よりも大きい。

【0042】

ｎ型クラッド層３７は、例えばｎ型ＧａＮである。活性層３６として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用される。また、ｐ型クラッド層３５は、例えばｐ型ＧａＮであり、ｐ型クラッド層３４は、例えばｐ型窒化アルミニウムガリウム（ＡｌＧａＮ）である。アノード電極３２は、ｐ型クラッド層３４の上に設けられる。アノード電極３２は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）の積層構造としている。

【0043】

素子絶縁膜３９は、発光素子３の上面の周縁部及び側面を覆って設けられている。素子絶縁膜３９は、保護用の無機絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）あるいは酸化アルミニウム（Ａｌ_２Ｏ_３）等が用いられる。あるいは、素子絶縁膜３９は、有機絶縁膜であってもよい。

【0044】

素子絶縁膜３９の、アノード電極３２と重なる位置に開口ＯＰが設けられている。アノード配線２３は、絶縁膜９６の上に設けられ、開口ＯＰを介してアノード電極３２に接続される。アノード電極３２は、アノード配線２３を介して基板２１（アレイ基板２）に形成された駆動トランジスタＤＲＴに電気的に接続される。

【0045】

アノード配線２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード配線２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード配線２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。

【0046】

なお、図４では図示されないカソード電極３３は、絶縁膜９６の上に設けられたカソード接続配線（図示は省略する）を介してカソード配線６０に電気的に接続される。カソード電極３３は、アノード電極３２と同じ材料で形成される。カソード電極３３とカソード配線６０との接続構造はどのような態様であってもよく、例えば、カソード接続配線は、第１方向Ｄｘに延在して設けられ、第１方向Ｄｘに配列された複数の発光素子３のカソード電極３３に接続される構成としてもよい。

【0047】

駆動トランジスタＤＲＴ及びリセットトランジスタＲＳＴは、発光素子３と同層に、放熱層９１の上に設けられる。駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４Ａ、６４Ｂを有する。リセットトランジスタＲＳＴは、半導体層６５、ソース電極６６、ドレイン電極６７及びゲート電極６８Ａ、６８Ｂを有する。また、図４では、基板２１の周辺領域ＧＡに設けられた駆動回路１２に含まれるトランジスタＴｒを示している。

【0048】

以下の説明では、駆動トランジスタＤＲＴの積層構造について説明する。ただし、他のリセットトランジスタＲＳＴ、トランジスタＴｒ及び図３に示す各種トランジスタも同様の構成であり、駆動トランジスタＤＲＴについての説明は他のトランジスタにも適用できる。

【0049】

ゲート電極６４Ａは、放熱層９１の上に設けられる。絶縁膜９２は、ゲート電極６４Ａを覆って放熱層９１の上に設けられる。半導体層６１は、絶縁膜９２の上に設けられる。絶縁膜９３は、半導体層６１を覆って絶縁膜９２の上に設けられる。ゲート電極６４Ｂは、絶縁膜９３の上に設けられる。絶縁膜９２、９３は、半導体層６１とゲート電極６４Ａ、６４Ｂとの間に設けられ、ゲート絶縁膜として形成された無機絶縁膜である。絶縁膜９２、９３は、例えば、シリコン窒化膜、シリコン酸化膜等が用いられる。

【0050】

絶縁膜９４は、ゲート電極６４Ｂを覆って絶縁膜９３の上に設けられる。絶縁膜９４は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、絶縁膜９４の上に設けられる。ソース電極６２は絶縁膜９３、９４を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６３は絶縁膜９３、９４に設けられたコンタクトホールを介して半導体層６１と電気的に接続される。

【0051】

絶縁膜９５は、有機絶縁膜であり、各トランジスタを覆って設けられる。絶縁膜９５としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。

【0052】

具体的には、絶縁膜９５は、ソース電極６２及びドレイン電極６３を覆って、絶縁膜９４の上に設けられる。絶縁膜９５は、発光素子３を覆う素子絶縁膜３９の側面を覆って設けられる。絶縁膜９５の上に、アノード接続配線２４及び対向電極２６が設けられる。アノード接続配線２４は、絶縁膜９５に設けられたコンタクトホールの底部でソース電極６２と接続される。対向電極２６は、絶縁膜９５に設けられたコンタクトホールの底部でドレイン電極６３と接続される。

【0053】

絶縁膜９６は、アノード接続配線２４及び対向電極２６を覆って設けられる。さらに絶縁膜９６は、素子絶縁膜３９の上面を覆って設けられる。絶縁膜９６は、無機絶縁膜であり、上述した絶縁膜９２、９３と同様の材料、例えば、シリコン窒化膜を用いることができる。アノード配線２３は、絶縁膜９６に設けられたコンタクトホールの底部でアノード接続配線２４と接続される。このような構成により、アノード配線２３は、駆動トランジスタＤＲＴと電気的に接続される。

【0054】

また、アノード配線２３の一部は、絶縁膜９６を介して対向電極２６と対向する。絶縁膜９６を介して対向するアノード配線２３と対向電極２６との間に第２容量Ｃｓ２（図３参照）が形成される。

【0055】

各トランジスタは、基板２１及び放熱層９１の上に発光素子３が形成された後に、同一の基板２１及び放熱層９１の上に形成される。発光素子３を覆う素子絶縁膜３９は、ゲート絶縁膜である絶縁膜９２と共通の材料を用いて、一体に連続して形成することができる。言い換えると、素子絶縁膜３９及び絶縁膜９２は、各トランジスタを形成する工程で、発光素子３を保護する保護膜としての機能も有する。

【0056】

カソード配線６０は、基板２１の周辺領域ＧＡで、絶縁膜９６の上に設けられる。また、放熱層９１は、基板２１の主面Ｓ１上で、表示領域ＡＡの、複数の発光素子３及び複数のトランジスタ（例えば駆動トランジスタＤＲＴ）と重なる領域から、周辺領域ＧＡに亘って連続して設けられ、カソード配線６０と重なる領域にも設けられる。

【0057】

絶縁膜９２から絶縁膜９５には、基板２１の主面Ｓ１と垂直な方向からの平面視で、カソード配線６０及び放熱層９１と重なるコンタクトホールＣＨ１、ＣＨ２が設けられる。より詳細には、伝熱部１６２は、ソース電極６２及びドレイン電極６３と同層に、絶縁膜９４の上に設けられる。伝熱部１６２は、絶縁膜９２、９３、９４を貫通するコンタクトホールＣＨ２の内部を充填して設けられ、コンタクトホールＣＨ２の底部で放熱層９１と接する。

【0058】

カソード配線６０は、絶縁膜９５を貫通するコンタクトホールＣＨ１の内部を充填して設けられる。図４では、カソード配線６０のコンタクトホールＣＨ１内に設けられる部分を、伝熱部１６１として示す。カソード配線６０と伝熱部１６１とは、同じ材料で、一体に形成される。カソード配線６０（伝熱部１６１）は、コンタクトホールＣＨ１の底部で伝熱部１６２と接する。

【0059】

なお、絶縁膜９６は、絶縁膜９５のコンタクトホールＣＨ１の内壁面を覆って設けられており、コンタクトホールＣＨ１の内壁面に、絶縁膜９６、カソード配線６０（伝熱部１６１）の順に積層される。

【0060】

このような構成により、絶縁膜９６上に形成されたカソード配線６０と、基板２１の主面Ｓ１上に形成された放熱層９１とが、コンタクトホールＣＨ１、ＣＨ２を介して接続される。ただし、これに限定されず、絶縁膜９２から絶縁膜９５を貫通する１つのコンタクトホールが形成されていてもよい。また、カソード配線６０と伝熱部１６１とが別体として形成されていてもよい。例えば、コンタクトホールＣＨ１を充填するように伝熱部１６１を形成した後、コンタクトホールＣＨ１及び伝熱部１６１を覆ってカソード配線６０を設けてもよい。

【0061】

カソード配線６０（伝熱部１６１）及び伝熱部１６２の材料として、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノパッド、銀（Ａｇ）、Ａｇ合金が用いられる。

【0062】

図５は、無機発光素子の温度特性を示すグラフである。図５の横軸は発光素子３の温度を示し、縦軸は発光素子３の発光出力を示す。図５に示すように、発光素子３は、温度が高くなると、発光出力が低下し、発光動作が不安定になる傾向を有する。駆動電流が小から大のいずれのタイプの発光素子３も、この傾向を有する。

【0063】

図４に示したように、窒化アルミニウムからなる放熱層９１は、基板２１の主面Ｓ１と、複数の発光素子３及び複数のトランジスタとの間に設けられ、周辺領域ＧＡでコンタクトホールＣＨ１、ＣＨ２を介してカソード配線６０と接続される。

【0064】

窒化アルミニウムからなる放熱層９１の熱伝導率は、ガラス基板である基板２１の熱伝導率よりも高い。例えば、放熱層９１の熱伝導率は、２８５（Ｗ・ｍ^－１・Ｋ^－１）以上３２０（Ｗ・ｍ^－１・Ｋ^－１）以下程度である。基板２１の熱伝導率は、１．５（Ｗ・ｍ^－１・Ｋ^－１）以上１．６（Ｗ・ｍ^－１・Ｋ^－１）以下程度である。また、窒化アルミニウムからなる放熱層９１の熱伝導率は、発光素子３の半導体層３１（ＧａＮ）よりも大きい。ＧａＮの熱伝導率は、例えば２３０（Ｗ・ｍ^－１・Ｋ^－１）程度である。

【0065】

複数の発光素子３に電流が流れることで発生する熱は、矢印Ａ１に示すように放熱層９１に伝わる。放熱層９１は、基板２１よりも高い熱伝導率を有しており、発光素子３からの熱を効率よくカソード配線６０に伝導させることができる。上述したように、カソード配線６０は、基板２１の外縁に沿って表示領域ＡＡを囲んで設けられる。また、カソード配線６０及び伝熱部１６１、１６２の熱伝導率は、基板２１を覆う各絶縁膜９２、９３、９４、９５、９６よりも高い。これにより、カソード配線６０及び伝熱部１６１、１６２は発光素子３からの熱を効率よく外部に放熱することができる。

【0066】

同様に、画素回路ＰＩＣＡが有する複数のトランジスタも放熱層９１に重なって設けられている。画素回路ＰＩＣＡが有する複数のトランジスタのうち、例えば駆動トランジスタＤＲＴは、電流が流れることで熱源となる。駆動トランジスタＤＲＴから発生する熱は、矢印Ａ２に示すように放熱層９１に伝わる。上記と同様に、カソード配線６０及び伝熱部１６１、１６２は駆動トランジスタＤＲＴからの熱を効率よく放熱することができる。

【0067】

なお、上述した構成はあくまで一例であり、適宜変更することができる。例えば、コンタクトホールＣＨ１、ＣＨ２は、絶縁膜９２、９３、９４、９５を貫通して設けられる場合に限定されない。例えば、放熱層９１と伝熱部１６２とが必ずしも直接接する必要はなく、伝熱部１６２と放熱層９１との間に絶縁膜が設けられていてもよい。また、図１では、周辺領域ＧＡに４つのコンタクトホールＣＨ１を示したが、５つ以上の多数のコンタクトホールＣＨ１が設けられていてもよい。

【0068】

以上説明したように、本実施形態の表示装置１は、基板２１と、基板２１の主面Ｓ１に設けられ、窒化アルミニウム（ＡｌＮ）を含む放熱層９１と、基板２１の主面Ｓ１側で、放熱層９１の上に設けられた複数の発光素子３及び複数のトランジスタ（例えば駆動トランジスタＤＲＴ）と、少なくとも複数のトランジスタを覆う絶縁膜９５と、基板２１の表示領域ＡＡの外側の周辺領域ＧＡで絶縁膜９５の上に設けられ、発光素子３のカソードに電気的に接続されるカソード配線６０と、を有する。放熱層９１は、複数の発光素子３及び複数のトランジスタと重なる領域から周辺領域ＧＡに亘って連続して設けられ、絶縁膜９５には、基板２１の主面Ｓ１と垂直な方向からの平面視で、カソード配線６０及び放熱層９１と重なるコンタクトホールＣＨ１、ＣＨ２が設けられる。

【0069】

（第２実施形態）
図６は、第２実施形態に係る表示装置の概略断面構成を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

【0070】

図６に示すように、第２実施形態に係る表示装置１Ａにおいて、発光素子３Ａは、ｐ型クラッド層３５の上に積層されたトンネル接合層ＴＪを有する。発光素子３Ａは、放熱層９１の上に、高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５、トンネル接合層ＴＪ、ｎ型クラッド層４１の順に積層される。トンネル接合層ＴＪは、ｐ型クラッド層３５及びｎ型クラッド層４１よりも薄く形成された高濃度ｐ型半導体層４３と高濃度ｎ型半導体層４２とが積層されて構成される。アノード電極３２は、ｎ型クラッド層４１の上に設けられる。

【0071】

言い換えると、発光素子３Ａは、第１実施形態の発光素子３の、ＡｌＧａＮで形成されたｐ型クラッド層３４に換えて、トンネル接合層ＴＪ及びｎ型クラッド層４１を積層した構成ともいえる。

【0072】

発光素子３Ａは、トンネル接合層ＴＪを有しているので、ＡｌＧａＮで形成されたｐ型クラッド層３４を有する構成に比べて発光素子３Ａの低抵抗化を図ることができる。その理由は、非特許文献１に開示されているように、成長方向にＲＧＢ－ＬＥＤを直列に積層したカスケードＬＥＤ構造を利用した構造では、下層ＬＥＤへのｐ型コンタクト形成時に、ｐ型ＧａＮ表面層がドライエッチング中のプラズマ暴露により劣化しＬＥＤへのホール注入が大きな課題となる。一方、各ＬＥＤのｐ型コンタクトをトンネル接合（ＴＪ）コンタクトで代替すればｐ型クラッド層３４に換えて、トンネル接合層ＴＪ及びｎ型クラッド層４１を積層した構造となり、膜厚が厚くてシート抵抗が低いｎ型クラッド層がプラズマに晒されるため、この問題は解決できる。

【0073】

（第３実施形態）
図７は、第３実施形態に係る発光素子の概略断面構成を示す断面図である。図７に示すように、第３実施形態に係る発光素子３は、発光素子３Ｂ（第１発光素子）と、発光素子３Ｇ（第２発光素子）とが素子絶縁膜３９を介して隣接して設けられる。より詳細には、発光素子３Ｂ（第１発光素子）と、発光素子３Ｇ（第２発光素子）とは、放熱層９１に直接接して設けられた共通の高抵抗層３８の上に形成される。発光素子３Ｂ及び発光素子３Ｇは、放熱層９１及び高抵抗層３８の上に、それぞれ、ｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇの順に積層される。

【0074】

発光素子３Ｂのｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇと、発光素子３Ｇのｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇとの間に溝部が設けられ、溝部に素子絶縁膜３９が形成される。これにより、発光素子３Ｂと発光素子３Ｇとが、分離される。

【0075】

発光素子３Ｇでは、ｎ型クラッド層４１Ｇの上にアノード電極３２Ｇが設けられ、ｎ型クラッド層３７Ｇの上にカソード電極３３Ｇが設けられる。

【0076】

発光素子３Ｂでは、ｎ型クラッド層４１Ｇの上にさらに、ｎ型クラッド層３７Ｂ、活性層３６Ｂ、ｐ型クラッド層３５Ｂ、トンネル接合層ＴＪ－Ｂ、ｎ型クラッド層４１Ｂの順に積層される。ｎ型クラッド層４１Ｂの上にアノード電極３２Ｂが設けられ、ｎ型クラッド層４１Ｇの上にカソード電極３３Ｂが設けられる。

【0077】

すなわち、基板２１の主面Ｓ１に垂直な方向で、発光素子３Ｂ（第１発光素子）の高さ及び各半導体層の積層数と、発光素子３Ｇ（第２発光素子）の高さ及び各半導体層の積層数とが異なる。より詳細には、基板２１の主面Ｓ１に垂直な方向で、発光素子３Ｂのアノード電極３２Ｂと高抵抗層３８との間の高さと、発光素子３Ｇのアノード電極３２Ｇと高抵抗層３８との間の高さとは異なる。

【0078】

図８は、第３実施形態に係る画素回路を示す回路図である。図８に示すように、発光素子３Ｂ及び発光素子３Ｇは、共通の画素回路ＰＩＣＡに接続される。画素回路ＰＩＣＡの構成は、図３にて上述した構成と同様である。本実施形態では、発光素子３Ｂ及び発光素子３Ｇは、それぞれスイッチ素子ＳＷ－Ｂ、ＳＷ－Ｇを介して共通の駆動トランジスタＤＲＴに接続される。

【0079】

スイッチ素子ＳＷ－Ｂ、ＳＷ－Ｇは、オンオフが反転するように動作し、発光素子３Ｂ及び発光素子３Ｇの一方が駆動トランジスタＤＲＴに接続される期間（発光期間）には、発光素子３Ｂ及び発光素子３Ｇの他方が駆動トランジスタＤＲＴに接続されされない期間（非発光期間）とされる。これにより、発光素子３Ｂ及び発光素子３Ｇは、共通の画素回路ＰＩＣＡで時分割的に駆動される。

【0080】

第３実施形態では、２つの発光素子３Ｇ、３Ｂが隣接して形成され、１つの副画素４９が２つの発光素子３Ｇ、３Ｂ及び１つの画素回路ＰＩＣＡを備える。これにより、複数の画素ＰＩＸの面積を小さくすることができ、表示の高精細化を図ることができる。また、アレイ基板２に形成される各種トランジスタ及び各種配線の数を抑制することができる。

【0081】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0082】

１、１Ａ 表示装置
２ アレイ基板
３、３Ａ、３Ｒ、３Ｇ、３Ｂ 発光素子
１２ 駆動回路
２１ 基板
２３ アノード配線
２４ アノード接続配線
２６ 対向電極
３１ 半導体層
３２ アノード電極
３３ カソード電極
３４、３５ ｐ型クラッド層
３６ 活性層
３７ ｎ型クラッド層
３８ 高抵抗層
３９ 素子絶縁膜
６０ カソード配線
９１ 放熱層
１６１、１６２ 伝熱部
ＣＨ１、ＣＨ２ コンタクトホール
ＡＡ 表示領域
ＧＡ 周辺領域
Ｓ１ 主面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】